KR102282614B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 정전기에 의한 회로부의 손상이 방지될 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것으로, 본 발명의 일 예에 따른 박막 트랜지스터 기판은 화상을 표시하는 표시영역과 표시영역의 주변에 마련된 비표시 영역을 갖는 기판, 및 비표시 영역에 배치되고 제1 전극과 제1 전극 상의 절연막 및 절연막 상의 제2 전극을 갖는 회로부를 포함하며, 제1 전극의 일측 끝단은 제2 전극의 일측 끝단보다 연장될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 일 예는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치(Display Device) 분야에서 관련 기술이 많이 개발되고 있다. 표시 장치는 화상을 표시하는 화소들이 마련된 표시영역과 표시영역의 외곽에 배치되어 화상을 표시하지 않는 비표시 영역을 갖는 표시 패널, 화소들에 게이트 신호를 공급하는 게이트 구동부, 화소들에 데이터 전압을 공급하는 데이터 구동부, 및 게이트 구동부와 데이터 구동부를 제어하는 신호를 공급하는 타이밍 컨트롤러(Timing Controller)를 포함한다.
이 중 게이트 구동부는 비표시 영역 상의 일측 또는 양 측에 배치될 수 있다. 이 경우, 게이트 구동부는 별도의 집적 회로 형태로 구성되어 연성 필름들을 통해 화소들에 연결되는 것이 아니라, 화소의 박막 트랜지스터(Thin Film Transistor, TFT)와 함께 표시 패널의 비표시 영역에 직접 형성되어 화소에 연결되는데, 이를 GIP(Gate In Panel) 회로라고 정의한다.
GIP 회로는 하부 기판 상에 게이트 패턴, 게이트 절연부, 및 소스/드레인 패턴을 갖는 복수의 트랜지스터를 포함하는 쉬프트 레지스터 회로로 구성된다. 이러한 GIP 회로는 게이트 연결 패턴을 통해서 표시 영역에 마련된 게이트 라인과 연결된다. 게이트 연결 패턴은 GIP 회로에 인접한 게이트 라인의 끝단에 상대적으로 넓은 면적을 가지도록 형성되고, 브릿지 패턴을 통해서 GIP 회로의 트랜지스터에 연결된다. 이에 따라, GIP 회로에 생성되는 게이트 신호는 브릿지 패턴과 게이트 연결 패턴을 경유하여 게이트 라인에 공급된다. 이러한 게이트 패턴과 게이트 연결 패턴은 게이트 절연막에 의해 덮인다.
한편, 박막 트랜지스터 기판의 제조 공정 중 로봇 암(Robot Arm)을 이용한 기판 로딩(Loading) 공정 또는 기판 언로딩(Unloading) 공정에서, 로봇 암이 기판을 흡착 또는 탈착할 때 정전기가 발생하게 되고, 이러한 정전기는 게이트 라인을 따라 상대적으로 넓은 면적을 갖는 게이트 연결 패턴으로 이동하여 게이트 연결 패턴의 끝단에서 GIP 회로 쪽으로 방출됨으로써 게이트 연결 패턴과 근접한 GIP 회로의 게이트 패턴을 덮는 게이트 절연막의 일부가 파괴되어 유실된다. 게이트 절연막의 유실 영역을 통해 게이트 연결 패턴이 노출되게 되고, 이러한 게이트 연결 패턴의 노출 영역은 게이트 절연막 상에 형성되는 소스/드레인 패턴과 전기적으로 연결됨으로써 게이트 쇼트(short) 불량을 유발시킨다.
본 발명은 정전기에 의한 회로부의 손상이 방지될 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하고자 한다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 화상을 표시하는 표시영역과 표시영역의 주변에 마련된 비표시 영역을 갖는 기판, 및 비표시 영역에 배치되고 제1 전극과 제1 전극 상의 절연막 및 절연막 상의 제2 전극을 갖는 회로부를 포함하며, 제1 전극의 일측 끝단은 제2 전극의 일측 끝단보다 연장될 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판에서, 회로부는 트랜지스터를 포함하며, 제1 전극은 트랜지스터의 게이트 전극이고, 제2 전극은 트랜지스터의 드레인 전극일 수 있다.
본 발명의 일 예에 따른 박막 트랜지스터 기판은 제1 전극과 게이트 연결 패턴 사이에 배치된 배리어 패턴을 더 포함할 수 있다.
본 발명의 일 예에 따른 표시 장치는 박막 트랜지스터 기판과 박막 트랜지스터 기판 상에 배치된 대향 기판을 갖는 표시 패널 및 박막 트랜지스터 기판에 전기적으로 연결된 패널 구동부를 가지며, 박막 트랜지스터 기판은 화상을 표시하는 표시영역과 표시영역의 주변에 마련된 비표시 영역을 갖는 기판, 및 비표시 영역에 배치되고 제1 전극과 제1 전극 상의 절연막 및 절연막 상의 제2 전극을 갖는 회로부를 포함하되, 제1 전극의 일측 끝단은 제2 전극의 일측 끝단보다 연장될 수 있다.
본 발명은 비표시 영역 상에 절연막을 사이에 두고 마련되는 제1 전극과 제2 전극이 정전기에 의해 유실된 절연막을 통해 서로 단락되는 것을 방지할 수 있으며, 이로 인하여 정전기에 의한 회로부의 손상을 방지할 수 있다.
도 1은 본 발명의 일 예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 제1 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이다.
도 3은 도 2의 I-I' 단면도이다.
도 4는 도 2의 게이트 연결 패턴의 정전기 유입으로 인해 절연막이 유실된 경우를 나타낸 단면도이다.
도 5는 본 발명의 제2 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이다.
도 6은 본 발명의 제3 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이다.
도 7은 도 6의 II-II' 단면도이다.
도 8은 도 7의 게이트 연결 패턴의 정전기 유입으로 인해 절연막이 유실된 경우를 나타낸 단면도이다.
도 9는 본 발명의 제4 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이다.
도 10은 본 발명의 박막 트랜지스터 기판의 게이트 연결 패턴과 연결되는 회로부를 개략적으로 나타내는 회로도이다.
도 11은 도 10에 도시된 게이트 연결 패턴과 연결되는 트랜지스터를 나타내는 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 일 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 예에 따른 표시 장치의 블록도이다. 도 1에서 설명의 편의를 위해 제1 수평 축 방향(X)은 게이트 라인과 나란한 방향이고, 제2 수평 축 방향(Y)은 데이터 라인과 나란한 방향이며, 수직 축 방향(Z)은 표시 장치의 두께(또는 높이) 방향인 것을 중심으로 설명하였다. 본 발명의 일 예에 따른 표시 장치는 표시 패널(110), 회로부(120), 및 패널 구동부를 포함한다.
본 발명의 일 예에 따른 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기 영동 표시장치(Electrophoresis display), 유기 발광 표시 장치(Organic Light Emitting Display) 등 여러 가지 방식으로 구현될 수 있다. 이하에서는 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우를 중심으로 설명하기로 한다.
본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우, 표시 패널(110)은 박막 트랜지스터 기판(111), 대향 기판(112), 및 박막 트랜지스터 기판(111)과 대향 기판(112) 사이에 개재된 액정층을 포함한다.
박막 트랜지스터 기판(111)은 서로 교차하여 배치된 복수의 게이트 라인과 복수의 데이터 라인을 포함한다.
복수의 게이트 라인은 박막 트랜지스터 기판(111)의 제1 수평 축 방향(X)을 따라 길게 연장되고, 제1 수평 축 방향(X)과 수평 교차하는 제2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다.
복수의 데이터 라인은 복수의 게이트 라인과 교차하고, 제2 수평 축 방향(Y)을 따라 길게 연장되고, 제1 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.
화소들은 데이터 라인들과 게이트 라인들의 교차부들에 각각 배치된다. 화소들 각각은 데이터 라인과 게이트 라인에 연결된다. 화소들 각각은 박막 트랜지스터, 화소 전극, 공통 전극, 액정층 및 스토리지 커패시터를 포함한다. 박막 트랜지스터는 게이트 라인의 게이트 신호에 의해 턴-온된다. 턴-온된 박막 트랜지스터는 데이터 라인의 데이터 전압을 화소 전극에 공급한다. 공통 전극은 공통 라인에 연결되어 공통 라인으로부터 공통 전압을 공급받는다.
화소들 각각은 화소 전극에 공급된 데이터 전압과 공통 전극에 공급된 공통 전압의 전위차에 의해 발생한 전계에 의해 액정층의 액정을 구동한다. 전계의 유무와 전계의 세기에 따라 액정의 배열이 변화하여, 백라이트 유닛으로부터 입사되는 광의 투과량을 조정할 수 있다. 그 결과, 화소들은 데이터 전압에 따른 계조를 갖는 화상을 표시할 수 있다. 스토리지 커패시터는 화소 전극과 공통 전극 사이에 배치된다. 스토리지 커패시터는 화소 전극과 공통 전극 간의 전위차를 일정하게 유지한다.
공통 전극은 TN(Twisted Nematic) 모드 또는 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식에서는 대향 기판(112) 상에 배치된다. 공통 전극은 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식에서는 화소 전극과 함께 박막 트랜지스터 기판(111) 상에 배치된다. 표시 패널(110)의 액정 모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정 모드로도 구현될 수 있다.
박막 트랜지스터 기판(111)은 표시영역(AA)과 비표시 영역을 포함한다. 표시영역(AA)에는 게이트 라인들과 데이터 라인들이 서로 교차하여 배치된다. 게이트 라인들과 데이터 라인들의 교차영역들은 각각 화소영역을 정의한다.
비표시 영역은 표시영역(AA)의 외곽에 배치된다. 보다 구체적으로, 비표시 영역은 박막 트랜지스터 기판(111)에서 표시영역(AA)을 제외한 나머지 영역을 의미한다. 예를 들어, 비표시 영역은 박막 트랜지스터 기판(111)의 상하좌우 테두리 부분일 수 있다. 대향 기판(112)은 블랙 매트릭스(black matrix)와 컬러 필터(color filter) 등을 포함한다. 컬러 필터들은 블랙 매트릭스에 의해 가려지지 않는 개구부에 배치될 수 있다. 표시 패널(110)이 COT(Color filter On TFT) 구조를 갖는 경우, 블랙 매트릭스와 컬러 필터들은 박막 트랜지스터 기판(111)에 배치될 수 있다.
박막 트랜지스터 기판(111)과 대향 기판(112) 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 마련될 수 있다. 박막 트랜지스터 기판(111)과 대향 기판(112) 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 마련될 수 있다.
한편, 본 발명의 일 예에 따른 표시 장치가 유기 발광 표시 장치인 경우, 대향 기판(112)은 박막 트랜지스터 기판(111)과 대향 합착되어 외부의 산소 또는 이물질의 침투를 방지하는 봉지 기판의 역할을 한다.
회로부(120)는 패널 구동부로부터 입력되는 게이트 제어 신호에 따라 게이트 신호를 생성하여 게이트 라인에 공급한다. 본 발명의 일 예에 따른 회로부(120)는 박막 트랜지스터 기판(111)의 비표시 영역에 GIP(Gate in Panel) 회로로 마련된다.
GIP 회로는 화소의 트랜지스터와 함께 박막 트랜지스터 기판(111)의 비표시 영역에 내장된다. 예를 들어, GIP 회로로 이루어진 회로부(120)는 표시영역(AA)의 일측 및/또는 타측 비표시 영역에 마련될 수 있지만, 이에 한정되지 않고, 게이트 라인에 게이트 신호를 공급할 수 있는 임의의 비표시 영역에 마련된다.
패널 구동부는 복수의 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)들(130), 복수의 연성 회로 필름(140), 회로보드(150), 및 타이밍 컨트롤러(Timing Controller)(160)를 포함한다.
복수의 소스 드라이브 IC(130) 각각은 연성 회로 필름(140)에 실장되고, 타이밍 컨트롤러(160)로부터 공급되는 디지털 비디오 데이터와 데이터 제어 신호를 수신하고, 데이터 제어 신호에 따라 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(130)가 구동 칩으로 제작되는 경우, 소스 드라이브 IC(130) 각각은 COF(chip on film) 또는 COP(chip on plastic) 방식으로 연성 회로 필름(140)에 실장될 수 있다.
복수의 연성 회로 필름(140) 각각은 박막 트랜지스터 기판(111)에 마련된 패드부에 부착된다. 이때, 복수의 연성 회로 필름(140) 각각은 이방성 도전 필름(antisotropic conducting film, ACF)을 이용하여 패드들 상에 부착된다. 이러한 복수의 연성 회로 필름(140) 각각은 소스 드라이브 IC(130)로부터 공급되는 데이터 전압을 패드부를 통해서 데이터 라인에 공급한다. 또한, 복수의 연성 회로 필름(140) 중 적어도 하나는 타이밍 컨트롤러(160)로부터 공급되는 게이트 제어 신호를 회로부(120)에 공급한다.
회로보드(150)는 복수의 연성 회로 필름(140)과 연결된다. 회로보드(150)는 구동 칩들로 구현된 다수의 회로들을 지지한다. 예를 들어, 회로보드(150)에는 타이밍 컨트롤러(160)가 실장될 수 있다. 회로보드(150)는 인쇄회로보드(printed circuit board) 또는 연성 인쇄회로보드(flexible printed circuit board)일 수 있다.
타이밍 컨트롤러(160)는 회로보드(150)에 실장되어 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 동기 신호들(Timing Signal)을 수신한다. 여기서, 타이밍 동기 신호들은 1 프레임 기간을 정의하는 수직 동기 신호(Vertical Sync Signal), 1 수평 기간을 정의하는 수평 동기 신호(Horizontal Sync Signal), 유효한 데이터 여부를 지시하는 데이터 인에이블 신호(Data Enable Signal), 및 소정의 주기를 갖는 클럭 신호인 도트 클럭(Dot Clock)을 포함한다.
타이밍 컨트롤러(160)는 타이밍 동기 신호들에 기초하여 GIP 회로(120)의 동작 타이밍을 제어하기 위한 게이트 제어 신호와 소스 드라이브 IC(130)들을 제어하기 위한 데이터 제어 신호를 생성한다. 타이밍 컨트롤러(160)는 게이트 제어 신호를 회로부(120)에 공급하고, 데이터 제어 신호를 복수의 소스 드라이브 IC(130)들에 공급한다.
도 2는 본 발명의 제1 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이고, 도 3은 도 2의 I-I' 단면도이며, 도 4는 도 3의 게이트 연결 패턴에서 정전기가 발생한 경우를 나타낸 단면도이다. 이하에서는 도 2 내지 도 4를 참조하여 본 발명의 일 예에 따른 회로부(120)의 개선점을 중심으로 설명하기로 한다.
본 발명의 제1 예에 따른 회로부(120)는 제1 전극(210), 절연막(220), 제2 전극(230), 및 브릿지 패턴(231)을 포함한다.
제1 전극(210)은 박막 트랜지스터 기판(111) 상의 정의된 회로부 영역에 배치된다. 보다 구체적으로, 제1 전극(210)은 박막 트랜지스터 기판(111) 중 회로부(120)가 배치되는 영역에 배치된다. 회로부(120)가 배치되는 영역은 비표시 영역으로서, 표시영역(AA)과 소정의 간격만큼 이격된 영역이다. 이러한 제1 전극(210)은 표시영역(AA)에 마련되는 게이트 전극(GE)과 함께 회로부 영역에 마련된다.
게이트 연결 패턴(211)은 제1 전극(210)으로부터 제 1 길이(L1)만큼 이격되어 배치된다. 이러한 게이트 연결 패턴(211)은 게이트 라인(GL)의 일측 끝단으로부터 상대적으로 넓은 면적을 가지도록 분기되거나 돌출된다. 이때, 게이트 연결 패턴(211)은 브릿지 패턴(231)과의 전기적 연결을 위해 소정의 면적을 가지도록 게이트 라인(GL)의 일측 끝단으로부터 돌출된다. 예를 들어, 게이트 연결 패턴(211)의 일측 및 타측의 길이가 서로 다를 수 있으며, 일측 장변이 게이트 라인(GL)의 일측 끝단에 연결될 수 있다. 또한, 게이트 연결 패턴(211)은 사각형, 사다리꼴, 원형, 타원형 등 다양한 형태를 가질 수 있으며, 이에 한정되지는 않는다.
게이트 연결 패턴(211)과 브릿지 연결 패턴(231)의 연결을 통해 회로부(120)와 게이트 라인(GL)이 연결될 수 있다. 즉, 회로부(120)와 게이트 라인(GL)은 점핑 구조로 연결될 수 있다.
게이트 연결 패턴(211)과 제1 전극(210) 사이의 제1 길이(L1)(또는 간격)은 전기적으로 절연 가능하거나 공정 상 확보할 수 있는 거리로 설정될 수 있다. 또한, 상기 제1 길이(L1)가 지나치게 짧은 경우에는 후술되는 바와 같이, 게이트 연결 패턴(211)으로부터 방전(또는 방출)되는 정전기가 제1 전극(210)으로 전달된다. 정전기가 제1 전극(210)으로 전달되는 경우, 제1 전극(210) 상부에 형성된 절연막(220)이 파괴되어 유실되는 가능성이 높아지게 진다. 따라서, 상기 제1 길이(L1)는 게이트 연결 패턴(211)으로부터 방전되는 정전기가 제1 전극(210)으로 전달되는 현상이 최소화되거나 방지될 수 있는 길이로 설정된다. 이러한 제1 전극(210)은 금속이나 합금 등의 전기 전도성이 우수한 모든 물질로 이루어질 수 있다.
도 2에서는 게이트 연결 패턴(211)이 사다리꼴 형태인 경우를 예시하였으나, 이에 한정되지 않으며, 게이트 연결 패턴(211)은 공정 상 설계 가능한 모든 형태가 가능하다. 게이트 연결 패턴(211)은 제1 전극(210)과 동일한 층에 배치된다. 게이트 연결 패턴(211)을 형성하는 재료는 금속이나 합금 등 전기 전도성이 우수한 모든 물질이 가능하다. 특히, 게이트 연결 패턴(211)은 제1 전극(210)과 동일한 재료로 형성될 수 있다. 이에 따라, 본 발명은 게이트 연결 패턴(211)을 제1 전극(210)과 동시에 형성할 수 있으며, 게이트 연결 패턴(211)을 형성하기 위한 별도의 공정이나 추가적인 마스크가 필요 없어 게이트 연결 패턴(211)의 제조 비용을 최소화할 수 있다.
절연막(220)은 제1 전극(210)과 게이트 연결 패턴(211) 및 이와 동일층 상에 형성된 게이트 라인(GL) 등을 덮도록 박막 트랜지스터 기판(111) 상에 마련된다. 이에 따라, 절연막(220)은 게이트 절연막으로서, 무기 물질로 이루어진 단일층 또는 복수의 층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등으로 이루어질 수 있다.
제2 전극(230)은 제1 전극(210)과 중첩되는 절연막(220) 상에 배치된다. 이때, 제2 전극(230)은 게이트 연결 패턴(211)과 제2 길이(L2)만큼 이격되어 배치된다. 제1 전극(210)과 제2 전극(230) 사이에는 반도체층이 개재된다. 이에 따라, 서로 중첩되는 제1 전극(210)과 제2 전극(230) 및 그 사이에 개재된 반도체층은 트랜지스터를 구성한다.
일 예에 따른 제1 전극(210)의 일측 끝단(210a)은 제2 전극(230)의 일측 끝단(230a)보다 더 연장된다. 보다 구체적으로, 제1 전극(210)의 일측 끝단(210a)은 표시영역(AA) 쪽으로 연장되되, 제2 전극(230)의 일측 끝단(230a)보다 제3 길이(L3)만큼 더 연장된다. 이에 따라, 제1 전극(210)의 일측 끝단(210a)은 제2 전극(230)의 일측 끝단(230a)과 표시 영역(AA) 사이에 위치하게 된다. 따라서, 제1 전극(210)의 일측 끝단(210a)을 덮는 절연막(220)의 단차부(SCP)는 제2 전극(230)의 일측 끝단(230a)으로부터 대략 제3 길이(L3)만큼 이격됨으로써 제2 전극(230)의 일측 끝단(230a)은 절연막(220)의 단차부(SCP)가 아닌 일정한 두께로 유지되는 절연막(220)의 평면부와 중첩된다. 여기서, 절연막(220)의 단차부(SCP)는 제1 전극(210)의 두께로 인하여 제1 전극(210)의 일측 끝단(210a)과 기판(110) 간의 단차부를 덮는 절연막(220) 부분 또는 절연막(220)의 스텝 커버리지(step coverage) 영역으로 정의될 수 있다.
참고적으로, 도 4에 도시된 바와 같이, 게이트 연결 패턴(211)에 정전기가 유입되어 회로부(120)의 제1 전극(210) 쪽으로 방전되는 경우, 정전기가 제1 전극(210)으로 전달되더라도, 제2 전극(230)과 중첩되는 절연막(220) 부분은 제1 전극(210)과 제2 전극(230)의 전기적인 절연을 위해 설정된 두께를 유지하고 있기 때문에 정전기에 의해 파괴되지 않는다. 대신에, 게이트 연결 패턴(211)에 유입된 정전기는 상대적으로 얇은 두께를 갖는 절연막(220)의 단차부(SCP)에 인접한 제1 전극(210)의 일측 끝단(210a) 쪽으로 방전됨으로써 절연막(220)의 단차부(SCP)를 파괴하여 유실시킨다. 이렇게 제2 전극(230)으로부터 충분히 이격된 절연막(220)의 단차부(SCP)가 정전기에 의해 유실되어 제1 전극(210)의 일부가 노출되더라도 절연막(220) 상에 형성되는 제2 전극(230)이 절연막(220)의 유실 영역에는 형성되지 않기 때문에 절연막(220)의 형성 공정 이후에 수행되는 제2 전극(230)의 형성시, 제2 전극(230)이 절연막(220)의 유실 영역을 통해 제1 전극(210)과 전기적으로 연결되는 불량이 발생되지 않는다.
선택적으로, 본 발명의 제1 예에서는 제1 전극(210)이 제2 전극(230)보다 표시영역(AA) 쪽으로 제3 길이(L3)만큼 더 연장되는 것으로 설명하였지만, 반드시 이에 한정되지 않고, 본 발명의 제1 예는 제2 전극(230)의 일측(230a)을 제3 길이(L3)만큼 제거하거나 표시영역(AA)을 향하는 반대 방향으로 이동시키거나 축소시킬 수 있다. 이 경우에도, 제1 전극(210)의 일측 끝단(210a)과 제2 전극(230)의 일측 끝단(230a)이 서로 중첩되지 않기 때문에 제1 전극(210)과 제2 전극(230) 사이의 단락이 발생되지 않는다.
부가적으로, 제1 전극(210)의 일측 끝단(210a)과 제2 전극(230)의 일측 끝단(230a) 사이의 제3 길이(L3)와 관련하여, 제1 전극(210)의 일측 끝단(210a)에서 발생되는 절연막(220)의 유실 부분은 정전기의 강도에 따라 상이할 수 있기 때문에 상기 제3 길이(L3)는 정전기의 최대 강도 하에서 발생되는 절연막(220)의 유실 부분의 길이(또는 폭)보다 크게 설정된다.
실험 결과, 통상적인 정전기로 인하여 손상되는 제1 전극(210)의 상부에 배치된 절연막(220)의 길이는 1.5㎛ 이상이다. 또한, 제1 전극(210)과 제2 전극(230) 간 중첩 배치(Overlay)의 오차 범위가 1.5㎛이다. 따라서, 제3 길이(L3)는 3㎛ 이상이어야 한다.
만약, 제1 전극(210)이 필요 이상으로 표시영역(AA) 쪽으로 연장되는 경우, 베젤(Bezel)의 폭이 증가하며 제1 전극(210)의 제조 비용이 증가하게 된다. 반대로, 제2 전극(230)이 필요 이상으로 표시영역(AA) 반대 방향으로 축소될 경우, 제2 전극(230)의 면적 감소로 인하여 제2 전극(230)을 갖는 트랜지스터의 특성 및 신뢰성이 저하될 수 있다. 따라서, 제3 길이(L3)는 5㎛ 정도로 설정되는 것이 바람직하다.
전술한 제1 전극(210)은 게이트 라인과 함께 회로부 영역에 형성되므로 트랜지스터의 게이트 전극이고, 제2 전극(230)은 데이터 라인과 함께 제1 전극(210)과 중첩되도록 절연막(220) 상에 형성되므로 트랜지스터의 소스/드레인 전극일 수 있다.
브릿지 패턴(231)은 서로 다른 영역에서 서로 다른 층에 마련된 제1 전극(210) 제2 전극(230)과 게이트 연결 패턴(211)을 배선 점핑 구조에 따라 전기적으로 연결하는 역할을 한다. 일 예에 따른 브릿지 패턴(231)은 제2 전극(230)의 일측 끝단(230a)으로부터 게이트 연결 패턴(211) 상으로 가늘고 길게 연장되는 것으로, 제2 전극(230)과 함께 절연막(220) 상에 형성된다.
브릿지 패턴(231)의 연장 끝단부(231a)는 절연막(220)에 마련되어 게이트 연결 패턴(211)의 일부를 노출시키는 컨택홀(CH)을 통해서 게이트 연결 패턴(211)과 전기적으로 연결된다. 이때, 브릿지 패턴(231)의 일부분은 제2 전극(230)의 일측 끝단(230a)으로부터 표시 영역(AA) 쪽으로 연장됨에 따라 제1 전극(210)의 연장 부분 일부와 중첩되게 된다.
이와 같은, 본 발명의 제1 예에 따른 박막 트랜지스터 기판은 게이트 연결 패턴(211)으로부터 정전기가 유입되어 제1 전극(210)의 상부에 배치된 절연막(220)의 일부가 손상되더라도 절연막(220)의 정전기 손상 부분에서 제1 전극(210)의 일측 끝단(210a)과 제2 전극(230)의 일측 끝단(230a)이 서로 중첩되지 않기 때문에 제1 전극(210)과 제2 전극(230) 사이의 단락을 최소화할 수 있다.
도 5는 본 발명의 제2 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도로서, 이는 도 2에 도시된 본 발명의 제1 예에 따른 박막 트랜지스터 기판에 정전기 유도 패턴을 추가로 구성한 것이다. 이하의 설명에서는 정전기 유도 패턴 및 이와 관련된 구성에 대해서만 설명하고, 그 외 나머지 구성에 대한 중복 설명은 생략하기로 한다.
본 발명에 따른 정전기 유도 패턴은 게이트 연결 패턴(211)과 제1 전극(210) 중 적어도 하나에 마련된다.
일 예에 따른 정전기 유도 패턴은 제1 전극(210)과 인접한 게이트 연결 패턴(211)의 일측으로부터 제1 전극(210) 쪽으로 제1 돌출 팁(211t)을 포함한다.
일 예에 따른 제1 돌출팁(211t)은 게이트 연결 패턴(211)의 일측으로부터 제1 전극(210) 쪽으로 뾰족하게 돌출될 수 있다. 예를 들어, 일 예에 따른 제1 돌출팁(211t)은 피뢰침 구조를 가질 수 있다. 이때, 제1 돌출팁(211t)은 상기 브릿지 패턴(231)으로부터 최대한 이격된 게이트 연결 패턴(211)의 상부 일측으로부터 돌출됨으로써 제1 전극(210)과 제2 전극(230) 및 브릿지 패턴(231)이 존재하지 않는 회로부 영역에 마련된다. 이러한, 제1 돌출팁(211t)은 게이트 연결 패턴(211)의 일측 대비 상대적으로 제1 전극(210)과 근접함으로써 게이트 연결 패턴(211)으로 유입되는 정전기를 제1 전극(210) 쪽으로 방전시키는 역할을 하게 된다. 특히, 제1 돌출팁(211t)은 브릿지 패턴(231)으로부터 최대한 이격됨으로써 브릿지 패턴(231)과 중첩되는 제1 전극(210)에 정전기가 유입되는 것을 원천적으로 차단한다. 즉, 게이트 연결 패턴(211)으로 유입되는 정전기는 상대적으로 제1 전극(210)과 가까우면서 뾰족한 제1 돌출팁(211t)에 집중되어 게이트 연결 패턴(211)의 일측 보다는 제1 돌출팁(211t)에서 제1 전극(210) 쪽으로 방전되게 되고, 이에 따라 본 발명은 제1 전극(210)과 브릿지 패턴(231)의 중첩 부분에서 발생되는 정전기로 인한 절연막(230)의 파괴 및 유실을 원천적으로 방지할 수 있다.
다른 예에 따른 정전기 유도 패턴은 게이트 연결 패턴(211)의 일측과 인접한 제1 전극(210)의 일측 끝단(210a)으로부터 게이트 연결 패턴(211)의 일측 쪽으로 돌출된 제2 돌출 팁(210t)을 포함한다.
일 예에 따른 제2 돌출팁(210t)은 제1 전극(210)의 일측 끝단(210a)으로부터 게이트 연결 패턴(211)의 일측 쪽으로 뾰족하게 돌출될 수 있다. 예를 들어, 일 예에 따른 제2 돌출팁(210t)은 피뢰침 구조를 가질 수 있다. 이때, 제2 돌출팁(210t)은 게이트 연결 패턴(211)과 마주하는 범위 내에서 브릿지 패턴(231)으로부터 최대한 이격된 제1 전극(210)의 상부 일측으로부터 돌출됨으로써 게이트 연결 패턴(211)과 제2 전극(230) 및 브릿지 패턴(231)이 존재하지 않는 회로부 영역에 마련된다. 이러한, 제2 돌출팁(210t)은 제1 전극(210)의 일측 대비 상대적으로 게이트 연결 패턴(211)과 근접함으로써 게이트 연결 패턴(211)으로 방전되는 정전기를 흡수하는 역할을 하게 된다. 특히, 제2 돌출팁(210t)은 브릿지 패턴(231)으로부터 최대한 이격됨으로써 브릿지 패턴(231)과 중첩되는 제1 전극(210)에 정전기가 유입되는 것을 원천적으로 차단한다. 즉, 게이트 연결 패턴(211)으로부터 방전되는 정전기는 제1 전극(210) 대비 상대적으로 가까우면서 뾰족한 제2 돌출팁(210t)에 인접한 게이트 연결 패턴(211)의 일측에서 제2 돌출팁(210t) 쪽으로 방전되게 되고, 이에 따라 본 발명은 제1 전극(210)과 브릿지 패턴(231)의 중첩 부분에서 발생되는 정전기로 인한 절연막(230)의 파괴 및 유실을 원천적으로 방지할 수 있다.
또 다른 예에 따른 정전기 유도 패턴은 상기 제1 돌출팁(211t)과 제2 돌출팁(210t)을 모두 포함하여 구성될 수 있다. 즉, 본 발명에 다른 정전기 유도 패턴은 게이트 연결 패턴(211)의 일측에 마련되는 제1 돌출팁(211t)과 제1 전극(210)의 일측에 마련되는 제2 돌출팁(210t) 중 적어도 하나를 포함할 수 있다. 이때, 제1 돌출팁(211t)으로부터 방출되는 정전기가 제2 돌출팁(210t)에 집중됨에 따른 절연막(220)의 파괴와 유실 범위가 최소화될 수 있도록 정전기를 흡수하는 제2 돌출팁(210t)의 끝단은 제1 돌출팁(211t)과 다른 직선 형태 또는 곡선 형태를 가질 수 있으나, 이에 한정되지 않고 제1 돌출팁(211t)으로부터 방출되는 정전기를 흡수하기 위한 다양한 형태를 가질 수 있다.
따라서, 본 발명의 제2 예에 따른 박막 트랜지스터 기판은 정전기 유도 패턴에 따른 피뢰침 구조를 더 포함함으로써 제1 전극(210)과 제2 전극(230) 사이의 단락을 방지하거나 원천적으로 방지할 수 있다.
도 6은 본 발명의 제3 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도이고, 도 7은 도 6의 II-II' 단면도이며, 도 8은 도 7의 게이트 연결 패턴의 정전기 유입으로 인해 절연막이 유실된 경우를 나타낸 단면도로서, 이는 도 2에 도시된 본 발명의 제1 예에 따른 박막 트랜지스터 기판에 배리어 패턴을 추가로 구성한 것이다. 이하의 설명에서는 배리어 패턴 및 이와 관련된 구성에 대해서만 설명하고, 그 외 나머지 구성에 대한 중복 설명은 생략하기로 한다.
일 예에 따른 배리어 패턴(212)은 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치된다. 보다 구체적으로, 배리어 패턴(212)은, 제1 수평 축 방향(X)을 기준으로, 상기 브릿지 패턴(231)과 중첩되도록 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치된다.
일 예에 따른 배리어 패턴(212)은 제1 전극(210) 및 게이트 연결 패턴(211) 각각과 동일한 층에 배치된다. 즉, 배리어 패턴(212)은 제1 전극(210)과 게이트 연결 패턴(211) 각각과 함께 기판(111) 상에 마련되는 것으로, 제1 전극(210)과 게이트 연결 패턴(211) 각각과 동일한 금속 재질로 이루어질 수 있다. 이에 따라, 본 발명은 제1 전극(210) 및 게이트 연결 패턴(211)을 형성하는 마스크에 배리어 패턴(212)을 추가함으로써 배리어 패턴(212)을 마련하기 위한 별도의 마스크가 필요 없게 된다.
일 예에 따른 배리어 패턴(212)은 제1 전극(210) 및 게이트 연결 패턴(211) 각각으로부터 미리 설정된 간격만큼 이격됨으로써 제1 전극(210) 및 게이트 연결 패턴(211)으로부터 전기적으로 분리된 아일랜드(island) 형태로 마련될 수 있다. 예를 들어, 배리어 패턴(212)은 제1 수평 축 방향(X)을 기준으로, 제1 전극(210) 및 게이트 연결 패턴(211) 사이의 중간 영역에 마련될 수 있다. 이때, 도 6에서는 배리어 패턴(212)이 제2 수평 축 방향(Y)을 기준으로, 브릿지 패턴(231)의 폭보다 상대적으로 넓은 폭을 가지는 것으로 도시하였지만, 이에 한정되지 않고, 배리어 패턴(212)은 브릿지 패턴(231)과 동일하거나 좁은 폭을 가질 수도 있다.
일 예에 따른 배리어 패턴(212)은 전기적으로 플로팅(floating) 상태를 갖는다. 이에 따라, 배리어 패턴(212)은 제1 전극(210)과 게이트 연결 패턴(211) 및 제2 전극(230) 중 어느 하나에도 연결되지 않고 전기적으로 플로팅 상태로 유지됨으로써 신호를 전달하는 배선 또는 전극의 역할을 수행하지 않는다.
이와 같은, 배리어 패턴(212)은 게이트 연결 패턴(211)에 유입되는 정전기에 따른 절연막(220)의 파괴 및 유실로 인하여 제1 전극(210)과 제2 전극(230)의 단락을 사전에 방지한다. 보다 구체적으로, 게이트 연결 패턴(211)에 정전기가 유입되어 제1 전극(210) 쪽으로 방전되는 경우, 도 8에 도시된 바와 같이, 제1 전극(210) 보다 게이트 연결 패턴(211)에 인접한 배리어 패턴(212)의 끝단에 형성된 절연막(220)의 일부가 정전기에 의해 파괴되어 유실되고, 이로 인하여 제1 전극(210)의 일측 끝단의 절연막(220) 유실을 방지하게 된다. 절연막(220)의 형성 공정 이후에 수행되는 제2 전극(230)의 형성시, 절연막(220) 상에 형성되는 브릿지 패턴(231)이 절연막(220)의 유실 영역을 통해서 배리어 패턴(212)과 접촉하게 된다. 이에 따라, 본 발명은 브릿지 패턴(231)을 제1 전극(210) 대신 아일랜드 형태로 마련된 배리어 패턴(212)과 강제로 전기적으로 연결시킴으로써, 브릿지 패턴(231)과 제1 전극(210) 간의 단락을 원천적으로 방지할 수 있다. 또한, 본 발명은 브릿지 패턴(231)과 중첩되는 영역을 갖는 배리어 패턴(212)이 전기적으로 플로팅 상태를 가지므로, 브릿지 패턴(231)에 인가되는 신호에 영향을 주지 않으면서, 브릿지 패턴(231)과 제1 전극(210) 간의 단락을 원천적으로 방지할 수 있다.
추가적으로, 본 발명의 제3 예에 따른 박막 트랜지스터 기판은 식별자 패턴(213)을 더 포함한다.
식별자 패턴(213)은 회로부(120) 또는 표시영역(AA) 내에 포함된 회로의 특정 영역이나 부분을 지칭, 지시, 또는 설명을 하기 위한 식별자 역할을 하는 것으로, 상기 제1 전극(210)과 게이트 연결 패턴(211) 사이의 영역에 아일랜드 형태로 마련된다. 일 예에 따른 식별자 패턴(213)은 회로의 일련 번호를 나타내는 것으로, 숫자, 문자, 및 기호 중 적어도 하나를 포함하여 이루어질 수 있다.
일 예에 따른 식별자 패턴(213)은 제1 전극(210)과 게이트 연결 패턴(211) 및 배리어 패턴(212)과 동일한 층에 배치될 수 있다. 즉, 식별자 패턴(213)은 제1 전극(210)과 게이트 연결 패턴(211) 및 배리어 패턴(212) 각각과 함께 기판(111) 상에 마련되는 것으로, 제1 전극(210)과 게이트 연결 패턴(211) 및 배리어 패턴(212) 각각과 동일한 금속 재질로 이루어질 수 있다. 이에 따라, 본 발명은 제1 전극(210)과 게이트 연결 패턴(211) 및 배리어 패턴(212)을 형성하는 마스크에 식별자 패턴(213)을 추가함으로써 배리어 패턴(212)을 마련하기 위한 별도의 마스크가 필요 없게 된다.
한편, 식별자 패턴(213)은 회로의 일련 번호를 나타내는 역할 이외에 필요에 따라서 기판의 일련 번호를 나타내는 용도로 사용될 수도 있다.
이상과 같은, 본 발명의 제3 예에 따른 박막 트랜지스터 기판은 본 발명의 제1 예에 따른 박막 트랜지스터 기판과 동일한 효과를 가지면서, 브릿지 패턴(231)과 중첩되는 영역에서 정전기가 회로부(120) 방향으로 전달되는 경우, 배리어 패턴(212)을 통해서 제1 전극(210)과 제2 전극(230)의 단락 또는 제1 전극(210)과 브릿지 패턴(231)의 단락을 방지하거나 원천적으로 방지할 수 있다.
추가적으로, 본 발명의 제3 예에 따른 박막 트랜지스터 기판은 도 5에 도시된 정전기 유도 패턴을 더 포함하여 구성될 수도 있으며, 이 경우, 제1 전극(210)과 제2 전극(230)의 단락 또는 제1 전극(210)과 브릿지 패턴(231)의 단락을 보다 용이하게 방지할 수 있다.
도 9는 본 발명의 제4 예에 따른 박막 트랜지스터 기판의 회로부와 표시영역의 일부분을 나타낸 평면도로서, 이는 도 6에 도시된 본 발명의 제3 예에 따른 박막 트랜지스터 기판에서 배리어 패턴의 구성을 변경한 것이다. 이하의 설명에서는 배리어 패턴 및 이와 관련된 구성에 대해서만 설명하고, 그 외 나머지 구성에 대한 중복 설명은 생략하기로 한다.
다른 예에 따른 배리어 패턴(212)은 식별자 패턴(213)으로 이루어질 수 있다. 이를 위해, 본 발명의 제3 예에 박막 트랜지스터 기판에서, 식별자 패턴(213)은 제1 수평 축 방향(X)을 기준으로, 상기 브릿지 패턴(231)과 중첩되도록 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치된다. 즉, 식별자 패턴(213)은 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치되고, 브릿지 패턴(231)과 중첩되도록 제2 수평 축 방향(Y)으로 쉬프트되어 배치된다. 이에 따라, 식별자 패턴(213) 중 일부는 브릿지 패턴(231)과 중첩되면서 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치됨으로써 전술한 배리어 패턴(212)의 역할을 하게 된다. 예를 들어, 식별자 패턴(213)이 4자리수를 갖는 숫자로 이루어지는 경우, 일의 자리 숫자 또는 천의 자리 숫자는 브릿지 패턴(231)과 중첩되면서 제1 전극(210)과 게이트 연결 패턴(211) 사이에 배치되어 배리어 패턴(212)의 역할을 한다.
따라서, 본 발명의 제3 예에 따른 박막 트랜지스터 기판에서, 배리어 패턴(212)은 위치 이동된 식별자 패턴(213)의 일부로 이루어짐으로써 숫자 형태, 문자 형태, 또는 기호 형태를 가질 수 있다.
이와 같은, 본 발명의 제4 예에 따른 박막 트랜지스터 기판은 식별자 패턴(213)의 일부로 이루어진 배리어 패턴(212)을 통해 브릿지 패턴(231)과 중첩되는 영역에서 발생되는 제1 전극(210)과 제2 전극(230)의 단락 또는 제1 전극(210)과 브릿지 패턴(231)의 단락을 방지하거나 원천적으로 방지할 수 있다.
추가적으로, 본 발명의 제4 예에 따른 박막 트랜지스터 기판은 도 5에 도시된 정전기 유도 패턴을 더 포함하여 구성될 수도 있으며, 이 경우, 제1 전극(210)과 제2 전극(230)의 단락 또는 제1 전극(210)과 브릿지 패턴(231)의 단락을 보다 용이하게 방지할 수 있다.
도 10은 본 발명의 박막 트랜지스터 기판의 게이트 연결 패턴과 연결되는 회로부를 개략적으로 나타내는 회로도이며, 도 11은 도 10에 도시된 게이트 연결 패턴과 연결되는 트랜지스터를 나타내는 평면도이다.
도 10 및 도 11을 참조하면, 본 발명의 박막 트랜지스터 기판의 게이트 연결 패턴과 연결되는 회로부(120)는 게이트 연결 패턴(211)에 연결되는 게이트 라인(GL)에 게이트 하이 전압 또는 게이트 로우 전압(또는 기저 전압)을 공급하기 위한 복수의 스테이지를 갖는 쉬프트 레지스터일 수 있다. 이때, 도 10은 복수의 스테이지 중 어느 하나의 스테이지를 개략적으로 나타내는 것이다.
일 예에 따른 복수의 스테이지 각각은 노드 제어부(NCP), 풀-업 트랜지스터(Tu), 풀-다운 트랜지스터(Td), 및 테일 트랜지스터(Tta)를 포함한다.
노드 제어부(NCP)는 입력되는 스타트 신호(Vst)에 응답하여 제1 노드(Q)와 제2 노드(QB)의 전압을 제어한다. 보다 구체적으로, 노드 제어부(NCP)는 스타트 신호(Vst), 정방향 신호(FWD), 역방향 신호(BWD) 및 적어도 하나의 구동 전압(VDD)를 수신하고, 스타트 신호(Vst)에 응답하여 정방향 신호(FWD)를 제1 노드(Q)에 공급함과 동시에 제1 노드(Q)의 전압에 따라 기저 전압(VSS)을 제2 노드(QB)에 공급한다. 또한, 노드 제어부(NCP)는 제2 노드(QB)의 전압에 따라 기저 전압(VSS)을 제1 노드(Q)에 공급하고, 프레임 종료 신호에 따라 역방향 신호(BWD)를 제1 노드(Q)에 공급한다.
풀-업 트랜지스터(Tu)는 제1 노드(Q)의 전압에 따라 게이트 하이 전압 레벨을 갖는 클럭 신호(CLK)를 출력 단자로 출력한다. 여기서, 클럭 신호(CLK)는 출력 단자와 브릿지 패턴(231)을 통해서 게이트 연결 패턴(211)에 공급됨으로써 게이트 라인(GL)에 연결된 화소의 박막 트랜지스터를 턴-온시킨다. 일 예에 따른 풀-업 트랜지스터(Tu)는 제1 노드(Q)에 연결된 게이트 전극, 클럭 신호 라인에 연결된 소스 전극, 및 출력 단자(Vout)에 연결된 드레인 전극을 포함할 수 있다. 여기서, 풀-업 트랜지스터(Tu)의 소스 전극과 드레인 전극은 전류의 방향에 따라 그 위치가 변경될 수 있다.
풀-다운 트랜지스터(Td)는 제2 노드(QB)의 전압에 따라 게이트 오프 전압 레벨을 갖는 기저 전압(VSS)을 출력 단자(Vout)로 출력한다. 여기서, 기저 전압(VSS)은 출력 단자와 브릿지 패턴(231)을 통해서 게이트 연결 패턴(211)에 공급됨으로써 게이트 라인(GL)에 연결된 화소의 박막 트랜지스터를 턴-오프시킨다. 일 예에 따른 풀-다운 트랜지스터(Td)는 제2 노드(Q)에 연결된 게이트 전극, 출력 단자(Vout)에 연결된 소스 전극, 및 기저 전압 라인에 연결된 드레인 전극을 포함할 수 있다. 여기서, 풀-다운 트랜지스터(Td)의 소스 전극과 드레인 전극은 전류의 방향에 따라 그 위치가 변경될 수 있다.
테일 트랜지스터(Tta)는 스위칭 신호(Vswt)에 응답하여 출력 단자(Vout)에 기저 전압(VSS)을 공급한다. 여기서, 기저 전압(VSS)은 출력 단자와 브릿지 패턴(231)을 통해서 게이트 연결 패턴(211)에 공급됨으로써 게이트 라인(GL)이 전기적으로 플로팅되는 것을 방지하는 역할을 한다. 일 예에 따른 테일 트랜지스터(Tta)는 스위칭 신호(Vswt)를 수신하는 게이트 전극(210g), 기저 전압 라인에 연결된 소스 전극(230s) 및 출력 단자(Vout)에 연결된 드레인 전극(230d)을 포함할 수 있다. 여기서, 테일 트랜지스터(Tta)의 소스 전극(230s)과 드레인 전극(230d)은 전류의 방향에 따라 그 위치가 변경될 수 있다.
테일 트랜지스터(Tta)의 게이트 전극(210g)은 도 1 내지 도 9에 도시된 제1 전극(210)과 대응되며, 테일 트랜지스터(Tta)의 드레인 전극(230d)은 도 1 내지 도 9에 도시된 제2 전극(230)과 대응된다.
추가적으로, 본 발명에 따른 표시 장치가 인-셀 터치 구조의 터치 전극을 갖는 표시 영역(AA)을 포함하는 경우, 테일 트랜지스터(Tta)는 표시 장치가 디스플레이 구간 이후에 터치 구간으로 진입할 때 게이트 라인(GL)이 게이트 로우 전압에서 플로팅되는 것을 방지하는 역할을 한다. 이를 위해, 스위칭 신호(Vswt)는 표시 장치의 디스플레이 구간과 터치 구간 사이의 구간 동안 테일 트랜지스터(Tta)를 턴-온시키기 위한 게이트 하이 전압 레벨을 갖는다. 여기서, 인-셀 터치 구조의 터치 전극을 갖는 표시 영역(AA)은 미국 등록특허공보 US 9,024,913호 또는 미국 공개특허공보 US 2016/0019827호에 개시된 인-셀 터치 구조의 터치 전극을 포함할 수 있으며, 이에 대한 설명은 생략하기로 한다.
이와 같은, 테일 트랜지스터(Tta)는 게이트 연결 패턴(211)에 인접하도록 배치되고, 이로 인하여 테일 트랜지스터(Tta)의 게이트 전극(210g), 즉 전술한 제1 전극(210)의 일측 끝단을 덮는 절연막(220)이 게이트 연결 패턴(211)으로부터 방전되는 정전기에 의해 파괴될 경우, 테일 트랜지스터(Tta)의 게이트 전극(210g)은 절연막(220)의 유실 영역을 통해 출력 단자(Vout), 즉 전술한 제2 전극(230)과 전기적으로 단락됨으로써 회로부(120)의 오동작을 유발시킨다. 하지만, 본 발명에 따른 테일 트랜지스터(Tta)의 게이트 전극(210g)은 전술한 바와 같이, 드레인 전극(230d) 대비 게이트 연결 패턴(211) 쪽으로 더 연장되고, 추가적으로, 정전기 유도 패턴을 더 포함함으로써 정전기에 의해 절연막(220)의 일부가 파괴되어 유실되더라도 출력 단자(Vout)와 전기적으로 단락(S)되지 않으며, 이로 인하여 본 발명은 테일 트랜지스터(Tta)의 게이트 전극(210g)과 드레인 전극(또는 출력 단자(Vout))(210d) 간의 단락(S)을 방지할 수 있으며, 이로 인하여 정전기로 인한 회로부(120)의 오동작을 방지할 수 있다.
한편, 도 10 및 도 11에서는, 상기 테일 트랜지스터(Tta)의 게이트 전극(210g)과 드레인 전극(210d) 간의 단락(S)이 발생되는 것으로 설명하였지만, 이에 한정되지 않고, 상기 테일 트랜지스터(Tta)를 포함하지 않은 회로부(120)에서는 풀-업 트랜지스터(Tu) 및/또는 풀-다운 트랜지스터(Td)가 게이트 연결 패턴(211)에 인접하게 배치될 수 있다. 이 경우, 풀-업 트랜지스터(Tu) 및/또는 풀-다운 트랜지스터(Td) 각각의 게이트 전극(210)은 전술한 제1 전극(210)과 동일하게 드레인 전극 대비 게이트 연결 패턴(211) 쪽으로 더 연장되고, 추가적으로, 정전기 유도 패턴을 더 포함할 수 있다. 또한, 풀-업 트랜지스터(Tu) 및/또는 풀-다운 트랜지스터(Td) 각각의 게이트 전극(210)과 게이트 연결 패턴(211) 사이에 아일랜드 형태로 마련된 별도의 배리어 패턴(212) 또는 식별자 패턴(213)의 일부를 더 포함할 수 있다.
결과적으로, 도 1 내지 도 9에 도시된 제1 전극(210)은 회로부(120)를 구성하되, 게이트 연결 패턴(211)과 가장 인접한 트랜지스터의 게이트 전극일 수 있다.
이상과 같은, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치는 비표시 영역에 배치되고 제1 전극과 제1 전극 상의 절연막 및 절연막 상의 제2 전극을 갖는 회로부를 포함하며 제1 전극의 일측 끝단이 제2 전극의 일측 끝단보다 더 연장됨으로써 정전기에 따른 절연막의 유실로 인하여 제1 전극과 제2 전극 간의 단락이 방지할 수 있으며, 이를 통해 정전기로 인한 회로부, 즉 게이트 구동 회로의 손상 및/또는 오동작이 방지될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
110: 표시 패널 111: 기판
112: 대향 기판 120: 회로부
130: 소스 드라이브 IC 140: 연성 회로 필름
150: 회로 보드 160: 타이밍 컨트롤러
210: 제1 전극 211: 게이트 연결 패턴
212: 배리어 패턴 213: 식별자 패턴
220: 절연막 230: 제2 전극
231: 브릿지 패턴

Claims (10)

  1. 기판;
    상기 기판 상에 배치된 게이트 라인을 포함하는 표시 영역;
    상기 기판 상에 배치되고 상기 표시 영역을 둘러싸는 비표시 영역; 및
    상기 비표시 영역에 배치되고 상기 게이트 라인과 전기적으로 연결된 박막 트랜지스터를 갖는 쉬프트 레지스터를 포함하며,
    상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 상에 배치되고 상기 게이트 라인과 전기적으로 연결된 소스/드레인 전극; 및
    상기 게이트 전극과 상기 소스/드레인 전극 사이에 배치된 절연막을 포함하며,
    상기 소스/드레인 전극은 상기 절연막에 의해 상기 게이트 전극과 전기적으로 분리되며,
    상기 게이트 전극과 상기 표시 영역 사이의 간격은 상기 소스/드레인 전극과 상기 표시 영역 사이의 간격보다 좁은, 표시 장치.
  2. 제 1 항에 있어서,
    상기 게이트 전극의 일측 끝단과 상기 소스/드레인 전극의 일측 끝단 각각은 상기 표시 영역과 나란하며,
    상기 표시 영역과 나란한 상기 게이트 전극의 일측 끝단은 상기 소스/드레인 전극의 일측 끝단보다 상기 표시 영역 쪽으로 연장된, 표시 장치.
  3. 제 1 항에 있어서,
    상기 게이트 전극과 상기 게이트 라인은 서로 이격되어 공간적으로 분리 배치된, 표시 장치.
  4. 제 1 항에 있어서,
    상기 게이트 라인으로부터 돌출되고 상기 소스/드레인 전극과 전기적으로 연결된 게이트 연결 패턴을 더 포함하며,
    상기 게이트 전극의 일측 끝단은 상기 소스/드레인 전극의 일측 끝단을 지나 상기 게이트 연결 패턴 쪽으로 연장된, 표시 장치.
  5. 기판;
    상기 기판 상에 배치된 게이트 라인을 포함하는 표시 영역;
    상기 기판 상에 배치되고 상기 표시 영역을 둘러싸는 비표시 영역;
    상기 비표시 영역에 배치되고 상기 게이트 라인으로부터 돌출된 게이트 연결패턴;
    상기 비표시 영역에 배치되고 상기 게이트 라인과 전기적으로 연결된 박막 트랜지스터를 갖는 쉬프트 레지스터를 포함하며,
    상기 박막 트랜지스터는,
    게이트 전극;
    상기 게이트 전극 상에 배치되고 상기 게이트 연결 패턴과 전기적으로 연결된 소스/드레인 전극; 및
    상기 게이트 전극과 상기 소스/드레인 전극 사이에 배치된 절연막을 포함하며,
    상기 소스/드레인 전극은 상기 절연막에 의해 상기 게이트 전극과 전기적으로 분리되며,
    상기 게이트 전극의 일측 끝단은 상기 소스/드레인 전극의 일측 끝단을 지나 상기 게이트 연결 패턴 쪽으로 연장된, 표시 장치.
  6. 제 5 항에 있어서,
    상기 절연막은 상기 게이트 연결 패턴과 상기 소스/드레인 전극 사이에 추가로 배치되며,
    상기 소스/드레인 전극은 상기 절연막에 배치된 적어도 하나의 컨택홀을 통해 상기 게이트 연결 패턴과 전기적으로 연결된, 표시 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 소스/드레인 전극의 일측 끝단과 상기 게이트 전극의 일측 끝단은 서로 나란하게 배치되며,
    상기 소스/드레인 전극의 일측 끝단은 상기 게이트 전극의 일측 끝단과 상기 게이트 연결 패턴 사이에 배치된, 표시 장치.
  8. 제 7 항에 있어서,
    상기 게이트 전극과 상기 게이트 라인 및 상기 게이트 연결 패턴 각각은 동일한 층에 배치되고,
    상기 게이트 연결 패턴은 상기 게이트 라인의 일측 끝단으로부터 상대적으로 넓은 면적을 가지도록 돌출된, 표시 장치.
  9. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 게이트 전극과 상기 표시 영역 사이에 배치된 금속 패턴을 더 포함하는, 표시 장치.
  10. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 상기 게이트 라인에 게이트 신호를 공급하는, 표시 장치.
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