JP4839736B2 - 集積回路装置及び電子機器 - Google Patents

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本発明は、集積回路装置及び電子機器に関する。
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、スリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
本発明は、第１及び第２のパッドと、前記第１のパッドと電気的に接続される第１の静電気保護素子と、前記第２のパッドと電気的に接続される第２の静電気保護素子と、前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、前記第１の静電気保護素子が、バイポーラトランジスタ又はサイリスタにより構成され、前記第２の静電気保護素子が、ダイオードにより構成され、前記第１の静電気保護素子の一部又は全部と重なるように該第１の静電気保護素子の上層に前記第１のパッドが配置され、或いは前記第２の静電気保護素子の一部又は全部と重なるように該第２の静電気保護素子の上層に前記第２のパッドが配置される集積回路装置に関係する。
本発明においては、（ＥＳＤ）耐圧の低い第１のＭＯＳトランジスタの静電破壊を保護できる第１の静電気保護素子がバイポーラトランジスタ又はサイリスタにより構成される一方、耐圧の高い第２のＭＯＳトランジスタの静電破壊を保護できる第２の静電気保護素子がダイオードにより構成される。ここで、静電気保護素子は絶対最大定格よりも高い電圧で強制的にラッチアップを発生させる必要があるが、サイリスタ構造等により、高い電圧が印加されたときに第２のＭＯＳトランジスタが破壊される直前に、強制的にラッチアップを発生させることは困難である。従って本発明によれば、確実に静電気を逃がす一方、より少ないレイアウト面積で高い電流駆動能力により第１のＭＯＳトランジスタの破壊を防止するように静電気を逃がすことができる。そして、このような静電気保護素子がパッドの下層に配置されるので、集積回路装置のレイアウト面積を縮小できる。
また本発明は、第１及び第２のパッドと、前記第１のパッドと電気的に接続される第１の静電気保護素子と、前記第２のパッドと電気的に接続される第２の静電気保護素子と、前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、前記第１の静電気保護素子及び前記第１のＭＯＳトランジスタのうち前記第１の静電気保護素子の一部又は全部と重なるように、該第１の静電気保護素子の上層に前記第１のパッドが配置され、前記第２の静電気保護素子及び前記第２のＭＯＳトランジスタの一部又は全部と重なるように、該第２の静電気保護素子及び前記第２のＭＯＳトランジスタの上層に前記第２のパッドが配置される集積回路装置に関係する。
本発明においては、（ＥＳＤ）耐圧の低い第１のＭＯＳトランジスタの静電破壊を保護できる第１の静電気保護素子のみを第１のパッドの下層に配置する一方、第１のＭＯＳトランジスタは第１のパッドの下層に配置しない。また、耐圧の高い第２のＭＯＳトランジスタの静電破壊を保護できる第２の静電気保護素子を第２のＭＯＳトランジスタと共に第２のパッドの下層に配置する。耐圧の低い、即ち層間膜厚の薄い第１のＭＯＳトランジスタの場合、ボンディングワイヤ等の接着時にかかるパッドへの力に起因してその閾値電圧が変動したり、トランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。この場合、ウェハ上でのトランジスタの特性が、実装時の特性と異なるものとなってしまうという不都合が生じる。従って、この第１のＭＯＳトランジスタのみをパッドの下層に配置しないようにすることで、上記の不都合を回避すると共に、集積回路装置のレイアウト面積の縮小化を図ることができる。
また本発明に係る集積回路装置では、前記第１の静電気保護素子が、そのゲートがソースに接続され、そのドレインが前記第１のパッドと接続されるＭＯＳトランジスタであってもよい。
また本発明は、第１及び第２のパッドと、前記第１のパッドと電気的に接続される第１の静電気保護素子と、前記第２のパッドと電気的に接続される第２の静電気保護素子と、前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、前記第１の静電気保護素子が、バイポーラトランジスタ又はサイリスタにより構成され、前記第２の静電気保護素子が、ダイオードにより構成される集積回路装置に関係する。
本発明においては、（ＥＳＤ）耐圧の低い第１のＭＯＳトランジスタの静電破壊を保護できる第１の静電気保護素子がバイポーラトランジスタ又はサイリスタにより構成される一方、耐圧の高い第２のＭＯＳトランジスタの静電破壊を保護できる第２の静電気保護素子がダイオードにより構成される。ここで、静電気保護素子は絶対最大定格よりも高い電圧で強制的にラッチアップを発生させる必要があるが、サイリスタ構造等により、高い電圧が印加されたときに第２のＭＯＳトランジスタが破壊される直前に、強制的にラッチアップを発生させることは困難である。従って本発明によれば、確実に静電気を逃がす一方、より少ないレイアウト面積で高い電流駆動能力により第１のＭＯＳトランジスタの破壊を防止するように静電気を逃がすことができる。
また本発明に係る集積回路装置では、前記第１のＭＯＳトランジスタのゲート絶縁膜厚が、５０オングストローム以下であり、前記第２のＭＯＳトランジスタのゲート絶縁膜厚が、５０オングストロームより厚くてもよい。
また本発明は、パッドと、前記パッドと電気的に接続される静電気保護素子と、その一端が前記パッドと電気的に接続される抵抗回路とを含み、前記静電気保護素子及び前記抵抗回路の一部又は全部と重なるように、該静電気保護素子及び前記抵抗回路の上層に前記パッドが配置されている集積回路装置に関係する。
本発明によれば、パッドと電気的に接続される静電気保護素子及び抵抗回路を該パッドの下層に配置するようにしたので、集積回路装置のレイアウト面積の縮小化が可能となる。
また本発明に係る集積回路装置では、更に、前記パッドの電圧又は前記抵抗回路の他端の電圧が供給される入力バッファと、前記パッド又は前記抵抗回路の他端に出力電圧を供給するための出力バッファとを含み、前記入力バッファ及び前記出力バッファのうち前記出力バッファを構成するトランジスタの一部又は全部と重なるように、該トランジスタの上層に前記パッドが配置されてもよい。
本発明によれば、サイズの大きい出力バッファをパッドの下層に配置するようにしたので、入力バッファをパッドの下層に配置する場合に比べて、集積回路装置のレイアウト面積のより一層の縮小化が可能となる。
また本発明に係る集積回路装置では、前記抵抗回路は、ラッチアップ防止用抵抗回路、入力保護用抵抗回路、電圧を生成するための分圧用抵抗回路、インピーダンス整合用の抵抗回路、プルアップ抵抗回路及びプルダウン抵抗回路の少なくとも１つであってもよい。
本発明においては、パッドに種々の抵抗回路が接続される場合に集積回路装置のレイアウト面積の縮小化が可能となる。
また本発明に係る集積回路装置では、前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、前記第１〜第Ｎの回路ブロックは、データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であってもよい。
本発明では、第１〜第Ｎの回路ブロックが、データドライバブロックとデータドライバブロック以外の回路ブロックを含む。そして、第１のインターフェース領域、第１〜第Ｎの回路ブロック、第２のインターフェース領域の幅Ｗ１、ＷＢ、Ｗ２について、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。このような関係式が成り立つ集積回路装置によれば、第２の方向における回路ブロックの幅を確保しつつ（過度な扁平レイアウトにすることなく）、第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。これにより実装の容易化と装置の低コスト化を両立できる。また、回路ブロックが過度に扁平ではないので、レイアウト設計が容易になり、装置の開発期間を短縮できる。
また本発明に係る集積回路装置では、前記データブロック以外の回路ブロックが、走査線を駆動するための走査ドライバブロックであり、パッドより下層で、且つ静電気保護素子より上層に、前記走査線を駆動するための走査信号が出力される走査信号出力線の配線層及び前記データ線を駆動するためのデータ信号が出力されるデータ信号出力線の配線層の少なくとも１つが配置されてもよい。
こうすることで、集積回路装置の第２の方向での幅をより小さくできる。
また本発明に係る集積回路装置では、集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであってもよい。
このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を大きく確保しながらも、集積回路装置の第２の方向での幅を小さくできる。また本発明のようにパッドの下層に静電気保護素子や抵抗回路を配置することで、集積回路装置の第２の方向の幅を大幅に縮小させることができる。そのため、容易にＷ＜２×ＷＢを成り立たせることができるようになり、より一層スリムな集積回路装置を提供できるようになる。
また本発明に係る集積回路装置では、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤであってもよい。
このように第２の方向に沿って複数のドライバセルを配置すれば、第１の方向に沿って配置される他の回路ブロックからの画像データの信号を、これらのドライバセルに効率的に入力できる。そしてデータドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。
また本発明に係る集積回路装置では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。
このようにすれば、第１〜第Ｎの回路ブロックの第２の方向での幅を、データドライバブロックのブロック数や画像データの入力回数に応じた最適な幅に設定できる。
また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、画像データを記憶する少なくとも１つのメモリブロックを含み、前記データドライバブロックが含むデータドライバは、その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであってもよい。
このようにすれば、メモリブロックの幅を基準に第１〜第Ｎの回路ブロックの幅を設定できる。そして、少なくともメモリブロックが存在する部分において、第２の方向において１つの回路ブロック（メモリブロック）だけが存在するようになるため、細長の集積回路装置を実現できる。そして、データドライバブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。
また本発明に係る集積回路装置では、表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であってもよい。
このようにすれば、メモリブロックの第２の方向での幅を最小限に抑えて、集積回路装置の第２の方向での幅を小さくできる。
また本発明に係る集積回路装置では、前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されてもよい。
このようにすれば、メモリブロックとデータドライバブロックを第２の方向に沿って配置する手法に比べて、集積回路装置の第２の方向での幅を小さくできる。またメモリブロックやデータドライバブロックの構成等が変わった場合に、他の回路ブロックに及ぶ影響を最小限に抑えることができ、設計の効率化を図れる。
また本発明に係る集積回路装置では、前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されてもよい。
このようにすれば、メモリブロックの第２の方向でのメモリセル数が減るので、メモリブロックの第２の方向での幅を小さくでき、集積回路装置の第２の方向での幅も小さくすることが可能になる。
また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。
１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。
ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。
ところが図１（Ａ）の比較例では以下のような課題がある。
第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。
第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピッチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。
一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。
２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。
図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。
出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。
また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。
図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。
図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。
また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。
図６（Ａ）は、本実施形態の集積回路装置のＤ２方向に沿った断面図の例であり、図６（Ｂ）は比較例の断面図の例である。図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。
また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。
なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。
また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。
３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。
走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。
電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。
階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。
図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）と出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎、１出力毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤＡ０〜ＤＡ５とその反転データＸＤＡ０〜ＸＤＡ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤＡ０〜ＤＡ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱを出力回路５６（出力部ＳＱ）に出力する。
図８（Ａ）の出力回路５６が含む各出力部ＳＱもまた、画素毎に設けることができる。各出力部ＳＱは、インピーダンス変換回路ＯＰ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱのインピーダンス変換を行って、データ信号ＤＡＴＡをデータ信号出力線に出力する。
更に、図１０（Ａ）の各出力部ＳＱは、インピーダンス変換回路ＯＰのデータ線の駆動に伴う電力消費を削減するため、スイッチ回路ＳＷ１、ＳＷ２が設けられている。スイッチ回路ＳＷ１は、データ信号ＤＡＴＡが出力されるパッドとインピーダンス変換回路ＯＰの出力との間に直列に挿入される。また、スイッチ回路ＳＷ２は、該パッドとインピーダンス変換回路ＯＰの入力との間に直列に挿入される。スイッチ回路ＳＷ１は、ロジック回路４０（図７の制御回路４２又は表示タイミング制御回路４４）において生成されるイネーブル信号ＥＮ１によりオンオフ制御される。スイッチ回路ＳＷ２は、ロジック回路４０（図７の制御回路４２又は表示タイミング制御回路４４）において生成されるイネーブル信号ＥＮ２によりオンオフ制御される。
図１１（Ａ）に図１０（Ａ）のインピーダンス変換回路ＯＰの構成例の回路図を示す。インピーダンス変換回路ＯＰは、差動部ＤＡＭＰと駆動部ＯＤとを含む。差動部ＤＡＭＰは、Ｎ型差動増幅器ＮＤＡとＰ型差動増幅器ＰＤＡとを含む。Ｐ型差動増幅器ＰＤＡは、Ｐ型金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタ）Ｍ７、Ｍ８、Ｎ型トランジスタＭ５、Ｍ６、及び電流源トランジスタＣＳｂを含む。Ｎ型差動増幅器ＮＤＡは、Ｐ型トランジスタＭ１、Ｍ２、Ｎ型トランジスタＭ３、Ｍ４、及び電流源トランジスタＣＳａを含む。駆動部ＯＤは、高電位側の電源電圧ＶＤＤＨＳが供給される信号線と低電位側の電源電圧ＶＳＳが供給される信号線との間に、いわゆるプッシュプル接続されたＰ型駆動トランジスタＭ９及びＮ型駆動トランジスタＭ１０を含む。Ｐ型駆動トランジスタＭ９のドレイン及びＮ型駆動トランジスタＭ１０のドレインが互いに接続され、この接続ノードがインピーダンス変換回路ＯＰの出力電圧Ｖｏｕｔ（図１０（Ａ）ではデータ信号ＤＡＴＡ）として出力される。Ｐ型駆動トランジスタＭ９は、Ｎ型差動増幅器ＮＤＡによりゲート制御される。Ｎ型駆動トランジスタＭ１０は、Ｐ型差動増幅器ＰＤＡによりゲート制御される。
例えばＮ型差動増幅器ＮＤＡに着目すると、入力信号Ｖｉｎとして図１０（Ａ）のアナログ電圧の信号ＤＡＱが出力信号Ｖｏｕｔの電圧より大きい場合を考える。この場合、Ｎ型トランジスタＭ４のインピーダンスがＮ型トランジスタＭ３より大きくなるため、Ｐ型トランジスタＭ２、Ｍ１のゲート電圧が上昇し、Ｐ型トランジスタＭ１のインピーダンスが大きくなる。そのため、Ｐ型駆動トランジスタＭ９のゲート電圧が下降し、Ｐ型駆動トランジスタＭ９はオンする方向に向かう。Ｐ型差動増幅器ＰＤＡに着目すると、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より大きい場合、Ｐ型トランジスタＭ８のインピーダンスがＰ型トランジスタＭ７のインピーダンスより小さくなるため、Ｎ型トランジスタＭ５、Ｍ６のゲート電圧が上昇し、Ｎ型トランジスタＭ５のインピーダンスが小さくなる。そのため、Ｎ型駆動トランジスタＭ１０のゲート電圧が下降し、Ｎ型駆動トランジスタＭ１０がオフする方向に向かう。この結果、出力信号Ｖｏｕｔの電圧が大きくなる方向にＰ型駆動トランジスタＭ９、Ｎ型駆動トランジスタＭ１０が動作する。なお、入力信号Ｖｉｎの電圧が出力信号Ｖｏｕｔの電圧より小さい場合は、上述と逆の動作を行い、インピーダンス変換回路ＯＰでは、入力信号Ｖｉｎの電圧と出力信号Ｖｏｕｔの電圧とがほぼ等しくなる平衡状態に移行していく。
ところで図１１（Ａ）に示すインピーダンス変換回路ＯＰでは、データ信号ＤＡＴＡを出力する場合、Ｎ型差動増幅器ＮＤＡ及びＰ型差動増幅器ＰＤＡが動作し、電流消費が大きい。そこで本実施形態では、イネーブル信号ＥＮ１（及びその反転イネーブル信号ＸＥＮ１）により電流源トランジスタＣＳａ、ＣＳｂのドレイン電流が停止又は制限される。
図１１（Ｂ）に、イネーブル信号ＥＮ１、ＥＮ２の制御タイミングの説明図を示す。１水平走査期間の初めの期間Ｔ１では、イネーブル信号ＥＮ１、ＥＮ２がそれぞれオン、オフに設定される。これにより期間Ｔ１では、スイッチ回路ＳＷ１が導通状態、スイッチ回路ＳＷ２が非導通状態に設定され、インピーダンス変換回路ＯＰの動作電流が流れ、信号ＤＡＱをインピーダンス変換したデータ信号をパッドに出力する。該１水平走査期間の期間Ｔ１後の期間Ｔ２では、イネーブル信号ＥＮ１、ＥＮ２がそれぞれオフ、オンに設定される。これにより期間Ｔ２では、スイッチ回路ＳＷ１が非導通状態、スイッチ回路ＳＷ２が導通状態に設定され、インピーダンス変換回路ＯＰの動作電流が停止又は制限され、ＤＡＣの出力ＤＡＱがそのままデータ信号としてパッドに出力される。こうすることで、期間Ｔ１のみインピーダンス変換回路ＯＰを動作させ、データ線を高速に充電し、その後の期間Ｔ２においてＤＡＣの出力をそのままデータ線に供給できる。そのためインピーダンス変換回路ＯＰの動作期間が短縮され、低消費電力化を図ることができる上、画素数の増加により１水平走査期間が短くなったとしても、データ線の充電を十分に間に合わせることができる。
更に本実施形態では、上述の制御を行う通常動作モードの他に、８色表示モードが備えられている。８色表示モードは、サブピクセルが画像データの最上位ビットのデータＤＡ５にのみ対応したデータ信号ＤＡＴＡをデータ信号出力線（パッド）に出力する。こうすることで、インピーダンス変換回路ＯＰのみならず、他のビットのデータの動作を停止させることができ、より一層の低消費電力化が可能となる。そのため図１０（Ａ）では、出力部ＳＱが、更に、その出力がハイインピーダンス状態に設定可能なインバータＩＮＶを含み、該インバータＩＮＶの出力がデータ信号出力線（パッド）と電気的に接続される。
ロジック回路４０（図７の制御回路４２又は表示タイミング制御回路４４）が含む制御レジスタに、図示しないホスト等によって通常動作モード又は８色表示モードを指定する制御データが設定される。該制御データに対応してイネーブル信号ＥＮ３が生成され、例えば８色表示モードに指定されたときイネーブル信号ＥＮ３がオンになるものとする。そして例えばデータドライバ５０において、画像データの最上位ビットのデータＤＡ５（及びその反転データＸＤＡ５）とイネーブル信号ＥＮ３によりデコードされた結果である制御信号ＢＥＮ、ＸＢＥＮによりインバータＩＮＶが制御される。イネーブル信号ＥＮ３がオンの場合、インバータＩＮＶは画像データの最上位ビットのデータＤＡ５（又はＤＡ５及びＸＤＡ５）に基づいてゲート制御される。
図１０（Ｂ）に通常動作モード及び８色表示モードにおけるイネーブル信号ＥＮ１、ＥＮ２、ＥＮ３の状態の一例を示す。即ち、通常動作モード時には、インバータＩＮＶの出力がハイインピーダンス状態に設定され、イネーブル信号ＥＮ１、ＥＮ２により図１１（Ｂ）の制御が行われる。一方、８色表示モード時には、スイッチ回路ＳＷ１、ＳＷ２が非導通状態に設定され、インバータＩＮＶが制御信号ＢＥＮ、ＸＢＥＮに基づいて階調電圧Ｖ０、Ｖ３２のいずれかをデータ信号としてデータ信号出力線に出力する。
図１０（Ａ）においてインバータＩＮＶ、スイッチ回路ＳＷ１、ＳＷ２及びパッドを出力側Ｉ／Ｆ領域１２に設け、ＤＡＣやインピーダンス変換回路ＯＰをデータドライバブロックに設けることが望ましい。この場合、出力側Ｉ／Ｆ領域１２の素子を、パッドの下層に配置することで、集積回路装置のＤ２方向での幅をより一層小さくできる。
４． 集積回路装置の幅
本実施形態では、集積回路装置１０のインターフェース領域に設けられたパッドに接続される静電気保護素子を該パッドの下層に配置することで、集積回路装置１０のＤ２方向での幅をより一層小さくできる。集積回路装置１０はデータドライバブロックや走査ドライバブロックを含むことができるため、回路ブロックＣＢ１〜ＣＢＮには複数種類の電源電圧が供給される。そのため各回路ブロックのインターフェース信号もまた振幅が異なり、電源電圧に応じた静電気保護素子を接続している。
図１２（Ａ）に集積回路装置１０で用いられる複数種類の電源電圧の電位関係の一例を示す。集積回路装置１０の電源回路ブロックＰＢでは図９（Ａ）に示す昇圧回路９２によりシステム接地電源電圧ＶＤＤ及びシステム接地電源電圧ＶＳＳの間の電圧が昇圧され、電源電圧ＶＯＵＴが生成される。また昇圧回路９２はシステム接地電源電圧ＶＤＤ及びシステム接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、システム接地電源電圧ＶＳＳより低電位の電圧ＶＯＵＴＭを生成する。更に昇圧回路９２はシステム接地電源電圧ＶＤＤ又は所定の内部電圧ＶＤＣを正方向に昇圧して高電位側電源電圧ＶＤＤＨＧを生成すると共に、該高電位側電源電圧ＶＤＤＨＧを負方向に昇圧して低電位側電源電圧ＶＥＥを生成する。
レギュレータ回路９４は電源電圧ＶＯＵＴの電位を調整してＶＣＯＭ電圧の高電位側電圧ＶＣＯＭＨを生成する。またレギュレータ回路９４は電圧ＶＯＵＴＭの電位を調整してＶＣＯＭ電圧の低電位側電圧ＶＣＯＭＬを生成する。更にレギュレータ回路９４は、システム接地電源電圧ＶＤＤの電位を低くして図示しない電源電圧ＶＣＯＲＥを生成できる。
ここで電圧ＶＯＵＴは、データドライバブロックＤＢ、階調電圧生成回路ブロックＧＢの電源電圧として供給される。電源電圧ＶＣＯＲＥは、ロジック回路ブロックＬＢ（メモリを内蔵する場合はメモリブロックＭＢ）の電源電圧として供給される。ＶＣＯＭ電圧の高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬは、ＶＣＯＭ電圧として表示パネルのコモン電圧として供給される。高電位側電源電圧ＶＤＤＨＧ、低電位側電源電圧ＶＥＥは、走査ドライバブロックの電源電圧として供給される。
このような複数種類の電源電圧系を、低電圧（ＬＶ）系、中間電圧（ＭＶ）系、高電圧（ＨＶ）系に区分し、システム接地電源電圧ＶＳＳとの間で各電源電圧系に最適な静電気保護素子を接続している。
図１２（Ｂ）に集積回路装置１０に設けられる静電気保護素子の説明図を示す。電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間には、低電圧系の静電気保護素子ＥＳＤ−Ｌが接続される。静電気保護素子ＥＳＤ−Ｌは、バイポーラトランジスタ又はサイリスタにより構成される。図１２（Ｂ）では静電気保護素子ＥＳＤ−Ｌとしてサイリスタが採用されている。このサイリスタは、ＰＮＰ型のバイポーラトランジスタ及びＮＰＮ型バイポーラトランジスタにより構成される。電源電圧ＶＣＯＭＨとシステム接地電源電圧ＶＳＳとの間、電源電圧ＯＵＴとシステム接地電源電圧ＶＳＳとの間、システム接地電源電圧ＶＳＳと電源電圧ＶＯＵＴＭとの間には、それぞれ中間電圧系の静電気保護素子ＥＳＤ−Ｍが接続される。静電気保護素子ＥＳＤ−Ｍは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。このＮ型ＭＯＳトランジスタのゲート及びソースに低電位側の電源電圧が供給され、ドレインに高電位側の電源電圧が供給される。電源電圧ＶＤＤＨＧとシステム接地電源電圧ＶＳＳとの間、システム接地電源電圧ＶＳＳと電源電圧ＶＥＥとの間には、それぞれ高電圧系の静電気保護素子ＥＳＤ−Ｈが接続される。静電気保護素子ＥＳＤ−Ｈもまた、Ｎ型ＭＯＳトランジスタにより構成され、そのゲート及びソースに低電位側の電源電圧が供給され、ドレインに高電位側の電源電圧が供給される。なおシステム接地電源電圧ＶＳＳより低電位の電源電圧ＶＯＵＴＭ、ＶＥＥに接続される静電気保護素子ＥＳＤ−Ｍ、ＥＳＤ−Ｈとして、いわゆるトリプルウェル構造のＭＯＳトランジスタが採用されてもよい。図１２（Ａ）に示す静電気保護素子ＥＳＤ−Ｍ、ＥＳＤ−Ｈは、いわゆるゲート制御ダイオード（Gate Controlled Diode：ＧＣＤ）と呼ばれる。
図１３に本実施形態においてパッドに接続される静電気保護素子の具体的に説明図を示す。但し、図１３において図１２（Ｂ）と同一部分には同一符号を付し、適宜説明を省略する。図１３では、パッドＰＤ１、ＰＤ２（第１及び第２のパッド）に、それぞれ静電気保護素子ＥＳＤ−Ｌ、ＥＳＤ−Ｍ（第１及び第２の静電気保護素子）が接続される。パッドＰＤ１には、耐圧が３ボルト（第１の電圧）であるＮ型ＭＯＳトランジスタＮＴＬ１（第１のＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＰＴＬ１のドレインが接続される。Ｎ型ＭＯＳトランジスタＮＴＬ１のソースには電源電圧ＶＤＤが供給され、Ｐ型ＭＯＳトランジスタＰＴＬ１のソースにはシステム接地電源電圧ＶＳＳが供給される。またパッドＰＤ２には、耐圧が６ボルト（第２の電圧）であるＮ型ＭＯＳトランジスタＮＴＭ１（第２のＭＯＳトランジスタ）とＰ型ＭＯＳトランジスタＰＴＭ１のドレインが接続される。Ｎ型ＭＯＳトランジスタＮＴＭ１のソースには電源電圧ＶＯＵＴが供給され、Ｐ型ＭＯＳトランジスタＰＴＭ１のソースにはシステム接地電源電圧ＶＳＳが供給される。ここで、耐圧はＥＳＤ耐圧ということができる。
電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧である３ボルト系は低電圧系であり、電源電圧ＶＯＵＴとシステム接地電源電圧ＶＳＳとの間の電圧である６ボルト系は中間電圧系である。低電圧系のトランジスタ（図１３ではトランジスタＮＴＬ１、ＰＴＬ１）は、そのゲート絶縁膜厚は５０オングストローム以下のトランジスタということができる。また中間電圧系及び高電圧系のトランジスタ（図１３ではトランジスタＮＴＭ１、ＰＴＭ１）は、そのゲート絶縁膜厚が５０オングストロームより厚いトランジスタということができる。
例えば図１３に示すように電源電圧ＶＯＵＴ及びシステム接地電源電圧ＶＳＳ間を振幅とする信号が出力されるパッドＰＤ１に静電気が印加された場合、該パッドとシステム接地電源電圧ＶＳＳとの間に設けられた静電気保護素子ＥＳＤ−Ｌ、システム接地電源電圧ＶＳＳと電源電圧ＶＤＤとの間に設けられた静電気保護素子ＥＳＤ−Ｌを介して電流が流れる。そのため、その一端がパッドＰＤ１に接続され静電気保護素子ＥＳＤ−Ｌと並列に設けられている、出力バッファを構成するＮ型ＭＯＳトランジスタＮＴＬ１の破壊を防止できるようになっている。
このように本実施形態では、低電圧系のトランジスタが接続されるパッドには静電気保護素子ＥＳＤ−Ｌを接続し、中間電圧系（高電圧系）のトランジスタが接続されるパッドには静電気保護素子ＥＳＤ−Ｍ（ＥＳＤ−Ｈ）を接続している。更に、パッドの下層には、該パッドに接続される静電気保護素子が配置されることが望ましい。このとき、パッドに接続される低電圧系のトランジスタについては、該パッドの下層に配置しない。これは、ボンディングワイヤ等がパッドに接着される際にかかる応力によって、層間膜厚の薄い低電圧系のトランジスタの特性が変動する可能性を無くすためである。例えば、この応力に起因してトランジスタの閾値電圧が変動したり、トランジスタの層間膜の容量も設計時の容量に比べて変動する可能性がある。この場合、ウェハ上でのトランジスタの特性が、実装時の特性と異なるものとなってしまうという不都合が生じる。そこで、本実施形態では、パッドに接続される低電圧系のトランジスタについては該パッドの下層に配置せず、パッドに接続される中間電圧系又は高電圧系のトランジスタについては該パッドの下層に配置している。
即ち、静電気保護素子ＥＳＤ−Ｌ及びＮ型ＭＯＳトランジスタＮＴＬ１のうち静電気保護素子ＥＳＤ−Ｌの一部又は全部と重なるように、該静電気保護素子ＥＳＤ−Ｌの上層にパッドＰＤ１が配置される。そして、静電気保護素子ＥＳＤ−Ｍ及びＮ型ＭＯＳトランジスタＮＴＭ１の一部又は全部と重なるように、該静電気保護素子ＥＳＤ−Ｍ及びＮ型ＭＯＳトランジスタＮＴＭ１の上層にパッドＰＤ２が配置される。
４．１ 静電気保護素子
４．１．１ 高電圧系の静電気保護素子の例
図１４（Ａ）（Ｂ）に走査信号の出力パッド下に形成される出力用トランジスタの構成例を示す。図８（Ｂ）のシフトレジスタ７２は走査線Ｓ１〜Ｓｎの各走査線に対応した各フリップフロップが縦続接続されたフリップフロップＦＦ１〜ＦＦｎを含み、図１４（Ａ）は図８（Ｂ）に示す走査ドライバ７０のうち走査線Ｓｔ（１≦ｔ≦ｎ、ｔは整数）への１出力当たりの構成を示している。同様に、図１４（Ｂ）は図８（Ｃ）に示す走査ドライバ７０のうち走査線Ｓｔへの１出力当たりの構成を示している。
図１４（Ａ）に示すように、フリップフロップＦＦｔの出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。レベルシフタ７６ｔには、高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥが供給され、フリップフロップＦＦｔの出力信号の電圧レベルを、高電位側電源電圧ＶＤＤＨＧ又は低電位側電源電圧ＶＥＥの電圧レベルに変換する。このレベルシフタ７６ｔの出力が、出力回路７８ｔを構成する出力用トランジスタのゲート信号となる。出力用トランジスタは、例えば互いのドレインが接続されたＰ型ＭＯＳトランジスタｐＤＴｒｔとＮ型ＭＯＳトランジスタｎＤＴｒｔとを含み、高電位側電源及び低電位側電源の間にいわゆるプッシュプル接続されている。トランジスタｐＤＴｒｔのソースには、高電位側電源電圧ＶＤＤＨＧが供給され、トランジスタｎＤＴｒｔのソースには低電位側電源電圧ＶＥＥが供給される。高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥは、電源回路ブロックＰＢにおいて図９（Ａ）の昇圧回路９２によって生成される。
そして、パッドＰＤｔには、静電気保護素子ＥＳＤｔが接続されている。この静電気保護素子ＥＳＤｔは、ゲート制御トランジスタＧＣＤＴｒｔにより構成される。ゲート制御トランジスタＧＣＤＴｒｔｔのドレインに高電圧が印加されたとき、トランジスタｎＤＴｒｔの破壊を防ぐために電流を低電位側の電源に逃がす。なお出力パッドＰＤｔとゲート制御トランジスタＧＣＤＴｒｔのドレインノードＤＮＤｔ間に直列にラッチアップ防止用抵抗素子ＲＬｔを挿入し、ドレインノードＤＮＤｔとトランジスタｎＤＴｒｔのドレイン間に直列に静電気保護用の保護抵抗素子ＲＰｔを挿入してもよい。図１４（Ａ）に示す構成においては、静電気保護素子ＥＳＤｔの一部又は全部と（平面視において）重なるように、該静電気保護素子ＥＳＤｔの上層にパッドＰＤｔが配置される。更に、ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の一部又は全部と重なるように、該ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の上層に出力パッドＰＤｔが配置されるようにしてもよい。更にまた、トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の一部又は全部と重なるように、該トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の上層にパッドＰＤｔが配置されることが望ましい。
一方、図１４（Ｂ）では、アドレスデコーダ７４によってデコードされた結果の出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。そして、図１４（Ｂ）に示す場合も、静電気保護素子ＥＳＤｔの一部又は全部と（平面視において）重なるように、該静電気保護素子ＥＳＤｔの上層にパッドＰＤｔが配置される。更に、ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の一部又は全部と重なるように、該ラッチアップ防止用抵抗素子ＲＬｔ及び保護抵抗素子ＲＰｔの少なくとも一方の上層に出力パッドＰＤｔが配置されるようにしてもよい。更にまた、トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の一部又は全部と重なるように、該トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の上層にパッドＰＤｔが配置されることが望ましい。
走査ドライバ７０では、出力回路７８ｔの電源電圧として、レベルシフタ７６ｔを除く他の回路よりも高電圧のものが必要とされる。即ち、出力回路７８ｔを構成するトランジスタはすべて高電圧に対して耐性を有し、素子のサイズや膜厚が他の回路よりも大きく、配線層の厚さも大きくする必要がある。例えばトランジスタｐＤＴｒｔ、ｎＤＴｒｔのドレインノードＤＮＤｔの電圧を出力パッドＰＤｔに供給する信号線を考えると、高電圧が供給される信号線を走査ドライバブロックから配線する場合に比べて、該信号線の配線を出力側Ｉ／Ｆ領域１２内に収めることができ、信号線の配線領域を大幅に削減できる。従って、高電圧に対して耐性を有する素子及び配線を１つの領域に収めることで、素子の設計、素子間の配線を効率化できる。しかも、走査ドライバ７０の出力は表示パネルの走査線数分となるため、１つの領域に収める効果が大きい。そして、本実施形態のようにサイズや膜厚が大きいトランジスタをパッドの下層に配置することで、より一層の回路規模の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。
図１５（Ａ）にパッドの配置例を示す。図１５（Ａ）では出力側Ｉ／Ｆ領域１２の第４の辺ＳＤ４側にＤ２方向で２段のパッドがＤ１方向に配置される。そして各パッドの下層にＤ２方向（Ｄ４方向）に長い矩形のトランジスタ形成領域が設けられる。
図１５（Ｂ）に各トランジスタ形成領域のレイアウトイメージの一例を示す。例えば走査線Ｓｔが電気的に接続されるパッドＰＤｔの下層のトランジスタ形成領域ＴＡｔでは、静電気保護素子ＥＳＤｔが形成される静電気保護素子領域ＥＡｔ、トランジスタｎＤＴｒｔが形成されるＮ型トランジスタ領域ＮＡｔ、トランジスタｐＤＴｒｔが形成されるＰ型トランジスタ領域ＰＡｔを有する。トランジスタ形成領域ＴＡｔは、Ｄ４方向に沿って静電気保護素子領域ＥＡｔ、Ｎ型トランジスタ領域ＮＡｔ、Ｐ型トランジスタ領域ＰＡｔを有する。これに対して、パッドＰＤｔ＋１の下層にも、同様にトランジスタ形成領域ＴＡｔ＋１が設けられるが、パッドＰＤｔ＋１は、Ｎ型トランジスタ領域ＮＡｔ＋１及びＰ型トランジスタ領域ＰＡｔ＋１の上層に配置される。パッドＰＤｔ＋２は、パッドＰＤｔと同様である。このように、パッドを、例えば静電気保護素子領域の上層、Ｎ型トランジスタ領域及びＰ型トランジスタ領域の上層に交互に配置することで、Ｄ２方向で２段に配置される。
ここで図１６（Ａ）（Ｂ）に示すように、ラッチアップ防止用抵抗素子ＲＬｔ、保護抵抗素子ＲＰｔをポリシリコン層で形成し、トランジスタ形成領域ＴＡｔの空き領域に静電気保護素子領域ＥＡｔ、Ｎ型トランジスタ領域ＮＡｔ、Ｐ型トランジスタ領域ＰＡｔのいずれかに隣接して抵抗素子配置領域Ｒｔを配置できる。或いは、図１６（Ｃ）に示すように、パッドＰＤｔの層と静電気保護素子領域ＥＡｔ（或いはパッドＰＤｔの層とＮ型トランジスタ領域ＮＡｔ、又はパッドＰＤｔの層とＰ型トランジスタ領域ＰＡｔ）の間に、上記の抵抗素子配置領域Ｒｔを形成してもよい。この場合、パッドＰＤｔの下層に（層間絶縁膜を介して）ポリシリコン層が形成され、該ポリシリコン層の下層に（層間絶縁膜を介して）静電気保護素子領域ＥＡｔが形成される。
図１７に静電気保護素子ＥＳＤｔとして形成されたゲート制御トランジスタＧＣＤＴｒｔのレイアウト平面図の一例を示す。図１８に図１７のＡ−Ａ線での断面構造の一例を模式的に示す。
図１７ではＰ型半導体基板ＰＳＵＢに形成されたＮ型ウェル領域ＮＷＬ内にＰ型ウェル領域ＰＷＥが形成される。Ｐ型ウェル領域ＰＷＥ内には、Ｐ型不純物拡散領域ＰＦが周回するように形成された２つの領域内に、それぞれ電気的に分離された３つＮ型不純物拡散領域ＮＦが設けられている。これらのＮ型不純物拡散領域ＮＦ間には、ゲート電極ＧＭが設けられ、３つのＮ型不純物拡散領域ＮＦが、２つのソース領域と１つのドレイン領域とになる。Ｐ型不純物拡散領域ＰＦ、Ｎ型不純物拡散領域ＮＦ及びゲート電極ＧＭには、コンタクトＣＮＴを介して低電位側電源電圧ＶＥＥが供給されている。
そして図１８に示すように、ゲート電極ＧＭの下部のチャネル領域には、ＬＯＣＯＳ酸化膜、ＬＯＣＯＳ酸化膜の下層にはオフセット層ＯＦＴが設けられる。このようなゲート制御トランジスタＧＣＤＴｒｔのうちドレイン領域として設けられるＮ型不純物拡散領域ＮＦは、１又は複数のスルーホール及び配線層ＭＴＬを介して、例えば図１５（Ｂ）のパッドＰＤｔに電気的に接続される。
図１８では、パッドＰＤｔの直下にゲート制御トランジスタＧＣＤＴｒｔのドレイン領域が設けられ、パッドＰＤｔに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該ドレイン領域に印加されるようになっている。こうすることで、静電気保護耐性を強化できる。
なお図１８では、パッドの下層にゲート制御トランジスタＧＣＤＴｒｔが形成される場合の構造について説明したが、パッドの下層にトランジスタｎＤＴｒｔ、ｐＤＴｒｔも同様に形成できる。例えば図１８の構造に対し、ゲート電極にレベルシフタの出力が供給される点が異なり、トランジスタｎＤＴｒｔ、ｐＤＴｒｔも同様にパッドＰＤｔの下層に形成できる。
４．１．２ 中間電圧系の静電気保護素子の例
図１９に図１０（Ａ）の出力部ＳＱの構成例の要部を示す。図１９は図８（Ａ）に示すデータドライバ５０のうちデータ線Ｄ１〜Ｄｍのうちデータ線Ｄｑ（１≦ｑ≦ｍ、ｑは整数）への１出力当たりの構成の要部を示す。インピーダンス変換回路ＯＰについては、駆動部ＯＤのみを図示している。
図１９に示すように集積回路装置１０は、画像データに対応した階調電圧に基づいてデータ線を駆動するインピーダンス変換回路ＯＰと、データ線と電気的に接続するためのパッドＰＤｑと、その接続ノードがパッドＰＤｑと電気的に接続され高電位側の階調電圧Ｖ０が供給される信号線及び低電位側の階調電圧Ｖ３２が供給される信号線の間にプッシュプル接続される第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒとを含む。第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒは、画像データの最上位ビットのデータＤＡ５（又はＤＡ５及びＸＤＡ５）に基づいてゲート制御される。第１の出力用トランジスタｐＩＴｒは例えばＰ型ＭＯＳトランジスタであり、第２の出力用トランジスタｎＩＴｒは例えばＮ型ＭＯＳトランジスタである。
また本実施形態では、図１９に示すようにパッドＰＤｑと電気的に接続される静電気保護素子ＥＳＤｑを含む。そして静電気保護素子ＥＳＤｑの一部又は全部と重なるように、該静電気保護素子ＥＳＤｑの上層にパッドＰＤｑが配置される。静電気保護素子ＥＳＤｑは、ゲート制御トランジスタＧＣＤＴｒｑにより構成される。ゲート制御トランジスタＧＣＤＴｒｑは、第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒの接続ノードと低電位側の電源電圧ＶＳＳが供給される信号線との間に設けられる。ゲート制御トランジスタＧＣＤＴｒｑのドレインに高電圧が印加されたとき、トランジスタｎＩＴｒ等の破壊を防ぐために電流を低電位側の電源に逃がす。
またインピーダンス変換回路ＯＰ、第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒのうち、第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒの少なくとも１つの一部又は全部と（平面視において）重なるように、該第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒの少なくとも１つの上層にパッドＰＤｑが配置されてもよい。ここで上層とは、トランジスタのアクティブ領域よりも上の層である。即ち、パッドＰＤｑに接続されるすべてのトランジスタを該パッドＰＤｑの下層に配置するのではなく、パッドＰＤｑの下層に配置されるトランジスタを、その用途に応じて限定している。
パッドＰＤｑの下層にトランジスタを配置する場合、ボンディングワイヤ等の接着時にパッドＰＤｑに加わった応力に起因して、該トランジスタの閾値電圧が変動してしまう可能性がある。また該トランジスタの層間膜の容量も設計時の容量に比べて変動する可能性もある。このためウェハ上でのトランジスタの特性が、実装時の特性と異なるものとなってしまうという不都合が生じる場合もある。そこでインピーダンス変換回路ＯＰの駆動部ＯＤを構成するアナログスイッチとしてのトランジスタのようにアナログ電圧（ＶＤＤＨＳ〜ＶＳＳの間で画像データに対応した６４種類の中の１つの電圧）を出力するためのトランジスタはパッドＰＤｑの下層に敢えて配置せず、インバータＩＮＶを構成するデジタルスイッチとしてのトランジスタのようにデジタル電圧（Ｖ０又はＶ３２）を出力するためのトランジスタのみをパッドＰＤｑの下層に配置する。ここで電源電圧ＶＤＤＨＳは、電圧ＶＤＤに基づいて生成される。
こうすることで、上記の不都合を回避できるようになる上に、集積回路装置１０のレイアウト面積の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。例えばデータドライバの出力数は表示パネルのドット数（画素数）であるため、面積削減の効果は顕著である。
この点については、静電気保護素子ＥＳＤｑ（トランジスタＧＣＤＴｒｑ）もまたデジタルスイッチとして機能するため、パッドＰＤｑの下層に配置して特性が変化しても大きな影響がない。そのため、静電気保護素子ＥＳＤｑをパッドの下層に配置することで、より一層のレイアウト面積の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。
なおパッドＰＤｑとトランジスタＧＣＤＴｒｑのドレインノードＤＮＤｑ間に直列にラッチアップ防止用抵抗素子ＲＬｑを挿入し、ドレインノードＤＮＤｑと第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒの接続ノードとの間に直列に静電気保護用の保護抵抗素子ＲＰｑを挿入してもよい。より具体的には、ラッチアップ防止用抵抗素子ＲＬｑ及び保護抵抗素子ＲＰｑの少なくとも一方を挿入してもよい。この場合には、ラッチアップ防止用抵抗素子ＲＬｑ及び保護抵抗素子ＲＰｑの少なくとも一方の一部又は全部と重なるように、該ラッチアップ防止用抵抗素子ＲＬｑ及び保護抵抗素子ＲＰｑの少なくとも一方の上層にパッドＰＤｑが配置される。抵抗素子についても、パッドからの応力により抵抗値が変動しても、影響がそれ程大きくない。そのため、抵抗素子をパッドの下層に配置することで、より一層のレイアウト面積の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。
また本実施形態では、更に、第１及び第２の出力用トランジスタｐＩＴｒ、ｎＩＴｒの接続ノード（又はパッドＰＤｑ）と電気的に接続される放電用トランジスタＤＩＳＴｒを含む場合には、放電用トランジスタＤＩＳＴｒの一部又は全部と重なるように、該放電用トランジスタＤＩＳＴｒの上層にパッドＰＤｑが配置されていてもよい。放電用トランジスタＤＩＳＴｒは、パッドＰＤｑと電気的に接続されるデータ線の電荷を抜くためのトランジスタである。従って、放電用トランジスタＤＩＳＴｒは、直接パッドＰＤｑと電気的に接続するようにしてもよいし、１又は複数の抵抗素子を介してパッドＰＤｑと電気的に接続するようにしてもよい。このような放電用トランジスタＤＩＳＴｒもまたデジタルスイッチとして機能するため、パッドＰＤｑの下層に配置して特性が変化しても大きな影響がない。なお放電用トランジスタＤＩＳＴｒは、ゲート信号ｄｉｓｃによってゲート制御される。
図２０にゲート信号ｄｉｓｃの説明図を示す。ゲート信号ｄｉｓｃは、集積回路装置１０の初期化信号ＲＥＳＥＴと図７のロジック回路４０又はデータドライバ５０に含まれる電圧レベル低下検出回路ＬＤＥＴの検出信号とに基づいて生成される。電圧レベル低下検出回路ＬＤＥＴは、外部から入力されるシステム接地電源電圧ＶＤＤにその一端が接続された抵抗素子ＬＲと、抵抗素子ＬＲの他端にそのドレインが接続されたＮ型ＭＯＳトランジスタＤＥＴＴｒとを含む。トランジスタＤＥＴＴｒのソースには、システム接地電源電圧ＶＳＳが供給される。トランジスタＤＥＴＴｒのゲートには、例えば高電位側の電源電圧ＶＤＤＨＳが印加される。電圧レベル低下検出回路ＬＤＥＴは、高電位側の電源電圧ＶＤＤＨＳがトランジスタＤＥＴＴｒの閾値を下回ったとき、Ｈレベルの検出信号を出力し、高電位側の電源電圧ＶＤＤＨＳがトランジスタＤＥＴＴｒの閾値以上のとき、Ｌレベルの検出信号を出力する。
こうすることで、高電位側の電源電圧ＶＤＤＨＳの電圧レベルが低下したとき、又は初期化信号ＲＥＳＥＴがアクティブのときに、ゲート信号ｄｉｓｃに基づいて放電用トランジスタＤＩＳＴｒをゲート制御できる。即ち、高電位側の電源電圧ＶＤＤＨＳの電圧レベルが低下したとき、又は初期化信号ＲＥＳＥＴがアクティブのときに、パッドＰＤｑに接続されるデータ線の電荷を放電させる。この結果、初期化処理時や内蔵バッテリの取り出し等に起因した不意の電源低下時に、データ線の残留電荷によって焼き付け等が発生することを防止できる。
以上のように図１９の波線部分ＵＰＤの静電気保護素子、トランジスタ及び抵抗素子の少なくとも一部をパッドＰＤｑの下層に配置できる。この結果、集積回路装置１０のレイアウト面積の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。なお図１９のスイッチ回路ＳＷ１として機能するトランスファーゲート、図１２のスイッチ回路ＳＷ２として機能するトランスファーゲートもまた、例えばトランジスタｐＩＴｒ、ｎＩＴｒと同様にパッドＰＤｑの下層に配置してもよい。
なお図１９のパッド等の配置例は、図１５（Ａ）（Ｂ）（Ｃ）と同様であるため、説明を省略する。
図２１に図１９のゲート制御トランジスタＧＣＤＴｒｑのレイアウト平面図の一例を示す。図２２に図２１のＢ−Ｂ線での断面構造の一例を模式的に示す。
図２１では図２２に示すようにＰ型半導体基板ＰＳＵＢにＰ型ウェル領域ＰＷＥが形成される。Ｐ型ウェル領域ＰＷＥ内には、Ｐ型不純物拡散領域ＰＦが周回するように形成された２つの領域の各領域内に、Ｎ型不純物拡散領域ＮＦが設けられている。これらのＮ型不純物拡散領域ＮＦ間には、ゲート電極ＧＭが設けられ、３つのＮ型不純物拡散領域ＮＦが、２つのソース領域と１つのドレイン領域とになる。Ｐ型不純物拡散領域ＰＦ、Ｎ型不純物拡散領域ＮＦ及びゲート電極ＧＭには、コンタクトＣＮＴを介して低電位側の電源電圧ＶＳＳが供給されている。そして図２２に示すように、Ｐ型不純物拡散領域ＰＦ及びＮ型不純物拡散領域ＮＦは素子分離が行われる。
このようなゲート制御トランジスタＧＣＤＴｒｑのうちドレイン領域として設けられるＮ型不純物拡散領域ＮＦは、１又は複数のスルーホール及び配線層ＭＴＬを介して、例えばパッドＰＤｑに電気的に接続される。
図２２では、パッドＰＤｑの直下にトランジスタＧＣＤＴｒｑのドレイン領域が設けられ、パッドＰＤｑに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該ドレイン領域に印加されるようになっている。こうすることで、静電気保護耐性を強化できる。
なお図２２では、パッドの下層にゲート制御トランジスタＧＣＤＴｒｑが形成される場合の構造について説明したが、パッドの下層にトランジスタｐＩＴｒ、ｎＩＴｒも同様に形成できる。
なお図１９では中間電圧系として出力回路を例に説明したが、中間電圧系として図２３（Ａ）に示す入出力回路、図２３（Ｂ）の示す入力回路についても同様である。入出力回路は、例えば集積回路装置１０のホストインターフェース回路４６を介して入出力される制御レジスタの書き込みデータや読み出しデータのバッファリング等を行う。入力回路は、例えば集積回路装置１０のホストインターフェース回路４６やＲＧＢインターフェース回路４８に入力される制御信号（ドットクロック信号、水平同期信号、垂直同期信号、リード制御信号、ライト制御信号、チップセレクト信号等）のバッファリング等を行う。
図２３（Ａ）の入出力回路は、入力バッファＩＢＵＦｒと出力バッファＯＢＵＦｒとを含む。入力バッファＩＢＵＦｒは、パッドＰＤｒの電圧が入力される。またラッチアップ防止用抵抗素子ＲＬｒ又は保護抵抗素子ＲＰｒが挿入される場合は、入力バッファＩＢＵＦｒにはラッチアップ防止用抵抗素子ＲＬｒ又は保護抵抗素子ＲＰｒ（抵抗回路）の他端の電圧が入力される。出力バッファＯＢＵＦｒは、パッドＰＤｒ出力電圧を供給する。またラッチアップ防止用抵抗素子ＲＬｒ又は保護抵抗素子ＲＰｒが挿入される場合は、出力バッファＯＢＵＦｒは、ラッチアップ防止用抵抗素子ＲＬｒ又は保護抵抗素子ＲＰｒ（抵抗回路）の他端に出力電圧を出力する。そして、入力バッファＩＢＵＦｒ及び出力バッファＯＢＵＦｒのうち出力バッファＯＢＵＦｒを構成するトランジスタの一部又は全部と重なるように、該トランジスタの上層にパッドＰＤｒが配置される。これは、出力バッファＯＢＵＦｒのサイズが入力バッファＩＢＵＦｒのサイズより大きいため、出力バッファＯＢＵＦｒをパッドＰＤｒの下層に配置することでレイアウト面積をより縮小させる効果が大きいからである。
また図２３（Ｂ）の入力回路は、入力バッファＩＢＵＦ１ｒを含む。そして図２３（Ｂ）の入力回路においても、該入力回路ＩＢＵＦ１ｒを構成するトランジスタの一部又は全部と重なるように、該トランジスタの上層にパッドＰＤｒが配置される。
以上のように図２３（Ａ）の波線部分ＵＰＤ１、図２３（Ｂ）の波線部分ＵＰＤ２の静電気保護素子、トランジスタ及び抵抗素子の少なくとも一部をパッドＰＤｒの下層に配置できる。この結果、集積回路装置１０のレイアウト面積の削減に寄与でき、集積回路装置１０のＤ２方向での幅をより一層小さくできるようになる。
またパッドと静電気保護素子とラッチアップ防止用抵抗素子ＲＬｒ又は入力保護用の保護抵抗素子ＲＰｒのような抵抗回路とを含む場合に、静電気保護素子及び抵抗回路の一部又は全部と重なるように、該静電気保護素子及び抵抗回路の一部又は全部の上層にパッドを配置するようにしてもよい。
なおパッドＰＤｒの下層に配置される抵抗回路は、ラッチアップ防止用抵抗素子ＲＬｒ又は入力保護用の保護抵抗素子ＲＰｒに限定されるものではない。パッドＰＤｒの下層に、ラッチアップ防止用抵抗回路又は入力保護用抵抗回路の他に、電圧を生成するための分圧用抵抗回路、インピーダンス整合用の抵抗回路、プルアップ抵抗回路及びプルダウン抵抗回路の少なくとも１つを配置してもよい。ここで分圧用抵抗回路として、例えば内蔵する不揮発性メモリへ誤書き込み防止を目的として抵抗比を調整する分圧回路が考えられる。
４．１．３ 低電圧系の静電気保護素子の例
図２４（Ａ）に低電圧系の出力回路の構成例を示す。この出力回路は、例えば図示しない発振器出力をバッファリングするものとして採用できる。図２４（Ａ）の出力回路では、パッドＰＤｓ（ｓは変数）と出力バッファＯＢＵＦｓとの間にラッチアップ防止用抵抗素子ＲＬｓ及び入力保護用の保護抵抗素子ＲＰｓが挿入されている。そしてラッチアップ防止用抵抗素子ＲＬｓ及び入力保護用の保護抵抗素子ＲＰｓの接続ノードＤＮＤｓとシステム接地電源電圧ＶＳＳとの間に、静電気保護素子ＥＳＤｓが挿入される。この静電気保護素子ＥＳＤｓの機能は、図１４（Ａ）（Ｂ）の静電気保護素子ＥＳＤｔの機能と同様である。
静電気保護素子ＥＳＤｓは、サイリスタＳＲＣｓにより構成される。サイリスタＳＲＣｓは、ＰＮＰ型バイポーラトランジスタＢＰＴＲｓとＮＰＮ型バイポーラトランジスタＢＮＴＲｓを含む。トランジスタＢＰＴＲｓのエミッタ及びベースは、接続ノードＤＮＤｓに接続される。トランジスタＢＰＴＲｓのコレクタには、システム接地電源電圧ＶＳＳが供給される。トランジスタＢＮＴＲｓのエミッタ及びベースには、システム接地電源電圧ＶＳＳが供給される。トランジスタＢＮＴＲｓのコレクタは、接続ノードＤＮＤｓに接続される。
このように本実施形態では、低電圧系の静電気保護素子としてサイリスタを採用し、中間電圧系の静電気保護素子としてゲート制御トランジスタを採用する。サイリスタを採用した理由は、サイリスタのクランプ電圧はゲート制御トランジスタのクランプ電圧より低く、電流駆動能力が高いからである。またゲート制御トランジスタのサイズ等を調整すれば、そのクランプ電圧を低下させることができるが、製造工程が増加し、コスト高を招く。製造工程が増加するのであれば、サイリスタ構造を採用することで、より少ないレイアウト面積で高い電流駆動能力を得ることができる。これに対して、中間電圧系及び高電圧系においてゲート制御トランジスタを採用した理由は、静電気保護素子は絶対最大定格よりも高い電圧で強制的にラッチアップを発生させる必要があるが、中間電圧系及び高電圧系のような高い電圧が印加されたときに内部のトランジスタが破壊される直前に、サイリスタ構造で強制的にラッチアップを発生させることが困難である。そのため、中間電圧系及び高電圧系においてゲート制御トランジスタを採用することで、内部トランジスタと同様の工程で作り込める。そして保護抵抗素子等により安定して確実に静電気を逃がすことができる。
図２４（Ｂ）に図２４（Ａ）のサイリスタＳＲＣｓのレイアウト平面図の一例を示す。図２５に図２４（Ｂ）のＣ−Ｃ線での断面構造の一例を模式的に示す。
図２４（Ｂ）では図２５に示すようにＰ型半導体基板ＰＳＵＢにＰ型ウェル領域ＰＷＥが形成される。Ｐ型ウェル領域ＰＷＥ内には、Ｐ型不純物拡散領域ＰＦが周回するように形成される。そしてＰ型不純物拡散領域ＰＦの周回領域内に、コンタクトＣＮＴ及び配線層ＭＴＬを介して該Ｐ型不純物拡散領域ＰＦとシステム接地電源電圧ＶＳＳが供給される２つのＮ型不純物拡散領域ＮＦが形成される。この２つのＮ型不純物拡散領域ＮＦの間には、素子分離領域を介し、両側にＰ型不純物拡散領域ＰＦが設けられたＮ型不純物拡散領域ＮＦが形成される。このＮ型不純物拡散領域ＮＦが、パッドＰＤｓと電気的に接続される。
また図２４（Ｂ）、図２５に示すように、パッドＰＤｓと電気的に接続されるＮ型不純物拡散領域ＮＦの両側のＰ型不純物拡散領域ＰＦの下層に、サイリスタ用第１のイオン打ち込み領域ＰＯＶにイオン注入によって形成される低濃度のＰ型不純物拡散層ＰＦ１とサイリスタ用第２のイオン打ち込み領域ＩＳＲＣにイオン注入によって形成される低濃度のＮ型不純物拡散層ＮＦ１が設けられる。ここで、パッドＰＤｓと電気的に接続されるＮ型不純物拡散領域ＮＦの両側のＰ型不純物拡散領域ＰＦの下層にＮ型不純物拡散層ＮＦ１が形成され、該Ｎ型不純物拡散層ＮＦ１の下層にＰ型不純物拡散層ＰＦ１が形成される。
この結果、パッドＰＤｓと電気的に接続されるＮ型不純物拡散領域ＮＦの両側のＰ型不純物拡散領域ＰＦ（Ｐ＋）をエミッタ領域、Ｎ型不純物拡散層ＮＦ１（Ｎ−）をベース領域、Ｐ型不純物拡散層ＰＦ１（Ｐ−）をコレクタ領域とするＰＮＰ型バイポーラトランジスタＢＰＴＲｓが形成される。また配線層ＭＴＬを介してＰ型不純物層ＰＦ１と電気的に接続されるＮ型不純物拡散領域ＮＦ（Ｎ＋）をエミッタ領域、Ｐ型不純物拡散層ＰＦ１（Ｐ−）をベース領域、Ｎ型不純物拡散層ＮＦ１（Ｎ−）をコレクタ領域とするＮＰＮ型バイポーラトランジスタＢＮＴＲｓが形成される。
このようなサイリスタＳＲＣｓのうちパッドＰＤｓと電気的に接続されるＮ型不純物拡散領域ＮＦは、１又は複数のスルーホール及び配線層ＭＴＬを介してパッドＰＤｓに電気的に接続される。そして図２５に示すように、パッドＰＤｓの直下にサイリスタＳＲＣｓのＮ型不純物拡散領域ＮＦが設けられ、パッドＰＤｓに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該Ｎ型不純物拡散領域ＮＦに印加されるようになっている。こうすることで、静電気保護耐性を強化できる。
以上のように、高電圧系、中間電圧系、低電圧系のいずれかにおいて、パッドの下層に静電気保護素子を配置した場合、図６（Ａ）に示すように入力側Ｉ／Ｆ領域又は出力側Ｉ／Ｆ領域において、パッドより下層で、且つ静電気保護素子より上層に、走査線を駆動するための走査信号が出力される走査信号出力線の配線層及びデータ線を駆動するためのデータ信号が出力されるデータ信号出力線の配線層の少なくとも１つが配置できる。こうすることで、集積回路装置１２のＤ２方向での幅Ｗをより一層小さくできる。
４．１．４ パッドと静電気保護素子の配置の関係
静電気保護素子の他にトランジスタや抵抗素子をパッドの下層に配置する場合、その配置を工夫することで、集積回路装置１０のＤ２方向での幅Ｗをより一層小さくできる。
図２６（Ａ）に比較例におけるパッドと静電気保護素子の配置の関係の一例を示す。例えば集積回路装置１０の第２の辺ＳＤ２に沿って、デザインルールで定められたパッドピッチｄ０の間隔を置いてパッドＰＤｘ−１、ＰＤｘ、ＰＤｘ＋１がＤ１方向に配列されているものとする。図２６（Ａ）ではパッドが長方形の形状を有しているが、パッドが正方形の形状を有していてもよい。そして図２６（Ａ）のようにパッドの配列方向と静電気保護素子の形成領域の短辺方向とが平行になるように配置される。なおパッドが長方形の形状を有している場合、パッドの配列方向はパッドの短辺方向ということができる。
このような静電気保護素子に静電気が印加されたときの耐圧は、例えばゲート制御トランジスタの構造に依存する。
図２７（Ａ）にゲート制御トランジスタの平面レイアウトの一例を示す。図２７（Ａ）において、２つのソース領域ＳＡ１、ＳＡ２、１つのドレイン領域ＤＡ１が設けられる。ソース領域ＳＡ１、ドレイン領域ＤＡ１の間のチャネル領域の上層にゲート絶縁膜を介してゲート電極ＧＡ１が配置され、ソース領域ＳＡ２、ドレイン領域ＤＡ１の間のチャネル領域の上層にゲート絶縁膜を介してゲート電極ＧＡ２が配置される。ソース領域ＳＡ１、ＳＡ２には、複数のコンタクトを介してシステム接地電源電圧ＶＳＳが供給される。ドレイン領域ＤＡ１は、複数のコンタクトを介してパッドＰＤと電気的に接続される。
静電気によりパッドに高電圧が印加されたとき、ドレイン領域ＤＡ１からソース領域ＳＡ１、ＳＡ２に均等に電流経路が形成される必要がある。そのため、ドレイン領域ＤＡ１の各コンタクトとゲート電極ＧＡ１、ＧＡ２までの距離ｄが重要な要素となると考えられる。これらの距離ｄが十分でないと耐圧が低くなり、素子が破壊され易くなる。またこれらの距離ｄが均等ではない場合、１点に集中的に電流が流れ込み、素子が破壊されやすくなる。従って、ドレイン領域ＤＡ１の各コンタクトとゲート電極ＧＡ１、ＧＡ２までの距離を静電気保護用に十分保ち、且つ均等にコンタクトを配置させる必要がある。例えば、電流駆動能力を調整してやれば、例えば図１４（Ａ）のトランジスタｎＤＴｒｔにゲート制御トランジスタＧＣＤＴｒｔの機能を兼用させることが可能となる。この場合、図１５（Ｂ）に示すように静電気保護素子を省略した構成を採用できるので、レイアウト面積をより一層小さくできるようになる。
ここで、静電気保護素子の機能を兼用する出力バッファのトランジスタの電流駆動能力を調整する場合、図２７（Ｂ）（Ｃ）に示すようにＤ２方向にサイズを大きくしたり、ゲート電極を増減させる必要がある。ところがＤ２方向にサイズを大きくする場合、パッドの長辺方向の長さで制約を受け、静電気保護素子の他にトランジスタをパッドの下層に配置するメリットがなくなる。そのため、例えばゲート電極を増減することが考えられるが、ソース領域、ゲート電極及びドレイン領域を１組とする単位でのみトランジスタの電流駆動能力を調整できる。そのためトランジスタの電流駆動能力の微調整ができず、レイアウト面積を無駄に大きくしてしまう。
これに対して本実施形態では、図２６（Ｂ）に示すように長方形の形状を有するパッドの短辺方向と静電気保護素子が形成される領域の長辺方向とが平行となり静電気保護素子の一部又は全部と重なるように、該静電気保護素子の上層にパッドが配置される。また静電気保護素子は、パッドの対向する第１及び第２の短辺ＰＳＤ１、ＰＳＤ２のうち第２の短辺ＰＳＤ２側に配置される。第２の短辺ＰＳＤ２と直近の静電気保護素子の領域の境界との距離ｄ１が、第２の短辺ＰＳＤ２と直近の静電気保護素子の領域の境界との距離をｄ１、第１の短辺ＰＳＤ１と直近の該静電気保護素子の領域の境界との距離をｄ２とすると、第２の短辺ＰＳＤ２側とはｄ１＜ｄ２であることをいう。こうすることで、パッド間の領域を有効に活用できる上に、パッド下に他の素子を配置できる領域を広げることができるようになる。またデザインルールで間隔ｄ０が固定された状態であっても、パッドの下層において集積回路装置１０のＤ２方向の幅ΔＷＰだけ余裕ができる。この幅ΔＷＰの領域に、トランジスタや抵抗素子等を配置できる。しかも静電気の耐圧を調整する場合、パッドピッチｄ０の制限内で静電気保護素子の長辺方向でサイズを調整することで、トランジスタの電流駆動能力の微調整できるようになる。その結果、効率的なレイアウト面積の削減に寄与できる。
図２８に、図２６（Ｂ）の静電気保護素子のレイアウトの一例を模式的に示す。図２８では、パッドの短辺方向にそのチャネル幅が延びるようにトランジスタの複数のソース領域、ゲート電極及びドレイン電極が形成される。そして、パッドＰＤｘの第１の短辺ＰＳＤ１ｘ側の１又は複数のソース領域、ゲート電極及びドレイン電極により、パッドＰＤｘの仮想に配置されるトランジスタ（例えば図１４（Ａ）（Ｂ）のトランジスタｎＤＴｒｔ）が構成される。そして、ゲート制御トランジスタとしての静電気保護素子が、パッドＰＤｘの第２の短辺ＰＳＤ２ｘ側の１又は複数のソース領域、ゲート電極及びドレイン電極により構成される。
そして配線を変更することで、トランジスタの電流駆動能力に応じてトランジスタ及びゲート制御トランジスタのサイズを容易に調整できる上に、レイアウト面積の縮小に寄与できる。
４．２ 細長の集積回路装置
本実施形態では図２９（Ａ）に示すように、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロックＤＢを含む。またＣＢ１〜ＣＢＮはデータドライバブロックＤＢ以外の回路ブロック（ＤＢとは異なる機能を実現する回路ブロック）を含む。ここでデータドライバブロックＤＢ以外の回路ブロックとは、例えばロジック回路ブロック（図７の４０）である。或いは階調電圧生成回路ブロック（図７の１１０）や電源回路ブロック（図７の９０）である。或いはメモリ内蔵の場合にはメモリブロック（図７の２０）であり、アモルファスＴＦＴ用の場合には走査ドライバブロック（図７の７０）である。
また図２９（Ａ）において、Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４（第２のインターフェース領域）のＤ２方向での幅である。
そして本実施形態では図２９（Ａ）に示すように、集積回路装置１０のＤ２方向での幅をＷとした場合に、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。即ち図６（Ｂ）の比較例では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。従ってＤ２方向での幅Ｗは、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２になってしまう。これに対して本実施形態では、出力側Ｉ／Ｆ領域１２が、データドライバブロックＤＢ（或いはメモリブロック）のＤ２方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと出力側Ｉ／Ｆ領域１２は隣接して配置される。また入力側Ｉ／Ｆ領域１４は、データドライバブロックＤＢ（或いはメモリブロック）のＤ４方向側に、他の回路ブロックを介さずに配置される。即ちデータドライバブロックＤＢと入力側Ｉ／Ｆ領域１４は隣接して配置される。なお、この場合の他の回路ブロックとは、例えば表示ドライバを構成する主要なマクロ回路ブロック（階調電圧生成回路、電源回路、メモリ、或いはロジック回路のブロック等）である。
図１（Ａ）、図６（Ｂ）の比較例では、Ｗ≧Ｗ１＋２×ＷＢ＋Ｗ２となるため、集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
これに対して本実施形態では、データドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に、他の回路ブロックが介在しないため、Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２が成り立つ。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。具体的には、短辺方向であるＤ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。このようにすれば、ピン数などの仕様に応じて、例えばＷ＝１．３ｍｍ、ＬＤ＝２２ｍｍ、ＳＰ＝１６．９や、Ｗ＝１．３５ｍｍ、ＬＤ＝１７ｍｍ、ＳＰ＝１２．６となる細長の集積回路装置を実現できる。これにより図２（Ｂ）に示すように実装を容易化できる。またチップ面積が減少するため、低コスト化を図れる。即ち実装の容易化と低コスト化を両立できる。
なお図１（Ａ）の比較例の配置手法も、画像データの信号の流れの向きを考慮すれば合理的である。この点、本実施形態では図２９（Ｂ）に示すように、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル配線（トランジスタ配線）よりも上層のグローバル配線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば、図２９（Ａ）のようにデータドライバブロックＤＢとＩ／Ｆ領域１２、１４の間に他の回路ブロックが介在しない配置手法を採用したとしても、ＤＢからのデータ信号を、パッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを図２９（Ｂ）のように配線すれば、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。
なお図２９（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電気保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。
また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロックのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロックのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。
４．３ データドライバブロックの幅
本実施形態では図３０（Ａ）に示すように、データドライバブロックＤＢが含むデータドライバＤＲが、Ｄ２方向に沿って並んで配置されるＱ個のドライバセルＤＲＣ１〜ＤＲＣＱを含むことができる。ここでドライバセルＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣＱの各々は、データラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や出力部ＳＱを含むことができる。
そしてドライバセルＤＲＣ１〜ＤＲＣＱのＤ２方向での幅（ピッチ）をＷＤとした場合に、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、図３０（Ａ）に示すようにＱ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤとすることができる。
即ち本実施形態では、回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。従って、回路ブロックＣＢ１〜ＣＢＮの中の他の回路ブロック（例えばロジック回路ブロック、メモリブロック）からデータドライバブロックＤＢに対して入力される画像データの信号線は、Ｄ１方向に沿った配線となる。そしてドライバセルＤＲＣ１〜ＤＲＣＱは、Ｄ１方向に沿った画像データの信号線に接続するために、図３０（Ａ）に示すようにＤ２方向に沿って配置され、ＤＲＣ１〜ＤＲＣＱの各々は、１画素分の画像データの信号線に接続される。
そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ非内蔵の集積回路装置等では、例えばデータドライバＤＢのＤ２方向での幅を基準に決めることができる。従って、データドライバブロックＤＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、ドライバセルＤＲＣ１〜ＤＲＣＱを並べた幅であるＱ×ＷＤ程度にすることが望ましい。そして、配線領域等のためのマージンを考えると、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤとなる。こうすれば、データドライバブロックＤＢのＤ２方向での幅を最小限に抑えて、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢも小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。
なお、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）ＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、後述する１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣＱの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。例えばＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２である場合には、Ｑ＝２４０／（４×２）＝３０個になる。
また図３０（Ｂ）に示すように、データドライバブロックＤＢが、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含むようにしてもよい。このように複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）すれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図３０（Ｂ）ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。
図３１（Ｃ）に、ドライバセルＤＲＣの構成、配置の例を示す。１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＤＡＣがＲ用、Ｇ用、Ｂ用に設けられている。
なおドライバセルＤＲＣの構成、配置は図３１（Ｃ）に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示パネルに送る場合には、１つの共用のＤＡＣを用いて、Ｒ用、Ｇ用、Ｂ用の画像データ（１画素分の画像データ）のＤ／Ａ変換を行うことができる。従ってこの場合には、図３１（Ｄ）に示すようにドライバセルＤＲＣは、図１０（Ａ）の構成の共用のＤＡＣを１つ含めばよい。また図３１（Ｃ）（Ｄ）では、Ｒ用の回路（ＤＬＡＴＲ、ＤＡＣＲ）、Ｇ用の回路（ＤＬＡＴＧ、ＤＡＣＧ）、Ｂ用の回路（ＤＬＡＴＢ、ＤＡＣＢ）が、Ｄ２（Ｄ４）方向に沿って配置されている。しかしながら図３１（Ｅ）に示すように、Ｒ用、Ｇ用、Ｂ用の回路を、Ｄ１（Ｄ３）方向に沿って配置するようにしてもよい。
４．４ メモリブロックの幅
メモリ内蔵の集積回路装置では、図３１（Ａ）に示すようにデータドライバブロックＤＢとメモリブロックＭＢをＤ１方向に隣接して配置することができる。
この点、図１（Ａ）の比較例では図３２（Ａ）に示すように、メモリブロックＭＢとデータドライバブロックＤＢは、信号の流れに合わせて、短辺方向であるＤ２方向に沿って配置される。このためＤ２方向での集積回路装置の幅が大きくなり、スリムな細長チップを実現することが難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックＭＢやデータドライバブロックＤＢのＤ２方向での幅やＤ１方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。
これに対して図３１（Ａ）では、データドライバブロックＤＢとメモリブロックＭＢがＤ１方向に沿って配置されるため、Ｄ２方向での集積回路装置の幅Ｗを小さくできる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。
また図３２（Ａ）の比較例では、ワード線ＷＬが長辺方向であるＤ１方向に沿って配置されるため、ワード線ＷＬでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線ＷＬはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、図３２（Ｂ）に示すようなバッファ回路５２０、５２２を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。
これに対して図３１（Ａ）では、メモリブロックＭＢ内において、ワード線ＷＬは短辺方向であるＤ２方向に沿って配線され、ビット線ＢＬは長辺方向であるＤ１方向に沿って配置される。また本実施形態では、Ｄ２方向での集積回路装置の幅Ｗは短い。従ってメモリブロックＭＢ内でのワード線ＷＬの長さを短くでき、ＷＬでの信号遅延を図３２（Ａ）の比較例に比べて格段に小さくできる。また図３２（Ｂ）に示すようなバッファ回路５２０、５２２を設けなくても済むため、回路面積も小さくできる。また図３２（Ａ）の比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、Ｄ１方向に長く寄生容量の大きいワード線ＷＬが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにＤ１方向にメモリをブロック分割する手法では、ホストアクセス時に、アクセス領域に対応するメモリブロックのワード線ＷＬだけが選択されるようになるため、低消費電力化を実現できる。
そして本実施形態では図３１（Ａ）に示すように、メモリブロックＭＢが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることができる。ここで周辺回路部分とは、メモリセルアレイＭＡのＤ２やＤ４方向側に配置されたり、分割されたメモリセルアレイの間に配置される周辺回路（ローアドレスデコーダ、制御回路等）や配線領域などである。
図３１（Ａ）の配置では、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤと、センスアンプブロックＳＡＢの幅を一致させることが望ましい。これらの幅が一致しないと、センスアンプブロックＳＡＢからの画像データの信号線を、ドライバセルＤＲＣ１〜ＤＲＣＱに接続する際に、これらの信号線の配線ピッチを変更しなければならなくなり、そのための無駄な配線領域が生じてしまう。
またメモリブロックＭＢはメモリセルアレイＭＡの他に、ローアドレスデコーダＲＤなどの周辺回路部分を有している。従って図３１（Ａ）においてメモリブロックＭＢの幅は、ドライバセルＤＲＣ１〜ＤＲＣＱの幅Ｑ×ＷＤに対して、周辺回路部分の幅ＷＰＣの分だけ大きくなる。
そして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、メモリ内蔵の集積回路装置等では、メモリブロックＭＢのＤ２方向での幅を基準に決めることができる。従って、メモリブロックＭＢのＤ２方向での幅を小さくして回路ブロックＣＢ１〜ＣＢＮの幅ＷＢを小さくするためには、幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣとすることが望ましい。こうすれば、メモリブロックＭＢのＤ２方向での幅を最小限に抑えて、幅ＷＢを小さくできるため、図２（Ｂ）のような細長の集積回路装置を提供できる。
図３１（Ｂ）は、ドライバセルＤＲＣ１〜ＤＲＣＱとセンスアンプブロックＳＡＢの配置関係を示している。図３１（Ｂ）に示すように、１画素分の画像データを受けるドライバセルＤＲＣ１に対して、これに対応する１画素分のセンスアンプ（Ｒ用のセンスアンプＳＡＲ１０〜ＳＡＲ１５、Ｇ用のセンスアンプＳＡＧ１０〜ＳＡＧ１５、Ｂ用のセンスアンプＳＡＢ１０〜ＳＡＢ１５）が接続される。他のドライバセルＤＲＣ２〜ＤＲＣＱとセンスアンプの接続についても同様である。
そして図３１（Ｂ）に示すように、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ）のＤ２方向での幅をＷＰＣとし、１画素分の画像データのビット数をＰＤＢとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すことができる。ここで、Ｒ、Ｇ、Ｂの各々が６ビットである場合には、ＰＤＢ＝１８となる。
なお表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。
なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。また個数Ｐは、１ビット分の画像データを出力するセンスアンプの個数である。例えば、第１、第２のセンスアンプと、その出力に接続されるセレクタとにより、１ビット分の画像データを切り替えて出力する場合には、これらの第１、第２のセンスアンプとセレクタを合わせたものが、１ビット分の画像データを出力するセンスアンプに相当する。
図３３（Ａ）（Ｂ）にメモリブロックＭＢの詳細なレイアウト配置例を示す。図３３（Ａ）は、後述する横型セルの場合の配置例である。ＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホストアクセス時のワード線選択制御と、データドライバブロック（ＬＣＤ）への出力時のワード線選択制御を行う。センスアンプブロックＳＡＢはデータドライバブロックへの出力時に、メモリセルアレイＭＡから読み出された画像データの信号の増幅を行い、画像データをデータドライバブロックに出力する。ＭＰＵライト／リード回路ＷＲは、ホストアクセス時に、メモリセルアレイＭＡのうちのアクセス対象となるメモリセル（アクセス領域）に画像データを書き込んだり、画像データを読み出す制御を行う。このＭＰＵライト／リード回路ＷＲは画像データの読み出しのためのセンスアンプを含むことができる。ＭＰＵカラムアドレスデコーダＣＤは、ホストアクセス時に、アクセス対象となるメモリセルに対応するビット線の選択制御を行う。制御回路ＣＣはメモリブロックＭＢ内の各回路ブロックの制御を行う。
図３３（Ｂ）は、後述する縦型セルの場合の配置例である。図３３（Ｂ）では、メモリセルアレイが第１のメモリセルアレイＭＡ１と第２のメモリセルアレイＭＡ２を含む。そしてメモリセルアレイＭＡ１とＭＡ２の間にＭＰＵ／ＬＣＤローアドレスデコーダＲＤが設けられている。またＭＰＵ／ＬＣＤローアドレスデコーダＲＤは、ホスト側からのアクセス時には、メモリセルアレイＭＡ１、ＭＡ２のいずれか一方のワード線の選択を行う。またデータドライバブロックへの画像データの出力時には、メモリセルアレイＭＡ１、ＭＡ２の両方のワード線の選択を行う。このようにすれば、ホストアクセス時に、アクセス対象となるメモリセルアレイのワード線だけを選択できるようになるため、常に両方のメモリセルアレイのワード線を選択する手法に比べて、ワード線での信号遅延や消費電力を低減できる。
そして図３３（Ａ）の場合にはメモリセルアレイＭＡのＤ２（又はＤ４）方向側に設けられ、図３３（Ｂ）の場合にはメモリセルアレイＭＡ１とＭＡ２の間に設けられるＭＰＵ／ＬＣＤローアドレスデコーダＲＤや制御回路ＣＣやその配線領域が、周辺回路部分になり、その幅がＷＰＣになる。
なお本実施形態ではドライバセルやセンスアンプの配置について、画素毎の配置を前提にして説明したが、サブピクセル毎の配置とする変形実施も可能である。またサブピクセルも、Ｒ、Ｇ、Ｂの３サブピクセル構成には限定されず、ＲＧＢ＋１（例えば白）の４サブピクセル構成であってもよい。
４．５ ＷＢとＷ１、Ｗ２の関係
本実施形態では図３４に示すように、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。
例えば出力側Ｉ／Ｆ領域１２には、Ｄ２方向での段数が１段又は複数段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に出力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、出力側Ｉ／Ｆ領域１２の幅Ｗ１が最小限になるようにしている。従って、パッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとなる。
一方、入力側Ｉ／Ｆ領域１４では、Ｄ２方向での段数が１段となるパッドが配置される。そして図６（Ａ）に示すように、パッドの下に入力用トランジスタ、静電気保護素子用トランジスタ等を配置することで、入力側Ｉ／Ｆ領域１４の幅Ｗ２が最小限になるようにしている。従って、パッド幅やパッドピッチを考慮すると、０．１ｍｍ≦Ｗ２≦０．２ｍｍとなる。なお出力側Ｉ／Ｆ領域１２において、Ｄ２方向でのパッドの段数を複数段にするのは、パッドの下に配置すべきトランジスタの数（或いは大きさ）が、入力側Ｉ／Ｆ領域１４に比べて出力側Ｉ／Ｆ領域１２の方が多いからである。
また回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、図３０（Ａ）、図３１（Ａ）で説明したようにデータドライバブロックＤＢやメモリブロックＭＢのＤ２方向での幅を基準に決定される。また、細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要がある。そして、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとなる。
そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。即ち、Ｗ＜２×ＷＢが成り立つことになる。そしてこのようにＷ＜２×ＷＢが成り立てば、図２（Ｂ）のような細長の集積回路装置を実現できるようになる。
本実施形態のようにパッドの下層に昇圧用トランジスタ及び静電気保護素子の少なくと１つを配置することで、集積回路装置１０のＷ１の幅を大幅に縮小させることができる。そのため、容易にＷ＜２×ＷＢを成り立たせることができるようになる。その結果、より一層スリムな集積回路装置を提供できるようになる。
５．メモリブロック、データドライバブロックの詳細
５．１ ブロック分割
図３５（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。
そして図３５（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。なお図３５（Ｂ）では、メモリブロックＭＢ１とＭＢ２でカラムアドレスデコーダＣＤ１２を共用し、メモリブロックＭＢ３とＭＢ４でカラムアドレスデコーダＣＤ３４を共用している。
５．２ １水平走査期間に複数回読み出し
図３５（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。
しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。
そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。
例えば図３６ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図３７のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。
なお図３６では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図３６では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。
図３６の手法によれば、図３７に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図３６では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図３７のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、図２（Ｂ）に示すような超スリムな細長チップの実現が可能になる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。
また図３５（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。
なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。
５．３ データドライバ、ドライバセルの配置
図３７にデータドライバと、データドライバが含むドライバセルの配置例を示す。図３７に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂを含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。
データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図３６のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。
一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図３６のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。
このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。
なお前述のように、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図３７の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。また前述のように、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプの個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図３７の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。
５．４ メモリセル
図３８（Ａ）にメモリブロックが含むメモリセル（ＳＲＡＭ）の構成例を示す。このメモリセルは、転送トランジスタＴＲＡ１、ＴＲＡ２と、負荷トランジスタＴＲＡ３、ＴＲＡ４と、駆動トランジスタＴＲＡ５、ＴＲＡ６を含む。ワード線ＷＬがアクティブになると、転送トランジスタＴＲＡ１、ＴＲＡ２がオンになり、ノードＮＡ１、ＮＡ２への画像データの書き込みや、ノードＮＡ１、ＮＡ２からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタＴＲＡ３〜ＴＲＡ６により構成されるフリップフロップ回路によりノードＮＡ１、ＮＡ２に保持される。なお本実施形態のメモリセルは図３８（Ａ）の構成に限定されず、例えば負荷トランジスタＴＲＡ３、ＴＲＡ４として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。
図３８（Ｂ）（Ｃ）にメモリセルのレイアウト例を示す。図３８（Ｂ）は横型セルのレイアウト例であり、図３８（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図３８（Ｂ）に示すように、各メモリセル内においてワード線ＷＬの方がビット線ＢＬ、ＸＢＬよりも長いセルである。一方、縦型セルは図３８（Ｃ）に示すように、各メモリセル内においてビット線ＢＬ、ＸＢＬの方がワード線ＷＬよりも長いセルである。なお図３８（Ｃ）のＷＬは、ポリシリコン層で形成され転送トランジスタＴＲＡ１、ＴＲＡ２に接続されるローカルなワード線であるが、ＷＬの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。
図３９に、メモリセルとして図３８（Ｂ）に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図３９は、ドライバセル、メモリブロックのうち１画素に対応する部分を詳細に示している。
図３９に示すように１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ用、Ｇ用、Ｂ用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号ＬＡＴ（ＬＡＴａ、ＬＡＴｂ）がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＤＡＣがＲ用、Ｇ用、Ｂ用に設けられている。
センスアンプブロックＳＡＢのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。そしてセンスアンプＳＡＲ０のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ０に接続される。またセンスアンプＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ１に接続される。他のセンスアンプとメモリセルの関係についても同様である。
ワード線ＷＬ１ａが選択されると、ＷＬ１ａに転送トランジスタのゲートが接続されるメモリセルＭＣからビット線ＢＬ、ＸＢＬに対して、画像データが読み出され、センスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５が信号の増幅動作を行う。そしてＤＬＡＴＲが、ＳＡＲ０〜ＳＡＲ５からの６ビットのＲ用の画像データＤ０Ｒ〜Ｄ５Ｒをラッチし、ＤＡＣＲが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＲを出力する。またＤＬＡＴＧが、ＳＡＧ０〜ＳＡＧ５からの６ビットのＧ用の画像データＤ０Ｇ〜Ｄ５Ｇをラッチし、ＤＡＣＧが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＧを出力する。またＤＬＡＴＢが、ＳＡＢ０〜ＳＡＢ５からの６ビットのＢ用の画像データＤ０Ｂ〜Ｄ５Ｂをラッチし、ＤＡＣＢが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＢを出力する。
そして図３９の構成の場合には、図３６に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、図３６のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、図３６のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線（ＷＬ１ａ、ＷＬ１ｂ）を１水平走査期間において選択することで、１水平走査期間での複数回読み出しを実現できる。
図４０に、メモリセルとして図３８（Ｃ）に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、Ｄ２方向での幅を横型セルに比べて短くできる。従ってＤ２方向でのメモリセルの個数を横型セルに比べて２倍にすることができる。そして縦型セルでは、カラム選択信号ＣＯＬａ、ＣＯＬｂを用いて、各センスアンプに接続するメモリセルの列を切り替える。
例えば図４０において、カラム選択信号ＣＯＬａがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣａ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。一方、カラム選択信号ＣＯＬｂがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣｂ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。
そして図４０の構成の場合には、図３６に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間においては、まずワード線ＷＬ１を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、図３６のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間において同じワード線ＷＬ１を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、図３６のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間においては、ワード線ＷＬ２を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間において同じワード線ＷＬ２を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を１水平走査期間において複数回選択することで、１水平走査期間での複数回読み出しを実現できる。
６．電子機器
図４１（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図４１（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図４１（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図４１（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
図４１（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図４１（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。 本実施形態の集積回路装置の構成例。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 図１０（Ａ）（Ｂ）はＤ／Ａ変換回路、出力回路の構成例及び制御例。 図１１（Ａ）（Ｂ）はインピーダンス変換回路の構成例及び制御例。 図１２（Ａ）は本実施形態の複数種類の電源電圧の電位関係の一例を示す図。図１２（Ｂ）は本実施形態の静電気保護素子の説明図。 本実施形態における静電気保護素子の具体的な説明図。 図１４（Ａ）（Ｂ）はパッド下に形成される高電圧系の静電気保護素子の説明図。 図１５（Ａ）（Ｂ）（Ｃ）はパッドの配置例。 図１６（Ａ）（Ｂ）（Ｃ）は抵抗素子配置領域の配置例。 図１４（Ａ）（Ｂ）の静電気保護素子のレイアウト平面図の一例。 図１７の断面構造の一例。 パッド下に形成される中間電圧系の静電気保護素子の説明図。 図１９の放電用トランジスタの説明図。 図１９の静電気保護素子のレイアウト平面図の一例。 図２１の断面構造の一例。 図２３（Ａ）（Ｂ）は中間電圧系の入出力回路、入力回路の説明図。 図２４（Ａ）（Ｂ）は低電圧系の静電気保護素子の説明図。 図２４（Ｂ）の断面構造の一例。 図２６（Ａ）（Ｂ）はパッドと静電気保護素子の配置の説明図。 図２７（Ａ）（Ｂ）（Ｃ）は静電気の耐圧調整の説明図。 パッド下の静電気保護素子とトランジスタの構成例。 図２９（Ａ）（Ｂ）は集積回路装置の幅についての説明図。 図３０（Ａ）〜（Ｅ）はデータドライバブロックの幅についての説明図。 図３１（Ａ）（Ｂ）はメモリブロックの幅についての説明図。 図３２（Ａ）（Ｂ）は比較例の説明図。 図３３（Ａ）（Ｂ）はメモリブロックの構成例。 Ｗ１、Ｗ２、ＷＢの関係についての説明図。 図３５（Ａ）（Ｂ）はメモリブロック、データドライバブロックの配置の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図３８（Ａ）（Ｂ）（Ｃ）はメモリセルの構成例。 横型セルの場合のメモリブロック、ドライバセルの配置例。 縦型セルの場合のメモリブロック、ドライバセルの配置例。 図４１（Ａ）（Ｂ）は電子機器の構成例。
符号の説明
ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、５２ データラッチ回路、５４ Ｄ／Ａ変換回路、
５６ 出力回路、７０ 走査ドライバ、７２ シフトレジスタ、
７３ 走査アドレス生成回路、７４ アドレスデコーダ、７６ レベルシフタ、
７８ 出力回路、９０ 電源回路、９２ 昇圧回路、９４ レギュレータ回路、
９６ ＶＣＯＭ生成回路、９８ 制御回路、１１０ 階調電圧生成回路、
１１２ 選択用電圧生成回路、１１４ 階調電圧選択回路、１１６ 調整レジスタ

Claims (21)

  1. 第１及び第２のパッドと、
    前記第１のパッドと電気的に接続される第１の静電気保護素子と、
    前記第２のパッドと電気的に接続される第２の静電気保護素子と、
    前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、
    前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、
    前記第１の静電気保護素子が、
    バイポーラトランジスタ又はサイリスタにより構成され、
    前記第２の静電気保護素子が、
    ダイオードにより構成され、
    前記第１の静電気保護素子の一部又は全部と重なるように該第１の静電気保護素子の上層に前記第１のパッドが配置され、或いは前記第２の静電気保護素子の一部又は全部と重なるように該第２の静電気保護素子の上層に前記第２のパッドが配置されることを特徴とする集積回路装置。
  2. 第１及び第２のパッドと、
    前記第１のパッドと電気的に接続される第１の静電気保護素子と、
    前記第２のパッドと電気的に接続される第２の静電気保護素子と、
    前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、
    前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、
    前記第１の静電気保護素子及び前記第１のＭＯＳトランジスタのうち前記第１の静電気保護素子の一部又は全部と重なるように、該第１の静電気保護素子の上層に前記第１のパッドが配置され、
    前記第２の静電気保護素子及び前記第２のＭＯＳトランジスタの一部又は全部と重なるように、該第２の静電気保護素子及び前記第２のＭＯＳトランジスタの上層に前記第２のパッドが配置されることを特徴とする集積回路装置。
  3. 請求項１又は２において、
    前記第１の静電気保護素子が、ＭＯＳトランジスタであり、
    前記ＭＯＳトランジスタのゲートが、前記ＭＯＳトランジスタのソースに接続され、
    前記ＭＯＳトランジスタのドレインが、前記第１のパッドと接続されることを特徴とする集積回路装置。
  4. 第１及び第２のパッドと、
    前記第１のパッドと電気的に接続される第１の静電気保護素子と、
    前記第２のパッドと電気的に接続される第２の静電気保護素子と、
    前記第１のパッドと電気的に接続され、耐圧が第１の電圧である第１のＭＯＳトランジスタと、
    前記第２のパッドと電気的に接続され、耐圧が前記第１の電圧より高い第２の電圧である第２のＭＯＳトランジスタとを含み、
    前記第１の静電気保護素子が、バイポーラトランジスタ又はサイリスタにより構成され、
    前記第２の静電気保護素子が、ダイオードにより構成されることを特徴とする集積回路装置。
  5. 請求項１乃至４のいずれかにおいて、
    前記第１のＭＯＳトランジスタのゲート絶縁膜厚が、５０オングストローム以下であり、
    前記第２のＭＯＳトランジスタのゲート絶縁膜厚が、５０オングストロームより厚いことを特徴とする集積回路装置。
  6. 請求項１乃至５のいずれかにおいて、
    前記集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含み、
    前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、前記集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
  7. 請求項６において、
    集積回路装置の前記第２の方向での幅Ｗは、Ｗ＜２×ＷＢであることを特徴とする集積回路装置。
  8. 請求項６又は７において、
    前記第１〜第Ｎの回路ブロックは、
    データ線を駆動するための少なくとも１つのデータドライバブロックと、
    前記データドライバブロック以外の回路ブロックと、
    を含むことを特徴とする集積回路装置。
  9. 請求項８において、
    前記データドライバブロック以外の回路ブロックが、走査線を駆動するための走査ドライバブロックであり、
    前記第２のパッドより下層で、且つ前記第２の静電気保護素子より上層に配置される、前記走査線を駆動するための走査信号が出力される走査信号出力線の配線層と、前記第１のパッドより下層で、且つ前記第１の静電気保護素子より上層に配置される、前記データ線を駆動するためのデータ信号が出力されるデータ信号出力線の配線層との、少なくとも１つを含むことを特徴とする集積回路装置。
  10. 請求項８又は９において、
    前記データドライバブロックが含むデータドライバは、
    その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
    前記ドライバセルの前記第２の方向での幅をＷＤとした場合に、前記第１〜第Ｎの回路ブロックの前記第２の方向での幅ＷＢは、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤであることを特徴とする集積回路装置。
  11. 請求項１０において、
    表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
    前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
  12. 請求項８乃至１１のいずれかにおいて、
    前記第１〜第Ｎの回路ブロックは、
    画像データを記憶する少なくとも１つのメモリブロックを含み、
    前記データドライバブロックが含むデータドライバは、
    その各々が１画素分の画像データに対応するデータ信号を出力し、前記第２の方向に沿って並ぶＱ個のドライバセルを含み、
    前記ドライバセルの前記第２の方向での幅をＷＤとし、前記メモリブロックが含む周辺回路部分の前記第２の方向での幅をＷＰＣとした場合に、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣであることを特徴とする集積回路装置。
  13. 請求項１２において、
    表示パネルの水平走査方向の画素数をＨＰＮとし、データドライバブロックのブロック数をＤＢＮとし、前記ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとした場合に、
    前記第２の方向に沿って並ぶ前記ドライバセルの個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）であることを特徴とする集積回路装置。
  14. 請求項１２又は１３において、
    前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
  15. 請求項１２乃至１４のいずれかにおいて、
    前記メモリブロックから隣接するデータドライバブロックに対して、前記メモリブロックに記憶される画像データが、１水平走査期間において複数回読み出されることを特徴とする集積回路装置。
  16. 請求項６乃至１５のいずれかにおいて、
    前記第１のパッド及び前記第２のパッドが、前記第１のインターフェース領域に配置されることを特徴とする集積回路装置。
  17. 請求項１乃至１６のいずれかにおいて、更に、
    データドライバと、
    走査ドライバと、を含み、
    前記データドライバが、前記第１のパッドにデータ信号を供給し、
    前記走査ドライバが、前記第２のパッドに走査信号を供給することを特徴とする集積回路装置。
  18. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、前記集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、
    パッドと、
    前記パッドと電気的に接続される静電気保護素子と、
    その一端が前記パッドと電気的に接続される抵抗回路と、
    前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
    前記第１〜第Ｎの回路ブロックの前記第２の方向と反対の第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域と、
    を含み、
    前記静電気保護素子及び前記抵抗回路の一部又は全部と重なるように、該静電気保護素子及び前記抵抗回路の上層に前記パッドが配置され、
    前記第１〜第Ｎの回路ブロックは、
    データ線を駆動するための少なくとも１つのデータドライバブロックと、前記データドライバブロック以外の回路ブロックとを含み、
    前記第１のインターフェース領域、前記第１〜第Ｎの回路ブロック、前記第２のインターフェース領域の前記第２の方向での幅を、各々、Ｗ１、ＷＢ、Ｗ２とした場合に、前記集積回路装置の前記第２の方向での幅Ｗは、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２であることを特徴とする集積回路装置。
  19. 請求項１８において、更に、
    前記パッドの電圧又は前記抵抗回路の他端の電圧が供給される入力バッファと、
    前記パッド又は前記抵抗回路の他端に出力電圧を供給するための出力バッファとを含み、
    前記入力バッファ及び前記出力バッファのうち前記出力バッファを構成するトランジスタの一部又は全部と重なるように、該トランジスタの上層に前記パッドが配置されることを特徴とする集積回路装置。
  20. 請求項１８又は１９において、
    前記抵抗回路は、
    ラッチアップ防止用抵抗回路、入力保護用抵抗回路、電圧を生成するための分圧用抵抗回路、インピーダンス整合用の抵抗回路、プルアップ抵抗回路及びプルダウン抵抗回路の少なくとも１つであることを特徴とする集積回路装置。
  21. 請求項１乃至２０のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。
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