KR102656686B1 - 평판 패널 표시 장치의 데이터 구동 회로 - Google Patents

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Abstract

본 발명은 DA변환부의 DAC 개수와 출력 증폭부의 증폭기 개수를 동일하게 구성하고, 상기 출력 증폭부와 패드 사이에 스위치 어레이를 구성하여, 다음 수평 구간 동안 세틀링을 유지하고 중첩(overlap) 구동하여 세틀링 시간을 확보하고 데이터 신호의 왜곡을 방지할 수 있는 평판 패널 표시 장치의 데이터 구동회로이다.

Description

평판 패널 표시 장치의 데이터 구동 회로{Circuit for driving data of the flat panel display device}
본 발명은 평판 패널 표시 장치에 관한 것으로, 특히 다음 수평 구간 동안 세틀링을 유지하고 중첩(overlap) 구동하여, 세틀링 시간(settling time)을 확보하고, 데이터 신호의 왜곡을 방지할 수 있는 위한 평판 패널 표시 장치의 데이터 구동회로에 관한 것이다.
최근 디지털 데이터를 이용하여 영상을 표시하는 평판 패널 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치 등이 대표적이다.
도 1은 일반적인 액정표시장치를 개략적으로 나타낸 블록도이다.
일반적으로 액정표시장치는, 도 1에 도시된 바와 같이, 타이밍 제어부(130), 게이트 구동부(140), 데이터 구동부(150), 액정패널(160) 및 백라이트유닛(170)을 포함하여 구성된다.
상기 타이밍 제어부(130)는 상기 게이트 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 상기 데이터 구동부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 또한, 상기 타이밍 제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 영상처리부로부터 공급된 데이터신호(DATA)를 상기 데이터 구동부(150)에 공급한다.
상기 게이트 구동부(140)는 상기 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 각 게이트 라인(GL)에 스캔 펄스를 순차적으로 출력한다. 상기 게이트 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 액정패널(160)에 GIP(Gate In Panel) 방식으로 형성된다.
상기 데이터 구동부(150)는 상기 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터 신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 상기 데이터 구동부(150)는 1 프레임 주기로 데이터전압의 극성을 반전하여 출력할 수 있다. 상기 데이터 구동부(150)는 각 데이터 라인(DL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 데이터 전압을 공급한다. 상기 데이터 구동부(150)는 IC(Integrated Circuit) 형태로 형성된다.
상기 액정패널(160)은 상기 게이트 구동부(140)로부터 공급된 스캔 신호와 상기 데이터 구동부(150)로부터 공급된 데이터 전압에 대응하여 영상을 표시한다. 상기 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다. 하나의 서브 픽셀에는 스위칭 트랜지스터, 스토리지 커패시터 및 액정층이 포함된다. 상기 스위칭 트랜지스터의 게이트 전극은 게이트 라인(GL)에 연결되고 소스 전극은 데이터 라인(DL)에 연결된다. 상기 스토리지 커패시터는 상기 스위칭 트랜지스터의 드레인 전극에 연결된 화소 전극과 공통 전압 라인에 연결된 공통전극 사이에 형성된다. 즉, 상기 액정층은 상기 스위칭 트랜지스터의 드레인 전극에 연결된 화소전극과 공통 전압 라인에 연결된 공통 전극 사이에 형성된다.
액정패널(160)은 상기 화소전극 및 공통전극의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.
액정패널(160)은 적색, 녹색 및 청색의 서브 픽셀로 구현되거나 소비전류 절감 등을 위해 적색, 녹색, 청색의 서브 픽셀과 더불어 백색의 서브 픽셀로 구현되기도 한다.
상기 백라이트유닛(170)은 광을 출사하는 광원 등을 이용하여 상기 액정패널(160)에 광을 제공한다.
여기서, 상기 데이터 구동부(150)를 보다 더 구체적으로 설명하면 다음과 같다.
도 2는 일반적인 데이터 구동부의 내부 구성을 개략적으로 나타낸 블록도이다.
상기 데이터 구동부는, 도 2에 도시한 바와 같이, 시프트 레지스터(SR; Shift register), 제 1 래치(LAT1; 1'st latch), 제 2 래치(LAT2; 2'nd latch), DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)를 구비한다.
상기 데이터 구동부는 상기 시프트 레지스터(SR), 제 1 및 제 2 래치(LAT1, LAT2), DA변환부(DAC), 스위치 어레이(143), 출력 증폭부(145)의 동작에 따라 디지털 형태의 데이터 신호를 아날로그 데이터 전압으로 변한하고, 이를 자신의 출력채널(CH1 ~ CHN)을 통해 출력한다. 이하, 데이터 구동부에 포함된 구성을 개략적으로 설명하면 다음과 같다.
상기 시프트 레지스터(SR)는 상기 타이밍 제어부(130)로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력한다. 상기 제 1 및 제 2 래치(LAT1, LAT2)는 상기 시프트 레지스터(SR)로부터 출력된 샘플링 신호에 응답하여 디지털 형태의 데이터 신호를 순차적으로 샘플링하고 소스 출력 인에이블 신호(SOE)에 대응하여 샘플링된 1 라인 분의 데이터 신호를 동시에 출력한다.
상기 DA변환부(DAC)는 감마전압 생성부(미도시)로부터 출력된 제 1 내지 제 n 감마 계조 전압에 대응하여 1 라인 분의 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 출력한다.
상기 스위치 어레이(143)는 상기 DA변환부(DAC)의 이웃한 2개의 DAC의 데이터 전압을 교번하여 출력한다.
상기 출력 증폭부(145)는 상기 스위치 어레이(143)의 후단에 위치하여, 상기 상기 스위치 어레이(143)를 통해 출력되는 데이터 전압을 증폭하여 출력한다.
상기 DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)의 구체적인 구성을 설명하면 다음과 같다.
도 3은 일반적인 데이터 구동부에서 DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)의 구체적인 구성도이다.
상기 DA변환부(DAC)는 채널 수만큼의 복수개의 DAC가 구성된다, 즉 채널이 3600개이면 3600개의 DAC(DAC1~DAC3600)로 구성된다.
상기 스위치 어레이(143)는 상기 복수개의 DAC(DAC1~DAC3600)) 중 홀수번째 DAC와 짝수번째 DAC의 데이터 전압이 교번하여 출력되도록 스위칭한다.
상기 출력 증폭부(145)는 1/2의 채널 수만큼의 복수개의 증폭기(AMP1~AMP1800)로 구성된다. 즉 채널이 3600개이면 1800개의 증폭기(AMP1~AMP1800)로 구성된다. 상기 각 증폭기(AMP1~AMP1800)는 상기 복수개의 DAC 중 인접한 2개의 DAC를 한쌍으로 하여, 각 쌍의 DAC에서 출력되는 데이터 전압을 증폭하여 출력한다.
그러나, 이와 같은 종래의 구동회로에 있어서는 다음과 같은 문제점이 있었다.
도 4는 종래의 구동 회로의 문제점을 설명하기 위한 파형도이다.
즉, 1 수평 구간이 짧은 조건에서도 우수한 충전 특성을 구현하기 위해서는 디지털/아날로그 변환기(DAC)의 딜레이(delay) 영향을 많이 받을 뿐만 아니라, 짧은 1수평 구간 동안 1개의 증폭기로 빠른 회전 비(slew rate) 특성을 확보해야 하므로 셋틀링(settling) 시간 확보에 어려움이 있다.
즉, 종래의 데이터 구동회로에서는, 1수평 구간이 2.7㎲일 때, 타겟 전압의 99.3%에 도달되는 셋틀링 시간이 2.11㎲ 이므로, 셋틀링(settling) 시간 확보에 어려움이 있었다.
또한, 상기 DA변환부(DAC)와 상기 출력 증폭부(145) 사이에 상기 스위치 어레이(143)가 위치되기 때문에 상기 DA변환부(DAC)의 출력신호와 상기 출력 증폭부(145)의 출력 신호에 리플(ripple)이 발생되어 데이터 신호의 왜곡을 초래하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위해 안출한 것으로, DA변환부의 DAC 개수와 출력 증폭부의 증폭기 개수를 동일하게 구성하고(2DAC/2AMP), 상기 출력 증폭부와 패드 사이에 스위치 어레이를 구성하여, 다음 수평 구간 동안 세틀링을 유지하고 중첩(overlap) 구동하여 세틀링 시간을 확보하고 데이터 신호의 왜곡을 방지할 수 있는 평판 패널 표시 장치의 데이터 구동회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 패널 표시 장치의 데이터 구동회로는, 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터; 상기 샘플링 신호에 응답하여 디지털 형태의 데이터 신호를 순차적으로 샘플링하고 소스 출력 인에이블 신호(SOE)에 대응하여 샘플링된 1 라인분의 데이터 신호를 동시에 출력하는 래치부; 복수개의 디지털/아날로그 변환기들을 구비하여 제 1 내지 제 n 감마 계조 전압에 대응하여 1 라인 분의 데이터 신호를 아날로그 데이터 전압으로 변환하여 출력하는 DA변환부; 복수개의 증폭기들을 구비하여 상기 DA변환부에서 출력된 데이터 전압을 증폭하여 출력하는 출력 증폭부; 및 상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압이 하나의 패드에 인가되도록 상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압을 교번하여 출력하는 스위치 어레이를 구비함에 그 특징이 있다.
상기와 같은 특징을 갖는 본 발명에 따른 평판 패널 표시 장치의 데이터 구동회로에 있어서는 다음과 같은 효과가 있다.
VR(Virtual Reality) 모델의 표시 장치인 경우, 짧은 1수평 기간(1H)내에 빠른 세틀링(settling) 시간이 요구된다. 그런데, 본 발명에서는 DA변환부의 DAC 개수와 출력 증폭부의 증폭기 개수를 동일하게 구성하고(2DAC/2AMP), 상기 출력 증폭부와 패드 사이에 스위치 어레이를 구성하여, 다음 수평 구간 동안 세틀링을 유지하고 중첩(overlap) 구동하므로, 짧은 1 수평 구간 내에 세틀링 시간을 충분히 확보할 수 있고, 데이터 신호의 왜곡을 방지할 수 있다.
도 1은 일반적인 액정표시장치를 개략적으로 나타낸 블록도
도 2는 일반적인 데이터 구동부의 내부 구성을 개략적으로 나타낸 블록도
도 3은 도 2의 DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)의 구체적인 구성도
도 4는 종래의 구동 회로의 문제점을 설명하기 위한 파형도이다.
도 5는 본 발명에 따른 데이터 구동부의 내부 구성을 개략적으로 나타낸 블록도
도 6은 본 발명에 따른 DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)의 구체적인 구성도
도 7은 본 발명에 따른 구동 회로의 출력 파형도
상기와 같은 특징을 갖는 본 발명에 따른 편판 패널 표시 장치의 데이터 구동 회로를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
먼저, 본 발명에 따른 평판 패널 표시 장치는, 도 1에 도시된 바와 같이, 타이밍 제어부, 게이트 구동부, 데이터 구동부, 및 평판 패널 등을 포함하여 구성된다.
상기 타이밍 제어부는 상기 게이트 구동부의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와 상기 데이터 구동부의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 출력하고, 데이터 타이밍 제어신호와 함께 영상처리부로부터 공급된 데이터신호(DATA)를 상기 데이터 구동부에 공급한다.
상기 게이트 구동부는 상기 타이밍 제어부로부터 공급된 게이트 타이밍 제어신호에 응답하여 각 게이트 라인(GL)에 스캔 펄스를 순차적으로 출력한다.
상기 데이터 구동부는 상기 타이밍 제어부로부터 공급된 데이터 타이밍 제어신호에 응답하여 데이터 신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 그리고, 상기 데이터 구동부는 각 데이터 라인(DL)을 통해 평판 패널에 포함된 서브 픽셀들(SP)에 데이터 전압을 공급한다.
상기 평판 패널은 상기 게이트 구동부로부터 공급된 스캔 신호와 상기 데이터 구동부로부터 공급된 데이터 전압에 대응하여 영상을 표시한다.
상기 평판 패널은 액정 패널 또는 OLED 패널 등을 구비한다.
여기서, 상기 본 발명에 따른 데이터 구동부의 구성도를 보다 더 구체적으로 설명하면 다음과 같다.
도 5는 본 발명의 일 실시예에 따른 데이터 구동부의 내부 구성을 개략적으로 나타낸 블록도이다.
본 발명의 일 실시예에 따른 데이터 구동부는, 도 5에 도시한 바와 같이, 시프트 레지스터(SR; Shift register), 제 1 래치(LAT1; 1'st latch), 제 2 래치(LAT2; 2'nd latch), DA변환부(DAC; PDAC 및 NDAC), 출력 증폭부(145) 및 스위치 어레이(143)를 포함한다.
상기 시프트 레지스터(SR)는 상기 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력한다. 상기 제 1 및 제 2 래치(LAT1, LAT2)는 상기 시프트 레지스터(SR)로부터 출력된 샘플링 신호에 응답하여 디지털 형태의 데이터 신호를 순차적으로 샘플링하고 소스 출력 인에이블 신호(SOE)에 대응하여 샘플링된 1 라인 분의 데이터 신호를 동시에 출력한다.
상기 DA변환부(DAC)는 감마전압 생성부(미도시)로부터 출력된 제 1 내지 제 n 감마 계조 전압에 대응하여 1 라인 분의 데이터 신호를 아날로그 형태의 데이터 전압으로 변환하여 출력한다.
상기 출력 증폭부(145)는 상기 DA변환부(DAC)의 후단에 위치하여, 상기 DA변환부(DAC)에서 출력되는 데이터 전압을 증폭하여 출력한다.
상기 스위치 어레이(143)는 상기 출력 증폭부(145)의 이웃한 2개의 증폭기(AMP1 ~AMP3600)의 데이터 전압을 교번하여 출력한다.
상기 DA변환부(DAC), 스위치 어레이(143), 및 출력 증폭부(145)의 구체적인 구성을 설명하면 다음과 같다.
도 6은 본 발명에 따른 데이터 구동부에서 상기 DA변환부(DAC), 상기 출력 증폭부(145) 및 상기 스위치 어레이(143)의 구체적인 구성도이다.
상기 DA변환부(DAC)는 채널 수만큼의 복수개의 DAC가 구성된다, 또한, 상기 출력 증폭부(145)도 채널 수만큼의 복수개의 증폭기(AMP1~AMP3600)로 구성된다.
즉, 채널이 3600개이면, 상기 상기 DA변환부(DAC)와 상기 출력 증폭부(145)는 각각 3600개의 DAC들(DAC1~DAC3600)과 3600개의 증폭기들(AMP1~AMP3600)을 구비한다.
그리고, 상기 스위치 어레이(143)는 상기 출력 증폭부(145)의 이웃한 2개의 증폭기(AMP1~AMP3600)의 데이터 전압이 하나의 패드(PAD1~PAD1800)에 이가되도록 상기 출력 증폭부(145)의 이웃한 2개의 증폭기(AMP1~AMP3600)의 데이터 전압을 교번하여 출력한다.
즉, 상기 스위치 어레이(143)는 상기 복수개의 증폭기(AMP1~AMP3600) 중 홀수번째 증폭기(AMP1, AMP3, AMP5, ...)와 짝수번째 증폭기(AMP2, AMP4, AMP6, ...)의 데이터 전압이 교번하여 출력되도록 스위칭한다.
도 7은 본 발명에 따른 데이터 구동회로의 출력 파형도이다.
상기 DA변환부(DAC)와 상기 출력 증폭부(145) 사이에 상기 스위치 어레이(143)가 위치되지 않기 때문에, 상기 DA변환부(DAC)의 출력신호와 상기 출력 증폭부(145)의 출력 신호에 리플(ripple)이 발생되지 않는다.
또한, 다음 수평 기간동안 세틀링을 유지하고, 인접한 2개의 증폭기의 출력에 오버랩(overlap)이 유지되지 때문에, 본 발명에 따른 데이터 구동회로에서는, 1수평 구간이 2.7㎲일 때, 타겟 전압의 99.3%에 도달되는 셋틀링 시간이 0.97㎲ 이므로, 셋틀링(settling) 시간을 충분히 확보할 수 있다.
즉, 도 7에 도시한 바와 같이, 인접한 2개의 DAC들 및 인접한 2개의 증폭기들의 출력이 1H 기간 동안 중첩하도록 각 DAC 및 각 증폭기는 2H 기간 동안 동작한다.
그리고, 스위치 어레이(143)는 각 증폭기의 2H 기간의 출력 중 후반 1H 기간의 출력을 선택하여 각 패드에 제공한다.
따라서, 각 DAC는 타겟 전압의 99.3%에 도달되는 셋틀링 시간을 줄일 수 있으므로, 셋틀링(settling) 시간을 충분히 확보할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
SR: 시프트 레지스터 LAT1, LAT2: 래치
DAC: DA변환부 143: 스위치 어레이
145: 출력 증폭부

Claims (12)

  1. 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터;
    상기 샘플링 신호에 응답하여 디지털 형태의 데이터 신호를 순차적으로 샘플링하고 소스 출력 인에이블 신호(SOE)에 대응하여 샘플링된 1 라인분의 데이터 신호를 동시에 출력하는 래치부;
    복수개의 디지털/아날로그 변환기들을 구비하여 제 1 내지 제 n 감마 계조 전압에 대응하여 1 라인 분의 데이터 신호를 아날로그 데이터 전압으로 변환하여 출력하는 DA변환부;
    복수개의 증폭기들을 구비하여 상기 DA변환부에서 출력된 데이터 전압을 증폭하여 출력하는 출력 증폭부; 및
    상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압이 다수개의 패드들 중 하나의 패드에 인가되도록 상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압을 교번하여 출력하는 스위치 어레이를 구비하고,
    상기 다수개의 패드들의 개수는 데이터 라인들의 개수의 1/2에 해당하며,
    인접한 2개의 디지털/아날로그 변환기들 및 인접한 2개의 증폭기들의 출력이 1 수평 기간 동안 중첩하도록 각 디지털/아날로그 변환기 및 각 증폭기는 2 수평 기간 동안 동작하고, 상기 스위치 어레이는 각 증폭기의 2 수평 기간의 출력 중 후반 1 수평 기간의 출력을 선택하여 각 패드에 제공하는 평판 표시 장치의 데이터 구동회로.
  2. 제 1 항에 있어서,
    상기 DA변환부 및 상기 출력 증폭부는 각각 채널 수에 상응하는 디지털/아날로그 변환기들 및 상기 채널 수에 상응하는 증폭기들을 구비하는 평판 표시 장치의 데이터 구동회로.
  3. 제 1 항에 있어서,
    상기 스위치 어레이는 상기 복수개의 증폭기 중 홀수번째 증폭기와 짝수번째 증폭기의 데이터 전압이 교번하여 출력되도록 스위칭하는 평판 표시 장치의 데이터 구동회로.
  4. 제1항에 있어서,
    상기 복수의 증폭기 각각은 상기 복수의 디지털-아날로그 변환기 중 하나의 디지털-아날로그 변환기로부터만 아날로그 데이터 전압을 수신하도록 구성되는 데이터 구동 회로.
  5. 제1항에 있어서,
    상기 복수의 증폭기 각각은 각 디지털-아날로그 변환기의 출력과 상기 스위치 어레이의 단 하나의 스위치 사이에 직접 전기적으로 연결되는 것을 특징으로 하는 데이터 구동 회로.
  6. 삭제
  7. 다수개의 데이터 라인들을 포함하는 표시 패널;
    상기 표시 패널에 결합되는 타이밍 콘트롤러; 및
    상기 타이밍 콘트롤러 및 상기 표시 패널에 결합되는 데이터 구동회로를 구비하고,
    상기 데이터 구동회로는
    상기 타이밍 콘트롤러로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터;
    상기 샘플링 신호에 응답하여 디지털 형태의 데이터 신호를 순차적으로 샘플링하고 소스 출력 인에이블 신호에 대응하여 샘플링된 1 라인분의 데이터 신호를 동시에 출력하는 래치부;
    복수개의 디지털/아날로그 변환기들을 구비하여 제 1 내지 제 n 감마 계조 전압에 대응하여 1 라인 분의 데이터 신호를 아날로그 데이터 전압으로 변환하여 출력하는 DA변환부;
    복수개의 증폭기들을 구비하여 상기 DA변환부에서 출력된 데이터 전압을 증폭하여 출력하는 출력 증폭부; 및
    상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압이 다수개의 패드들 중 하나의 패드에 인가되도록 상기 출력 증폭부의 이웃한 2개의 증폭기의 데이터 전압을 교번하여 출력하는 스위치 어레이를 구비하고,
    상기 다수개의 패드들의 개수는 상기 다수개의 데이터 라인들의 개수의 1/2에 해당하며,
    인접한 2개의 디지털/아날로그 변환기들 및 인접한 2개의 증폭기들의 출력이 1 수평 기간 동안 중첩하도록 각 디지털/아날로그 변환기 및 각 증폭기는 2 수평 기간 동안 동작하고, 상기 스위치 어레이는 각 증폭기의 2 수평 기간의 출력 중 후반 1 수평 기간의 출력을 선택하여 각 패드에 제공하는 표시 장치.
  8. 제 7 항에 있어서,
    상기 스위치 어레이는 다수개의 스위치를 구비하고, 상기 다수개의 스위치는 복수의 스위치 쌍으로 배열되고, 상기 복수의 스위치 쌍 각각은 상기 출력 증폭부의 상기 복수의 증폭기의 각 쌍에 연결되고, 수신된 데이터 전압을 교대로 출력하도록 구성되는 표시 장치.
  9. 제 7 항에 있어서,
    상기 복수의 증폭기 각각은 상기 복수의 디지털-아날로그 변환기 중 하나만으로부터 아날로그 데이터 전압을 수신하도록 구성되는 표시 장치.
  10. 제 7 항에 있어서,
    상기 복수의 증폭기 각각은 각 디지털-아날로그 변환기의 출력에 직접 전기적으로 연결되는 표시 장치.
  11. 제 7 항에 있어서,
    상기 DA변환부는 상기 데이터 구동회로의 채널 수와 동일한 수의 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 표시 장치.
  12. 삭제
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