KR102243267B1

KR102243267B1 - 표시 장치

Info

Publication number: KR102243267B1
Application number: KR1020130144702A
Authority: KR
Inventors: 박수형; 민웅규; 윤영수; 이상익
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-11-26
Filing date: 2013-11-26
Publication date: 2021-04-23
Also published as: US20150145843A1; US9542874B2; KR20150060356A

Abstract

표시 장치는 게이트 라인들 및 데이터 라인들에 연결된 복수의 화소들, 상기 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동부, 제1 신호 라인들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부, 상기 제1 신호 라인들을 상기 데이터 라인들에 선택적으로 연결하는 제1 디먹스부, 상기 제1 신호 라인들에 대응되도록 배치되는 제2 신호 라인들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부 및 상기 화소들을 사이에 두고 상기 제1 디먹스부와 마주보도록 배치되며, 상기 제2 신호 라인들을 상기 제1 신호 라인들에 연결되지 않은 데이터 라인들에 연결하는 제2 디먹스부를 포함하고, 상기 제1 데이터 전압들은 대응하는 제2 데이터 전압들과 반대 극성을 갖는다.

Description

표시 장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 더욱 상세하게는 세로줄 시인 현상을 방지할 수 있는 표시 장치에 관한 것이다.

일반적으로 표시장치는 영상을 표시하기 위한 복수의 화소들을 포함하는 표시 패널, 화소들에 게이트 신호들을 제공하는 게이트 구동부, 및 화소들에 데이터 신호들을 제공하는 데이터 구동부를 포함한다. 화소들은 복수의 게이트 라인들을 통해 게이트 신호들을 제공받는다. 화소들은 게이트 신호들에 응답하여 복수의 데이터 라인들을 통해 데이터 신호들을 제공받는다. 화소들은 데이터 신호에 대응하는 계조를 표시한다.

최근 표시 장치가 대형화되고, 높은 해상도를 추구하면서 표시 패널의 크기가 커지고 있다. 데이터 라인은 저항 성분을 포함하므로, 표시 패널의 크기가 커질수록 데이터 라인의 부하가 커지게 된다. 따라서, 데이터 라인 지연(Data Line Delay)에 의해 데이터 라인의 끝으로 갈수록 데이터 신호의 편차가 발생 될 수 있다.

본 발명의 목적은 세로줄 시인 현상을 방지할 수 있는 표시 장치를 제공하는데 있다.

본 발명의 실시 예에 따른 표시 장치는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들에 연결된 복수의 화소들, 상기 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동부, 제1 신호 라인들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부, 상기 제1 신호 라인들을 상기 데이터 라인들에 선택적으로 연결하는 제1 디먹스부, 상기 제1 신호 라인들에 대응되도록 배치되는 제2 신호 라인들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부 및 상기 화소들을 사이에 두고 상기 제1 디먹스부와 마주보도록 배치되며, 상기 제2 신호 라인들을 상기 제1 신호 라인들에 연결되지 않은 데이터 라인들에 연결하는 제2 디먹스부를 포함하고, 상기 제1 데이터 전압들은 대응하는 제2 데이터 전압들과 반대 극성을 갖는다.

상기 화소들은 대응하는 게이트 라인들 및 행 단위로 대응하는 데이터 라인들에 엇갈리게 연결된다.

상기 데이터 라인들은 홀수 번째 데이터 라인들로 정의된 제1 데이터 라인들 및 짝수 번째 데이터 라인들로 정의된 제2 데이터 라인들을 포함하고, 상기 제1 디먹스부는 제1 및 제2 디먹스 신호들에 응답하여 대응하는 제1 신호 라인들을 상기 제1 및 제2 데이터 라인들에 선택적으로 연결하는 복수의 제1 디먹스 유닛들을 포함하고, 상기 제2 디먹스부는 상기 제1 및 제2 디먹스 신호들에 응답하여 대응하는 제2 신호 라인들을 상기 제1 신호 라인들에 연결되지 않은 제1 및 제2 데이터 라인들에 연결하는 복수의 제2 디먹스 유닛들을 포함한다.

상기 제1 디먹스 유닛들은 상기 제1 디먹스 신호에 응답하여 상기 제1 신호 라인들을 상기 제1 데이터 라인들에 연결하는 제1 스위칭 소자들 및 상기 제2 디먹스 신호에 응답하여 상기 제1 신호 라인들을 상기 제2 데이터 라인들에 연결하는 제2 스위칭 소자들 포함한다.

상기 제2 디먹스 유닛들은 상기 제2 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 제1 데이터 라인들에 연결하는 제3 스위칭 소자들 및 상기 제1 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 제2 데이터 라인들에 연결하는 제4 스위칭 소자들을 포함한다.

상기 제1 디먹스 신호는 한 프레임의 4N배 구간의 주기를 갖고 상기 한 프레임의 2N배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, N은 0보다 큰 정수이다.

순차적으로 반복되는 제1 내지 제4 프레임들 중 상기 제1 및 제4 프레임들에서 홀수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 상기 제2 및 제3 프레임들에서 상기 홀수 번째 상기 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 서로 반대 극성을 가지며, 상기 홀수 번째 상기 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 짝수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖는다.

본 발명의 표시 장치는 세로줄 시인 현상을 방지할 수 있다.

도 1은 본 발명의 제1 실시 예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 제1 및 제2 디먹스 부들과 표시 패널의 구성을 보여주는 도면이다.
도 3은 도 2에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.
도 4a는 도 3에 도시된 제1 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 4b는 도 3에 도시된 제2 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 4c는 도 3에 도시된 제3 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 4d는 도 3에 도시된 제4 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 5a는 도 4a에 도시된 제1 화소 및 제2 화소의 충전 전압의 타이밍도이다.
도 5b는 도 4c에 도시된 제1 화소 및 제2 화소의 충전 전압의 타이밍도이다.
도 6은 본 발명의 제2 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.
도 8a는 도 7에 도시된 제1 프레임에서의 화소들의 구동 상태를 보여주는 도면이다.
도 8b는 도 7에 도시된 제2 프레임에서의 화소들의 구동 상태를 보여주는 도면이다.
도 8c는 도 7에 도시된 제3 프레임에서의 화소들의 구동 상태를 보여주는 도면이다.
도 8d는 도 7에 도시된 제4 프레임에서의 화소들의 구동 상태를 보여주는 도면이다.
도 9는 제1 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다.
도 10은 도 9에 도시된 제1 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.
도 11은 제2 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다.
도 12는 도 11에 도시된 제2 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.
도 13은 제2 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 또 다른 실시 예의 신호 타이밍도이다.
도 14는 도 13에 도시된 제2 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.
도 15는 본 발명의 제3 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.
도 16은 도 15에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.
도 17a는 도 16에 도시된 제1 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 17b는 도 16에 도시된 제2 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 17c는 도 16에 도시된 제3 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 17d는 도 16에 도시된 제4 프레임에서 화소들의 구동 상태를 보여주는 도면이다.
도 18은 제1 프레임에서 도 15에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다.
도 19는 도 18에 도시된 제1 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.
도 20은 제2 프레임에서 도 15에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다.
도 21는 도 20에 도시된 제2 프레임의 신호 타이밍도에 다른 화소들의 구동 상태를 보여주는 도면이다.
도 22는 본 발명의 제4 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.
도 23은 본 발명의 제5 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제 1, 제 2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 소자, 제 1 구성요소 또는 제 1 섹션은 본 발명의 기술적 사상 내에서 제 2 소자, 제 2 구성요소 또는 제 2 섹션일 수도 있음은 물론이다.

본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.

도 1은 본 발명의 제1 실시 예에 따른 표시 장치의 블록도이다.

도 1을 참조하면, 본 발명의 표시 장치(100)는 표시 패널(110), 타이밍 컨트롤러(120), 게이트 구동부(130), 제1 데이터 구동부(140), 제1 디먹스부(150), 제2 데이터 구동부(160), 제2 디먹스부(170), 복수의 게이트 라인들(GL1~GLn), 복수의 데이터 라인들(DL1_DLm), 복수의 제1 신호 라인들(SL1_1~SL1_k), 및 복수의 제2 신호 라인들(SL2_1~SL2_k)을 포함한다.

표시 패널(110)은 매트릭스 형태로 배열된 복수의 화소들(이하, 도 2에 도시됨)을 포함한다. 게이트 라인들(GL1~GLn)은 행 방향으로 연장되어 게이트 구동부(130) 및 표시 패널(110)의 화소들에 연결된다.

데이터 라인들(DL1_DLm)은 열 방향으로 연장되어 표시 패널(110)의 상부에 인접하게 배치된 제1 디먹스부(150)와 표시 패널(110)의 화소들에 연결될 수 있다. 또한, 데이터 라인들(DL1_DLm)은 열 방향으로 연장되어 표시 패널(110)의 하부에 인접하게 배치된 제2 디먹스부(170)와 표시 패널(110)의 화소들에 연결될 수 있다. m은 0보다 큰 정수이다.

표시 패널(110)의 화소들의 배치 및 화소들에 게이트 라인들(GL1~GLn) 및 데이터 라인들(DL1_DLm)이 연결되는 구성은 이하, 도 2를 참조하여 상세히 설명될 것이다.

타이밍 컨트롤러(120)는 외부(예를 들어, 시스템 보드)로부터 영상 신호들(RGB) 및 제어 신호(CS)를 수신한다. 타이밍 컨트롤러(120)는 제1 및 제2 데이터 구동부들(140,160)과의 인터페이스 사양에 맞도록 영상 신호들(RGB)의 데이터 포맷을 변환한다. 타이밍 컨트롤러(120)는 데이터 포맷이 변환된 영상 신호들(R'G'B')을 제1 및 제2 데이터 구동부들(140,160)에 제공한다.

타이밍 컨트롤러(120)는 외부로부터 제공된 제어 신호(CS)에 응답하여 게이트 제어신호(GCS), 제1 데이터 제어신호(DCS1), 제2 데이터 제어신호(DCS2), 제1 디먹스 신호(DMS1), 및 제2 디먹스 신호(DMS2)를 생성한다.

게이트 제어신호(GCS)는 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 제어 신호이다. 타이밍 컨트롤러(120)는 게이트 제어신호(GCS)를 게이트 구동부(130)에 제공한다.

제1 데이터 제어 신호(DCS1)는 제1 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 제어 신호이다. 제2 데이터 제어신호(DCS2)는 제2 데이터 구동부(160)의 동작 타이밍을 제어하기 위한 제어 신호이다. 타이밍 컨트롤러(120)는 제1 데이터 제어신호(DCS1)를 제1 데이터 구동부(140)에 제공하고, 제2 데이터 제어신호(DCS2)를 제2 데이터 구동부(160)에 제공한다.

제1 및 제2 디먹스 신호들(DMS1,DMS2)은 제1 디먹스부(150) 및 제2 디먹스부(170)의 동작 타이밍을 제어하기 위한 제어 신호들이다. 타이밍 컨트롤러(120)는 제1 및 제2 디먹스 신호들(DMS1,DMS2)을 제1 디먹스부(150) 및 제2 디먹스부(170)에 제공한다.

게이트 구동부(130)는 게이트 제어신호(GCS)에 응답해서 게이트 신호들을 출력한다. 게이트 라인들(GL1~GLn)은 게이트 구동부(130)로부터 게이트 신호들을 수신한다. 게이트 신호들은 게이트 라인들(GL1~GLn)을 통해 순차적으로 그리고 행 단위로 표시 패널(110)의 화소들에 제공된다.

제1 및 제2 데이터 구동부들(140,160)은 데이터 전압들을 생성한다. 데이터 전압들은 제1 데이터 전압들 및 제2 데이터 전압들을 포함한다.

구체적으로, 제1 데이터 구동부(140)는 제1 데이터 제어 신호(DCS1)에 응답하여 영상 신호들(R'G'B')을 제1 데이터 전압들로 변환하여 출력한다. 제2 데이터 구동부(160)는 제2 데이터 제어 신호(DCS2)에 응답하여 영상 신호들(R'G'B')을 제2 데이터 전압들로 변환하여 출력한다.

제1 신호 라인들(SL1_1~SL1_k)은 열 방향으로 연장되어, 제1 데이터 구동부(140) 및 제1 디먹스부(150)에 연결된다. k는 0보다 크고 m보다 작은 정수이다. 제1 신호 라인들(SL1_1~SL1_k)은 제1 데이터 구동부(140)로부터 제1 데이터 전압들을 수신한다. 제1 데이터 전압들은 제1 신호 라인들(SL1_1~SL1_k)을 통해 제1 디먹스부(150)에 제공된다.

제2 신호 라인들(SL2_1~SL2_k)은 열 방향으로 연장되어, 제2 데이터 구동부(160) 및 제2 디먹스부(170)에 연결된다. 제2 신호 라인들(SL2_1~SL2_k)은 제2 데이터 구동부(160)로부터 제2 데이터 전압들을 수신한다. 제2 데이터 전압들은 제2 신호 라인들(SL2_1~SL2_k)을 통해 제2 디먹스부(170)에 제공된다.

제1 신호 라인들(SL1_1~SL1_k) 및 제2 신호 라인들(SL2_1~SL2_k)은 서로 대응되도록 배치될 수 있다. 제1 신호 라인들(SL1_1~SL1_k)을 통해 수신되는 제1 데이터 전압들과 제2 신호 라인들(SL2_1~SL2_k)을 통해 수신되는 제2 데이터 전압들은 서로 반대 극성을 갖는다. 즉 제1 데이터 전압들은 대응하는 제2 데이터 전압들과 반대 극성을 갖는다.

제1 디먹스부(150)는 표시 패널(110)과 제1 데이터 구동부(140) 사이에 배치된다. 제1 디먹스부(150)는 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 선택적으로 데이터 라인들(DL1_DLm)에 연결한다. 제1 데이터 전압들은 제1 신호 라인들(SL1_1~SL1_k)에 연결된 데이터 라인들(DL1_DLm)을 통해 표시 패널(110)의 화소들에 제공된다.

제2 디먹스부(170)는 표시 패널(110)과 제2 데이터 구동부(160) 사이에 배치된다. 제2 디먹스부(170)는 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 제1 신호 라인들(SL1_1~SL1_k)에 연결되지 않은 데이터 라인들(DL1_DLm)에 연결한다. 제2 데이터 전압들은 제2 신호 라인들(SL2_1~SL2_k)에 연결된 데이터 라인들(DL1~DLm)을 통해 표시 패널(110)의 화소들에 제공된다.

도 2는 도 1에 도시된 제1 및 제2 디먹스 부들과 표시 패널의 구성을 보여주는 도면이다.

도 2를 참조하면, 표시 패널(110)은 매트릭스 형태로 배열된 복수의 화소들(PX), 및 화소들(PX)에 연결된 게이트 라인들(GL1~GLn)과 데이터 라인들(DL1~DLm)을 포함한다.

게이트 라인들(GL1~GLn)은 행 방향으로 연장되어 행 단위로 배열된 화소(PX)들에 연결된다. 게이트 라인들(GL1~GLn)은 홀수 번째 게이트 라인들(GL1, GL3,..., GLn-1)로 정의된 제1 게이트 라인들(GL1, GL3,..., GLn-1) 및 짝수 번째 게이트 라인들(GL2, GL4,..., GLn)로 정의된 제2 게이트 라인들(GL2, GL4,..., GLn)을 포함한다. 데이터 라인들(DL1~DLm)은 게이트 라인들(GL1~GLn)과 교차하도록 배치된다.

화소들(PX)은 대응하는 게이트 라인들(GL1~GLn)과 대응하는 데이터 라인들(DL1~DLm)에 연결된다. 화소들(PX)은 행 단위로 데이터 라인들(DL1~DLm)에 서로 엇갈리게 연결된다.

구체적으로 제1 게이트 라인들(GL1, GL3,..., GLn-1)에 연결된 화소들(PX)은 좌측에 인접한 데이터 라인들(DL1~DLm)에 연결된다. 제2 게이트 라인들(GL2, GL4,..., GLn)에 연결된 화소들(PX)은 우측에 인접한 데이터 라인들(DL1~DLm)에 연결된다. 이러한 구조는 1 줄 엇갈림 구조로 정의될 수 있다.

화소들(PX)은 게이트 라인들(GL1~GLn)을 통해 제공되는 게이트 신호들에 응답하여 데이터 라인들(DL1_DLm)을 통해 제1 및 제2 데이터 전압들을 제공받는다. 화소들(PX)은 제1 및 제2 데이터 전압들에 대응하는 계조를 표시한다.

데이터 라인들(DL1~DLm)은 홀수 번째 데이터 라인들(DL1, DL3,..., DLm-1)로 정의된 제1 데이터 라인들(DL1, DL3,..., DLm-1) 및 짝수 번째 데이터 라인들(DL2, DL4,..., DLm)로 정의된 제2 데이터 라인들(DL2, DL4,..., DLm)을 포함한다.

제1 디먹스부(150)는 대응하는 제1 신호 라인들(SL1_1~SL1_k) 및 대응하는 한쌍의 제1 및 제2 데이터 라인들(DL1~DLm)에 연결되는 복수의 제1 디먹스 유닛들(10_1~10_k)을 포함한다.

제1 디먹스 유닛들(10_1~10_k)은 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 및 제2 데이터 라인들(DL2, DL4,..., DLm)에 선택적으로 연결한다.

제2 디먹스부(170)는 화소들(PX)을 사이에 두고 제1 디먹스부(150)와 마주보도록 배치된다. 제2 디먹스부(170)는 대응하는 제2 신호 라인들(SL2_1~SL2_k) 및 대응하는 한 쌍의 제1 및 제2 데이터 라인들(DL1~DLm)에 연결되는 복수의 제2 디먹스 유닛들(20_1~20_k)을 포함한다. 제2 디먹스 유닛들(20_1~20_k)은 제1 디먹스 유닛들(10_1~10_k)에 각각 대응되도록 배치된다.

제2 디먹스 유닛들(20_1~20_k)은 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 및 제2 데이터 라인들(DL2, DL4,..., DLm)에 선택적으로 연결한다.

또한, 제2 디먹스 유닛들(20_1~20_k)은 제1 신호 라인들(SL1_1~SL1_k)에 연결되지 않은 제1 및 제2 데이터 라인들(DL1~DLm)에 제2 신호 라인들(SL2_1~SL2_k)을 연결한다. 예를 들어, 제1 디먹스 유닛(10_1)에 의해 제1 신호 라인(SL1_1)이 제1 데이터 라인(DL1)에 연결될 경우, 제1 디먹스 유닛(10_1)에 대응하는 제2 디먹스 유닛(20_1)에 의해 제2 신호 라인(SL2_1)은 제2 데이터 라인(DL2)에 연결된다.

제1 디먹스 유닛들(10_1~10_k)은 각각 제1 제어 라인(CL1)에 연결된 제1 스위칭 소자(SW1) 및 제2 제어 라인(CL2)에 연결된 제2 스위칭 소자(SW2)를 포함한다.

제1 스위칭 소자들(SW1)은 제1 제어 라인(CL1)을 통해 제공받은 제1 디먹스 신호(DMS1)에 응답하여 스위칭 된다. 제2 스위칭 소자들(SW2)은 제2 제어 라인(CL2)를 통해 제공받은 제2 디먹스 신호(DMS2)에 응답하여 스위칭 된다.

제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 각각 대응하는 제1 데이터 라인들(DL1, DL3,..., DLm-1)에 연결한다. 제1 데이터 전압들은 서로 연결된 제1 신호 라인들(SL1_1~SL1_k) 및 제1 데이터 라인들(DL1, DL3,..., DLm-1)을 통해 제1 데이터 라인들(DL1, DL3,..., DLm-1)에 연결된 화소들(PX)에 제공된다.

제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 각각 대응하는 제2 데이터 라인들(DL2, DL4,..., DLm)에 연결한다. 제1 데이터 전압들은 서로 연결된 제1 신호 라인들(SL1_1~SL1_k) 및 제2 데이터 라인들(DL2, DL4,..., DLm)을 통해 제2 데이터 라인들(DL2, DL4,..., DLm)에 연결된 화소들(PX)에 제공된다.

제2 디먹스 유닛들(20_1~20_k)은 각각 제3 제어 라인(CL3)에 연결된 제3 스위칭 소자(SW3) 및 제4 제어 라인(CL4)에 연결된 제4 스위칭 소자(SW4)를 포함한다.

제3 스위칭 소자들(SW3)은 제3 제어 라인(CL3)을 통해 제공받은 제2 디먹스 신호(DMS2)에 응답하여 스위칭 된다. 제4 스위칭 소자들(SW4)은 제4 제어 라인(CL4)을 통해 제공받은 제1 디먹스 신호(DMS1)에 응답하여 스위칭 된다.

제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 각각 대응하는 제1 데이터 라인들(DL1, DL3,..., DLm-1)에 연결한다. 제2 데이터 전압들은 서로 연결된 제2 신호 라인들(SL2_1~SL2_k) 및 제1 데이터 라인들(DL1, DL3,..., DLm-1)을 통해 제1 데이터 라인들(DL1, DL3,..., DLm-1)에 연결된 화소들(PX)에 제공된다.

제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 각각 대응하는 제2 데이터 라인들(DL2, DL4,..., DLm)에 연결한다. 제2 데이터 전압들은 서로 연결된 제2 신호 라인들(SL2_1~SL2_k) 및 제2 데이터 라인들(DL2, DL4,..., DLm)을 통해 제2 데이터 라인들(DL2, DL4,..., DLm)에 연결된 화소들(PX)에 제공된다.

도 3은 도 2에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.

설명의 편의를 위해, 도 3에는 임의의 제1 내지 제4 프레임들(FRM1~FRM4)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)과 제1 및 제2 데이터 전압들의 신호 타이밍도가 도시되었다. 그러나, 제1 내지 제4 프레임들(FRM1~FRM4)의 신호들이 제1 및 제2 디먹스부들(150,170)과 화소들(PX)에 순차적으로 반복해서 제공될 수 있다. 한 프레임은 표시 패널(110)의 화소들(PX)이 하나의 영상을 표시하는 시간으로 정의될 수 있다.

도 3을 참조하면, 제1 디먹스 신호(DMS1)는 한 프레임의 4N배 구간의 주기를 갖고, 한 프레임의 2N배 구간 동안 활성화된다. N은 O보다 큰 정수이다. 예를 들어, 제1 디먹스 신호(DMS1)는 4개 프레임 구간(4F)의 주기를 갖고 주기에서 2개 프레임 구간(2F) 동안 활성화된다.

구체적으로, 제1 및 제2 프레임들(FRM1,FRM2)에서 제1 디먹스 신호(DMS1)는 활성화된 하이 레벨(H)을 갖고 제3 및 제4 프레임들(FRM3,FRM4)에서 로우 레벨(L)을 가질 수 있다. 제2 디먹스 신호(DMS2)는 제1 디먹스 신호(DMS1)와 동일한 주기 및 반대 위상을 갖는다.

제1 데이터 전압(VD1)은 정극성의 제1 데이터 전압(+VD1) 및 부극성의 제1 데이터 전압(-VD1)을 포함한다. 제2 데이터 전압(VD2)은 정극성의 제2 데이터 전압(+VD2) 및 부극성의 제2 데이터 전압(-VD2)을 포함한다.

각 프레임(FRM1,FRM2,FRM3,FRM4)에서 제1 신호 라인들(SL1_i~SL1_i+3)은 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)을 수신한다. 각 프레임(FRM1,FRM2,FRM3,FRM4)에서 제2 신호 라인들(SL2_i~SL2_i+3)은 정극성 및 부극성의 제2 데이터 전압들(+VD2,-VD2)을 수신한다. i는 0보다 크고 k-3보다 작은 정수이다.

이하, 제1 신호 라인들(SL1_i~SL1_i+3) 중 제1_i 및 제1_i+2 번째 신호 라인들(SL1_i,SL1_i+2)은 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)로 정의된다. 제1 신호 라인들(SL1_i~SL1_i+3) 중 제1_i+1 및 제1_i+3 번째 신호 라인들(SL1_i+1,SL1_i+3)은 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)로 정의된다.

제2 신호 라인들(SL2_i~SL2_i+3) 중 제2_i 및 제2_i+2 번째 신호 라인들(SL2_i,SL2_i+2)은 홀수 번째 제2 신호 라인들(SL2_i,SL2_i+2)로 정의된다. 제2 신호 라인들(SL2_i~SL2_i+3) 중 제2_i+1 및 제2_i+3 번째 신호 라인들(SL2_i+1,SL2_i+3)은 짝수 번째 제2 신호 라인들(SL2_i+1,SL2_i+3)로 정의된다.

제1 및 제4 프레임들(FRM1,FRM4)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 제공되는 제1 데이터 전압들(VD1)의 극성은 동일하다. 제1 및 제4 프레임들(FRM1,FRM4)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 제공되는 제1 데이터 전압들(VD1)과 제2 및 제3 프레임들(FRM2,FRM3)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 제공되는 제1 데이터 전압들(VD1)은 서로 반대 극성을 갖는다.

예를 들어, 제1 및 제4 프레임들(FRM1,FRM4)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 정극성의 제1 데이터 전압들(+VD1)이 제공되고, 제2 및 제3 프레임들(FRM2,FRM3)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 부극성의 제1 데이터 전압들(-VD1)이 제공될 수 있다.

각 프레임(FRM1,FRM2,FRM3,FRM4)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)과 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)은 서로 반대 극성을 갖는다. 예를 들어, 제1 프레임(FRM1)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에는 정극성의 제1 데이터 전압들(+VD1)이 제공되고, 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)에는 부극성의 제1 데이터 전압들(-VD1)이 제공될 수 있다.

각 프레임(FRM1,FRM2,FRM3,FRM4)에서 제1 신호 라인들(SL1_i~SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)과 제1 신호 라인들(SL1_i~SL1_i+3)에 대응하는 제2 신호 라인들(SL2_i~SL2_i+3)에 제공되는 제2 데이터 전압들(VD2)은 서로 반대 극성을 갖는다.

도 4a는 도 3에 도시된 제1 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 4b는 도 3에 도시된 제2 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 4c는 도 3에 도시된 제3 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 4d는 도 3에 도시된 제4 프레임에서 화소들의 구동 상태를 보여주는 도면이다.

설명의 편의를 위해 도 4a, 도 4b, 도 4c, 및 도 4d에는 임의의 7개 열에 배열된 화소들(PX)이 도시되었다. 즉, 도 4a, 도 4b, 도 4c, 및 도 4d에 도시된 화소들(PX)은 게이트 라인들(GL1~GLn) 및 8개의 데이터 라인들(DLj~DLj+7)에 연결된다. j는 0보다 크고 m-7보다 작은 정수이며 홀수일 수 있다.

또한, 도 4a, 도 4b, 도 4c, 및 도 4d에 도시된 데이터 라인들(DLj~DLj+7) 중 홀수 번째 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)은 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)로 정의되고, 짝수 번째 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)은 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)로 정의된다.

도 4a를 참조하면, 제1 프레임(FRM1)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신하고, 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다.

제1 프레임(FRM1)에서 홀수 번째 제2 신호 라인들(SL2_i,SL2_i+2)은 부극성의 제2 데이터 전압들(-VD2)을 수신하고, 짝수 번째 제2 신호 라인들(SL2_i+1,SL2_i+3)은 정극성의 제2 데이터 전압들(+VD2)을 수신한다.

제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 데이터 전압들(VD1)을 수신하고, 수신된 제1 데이터 전압들(VD1)을 제1 데이터 라인들(DLj, DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공한다.

구체적으로, 제1 디먹스 유닛들(10_i~10_i+3)의 제1 스위칭 소자들(SW1)은 하이 레벨(H)의 제1 디먹스 신호(DMS1)에 응답하여 제1 신호 라인들(SL1_i~SL1_i+3)을 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결한다. 따라서, 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)은 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공된다.

제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 데이터 전압들(VD2)을 수신하고, 수신된 제2 데이터 전압들(VD2)을 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공한다.

구체적으로, 제2 디먹스 유닛들(20_i~20_i+3)의 제4 스위칭 소자들(SW4)은 하이 레벨(H)의 제1 디먹스 신호(DMS1)에 응답하여 제2 신호 라인들(SL2_i~SL2_i+3)을 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결한다. 즉, 제2 신호 라인들(SL2_i~SL2_i+3)을 제1 신호 라인들(SL1_i~SL1_i+3)에 연결되지 않은 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된다. 따라서, 부극성 및 정극성의 제2 데이터 전압들(-VD2,+VD2)은 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 4a에 도시된 바와 같이, 제1 및 제2 데이터 전압들(VD1,VD2)의 극성에 따라서 화소들(PX)에 정극성(+) 및 부극성(-)의 전압들이 충전된다.

행 방향으로 배열된 화소들(PX)은 2 도트 반전으로 구동된다. 또한, 홀수 열들에 배열된 화소들(PX)은 열 방향으로 1 도트 반전으로 구동되며, 홀수 번째 열마다 극성이 반전되도록 구동된다. 짝수 열들에 배열된 화소들(PX)은 각각의 짝수 열 마다 동일한 극성을 갖고, 짝수 번째 열마다 극성이 반전되도록 구동된다.

도 4b를 참조하면, 제2 프레임(FRM2)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제1 프레임(FRM1)과 다르게 반전된다. 제2 프레임(FRM2)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제1 프레임(FRM1)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 동일하다.

따라서, 제1 데이터 전압들(VD1)은 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공된다. 또한, 제2 데이터 전압들(VD2)은 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 4b에 도시된 바와 같이, 제2 프레임(FRM2)에서 화소들(PX)에 충전되는 전압들의 극성은 제1 프레임(FRM1)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 4c를 참조하면, 제3 프레임(FRM3)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제2 프레임(FRM2)의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성과 동일하다. 제3 프레임(FRM3)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제2 프레임(FRM2)과 다르게 반전된다.

제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 데이터 전압들(VD1)을 수신하고, 수신된 제1 데이터 전압들(+VD1,-VD1)을 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공한다.

구체적으로, 제1 디먹스 유닛들(10_i~10_i+3)의 제2 스위칭 소자들(SW2)은 하이 레벨(H)의 제2 디먹스 신호(DMS2)에 응답하여 제1 신호 라인들(SL1_i~SL1_i+3)을 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결한다. 따라서, 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)은 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공된다.

제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 데이터 전압들(VD2)을 수신하고, 수신된 제2 데이터 전압들(VD2)을 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공한다.

구체적으로, 제2 디먹스 유닛들(20_i~20_i+3)의 제3 스위칭 소자들(SW3)은 하이 레벨(H)의 제2 디먹스 신호(DMS2)에 응답하여 제2 신호 라인들(SL2_i~SL2_i+3)을 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결한다. 즉, 제2 신호 라인들(SL2_i~SL2_i+3)은 제1 신호 라인들(SL1_i~SL1_i+3)에 연결되지 않은 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된다. 따라서, 정극성 및 부극성의 제2 데이터 전압들(VD2)은 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 4c에 도시된 바와 같이, 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성은 제2 프레임(FRM2)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 4d를 참조하면, 제4 프레임(FRM4)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제3 프레임(FRM3)과 다르게 반전된다. 제4 프레임(FRM4)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제3 프레임(FRM3)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 동일하다.

정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)은 제2 스위칭 소자들(SW2)에 의해 제2 데이터 라인들(DLj+1,DLj+3,DLj+5,DLj+7)에 연결된 화소들(PX)에 제공된다. 또한, 부극성 및 정극성의 제2 데이터 전압들(-VD2,+VD2)은 제3 스위칭 소자들(SW3)에 의해 제1 데이터 라인들(DLj,DLj+2,DLj+4,DLj+6)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 4d에 도시된 바와 같이, 제4 프레임(FRM4)에서 화소들(PX)에 충전된 전압들의 극성은 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 된다.

매 프레임마다 화소(PX)에 동일한 극성의 데이터 전압들이 제공되면 표시 패널이 열화될 수 있다. 그러나, 본 발명의 표시 장치(100)는 매 프레임마다 화소(PX)들의 극성이 반전되어 표시 패널(110)의 열화를 방지할 수 있다.

도 5a는 도 4a에 도시된 제1 화소 및 제2 화소의 충전 전압의 타이밍도이다. 도 5b는 도 4c에 도시된 제1 화소 및 제2 화소의 충전 전압의 타이밍도이다.

도 5a를 참조하면, 제1 데이터 라인(DLj)의 상부에서 제1 데이터 라인(DLj)을 통해 정극성의 제1 데이터 전압(+VD1)이 제1 화소(PX1)에 제공된다. 또한, 부극성의 제2 데이터 전압(-VD2)이 제2 데이터 라인(DLj+1)의 하부에서 제2 데이터 라인(DLj+1)을 통해 제2 화소(PX2)에 제공된다.

제1 전압(△V1)은 정극성의 제1 데이터 전압(+VD1) 및 부극성의 제2 데이터 전압(-VD2)의 크기(또는 절대값)로 정의된다. 제2 전압(△V2)은 제1 전압(△V1)보다 작은 크기를 갖는 전압의 절대값으로 정의된다.

도시되지 않았으나 데이터 라인들(DLj~DLj+7)은 저항 성분을 포함한다. 저항 성분에 의해 데이터 라인 지연(Data line delay)이 발생 될 수 있다. 데이터 전압이 제공되는 지점과 화소들(PX)의 거리가 멀어질수록 데이터 라인 지연 효과가 커질 수 있다. 즉, 제2 데이터 라인(DLj+1)의 상부로 갈수록 데이터 라인 지연 효과가 커질 수 있다.

이러한 경우, 제1 프레임(FRM1)에서 제1 화소(PX1)에는 제1 전압(△V1)이 충전될 수 있다. 제2 화소(PX2)에는 데이터 라인 지연에 의해 제1 전압(△V1)보다 작은 크기를 갖는 제2 전압(△V2)이 충전될 수 있다.

도시하지 않았으나, 제2 프레임(FRM2)에서도 제1 프레임(FRM1)과 유사하게 제1 화소(PX1)에는 제1 전압(△V1)이 충전되고, 제2 화소(PX2)에는 제2 전압(△V2)이 충전될 수 있다. 예시적으로 제1 및 제2 화소들(PX1,PX2)의 충전 전압이 설명되었으나, 다른 화소들에도 데이터 라인 지연에 따라서 제1 전압(△V1)과 다른 레벨의 전압이 충전될 수 있다.

도 5b를 참조하면, 제2 데이터 라인(DLj+1)의 상부에서 제2 데이터 라인(DLj+1)을 통해 부극성의 제1 데이터 전압(-VD1)이 제2 화소(PX2)에 제공된다. 또한, 정극성의 제2 데이터 전압(+VD2)이 제1 데이터 라인(DLj)의 하부에서 제1 데이터 라인(DLj)을 통해 제1 화소(PX1)에 제공된다.

이러한 경우, 제3 프레임(FRM3)에서 제1 화소(PX1)에는 데이터 라인 지연에 의해 제2 전압(△V2)이 충전될 수 있다. 제2 화소(PX2)에는 제1 전압(△V1)이 충전될 수 있다. 제4 프레임(FRM4)에서도 제3 프레임(FRM3)과 유사하게 제1 화소(PX1)에 제2 전압(△V2)이 충전되고, 제2 화소(PX2)에 제1 전압(△V1)이 충전될 수 있다.

제1 및 제2 디먹스부들(150,170)이 사용되지 않고, 매 프레임마다, 제1 화소(PX1)에 제1 전압(△V1)이 충전되고, 제2 화소(PX2)에 제2 전압(△V2)이 지속적으로 충전될 수 있다. 초당 60 프레임의 영상이 시청자에게 제공될 수 있으며, 이러한 경우, 시청자는 서로 인접한 제1 화소(PX1)와 제2 화소(PX2)의 휘도 편차를 시인할 수 있다. 이러한 현상은 데이터 라인 지연에 따라서 열 단위로 시청자에게 시인되므로, 세로줄 시인 현상이 발생될 수 있다.

그러나, 본 발명의 표시 장치(100)에서 두 프레임마다 제1 및 제2 화소들(PX1,PX2)에 제1 전압(△V1) 및 제2 전압(△V2)이 교대로 충전된다. 예시적인 실시 예로서, 초당 60 프레임의 영상이 시청자에게 제공될 경우, 시청자는 제1 화소(PX1)에서 제1 전압(△V1) 및 제2 전압(△V2)의 중간값(또는 평균값)에 대응되는 휘도를 시인할 수 있다. 또한, 시청자는 제2 화소(PX2)에서 제1 전압(△V1) 및 제2 전압(△V2)의 중간값(또는 평균값)에 대응되는 휘도를 시인할 수 있다.

즉, 적어도 두 개보다 많은 복수의 프레임들의 영상이 시청자에게 제공될 경우, 시청자는 제1 및 제2 화소들(PX1,PX2)에서 제1 전압(△V1) 및 제2 전압(△V2)의 평균값에 대응하는 휘도를 시인할 수 있다. 그 결과, 제1 화소(PX1) 및 제2 화소(PX2)의 휘도 편차가 줄어들 수 있으므로, 세로줄 시인 현상이 방지될 수 있다.

예시적인 실시 예로서 제1 및 제2 화소들(PX1,PX2)의 휘도가 설명되었으나, 다른 화소들(PX)에서도 휘도 편차가 줄어들 수 있으므로 세로줄 시인 현상이 방지될 수 있다.

결과적으로, 본 발명의 제1 실시 예에 따른 표시 장치(100)는 세로줄 시인 현상을 방지할 수 있다.

도 6은 본 발명의 제2 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.

도 6에 도시된 표시 장치(200)는 제1 및 제2 디먹스부들의 구성이 다른 것을 제외하면, 도 1 및 도 2에 도시된 표시 장치(100)와 동일한 구성을 갖는다. 따라서, 이하, 도 6을 참조하여, 도 1 및 도 2에 도시된 표시 장치(100)와 다른 구성만이 설명될 것이다.

도 6을 참조하면, 제1 디먹스 유닛들(10_1~10_k)은 각각 제1 제어 라인(CL1)에 연결된 제1 스위칭 소자(SW1) 및 제2 제어 라인(CL2)에 연결된 제2 스위칭 소자(SW2)를 포함한다. 제2 디먹스 유닛들(20_1~20_k)은 각각 제3 제어 라인(CL3)에 연결된 제3 스위칭 소자(SW3) 및 제4 제어 라인(CL4)에 연결된 제4 스위칭 소자(SW4)를 포함한다.

제1 및 제4 스위칭 소자들(SW1,SW4)은 제1 및 제4 제어라인들(CL1,CL4)을 통해 제공된 제1 디먹스 신호(DMS1)에 응답하여 스위칭 된다. 제2 및 제3 스위칭 소자들(SW2,SW3)은 제2 및 제3 제어 라인들(CL2,CL3)을 통해 제공된 제2 디먹스 신호(DMS2)에 응답하여 스위칭 된다.

제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 홀수 번째 제1 데이터 라인들(DL1,DL5,...,DLm-3) 및 제2 데이터 라인들(DL2, DL4,..., DLm) 중 짝수 번째 제2 데이터 라인들(DL4,DL8,...,DLm)에 교번적으로 연결한다.

예를 들어, 홀수 번째 제1 디먹스 유닛들(10_1,10_3,...,10_k-1)의 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 홀수 번째 제1 신호 라인들(SL1_1,SL1_3,...,SL1_k-1)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 홀수 번째 제1 데이터 라인들(DL1,DL5,...,DLm-3)에 연결한다.

짝수 번째 제1 디먹스 유닛들(10_2,10_4,...,10_k)의 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 짝수 번째 제1 신호 라인들(SL1_2,SL1_4,...,SL1_k)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 짝수 번째 제2 데이터 라인들(DL4,DL8,...,DLm)에 연결한다.

제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 신호 라인들(SL1_1~SL1_k)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 홀수 번째 제2 데이터 라인들(DL2,DL6,...,DLm-2) 및 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 짝수 번째 제1 데이터 라인들(DL3,DL7,...,DLm-1)에 교번적으로 연결한다.

예를 들어, 홀수 번째 제1 디먹스 유닛들(10_1,10_3,...,10_k-1)의 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 홀수 번째 제1 신호 라인들(SL1_1,SL1_3,...,SL1_k-1)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 홀수 번째 제2 데이터 라인들(DL2,DL6,...,DLm-2)에 연결한다.

짝수 번째 제1 디먹스 유닛들(10_2,10_4,...,10_k)의 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 짝수 번째 제1 신호 라인들(SL1_2,SL1_4,...,SL1_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 짝수 번째 제1 데이터 라인들(DL3,DL7,...,DLm-1)에 연결한다.

제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 홀수 번째 제1 데이터 라인들(DL1,DL5,...,DLm-3) 및 제2 데이터 라인들(DL2, DL4,..., DLm) 중 짝수 번째 제2 데이터 라인들(DL4,DL8,...,DLm)에 교번적으로 연결한다.

예를 들어, 홀수 번째 제2 디먹스 유닛들(20_1,20_3,...,20_k-1)의 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 홀수 번째 제2 신호 라인들(SL2_1,SL2_3,...,SL1_k-1)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 홀수 번째 제1 데이터 라인들(DL1,DL5,...,DLm-3)에 연결한다.

짝수 번째 제2 디먹스 유닛들(20_2,20_4,...,20_k)의 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 짝수 번째 제2 신호 라인들(SL2_2,SL2_4,...,SL2_k)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 짝수 번째 제2 데이터 라인들(DL4,DL8,...,DLm)에 연결한다.

제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 신호 라인들(SL2_1~SL2_k)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 홀수 번째 제2 데이터 라인들(DL2,DL6,...,DLm-2) 및 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 짝수 번째 제1 데이터 라인들(DL3,DL7,...,DLm-1)에 교번적으로 연결한다.

예를 들어, 홀수 번째 제2 디먹스 유닛들(20_1,20_3,...,20_k-1)의 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 홀수 번째 제2 신호 라인들(SL2_1,SL2_3,...,SL2_k-1)을 제2 데이터 라인들(DL2, DL4,..., DLm) 중 홀수 번째 제2 데이터 라인들(DL2,DL6,...,DLm-2)에 연결한다.

짝수 번째 제2 디먹스 유닛들(20_2,20_4,...,20_k)의 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 짝수 번째 제2 신호 라인들(SL2_2,SL2_4,...,SL2_k)을 제1 데이터 라인들(DL1, DL3,..., DLm-1) 중 짝수 번째 제1 데이터 라인들(DL3,DL7,...,DLm-1)에 연결한다.

도 7은 도 6에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.

도 7에 도시된 타이밍도는 실질적으로 도 3에 도시된 타이밍도와 동일하다. 따라서, 도 7에 도시된 타이밍도에 대한 설명은 생략한다.

도 8a는 도 7에 도시된 제1 프레임에서의 화소들의 구동 상태를 보여주는 도면이다. 도 8b는 도 7에 도시된 제2 프레임에서의 화소들의 구동 상태를 보여주는 도면이다. 도 8c는 도 7에 도시된 제3 프레임에서의 화소들의 구동 상태를 보여주는 도면이다. 도 8d는 도 7에 도시된 제4 프레임에서의 화소들의 구동 상태를 보여주는 도면이다.

설명의 편의를 위해 도 8a, 도 8b, 도 8c, 및 도 8d에는 임의의 7개 열에 배열된 화소들(PX)이 도시되었다.

도 8a를 참조하면, 제1 프레임(FRM1)에서 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신하고, 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다.

제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 신호 라인들(SL1_i~SL1_i+3)을 홀수 번째 제1 데이터 라인들(DLj,DLj+4) 및 짝수 번째 제2 데이터 라인들(DLj+3,DLj+7)에 교번적으로 연결한다. 따라서, 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)은 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공된다.

제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 신호 라인들(SL2_i~SL2_i+3)을 제1 신호 라인들(SL1_i~SL1_i+3)에 연결되지 않은 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결한다. 따라서, 부극성 및 정극성의 제2 데이터 전압들(-VD2,+VD2)은 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 8a에 도시된 바와 같이, 행 방향 및 열 방향으로 화소들(PX)에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다. 즉, 화소들(PX)은 1 dot 반전으로 구동된다.

도 8b를 참조하면, 부극성 및 정극성의 제1 데이터 전압들(-VD1,+VD1)은 제1 스위칭 소자들(SW1)에 의해 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공된다.

정극성 및 부극성의 제2 데이터 전압들(+VD2,-VD2)은 제4 스위칭 소자들(SW4)에 의해 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 8b에 도시된 바와 같이, 제2 프레임(FRM2)에서 화소들(PX)에 충전된 전압들의 극성은 제1 프레임(FRM1)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 8c를 참조하면, 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 신호 라인들(SL1_i~SL1_i+3)을 홀수 번째 제2 데이터 라인들(DLj+1,DLj+5) 및 짝수 번째 제1 데이터 라인들(DLj+2,DLj+6)에 교번적으로 연결한다. 따라서, 부극성 및 정극성의 제1 데이터 전압들(-VD1,+VD1)은 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공된다.

제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 신호 라인들(SL2_i~SL2_i+3)을 제1 신호 라인들(SL1_i~SL1_i+3)에 연결되지 않은 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결한다. 따라서, 정극성 및 부극성의 제2 데이터 전압들(+VD2,-VD2)은 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 8c에 도시된 바와 같이, 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성은 제2 프레임(FRM2)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 8d를 참조하면, 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)은 제2 스위칭 소자들(SW2)에 의해 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공된다.

부극성 및 정극성의 제2 데이터 전압들(-VD2,+VD2)은 제3 스위칭 소자들(SW3)에 의해 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 8d에 도시된 바와 같이, 제4 프레임(FRM4)에서 화소들(PX)에 충전된 전압들의 극성은 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

따라서, 본 발명의 제2 실시 예에 따른 표시 장치(200)는 매 프레임마다 화소들의 극성을 반전시켜 표시 패널의 열화를 방지할 수 있다. 또한, 프레임마다 화소들이 1 도트 반전으로 구동될 경우, 플리커(flicker) 현상이 방지될 수 있다.

도시하지 않았으나, 도 8a 및 도 8c에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도는 도 5a 및 도 5b에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도와 실질적으로 동일하다. 따라서, 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

결과적으로, 본 발명의 제2 실시 예에 따른 표시 장치(200)는 세로줄 시인 현상을 방지할 수 있다.

도 9는 제1 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다. 도 10은 도 9에 도시된 제1 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.

도 9를 참조하면, 게이트 라인들(GL1~GLn)을 통해 게이트 신호들이 게이트 라인들에 연결된 화소들(PX)에 순차적으로 제공된다. 게이트 신호들의 활성화 구간은 제1 구간(1H)로 정의된다. 화소들(PX)은 활성화된 게이트 신호들에 응답하여 데이터 전압들을 제공받는다.

제1 디먹스 신호(DMS1)는 제1 구간의 4M배 구간의 주기를 갖고, 제1 구간의 2M배 구간 동안 활성화된다. M은 O보다 큰 정수이다. 예를 들어, 제1 디먹스 신호(DMS1)는 제1 구간(1H)의 4배(4H)의 주기를 갖고 주기에서 제1 구간(1H)의 2배 구간(2H) 동안 활성화된다.

구체적으로, 제1 및 제2 게이트 라인들(GL1,GL2)에 제공되는 제1 및 제2 게이트 신호들이 화소들(PX)에 인가되는 동안 제1 디먹스 신호(DMS1)는 활성화된 하이 레벨(H)을 갖는다. 또한, 제3 및 제4 게이트 라인들(GL3,GL4)에 제공되는 제3 및 제4 게이트 신호들이 화소들(PX)에 인가되는 동안 제1 디먹스 신호(DMS1)는 로우 레벨(L)을 가질 수 있다. 제2 디먹스 신호(DMS2)는 제1 디먹스 신호(DMS1)와 동일한 주기 및 반대 위상을 갖는다.

제1 구간(1H)마다 제1 신호 라인들(SL1_i~SL1_i+3)은 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)을 수신한다. 또한, 제1 구간(1H)마다 제2 신호 라인들(SL2_i~SL2_i+3)은 정극성 및 부극성의 제2 데이터 전압들(+VD2,-VD2)을 수신한다.

구체적으로, 제1 데이터 전압들(VD1)의 극성은 2M배 구간마다 반전된다. 예를 들어, 제1 데이터 전압들(VD1)의 극성은 제2 구간(2H)마다 반전된다. 구체적으로, 제1 및 제2 게이트 신호들이 화소들(PX)에 인가되는 동안 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신할 수 있다. 제3 및 제4 게이트 신호들이 화소들(PX)에 인가되는 동안 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)은 부극성의 제1 데이터 전압들(-VD1)을 수신할 수 있다.

짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)의 극성은 제2 구간(2H)마다 반전된다. 또한, 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)에 제공되는 제1 데이터 전압들(VD1)과 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)은 서로 반대 극성을 갖는다.

제2 데이터 전압들(VD2)의 극성은 제2 구간(2H)마다 반전된다. 또한, 도 9에 도시된 바와 같이, 제2 데이터 전압들(VD2)과 제1 데이터 전압들(VD1)은 서로 반대 극성을 갖는다.

도 10을 참조하면, 제1 및 제2 게이트 신호들이 화소들에 인가되는 동안 홀수 번째 제1 신호 라인들(SL1_i,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신하고, 짝수 번째 제1 신호 라인들(SL1_i+1,SL1_i+3)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다.

또한, 홀수 번째 제2 신호 라인들(SL2_i,SL2_i+2)은 부극성의 제2 데이터 전압들(-VD2)을 수신하고, 짝수 번째 제2 신호 라인들(SL2_i+1,SL2_i+3)은 정극성의 제2 데이터 전압들(+VD2)을 수신한다.

제1 내지 제4 스위칭 소자들(SW1~SW4)이 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 응답하여 제1 및 제2 신호 라인들(SL1_i~SL1_i+3,SL2_i~SL2_i+3)을 제1 및 제2 데이터 라인들(DLj~DLj+7)에 연결하는 구성은 앞서 상세히 설명되었으므로, 설명을 생략한다.

제1 게이트 신호가 화소들(PX)에 인가되는 동안 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 데이터 전압들(VD1)을 제1 게이트 라인(GL1)에 연결된 화소들(PX) 중 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공한다.

또한, 제1 게이트 신호가 화소들(PX)에 인가되는 동안 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 데이터 전압들(VD2)을 제1 게이트 라인(GL1)에 연결된 화소들(PX) 중 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공한다.

화소들(PX)은 제1 게이트 신호에 응답하여 제1 및 제2 데이터 전압들(VD1,VD2)을 제공받는다. 이러한 경우, 도 10에 도시된 바와 같이, 첫 번째 행에 배열된 화소들(PX)에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다.

제2 게이트 신호가 화소들(PX)에 인가되는 동안 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 데이터 전압들(VD1)을 제2 게이트 라인(GL2)에 연결된 화소들(PX) 중 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공한다.

또한, 제2 게이트 신호가 화소들(PX)에 인가되는 동안 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 데이터 전압들(VD2)을 제2 게이트 라인(GL2)에 연결된 화소들(PX) 중 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 10에 도시된 바와 같이, 두 번째 행에 배열된 화소들(PX)에 부극성(-) 및 정극성(-)의 전압들이 반복해서 충전된다.

제3 및 제4 게이트 신호들이 화소들에 인가되는 동안, 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제1 및 제2 게이트 신호들이 화소들에 인가되는 동안의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성과 반대로 된다.

제3 게이트 신호가 화소들(PX)에 인가되는 동안 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 데이터 전압들(VD1)을 제3 게이트 라인(GL3)에 연결된 화소들(PX) 중 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공한다.

또한, 제3 게이트 신호가 화소들(PX)에 인가되는 동안 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 데이터 전압들(VD2)을 제3 게이트 라인(GL3)에 연결된 화소들(PX) 중 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 10에 도시된 바와 같이, 세 번째 행에 배열된 화소들(PX)에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다.

제4 게이트 신호가 화소들(PX)에 인가되는 동안 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 데이터 전압들(VD1)을 제4 게이트 라인(GL4)에 연결된 화소들(PX) 중 제2 데이터 라인들(DLj+1,DLj+5) 및 제1 데이터 라인들(DLj+2,DLj+6)에 연결된 화소들(PX)에 제공한다.

또한, 제4 게이트 신호가 화소들(PX)에 인가되는 동안 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 데이터 전압들(VD2)을 제4 게이트 라인(GL4)에 연결된 화소들(PX) 중 제1 데이터 라인들(DLj,DLj+4) 및 제2 데이터 라인들(DLj+3,DLj+7)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 10에 도시된 바와 같이, 네 번째 행에 배열된 화소들에 부극성(-) 및 정극성(+)의 전압들이 반복해서 충전된다.

이러한 동작이 반복됨으로써 화소들(PX)은 도 10에 도시된 바와 같이, 1 도트 반전으로 구동될 수 있다.

도 11은 제2 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다. 도 12는 도 11에 도시된 제2 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.

도 11 및 도 12를 참조하면, 제2 프레임(FRM2)의 제1 데이터 전압들(VD1)의 극성은 도 9에 도시된 제1 프레임(FRM1)의 제1 데이터 전압들(VD1)의 극성과 반대로 반전된다. 또한, 제2 프레임(FRM2)의 제2 데이터 전압들(VD2)의 극성은 도 9에 도시된 제1 프레임(FRM1)의 제2 데이터 전압들(VD2)의 극성과 반대로 반전된다.

제2 프레임(FRM2)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성이 반전되므로 화소들(PX)에 충전되는 전압들의 극성이 제1 프레임(FRM1)과 다르게 제2 프레임(FRM2)에서 반전된다. 즉, 도 10 및 도 12에 도시된 바와 같이, 제1 프레임(FRM1)의 화소들(PX)의 극성은 제2 프레임(FRM2)에서 반전된다.

도 9 및 도 11에 도시된 제1 및 제2 프레임들(FRM1,FRM2)의 신호들이 반복해서 화소들(PX)에 제공될 경우, 매 프레임마다 화소들(PX)의 극성이 반전되며 화소들(PX)은 1 도트 반전으로 구동된다.

또한, 도 10 및 도 12에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도는 도 5a 및 도 5b에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도와 실질적으로 동일하다. 따라서, 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

도 13은 제2 프레임에서 도 6에 도시된 화소들의 구동을 설명하기 위한 또 다른 실시 예의 신호 타이밍도이다. 도 14는 도 13에 도시된 제2 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.

도 13 및 도 14를 참조하면, 제2 프레임(FRM2)의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 도 9에 도시된 제1 프레임(FRM2)의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성과 동일하다.

제2 프레임(FRM2)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 도 9에 도시된 제1 프레임(FRM1)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 다르게 반전된다.

따라서, 제2 프레임(FRM2)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)에 의해 제1 내지 제4 스위칭 소자들(SW1~SW4)이 제1 및 제2 신호 라인들(SL1_i~SL1_i+3,SL2_i~SL2_i+3)을 제1 및 제2 데이터 라인들(DLj~DLj+7)에 연결하는 순서는 도 9에 도시된 제1 프레임(FRM1)과 반대로 된다.

이러한 경우, 제2 프레임(FRM2)에서 제1 게이트 신호가 화소들(PX)에 인가되는 동안 첫 번째 행에 배열된 화소들(PX)에 부극성(-) 및 정극성(+)의 전압들이 반복해서 충전된다. 또한, 제2 프레임(FRM2)에서 제2 게이트 신호가 화소들(PX)에 인가되는 동안 두 번째 행에 배열된 화소들(PX)에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다.

이러한 동작에 의해 도 10 및 도 14에 도시된 바와 같이, 제1 프레임(FRM1)의 화소들(PX)의 극성은 제2 프레임(FRM2)에서 반전된다.

도 9 및 도 13에 도시된 제1 및 제2 프레임들(FRM1,FRM2)의 신호들이 반복해서 화소들(PX)에 제공될 경우, 매 프레임마다 화소들(PX)의 극성이 반전되며 화소들(PX)은 1 도트 반전으로 구동된다.

또한, 도 10 및 도 14에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도는 도 5a 및 도 5b에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도와 실질적으로 동일하다. 따라서, 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

도 15는 본 발명의 제3 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.

도 15에 도시된 표시 장치는 제1 및 제2 디먹스부들의 구성이 다른 것을 제외하면, 도 1 및 도 2에 도시된 표시 장치와 동일한 구성을 갖는다. 따라서, 이하, 도 15를 참조하여, 도 1 및 도 2에 도시된 표시 장치와 다른 구성만이 설명될 것이다.

도 15 참조하면, 제1 디먹스 유닛들(10_1~10_k)은 각각 제1 제어 라인(CL1)에 연결된 제1 스위칭 소자(SW1) 및 제2 제어 라인(CL2)에 연결된 제2 스위칭 소자(SW2)를 포함한다. 제2 디먹스 유닛들(20_1~20_k)은 각각 제3 제어 라인(CL3)에 연결된 제3 스위칭 소자(SW3) 및 제4 제어 라인(CL4)에 연결된 제4 스위칭 소자(SW4)를 포함한다.

제1 및 제4 스위칭 소자들(SW1,SW4)은 제1 및 제4 제어 라인들(CL1,CL4)을 통해 제공된 제1 디먹스 신호(DMS1)에 응답하여 스위칭 된다. 제2 및 제3 스위칭 소자들(SW2,SW3)은 제2 및 제3 제어 라인들(CL2,CL3)을 통해 제공된 제2 디먹스 신호(DMS2)에 응답하여 스위칭 된다.

제1 및 제2 스위칭 소자들(SW1,SW2)은 제1 신호 라인들(SL1_1~SL1_k)을 대응하는 제1 및 제2 데이터 라인들(DL1~DLm)에 연결한다. 제3 및 제4 스위칭 소자들(SW3,SW4)은 제2 신호 라인들(SL2_1~SL2_k)을 제1 신호 라인들(SL1_1~SL1_k)에 연결되지 않은 제1 및 제2 데이터 라인들(DL1~DLm)에 연결한다.

제1 내지 제4 스위칭 소자들(SW1~SW4)에 의해 제1 및 제2 신호 라인들(SL1_1~SL1_k,SL2_1~SL2_k)이 제1 및 제2 데이터 라인들(DL1~DLm)에 연결되는 구성은 이하, 상세히 설명될 것이다.

도 16은 도 15에 도시된 화소들의 구동을 설명하기 위한 신호 타이밍도이다.

도 16을 참조하면, 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 타이밍도는 실질적으로 도 3에 도시된 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 타이밍도와 동일하므로 설명을 생략한다.

이하, 도 16에 도시된 제1 신호 라인들(SL1_i~SL1_i+3)은 순차적으로 제1 내지 제4 서브 신호 라인들(SL1_i~SL1_i+3)로 정의된다. 또한, 제2 신호 라인들(SL2_i~SL2_i+3)은 순차적으로 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)로 정의된다.

제1 및 제4 프레임들(FRM1,FRM4)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)과 제2 및 제3 프레임들(FRM2,FRM3)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)은 서로 반대 극성을 갖는다.

각 프레임(FRM1,FRM2,FRM3,FRM4)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)은 제2 및 제3 서브 신호 라인들(SL1_i+1,SL1_i+2)에 제공되는 제1 데이터 전압들(VD1)과 반대 극성을 갖는다.

각 프레임(FRM1,FRM2,FRM3,FRM4)에서 제1 내지 제4 서브 신호 라인들(SL1_i~SL1_i+3)에 제공되는 제1 데이터 전압들(VD1)과 제1 신호 라인들(SL1_i~SL1_i+3)에 대응하는 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)에 제공되는 제2 데이터 전압들(VD2)은 서로 반대 극성을 갖는다.

도 17a는 도 16에 도시된 제1 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 17b는 도 16에 도시된 제2 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 17c는 도 16에 도시된 제3 프레임에서 화소들의 구동 상태를 보여주는 도면이다. 도 17d는 도 16에 도시된 제4 프레임에서 화소들의 구동 상태를 보여주는 도면이다.

도시하지 않았으나, 제1 신호 라인들(SL1_1~SL1_k)로서 제1 내지 제4 서브 신호 라인들(SL1_i~SL1_i+3)이 반복해서 배치될 수 있다. 또한, 제2 신호 라인들(SL2_1~SL2_k)로서 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)이 반복해서 배치될 수 있다.

이하, 도 17a 내지 도 17d에 도시된 제1 디먹스 유닛들(10_i~10_i+3)은 순차적으로 제1 내지 제4 서브 디먹스 유닛들(10_i~10_i+3)로 정의된다. 또한, 제2 디먹스 유닛들(20_i~20_i+3)은 순차적으로 제5 내지 제8 서브 디먹스 유닛들(20_i~20_i+3)로 정의된다.

도시하지 않았으나, 제1 디먹스 유닛들(10_1~10_k)로서 제1 내지 제4 서브 디먹스 유닛들(10_i~10_i+3)이 반복해서 배치될 수 있다. 또한, 제2 디먹스 유닛들(20_1~20_k)로서 제5 내지 제8 서브 디먹스 유닛들(20_i~20_i+3)이 반복해서 배치될 수 있다.

도 17a를 참조하면, 제1 프레임(FRM1)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)은 정극성의 제1 데이터 전압들(+VD1)을 수신한다. 제2 및 제3 서브 신호 라인들(SL1_i+1,SL1_i+2)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다.

제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)에 제공되는 제2 데이터 전압들(VD2)의 극성은 대응하는 제1 데이터 전압들(VD1)의 극성과 반대이다. 예를 들어, 제1 프레임(FRM1)에서 제5 및 제8 서브 신호 라인들(SL2_i, SL2_i+3)은 부극성의 제2 데이터 전압들(-VD2)을 수신한다. 제6 및 제7 서브 신호 라인들(SL2_i+1, SL2_i+2)은 정극성의 제2 데이터 전압들(+VD2)을 수신한다.

제1 프레임(FRM1)에서 제1 디먹스 신호(DMS1)는 제1 제어 라인(CL1)을 통해 제1 내지 제4 서브 디먹스 유닛들(10_i~10_i+3)의 제1 스위칭 소자들(SW1)에 제공된다.

제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 내지 제4 서브 신호 라인들(SL1_i,SL1_i+3)을 두 개 단위로 서로 인접한 제2 및 제1 데이터 라인들(DLj+1,DLj+2) 및 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj+4,DLj+7)에 교번적으로 연결한다.

예를 들어, 제1 및 제2 서브 디먹스 유닛들(10_i,10_i+1)의 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 및 제2 서브 신호 라인들(SL1_i,SL1_i+1)을 서로 인접한 제2 및 제1 데이터 라인들(DLj+1,DLj+2)에 연결한다. 제3 및 제4 서브 디먹스 유닛들(10_i+2,10_i+3)의 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제3 및 제4 서브 신호 라인들(SL1_i+2,SL1_i+3)을 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj+4,DLj+7)에 연결한다.

따라서, 정극성의 제1 데이터 전압들(+VD1)은 제2 데이터 라인들(DLj+1,DLj+7)에 연결된 화소들(PX)에 제공되고, 부극성의 제1 데이터 전압들(-VD1)은 제1 데이터 라인들(DLj+2,DLj+4)에 연결된 화소들(PX)에 제공된다.

제1 프레임(FRM1)에서 제1 디먹스 신호(DMS1)는 제4 제어 라인(CL4)을 통해 제5 내지 제8 서브 디먹스 유닛들(20_i~20_i+3)의 제4 스위칭 소자들(SW4)에 제공된다.

제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)을 두 개 단위로 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj,DLj+3) 및 서로 인접한 제2 및 제1 데이터 라인들(DLj+5,DLj+6)에 교번적으로 연결한다.

예를 들어, 제5 및 제6 서브 디먹스 유닛들(20_i,20_i+1)의 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제5 및 제6 서브 신호 라인들(SL2_i,SL2_i+1)을 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj,DLj+3)에 연결한다. 제7 및 제8 서브 디먹스 유닛들(20_i+2,20_i+3)의 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제7 및 제8 서브 신호 라인들(SL2_i+2,SL2_i+3)을 서로 인접한 제2 및 제1 데이터 라인들(DLj+5,DLj+6)에 연결한다.

따라서, 부극성의 제2 데이터 전압들(-VD2)은 제1 데이터 라인들(DLj,DLj+6)에 연결된 화소들(PX)에 제공되고, 정극성 제2 데이터 전압들(+VD2)은 제2 데이터 라인들(DLj+3,DLj+5)에 연결된 화소들(PX)에 제공된다.

이러한 경우, 도 17a에 도시된 바와 같이, 행 방향 및 열 방향으로 화소들(PX)에 부극성(-) 및 정극성(+)의 전압들이 반복해서 충전된다. 따라서, 화소들(PX)은 1 dot 반전으로 구동된다.

도 17b를 참조하면, 제2 프레임(FRM2)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)은 부극성의 제1 데이터 전압들(-VD1)을 수신하고, 제2 및 제3 서브 신호 라인들(SL1_i+1,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신한다. 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)에 제공되는 제2 데이터 전압들(VD2)의 극성은 대응하는 제1 데이터 전압들(VD1)의 극성과 반대이다.

제2 프레임(FRM2)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제1 프레임(FRM1)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 동일하다. 따라서, 제2 프레임(FRM2)에서 제1 내지 제8 서브 신호 라인들(SL1_i~SL1_i+3, SL2_i~SL2_i+3)과 제1 및 제2 데이터 라인들(DLj~DLj+7)의 연결 구성은 제1 프레임(FRM1)과 동일하다.

그러나, 제2 프레임(FRM2)에서 화소들(PX)에 제공되는 제1 및 제2 데이터 전압들(VD1,VD2)의 극성이 제1 프레임(FRM1)과 다르게 반전된다.

이러한 경우, 도 17b에 도시된 바와 같이, 제2 프레임(FRM2)에서 화소들(PX)에 충전된 전압들의 극성은 제1 프레임(FRM1)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 17c를 참조하면, 제3 프레임(FRM3)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제2 프레임(FRM2)의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성과 동일하다. 제3 프레임(FRM3)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제2 프레임(FRM2)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)과 다르게 반전된다.

제3 프레임(FRM3)에서 제2 디먹스 신호(DMS2)는 제2 제어 라인(CL2)을 통해 제1 내지 제4 서브 디먹스 유닛들(10_i~10_i+3)의 제2 스위칭 소자들(SW2)에 제공된다.

제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 내지 제4 서브 신호 라인들(SL1_i~SL1_i+3)을 두 개 단위로 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj,DLj+3) 및 서로 인접한 제2 및 제1 데이터 라인들(DLj+5,DLj+6)에 교번적으로 연결한다.

예를 들어, 제1 및 제2 서브 디먹스 유닛들(10_i,10_i+1)의 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 및 제2 서브 신호 라인들(SL1_i,SL1_i+1)을 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj,DLj+3)에 연결한다. 제3 및 제4 서브 디먹스 유닛들(10_i+2,10_i+3)의 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제3 및 제4 서브 신호 라인들(SL1_i+2,SL1_i+3)을 서로 인접한 제2 및 제1 데이터 라인들(DLj+5,DLj+6)에 연결한다.

따라서, 부극성의 제1 데이터 전압들(-VD1)은 제1 데이터 라인들(DLj,DLj+6)에 연결된 화소들(PX)에 제공되고, 정극성의 제1 데이터 전압들(+VD1)은 제2 데이터 라인들(DLj+3,DLj+5)에 연결된 화소들(PX)에 제공된다.

제3 프레임(FRM3)에서 제2 디먹스 신호(DMS2)는 제3 제어 라인(CL3)을 통해 제5 내지 제8 서브 디먹스 유닛들(20_i~20_i+3)의 제3 스위칭 소자들(SW3)에 제공된다.

제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)을 두 개 단위로 서로 인접한 제2 및 제1 데이터 라인들(DLj+1,DLj+2) 및 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj+4,DLj+7)에 교번적으로 연결한다.

예를 들어, 제5 및 제6 서브 디먹스 유닛들(20_i,20_i+1)의 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제5 및 제6 서브 신호 라인들(SL2_i,SL2_i+1)을 서로 인접한 제2 및 제1 데이터 라인들(DLj+1,DLj+2)에 연결한다. 제7 및 제8 서브 디먹스 유닛들(20_i+2,20_i+3)의 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제7 및 제8 서브 신호 라인들(SL2_i+2,SL2_i+3)을 서로 인접하지 않은 제1 및 제2 데이터 라인들(DLj+4,DLj+7)에 연결한다.

따라서, 정극성의 제2 데이터 전압들(+VD2)은 제2 데이터 라인들(DLj+1,DLj+7)에 연결된 화소들(PX)에 제공되고, 부극성 제2 데이터 전압들(-VD2)은 제1 데이터 라인들(DLj+2,DLj+4)에 연결된 화소들(PX)에 제공된다

이러한 경우, 도 17c에 도시된 바와 같이, 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성은 제2 프레임(FRM2)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

도 17d를 참조하면, 제4 프레임(FRM4)에서 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)은 정극성의 제1 데이터 전압들(+VD1)을 수신하고, 제2 및 제3 서브 신호 라인들(SL1_i+1,SL1_i+2)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다. 제5 내지 제8 서브 신호 라인들(SL2_i~SL2_i+3)에 제공되는 제2 데이터 전압들(VD2)의 극성은 대응하는 제1 데이터 전압들(VD1)의 극성과 반대이다.

제4 프레임(FRM4)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제3 프레임(FRM3)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 동일하다. 따라서, 제4 프레임(FRM4)에서 제1 내지 제8 서브 신호 라인들(SL1_i~SL1_i+3, SL2_i~SL2_i+3)과 제1 및 제2 데이터 라인들(DLj~DLj+7)의 연결 구성은 제3 프레임(FRM1)과 동일하다.

그러나, 제4 프레임(FRM4)에서 화소들(PX)에 제공되는 제1 및 제2 데이터 전압들(VD1,VD2)의 극성이 제3 프레임(FRM3)과 다르게 반전된다.

이러한 경우, 도 17d에 도시된 바와 같이, 제4 프레임(FRM4)에서 화소들(PX)에 충전된 전압들의 극성은 제3 프레임(FRM3)에서 화소들(PX)에 충전된 전압들의 극성과 반대로 반전된다.

이러한 동작에 의해 매프레임 마다 화소들(PX)의 극성이 반전되며, 화소들(PX)은 1 도트 반전으로 구동될 수 있다.

도시하지 않았으나, 도 17a 및 도 17c에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도는 도 5a 및 도 5b에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도와 실질적으로 동일하다. 따라서, 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

결과적으로, 본 발명의 제3 실시 예에 따른 표시 장치(300)는 세로줄 시인 현상을 방지할 수 있다.

도 18은 제1 프레임에서 도 15에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다. 도 19는 도 18에 도시된 제1 프레임의 신호 타이밍도에 따른 화소들의 구동 상태를 보여주는 도면이다.

도 18에 도시된 게이트 신호들 및 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 타이밍 도는 도 9에 도시된 게이트 신호들 및 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 타이밍 도와 실질적으로 동일하다. 따라서, 이하 제1 및 제2 신호 라인들(SL1_i~SL1_i+3,SL2_i~SL2_i+3)에 제공되는 제1 및 제2 데이터 전압들(VD1,VD2)의 타이밍도가 설명될 것이다.

도 18을 참조하면, 정극성 및 부극성의 제1 데이터 전압들(+VD1,-VD1)이 제1 신호 라인들(SL1_i~SL1_i+3)에 반복해서 제공될 수 있다.

예를 들어, 제1 및 제2 게이트 신호들이 화소들(PX)에 인가되는 동안 제1 및 제4 서브 신호라인들(SL1_i,SL1_i+3)은 정극성의 제1 데이터 전압들(+VD1)을 수신하고, 제2 및 제3 서브 신호라인들(SL1_i+1,SL1_i+2)은 부극성의 제1 데이터 전압들(-VD1)을 수신한다.

제1 데이터 전압들(VD1)의 극성은 제2 구간(2H)마다 반전된다. 따라서, 제3 및 제4 게이트 신호들이 화소들(PX)에 인가되는 동안 제1 및 제4 서브 신호라인들(SL1_i,SL1_i+3)은 부극성의 제1 데이터 전압들(-VD1)을 수신하고, 제2 및 제3 서브 신호라인들(SL1_i+1,SL1_i+2)은 정극성의 제1 데이터 전압들(+VD1)을 수신한다.

도 18에 도시된 바와 같이, 제2 데이터 전압들(VD2)의 극성은 대응하는 제1 데이터 전압들(VD1)의 극성과 반대이며 제2 구간(2H)마다 반전된다.

도 19를 참조하면, 제1 및 제2 게이트 신호들이 화소들(PX)에 인가되는 동안 제1 및 제4 서브 신호 라인들(SL1_i,SL1_i+3)은 정극성의 제1 데이터 전압(+VD1)을 수신하고, 제2 및 제3 서브 신호 라인들(SL1_i+1,SL1_i+2)은 부극성의 제1 데이터 전압(-VD1)을 수신한다. 또한, 제2 데이터 전압들(VD2)의 극성은 대응하는 제1 데이터 전압들(VD1)의 극성과 반대이다.

제1 게이트 신호가 화소들(PX)에 인가되는 동안 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 데이터 전압들(VD1)을 제1 게이트 라인(GL1)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj+1,DLj+2,DLj+4,DLj+7)에 연결된 화소들(PX)에 제공한다.

또한, 제1 게이트 신호가 화소들(PX)에 인가되는 동안 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 데이터 전압들(VD2)을 제1 게이트 라인(GL1)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj,DLj+3,DLj+5,DLj+6)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 19에 도시된 바와 같이, 첫 번째 행에 배열된 화소들(PX)에 부극성(-) 및 정극성(+)의 전압들이 반복해서 충전된다.

제2 게이트 신호가 화소들(PX)에 인가되는 동안 제1 스위칭 소자들(SW1)은 제1 디먹스 신호(DMS1)에 응답하여 제1 데이터 전압들(VD1)을 제2 게이트 라인(GL2)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj+1,DLj+2,DLj+4,DLj+7)에 연결된 화소들(PX)에 제공한다.

또한, 제2 게이트 신호가 화소들(PX)에 인가되는 동안 제4 스위칭 소자들(SW4)은 제1 디먹스 신호(DMS1)에 응답하여 제2 데이터 전압들(VD2)을 제2 게이트 라인(GL2)에 연결된 화소들(PX) 중과 제1 및 제2 데이터 라인들(DLj,DLj+3,DLj+5,DLj+6)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 19에 도시된 바와 같이, 두 번째 행에 배열된 화소들에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다.

제3 게이트 신호가 화소들(PX)에 인가되는 동안 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 데이터 전압들(VD1)을 제3 게이트 라인(GL3)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj,DLj+3,DLj+5,DLj+6)에 연결된 화소들(PX)에 제공한다.

또한, 제3 게이트 신호가 화소들(PX)에 인가되는 동안 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 데이터 전압들(VD2)을 제3 게이트 라인(GL3)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj+1,DLj+2,DLj+4,DLj+7)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 19에 도시된 바와 같이, 세 번째 행에 배열된 화소들에 부극성(-) 및 정극성(+)의 전압들이 반복해서 충전된다.

제4 게이트 신호가 화소들(PX)에 인가되는 동안 제2 스위칭 소자들(SW2)은 제2 디먹스 신호(DMS2)에 응답하여 제1 데이터 전압들(VD1)을 제4 게이트 라인(GL4)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj,DLj+3,DLj+5,DLj+6)에 연결된 화소들(PX)에 제공한다.

또한, 제4 게이트 신호가 화소들(PX)에 인가되는 동안 제3 스위칭 소자들(SW3)은 제2 디먹스 신호(DMS2)에 응답하여 제2 데이터 전압들(VD2)을 제4 게이트 라인(GL4)에 연결된 화소들(PX) 중 제1 및 제2 데이터 라인들(DLj+1,DLj+2,DLj+4,DLj+7)에 연결된 화소들(PX)에 제공한다.

이러한 경우, 도 19에 도시된 바와 같이, 네 번째 행에 배열된 화소들에 정극성(+) 및 부극성(-)의 전압들이 반복해서 충전된다.

도 20은 제2 프레임에서 도 15에 도시된 화소들의 구동을 설명하기 위한 다른 실시 예의 신호 타이밍도이다. 도 21는 도 20에 도시된 제2 프레임의 신호 타이밍도에 다른 화소들의 구동 상태를 보여주는 도면이다.

도 20 및 도 21를 참조하면, 제2 프레임(FRM2)의 제1 데이터 전압들(VD1)의 극성은 도 18에 도시된 제1 프레임(FRM1)의 제1 데이터 전압들(VD1)의 극성과 반대로 반전된다. 또한 제2 프레임(FRM2)의 제2 데이터 전압들(VD2)의 극성은 도 18에 도시된 제1 프레임(FRM1)의 제2 데이터 전압들(VD2)의 극성과 반대로 반전된다.

제2 프레임(FRM2)에서 제1 및 제2 데이터 전압들(VD1,VD2)의 극성이 반전되므로 화소들(PX)에 충전되는 전압들의 극성이 제1 프레임(FRM1)과 다르게 제2 프레임(FRM2)에서 반전된다. 즉, 도 19 및 도 21에 도시된 바와 같이, 제1 프레임(FRM1)의 화소들(PX)의 극성은 제2 프레임(FRM2)에서 반전된다.

도시하지 않았으나, 제2 프레임(FRM2)의 제1 및 제2 데이터 전압들(VD1,VD2)의 극성은 제1 프레임(FRM1)의 제1 및 제2 데이터 전압들(VD1,VD2)과 동일하게 설정될 수 있다. 또한, 제2 프레임(FRM2)에서 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상은 제1 프레임(FRM1)의 제1 및 제2 디먹스 신호들(DMS1,DMS2)의 위상과 다르게 반전될 수 있다.

도 18 및 도 20에 도시된 제1 및 제2 프레임들(FRM1,FRM2)의 신호들이 반복해서 화소들(PX)에 제공될 경우, 매 프레임마다 화소들(PX)의 극성이 반전되며 화소들(PX)은 1 도트 반전으로 구동된다.

또한, 도 19 및 도 21에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도는 도 5a 및 도 5b에 도시된 제1 및 제2 화소들(PX1,PX2)의 충전 전압의 타이밍도와 실질적으로 동일하다. 따라서, 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

도 22는 본 발명의 제4 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.

도 22에 도시된 표시 장치(400)는 화소들(PX)과 데이터 라인들(DL1~DLm)의 연결 구성을 제외하면, 도 1 및 도 2에 도시된 표시 장치(100)와 동일한 구성을 갖는다. 따라서, 이하, 도 22를 참조하여, 도 1 및 도 2에 도시된 표시 장치(100)와 다른 구성만이 설명될 것이다.

도 22을 참조하면, 매트릭스 형태로 배열된 복수의 화소들(PX)은 대응하는 게이트 라인들(GL1~GLn) 및 대응하는 데이터 라인들(DL1~DLm)에 연결된다.

화소들(PX)은 대응하는 게이트 라인들(GL1~GLn)을 통해 제공된 게이트 신호들에 응답하여 대응하는 데이터 라인들(DL1~DLm)을 통해 데이터 전압들을 제공받는다.

도 22에 도시된 제1 및 제2 디먹스 부들(150,170)의 구성은 도 2에 도시된 제1 및 제2 디먹스 부들(150,170)의 구성과 동일하다. 또한, 화소들(PX)을 구동하는 타이밍도 역시, 도 3에 도시된 타이밍도와 동일할 수 있다.

예시적인 실시 예로서 도 3에 도시된 타이밍도가 적용되어 첫 번째 프레임에서 화소들(PX)에 충전되는 전압들의 극성이 도 22에 도시되었다. 도 3에 도시된 타이밍도를 적용하면, 화소들(PX)은 열 방향으로 2 도트 반전으로 구동된다.

도시하지 않았으나, 앞서 설명한 표시 장치들과 같이, 도 22에 도시된 화소들에 충전되는 전압들의 극성은 매 프레임마다 반전될 수 있다.

도시하지 않았으나, 제2 및 제3 실시 예에 따른 표시 장치들(200,300)의 제1 및 제2 디먹스 부들(150,170)이 본 발명의 제4 실시 예에 따른 표시 장치(400)의 제1 및 제2 디먹스 부들(150,170)에 적용될 수도 있다.

이러한 구성에 의해 화소들(PX)의 휘도 편차가 줄어들 수 있어 세로줄 시인 현상이 방지될 수 있다.

결과적으로, 본 발명의 제4 실시 예에 따른 표시 장치(400)는 세로줄 시인 현상을 방지할 수 있다.

도 23은 본 발명의 제5 실시 예에 따른 표시 장치의 구성을 보여주는 도면이다.

도 23에 도시된 표시 장치(400)는 화소들(PX)과 데이터 라인들(DL1~DLm)의 연결 구성을 제외하면, 도 1 및 도 2에 도시된 표시 장치(100)와 동일한 구성을 갖는다. 따라서, 이하, 도 23을 참조하여, 도 1 및 도 2에 도시된 표시 장치(100)와 다른 구성만이 설명될 것이다.

도 23을 참조하면, 매트릭스 형태로 배열된 복수의 화소들(PX)은 대응하는 게이트 라인들(GL1~GLn)에 연결된다. 또한, 화소들(PX)은 두 개 행 단위로 데이터 라인들(DL1~DLm)에 엇갈리게 연결된다.

예를 들어, 첫 번째 및 두 번째 행들에 배열된 화소들(PX)은 좌측에 인접한 데이터 라인들(DL1~DLm)에 연결된다. 세 번째 및 네 번째 행들에 배열된 화소들(PX)은 우측에 인접한 데이터 라인들(DL1~DLm)에 연결된다.

삭제

이러한 구조는 2 줄 엇갈림 구조로 정의될 수 있다. 즉, 화소들(PX)은 두 개 행 단위로 데이터 라인들(DL1~DLm)에 서로 엇갈리게 연결되도록 배치될 수 있다. 그러나 이에 한정되지 않고 화소들(PX)은 두 개의 행 단위보다 많은 행 단위로 데이터 라인들(DL1~DLm)에 서로 엇갈리게 연결되도록 배치될 수 있다.

예를 들어, 첫 번째 내지 세 번째 행들에 배열된 화소들(PX)은 좌측에 인접한 데이터 라인들(DL1~DLm)에 연결되고, 네 번째 내지 여섯 번째 행들에 배열된 화소들(PX)은 우측에 인접한 데이터 라인들(DL1~DLm)에 연결된다.

화소들(PX)은 게이트 라인들(GL1~GLn)을 통해 제공된 게이트 신호들에 응답하여 데이터 라인들(DL1~DLm)을 통해 데이터 전압들을 제공받는다.

제1 및 제2 디먹스 부들(150,170)의 구성은 도 2에 도시된 제1 및 제2 디먹스 부들(150,170)의 구성과 동일하다. 또한, 화소들(PX)을 구동하는 타이밍도 역시 도 3에 도시된 타이밍도와 동일할 수 있다.

예시적인 실시 예로서 도 3에 도시된 타이밍도가 적용되어 첫 번째 프레임에서 화소들(PX)에 충전되는 전압들의 극성이 도 23에 도시되었다. 도 3에 도시된 타이밍도를 적용하면, 행 방향으로 배열된 화소들(PX)은 2 도트 반전으로 구동된다. 또한, 두 개 행 단위로 동일한 도트 패턴으로 구동된다.

또한, 홀수 열들에 배열된 화소들(PX)은 열 방향으로 2 도트 반전으로 구동되며, 홀수 번째 열마다 극성이 반전되도록 구동된다. 짝수 열들에 배열된 화소들(PX)은 각각의 짝수 열 마다 동일한 극성을 갖고, 짝수 번째 열마다 극성이 반전되도록 구동된다.

도시하지 않았으나, 앞서 설명한 표시 장치들과 같이, 도 23에 도시된 화소들(PX)에 충전되는 전압들의 극성은 매 프레임마다 반전될 수 있다.

도 4a도시된 화소들(PX)의 극성 패턴을 참조하면, 도 4a도시된 극성 패턴이 도 23에서 각각 2 개 행들마다 반복된다. 1 줄 엇갈림 구조에서 2 줄 엇갈림 구조로 변경되므로, 이러한 극성 패턴의 변경이 예측될 수 있다.

도시하지 않았으나, 2 줄보다 많은 줄의 엇갈림 구조에서도 이러한 극성 패턴의 변경이 예측될 수 있다.

도시하지 않았으나, 제2 및 제3 실시 예에 따른 표시 장치들(200,300)의 제1 및 제2 디먹스 부들(150,170)이 본 발명의 제5 실시 예에 따른 표시 장치(500)의 제1 및 제2 디먹스 부들(150,170)에 적용될 수도 있다.

결과적으로, 본 발명의 제5 실시 예에 따른 표시 장치(500)는 세로줄 시인 현상을 방지할 수 있다.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시 예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100,200,300: 표시 장치 110: 표시 패널
120: 타이밍 컨트롤러 130: 게이트 구동부
140: 제1 데이터 구동부 150: 제1 디먹스 부
160: 제2 데이터 구동부 170: 제2 디먹스 부
10_1~10_k: 제1 디먹스 유닛 20_1~20_k: 제2 디먹스 유닛

Claims

게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들에 연결된 복수의 화소들;
상기 게이트 라인들에 게이트 신호들을 제공하는 게이트 구동부;
제1 신호 라인들에 제1 데이터 전압들을 제공하는 제1 데이터 구동부;
상기 제1 신호 라인들을 상기 데이터 라인들에 선택적으로 연결하는 제1 디먹스부;
제2 신호 라인들에 제2 데이터 전압들을 제공하는 제2 데이터 구동부; 및
상기 화소들을 사이에 두고 상기 제1 디먹스부와 마주보도록 배치되며, 상기 제2 신호 라인들을 상기 제1 신호 라인들에 연결되지 않은 데이터 라인들에 연결하는 제2 디먹스부를 포함하고,
상기 제1 데이터 전압들은 대응하는 제2 데이터 전압들과 반대 극성을 갖고,
상기 데이터 라인들은 홀수 번째 데이터 라인들 및 짝수 번째 데이터 라인들을 포함하고,
동일 열에 배치된 화소들은 열 방향을 따라 상기 제1 및 제2 디먹스 부들에 교대로 연결되기 위해, 상기 열 방향을 따라서 상기 홀수 번째 데이터 라인들 중 대응하는 하나의 홀수 번째 데이터 라인 및 상기 짝수 번째 데이터 라인들 중 대응하는 하나의 짝수 번째 데이터 라인에 교대로 연결되는 표시 장치.
삭제
제 1 항에 있어서,
상기 홀수 번째 데이터 라인들은 제1 데이터 라인들로 정의되고, 상기 짝수 번째 데이터 라인들은 제2 데이터 라인들로 정의되고,
상기 제1 디먹스부는 제1 및 제2 디먹스 신호들에 응답하여 대응하는 제1 신호 라인들을 상기 제1 및 제2 데이터 라인들에 선택적으로 연결하는 복수의 제1 디먹스 유닛들을 포함하고,
상기 제2 디먹스부는 상기 제1 및 제2 디먹스 신호들에 응답하여 대응하는 제2 신호 라인들을 상기 제1 신호 라인들에 연결되지 않은 제1 및 제2 데이터 라인들에 연결하는 복수의 제2 디먹스 유닛들을 포함하는 표시 장치.
제 3 항에 있어서,
상기 제1 디먹스 유닛들은,
상기 제1 디먹스 신호에 응답하여 상기 제1 신호 라인들을 상기 제1 데이터 라인들에 연결하는 제1 스위칭 소자들; 및
상기 제2 디먹스 신호에 응답하여 상기 제1 신호 라인들을 상기 제2 데이터 라인들에 연결하는 제2 스위칭 소자들 포함하는 표시 장치.
제 4 항에 있어서,
상기 제2 디먹스 유닛들은,
상기 제2 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 제1 데이터 라인들에 연결하는 제3 스위칭 소자들; 및
상기 제1 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 제2 데이터 라인들에 연결하는 제4 스위칭 소자들을 포함하는 표시 장치.
제 5 항에 있어서,
상기 제1 디먹스 신호는 한 프레임의 4N배 구간의 주기를 갖고 상기 한 프레임의 2N배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, N은 0보다 큰 정수인 표시 장치.
제 6 항에 있어서,
순차적으로 반복되는 제1 내지 제4 프레임들 중 상기 제1 및 제4 프레임들에서 홀수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 상기 제2 및 제3 프레임들에서 상기 홀수 번째 상기 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 서로 반대 극성을 가지며,
상기 홀수 번째 상기 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 짝수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖는 표시 장치.
제 3 항에 있어서,
상기 제1 디먹스 유닛들은,
상기 제1 디먹스 신호에 응답하여 상기 제1 신호 라인들을 홀수 번째 제1 데이터 라인들 및 짝수 번째 제2 데이터 라인들에 교번적으로 연결하는 제1 스위칭 소자들; 및
상기 제2 디먹스 신호에 응답하여 상기 제1 신호 라인들을 홀수 번째 제2 데이터 라인들 및 짝수 번째 제1 데이터 라인들에 교번적으로 연결하는 제2 스위칭 소자들을 포함하는 표시 장치.
제 8 항에 있어서,
홀수 번째 제1 디먹스 유닛들의 제1 스위칭 소자들은 상기 제1 디먹스 신호에 응답하여 홀수 번째 제1 신호 라인들을 상기 홀수 번째 상기 제1 데이터 라인들에 연결하고,
짝수 번째 제1 디먹스 유닛들의 제1 스위칭 소자들은 상기 제1 디먹스 신호에 응답하여 짝수 번째 제1 신호 라인들을 상기 짝수 번째 상기 제2 데이터 라인들에 연결하는 표시 장치.
제 8 항에 있어서,
홀수 번째 제1 디먹스 유닛들의 제2 스위칭 소자들은 상기 제2 디먹스 신호에 응답하여 홀수 번째 제1 신호 라인들을 상기 홀수 번째 상기 제2 데이터 라인들에 연결하고,
짝수 번째 제2 디먹스 유닛들의 제2 스위칭 소자들은 상기 제2 디먹스 신호에 응답하여 짝수 번째 제1 신호 라인들을 상기 짝수 번째 상기 제1 데이터 라인들에 연결하는 표시 장치.
제 8 항에 있어서,
상기 제2 디먹스 유닛들은,
상기 제2 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 홀수 번째 상기 제1 데이터 라인들 및 상기 짝수 번째 상기 제2 데이터 라인들에 교번적으로 연결하는 제3 스위칭 소자들; 및
상기 제1 디먹스 신호에 응답하여 상기 제2 신호 라인들을 상기 홀수 번째 상기 제2 데이터 라인들 및 상기 짝수 번째 상기 제1 데이터 라인들에 교번적으로 연결하는 제4 스위칭 소자들을 포함하는 표시 장치.
제 11 항에 있어서,
홀수 번째 제2 디먹스 유닛들의 제3 스위칭 소자들은 상기 제2 디먹스 신호에 응답하여 홀수 번째 제2 신호 라인들을 상기 홀수 번째 상기 제1 데이터 라인들에 연결하고,
짝수 번째 제2 디먹스 유닛들의 제3 스위칭 소자들은 상기 제2 디먹스 신호에 응답하여 짝수 번째 제2 신호 라인들을 상기 짝수 번째 상기 제2 데이터 라인들에 연결하는 표시 장치.
제 11 항에 있어서,
홀수 번째 제2 디먹스 유닛들의 제4 스위칭 소자들은 상기 제1 디먹스 신호에 응답하여 홀수 번째 제2 신호 라인들을 상기 홀수 번째 상기 제2 데이터 라인들에 연결하고,
짝수 번째 제2 디먹스 유닛들의 제4 스위칭 소자들은 상기 제1 디먹스 신호에 응답하여 짝수 번째 제2 신호 라인들을 상기 짝수 번째 상기 제1 데이터 라인들에 연결하는 표시 장치.
제 11 항에 있어서,
상기 제1 디먹스 신호는 한 프레임의 4N배 구간의 주기를 갖고 상기 주기에서 한 프레임의 2N배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, N은 0보다 큰 정수인 표시 장치.
제 14 항에 있어서,
순차적으로 반복되는 제1 내지 제4 프레임들 중 상기 제1 및 제4 프레임들에서 홀수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 상기 제2 및 제3 프레임들에서 상기 홀수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 서로 반대 극성을 가지며,
상기 홀수 번째 상기 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들은 짝수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖는 표시 장치.
제 11 항에 있어서,
상기 게이트 신호들은 순차적으로 상기 게이트 라인들에 제공되고, 제1 구간으로 정의되는 활성화 구간을 갖고,
상기 제1 디먹스 신호는 상기 제1 구간의 4M배 구간의 주기를 갖고, 상기 주기에서 상기 제1 구간의 2M배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, M은 0보다 큰 정수인 표시 장치.
제 16 항에 있어서,
홀수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압들과 짝수 번째 제1 신호 라인들에 제공되는 상기 제1 데이터 전압은 서로 반대 극성을 갖고, 상기 제1 데이터 전압들의 극성은 상기 2M배 구간마다 반전되는 표시 장치.
제 3 항에 있어서,
상기 제1 디먹스 유닛들은 순차적으로 반복해서 배치된 제1 내지 제4 서브 디먹스 유닛들을 포함하고, 상기 제2 디먹스 유닛들은 순차적으로 반복해서 배치된 제5 내지 제8 서브 디먹스 유닛들을 포함하고,
상기 제1 신호 라인들은 순차적으로 반복해서 배치되어 대응하는 제1 내지 제4 서브 디먹스 유닛들에 연결된 제1 내지 제4 서브 신호 라인들을 포함하고, 상기 제2 신호 라인들은 순차적으로 반복해서 배치되어 대응하는 제5 내지 제8 서브 디먹스 유닛들에 연결된 제5 내지 제8 서브 신호 라인들을 포함하는 표시 장치.
제 18 항에 있어서,
상기 제1 내지 제4 서브 디먹스 유닛들은,
상기 제1 디먹스 신호에 응답하여 상기 제1 내지 제4 서브 신호 라인들을 두 개 단위로 서로 인접한 제2 및 제1 데이터 라인들 및 서로 인접하지 않은 제1 및 제2 데이터 라인들에 교번적으로 연결하는 제1 스위칭 소자들; 및
상기 제2 디먹스 신호에 응답하여 상기 제1 및 제4 서브 신호 라인들을 두 개 단위로 서로 인접하지 않은 제1 및 제2 데이터 라인들 및 서로 인접한 제2 및 제1 데이터 라인들에 교번적으로 연결하는 제2 스위칭 소자들을 포함하는 표시 장치.
제 19 항에 있어서,
상기 제5 내지 제8 서브 디먹스 유닛들은,
상기 제2 디먹스 신호에 응답하여 상기 제5 내지 제8 서브 신호 라인들을 두 개 단위로 상기 서로 인접한 상기 제2 및 제1 데이터 라인들 및 상기 서로 인접하지 않은 상기 제1 및 제2 데이터 라인들에 교번적으로 연결하는 제3 스위칭 소자들; 및
상기 제1 디먹스 신호에 응답하여 상기 제5 내지 제8 서브 신호 라인들을 두 개 단위로 상기 서로 인접하지 않은 상기 제1 및 제2 데이터 라인들 및 상기 서로 인접한 상기 제2 및 제1 데이터 라인들에 교번적으로 연결하는 제4 스위칭 소자들을 포함하는 표시 장치.
제 20 항에 있어서,
상기 제1 디먹스 신호는 한 프레임의 4N배 구간의 주기를 갖고 상기 주기에서 한 프레임의 2N배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, N은 0보다 큰 정수인 표시 장치.
제 21 항에 있어서,
순차적으로 반복되는 제1 내지 제4 프레임들 중 상기 제1 및 제4 프레임들에서 상기 제1 및 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들과 상기 제2 및 제3 프레임들에서 상기 제1 및 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들은 서로 반대 극성을 가지며,
상기 제1 및 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들은 상기 제2 및 제3 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖고, 상기 제5 내지 제8 서브 신호 라인들에 제공되는 상기 제2 데이터 전압들은 상기 제5 내지 제8 서브 신호 라인들에 대응하는 상기 제1 내지 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖는 표시 장치.
제 20 항에 있어서,
상기 게이트 신호들은 순차적으로 상기 게이트 라인들에 제공되고, 제1 구간으로 정의되는 활성화 구간을 가지며,
상기 제1 디먹스 신호는 상기 제1 구간의 4M배 구간의 주기를 갖고, 상기 주기에서 상기 제1 구간의 2M배 구간 동안 상기 제1 및 제4 스위칭 소자들을 스위칭하기 위해 활성화되며, 상기 제1 디먹스 신호 및 상기 제2 디먹스 신호는 서로 반대되는 위상을 갖고, M은 0보다 큰 정수인 표시 장치.
제 23 항에 있어서,
상기 제1 및 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압과 상기 제2 및 제3 서브 신호 라인들에 제공되는 상기 제1 데이터 전압은 서로 반대 극성을 갖고, 상기 제1 데이터 전압들의 극성은 상기 2M배 구간마다 반전되며, 상기 제5 내지 제8 서브 신호 라인들에 제공되는 상기 제2 데이터 전압들은 상기 제5 내지 제8 서브 신호 라인들에 대응하는 상기 제1 내지 제4 서브 신호 라인들에 제공되는 상기 제1 데이터 전압들과 반대 극성을 갖는 표시 장치.
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