CN114019737B - 一种阵列基板及其驱动方法、显示面板、显示装置 - Google Patents

Abstract

本申请公开了一种阵列基板及其驱动方法、显示面板、显示装置，包括：第一电压端和第二电压端，第一电压端和第二电压端配置为通过数据线向像素列输入第一电压，第二电压端配置为通过数据线向像素列输入第二电压；第一开关组，第一开关组设置在数据信号线与数据线之间，第一开关组被配置为响应于第一控制信号，导通与断开数据信号线与数据线连接；第二开关组，第二开关组设置在第一电压端与数据线之间，第二开关组被配置为响应于第二控制信号或者第二子控制信号，导通与断开第一电压端与数据线连接；第三开关组，第三开关组设置在第二电压端与数据线之间，被配置为响应于第三控制信号或者第三子控制信号，导通与断开第二电压端与数据线连接。

Description

一种阵列基板及其驱动方法、显示面板、显示装置

技术领域

本申请一般涉及显示技术领域，具体涉及一种阵列基板及其驱动方法、显示面板、显示装置。

背景技术

目前终端为提升整机续航时间，对于显示屏要求能实现更低的刷新频率(如10Hz、20Hz等)，且画质效果不能有太大影响，例如LPDT认证标准中对于L127、win10画面下全屏13点均需要满足-50dB要求，为满足此要求，需要产品Flicker极值要足够低，且均一性较好。

以Oxide工艺的ADS类型产品为例，像素在进行刷新充电时，像素总要经过低透过率阶段，在此阶段下像素显示亮度降低，呈现暗态，同时在低频显示效果下(如20Hz)此过程的亮度变化可被人眼识别，从而出现闪烁现象。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种阵列基板及其驱动方法、显示面板、显示装置，可以在提高像素充电效果的同时避免出现闪烁现象。

第一方面，本申请提供了一种阵列基板，包括：

多行扫描线、多列数据线以及多个像素单元，所述多行扫描线和所述多列数据线呈交叉设置，所述多个像素单元形成阵列分布的多个像素列；

多个数据信号线，所述数据信号线被配置为通过所述数据线向所述像素列输入数据电压；

第一电压端和第二电压端，所述第一电压端和第二电压端配置为通过所述数据线向所述像素列输入第一电压，所述第二电压端配置为通过所述数据线向所述像素列输入第二电压；

第一开关组，所述第一开关组设置在所述数据信号线与所述数据线之间，所述第一开关组被配置为响应于第一控制信号，导通与断开所述数据信号线与所述数据线连接；

第二开关组，所述第二开关组设置在所述第一电压端与所述数据线之间，所述第二开关组被配置为响应于第二控制信号或者第二子控制信号，导通与断开所述第一电压端与所述数据线连接；

第三开关组，所述第三开关组设置在所述第二电压端与所述数据线之间，所述第三开关组被配置为响应于第三控制信号或者第三子控制信号，导通与断开所述第二电压端与所述数据线连接。

可选地，所述像素单元包括像素电极、公共电极和像素开关，所述像素开关的第一端与对应的数据线连接，所述像素开关的第二端与所述像素电极连接，所述像素开关的控制端与对应的扫描线连接。

可选地，所述第一开关组包括多个第一晶体管，所述第一晶体管的第一端与对应的所述数据线连接，所述第一晶体管的第二端与对应的数据信号线连接，所述第一晶体管的控制端接入所述第一控制信号。

可选地，所述第二开关组包括多个第一开关和多个第二开关，所述第一开关被配置为响应于所述第二控制信号导通与断开所述第一电压端与所述数据线的连接；所述第二开关被配置为响应于所述第二子控制信号导通与断开所述第一电压端与所述数据线的连接。

可选地，所述第一开关与所述多个像素列中的奇数列对应的所述数据线连接；所述第二开关与所述多个像素列中的偶数列对应的所述数据线连接。

可选地，所述第一开关包括第二晶体管，所述第二晶体管的第一端与所述奇数列对应的所述数据线连接，所述第二晶体管的第二端与所述第一电压端连接，所述第二晶体管的控制端接入所述第二控制信号；

所述第二开关包括第三晶体管，所述第三晶体管的第一端与所述偶数列对应的所述数据线连接，所述第三晶体管的第二端与所述第一电压端连接，所述第三晶体管的控制端接入所述第二子控制信号。

可选地，所述第三开关组包括多个第三开关和多个第四开关，所述第三开关被配置为响应于所述第三控制信号导通与断开所述第二电压端与所述数据线的连接；所述第四开关被配置为响应于所述第三子控制信号导通与断开所述第二电压端与所述数据线的连接。

可选地，所述第三开关与所述多个像素列中的奇数列对应的所述数据线连接；所述第四开关与所述多个像素列中的偶数列对应的所述数据线连接。

可选地，所述第三开关包括第四晶体管，所述第四晶体管的第一端与所述奇数列对应的所述数据线连接，所述第四晶体管的第二端与所述第二电压端连接，所述第四晶体管的控制端接入所述第三控制信号；

所述第四开关包括第五晶体管，所述第五晶体管的第一端与所述偶数列对应的所述数据线连接，所述第五晶体管的第二端与所述第二电压端连接，所述第五晶体管的控制端接入所述第三子控制信号。

可选地，所述第一电压和所述第二电压中的一个为高电平电压，另一个为低电平电压。

可选地，所述奇数列的像素单元与所述偶数列的像素单元极性相反。

可选地，所述第一电压与公共电压的差值的绝对值大于所述数据电压与公共电压的差值的绝对值；所述第二电压与公共电压的差值的绝对值大于所述数据电压与公共电压的差值的绝对值。

第二方面，本申请提供了一种阵列基板的驱动方法，用于驱动如以上任一所述的阵列基板，每行像素单元的扫描周期包括第一阶段和第二阶段，所述驱动方法包括：

在所述第一阶段，在所述第一开关组断开所述数据信号线与所述数据线的连接，所述第二开关组导通所述第一电压端与所述数据线的连接，所述第三开关组导通所述第二电压端与所述数据线的连接；

在所述第二阶段，在所述第一开关组导通所述数据信号线与所述数据线的连接，所述第二开关组断开所述第一电压端与所述数据线的连接，所述第三开关组断开所述第二电压端与所述数据线的连接。

可选地，所述方法包括：

在同一帧时间，所述第二开关组响应于所述第二控制信号导通奇数列的所述数据线与所述第一电压端的连接，所述第三开关组响应于所述第三子控制信号导通偶数列的所述数据线与所述第二电压端的连接；

在相邻下一帧时间，所述第三开关组响应于所述第三控制信号导通奇数列的所述数据线与所述第二电压端的连接，所述第二开关组响应于所述第二子控制信号导通偶数列的所述数据线与所述第一电压端的连接。

可选地，在一帧时间中，包括预备阶段和扫描阶段，其中，

在所述预备阶段，所述第一开关组导通所述数据信号线与所述数据线的连接，每一所述像素列对应的所述数据线上的电压极性反转；

在所述扫描阶段，依次各行所述扫描线输入扫描信号，对各行像素单元进行逐次扫描。

可选地，在相邻两帧时间中，所述数据信号线的电压极性相反。

可选地，在同一帧时间，相邻两所述像素列对应的数据信号线的电压极性相反。

第三方面，本申请提供了一种显示面板，包括彩膜基板以及如以上任一所述的阵列基板，还包括设置在所述彩膜基板和所述阵列基板之间的液晶盒。

第四方面，本申请提供了一种显示装置，包括如以上任一所述的阵列基板。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请实施例提供的阵列基板，通过增设两个电压端，在像素开关打开的初始阶段通过两电压端对于像素进行充电，可提升像素电平刷新速度，来提升液晶响应，改善面板闪烁现象，无需增加额外Mask等制程工艺等成本，提升低频下产品的显示画质的效果。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本申请的实施例提供的一种显示面板测试点位的示意图；

图2为本申请的实施例提供的20Hz L30画面不同VGH亮度波形的示意图；

图3为本申请的实施例提供的一种V-T曲线示意图；

图4为本申请的实施例提供的一种20Hz下VGH对L30 Flicker影响值；

图5为本申请的实施例提供的一种VGH对像素充电速度影响示意图；

图6为本申请的实施例提供的一种阵列基板的结构示意图；

图7为本申请实施例提供的一种阵列基板驱动时序的示意图；

图8为本申请实施例提供的一种显示面板的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

TFT-LCD(薄膜晶体管液晶显示屏)通过给像素电极施加不同电压与公共电极形成电场来控制液晶分子的偏转，从而达到透光与遮光的目的。像素电极与公共电极的电压差值决定显示灰阶。TFT-LCD工作时，像素电压的极性周期性变化，以避免直流残留与直流阻绝效应。LCD画面每刷新一次，像素电压的极性就改变一次，若公共电极电压偏离最优值，像素电压的极性变化时其与公共电极的电压的绝对压差随之变化，导致同一幅画面在画面刷新时呈现不同的亮度，即发生Flicker(闪烁)现象。

针对低频灰阶画面的Flicker测试及要求进行说明，以Intel LPDT标准为例，每个画面需要测试13个点，具体点位如图1所示，闪烁值要求较高的为L128和Win10画面，均要满足＜-50dB，对于不同灰阶画面的部分要求如下表所示，从测试数据来看，win10画面因整体亮度较低(约L30)，闪烁值相对较差，为改善整体表现，需降低闪烁极值。

	测试图像	闪烁值	亮度波动
				1	L127	<-50dB	<0.6％
2	Win10画面	<-50dB	<0.6％
				3	L186H	<-30dB

目前闪烁值有两种参数表现形式，一种为FMA模式，其为亮度波动量与直流分量的比值(1/2*(Vmax-Vmin)/(Vmax+Vmin)*100％)，为百分比形式，其无法反映出频率的影响，为更为贴近人眼的观察效果。另一种表现形式为JEITA模式，该形式下会将原始的时域上的亮度经傅里叶变换为频域，不同频率对应不同的分量(10log(Px/P0))，同时考虑人眼在不同频率下的敏感性，最终以各频率下最大值为其闪烁值。通过JEITA模式，时域经傅里叶变换为频域，并考虑不同频率下人眼敏感性影响。

针对灰阶画面的Flicker进行分析说明，通过测试亮度曲线来分析其亮度变化，以L30画面为例进行亮度测试，波形如图2所示，从测试波形来看，Flicker越小，其亮度波动越低，亮度下降的时间与探头对应的区域相对，在此区域内，每行像素电平不断在进行充电刷新，因像素电平是连续的变化，而非突变，故而在像素电平刷新的过程中，总会经过低透过率的区域，V-T示意图如图3所示，从而在此区域内，像素会呈现暗态，同时因液晶响应较像素充电较慢，故会同时存在相邻多行像素处于暗态，从而使该区域(如探头的测试范围内)的整体亮度偏低。

本申请实施例中以低频进行说明，通常显示产品刷新频率为60Hz，目前市场上低频的刷新频率主要为48Hz、30Hz、24Hz、20Hz、10Hz等，以下以20Hz的频率下闪烁进行改善作为示例性说明。

V-T曲线是指液晶显示面板的透过率随电压变化的曲线，他反映了亮度与驱动电压之间的关系，是液晶分子排布受驱动电压影响而发生旋转的表征。V-T曲线测试是通过在数据信号输入端施加电压，同步测试面板亮度变化。

经本申请研究发现，提升VGH电压来提升像素TFT Ion，像素充电速度也会越快，低频下灰阶画面的闪烁极值越好。相关测试数据如图4所示，VGH电压越高，闪烁画面越小，由此可见TFT Ion增加来提升像素充电速度，对闪烁改善有效，不同VGH对应的Pixel充电波形示意如图5所示，虚线对应更高VGH电压的Pixel充电波形，可见，VGH越高，Pixel充电速度越快。

TFT开态电流Ion＝u*Cox*W/L*(Vgs-Vth-0.5*Vds)*Vds，Ion与Vgs、Vds电压均呈正相关。需要说明的是，在本申请实施例中，Vgs为晶体管栅极与源极之间的压差，Vds为晶体管漏极与源极之间的压差，u为沟道中多数载流子的漂移迁移率，Cox为TFT的单元面积电容，Vth为阈值电压。

本申请通过在Panel上增加部分TFT器件及控制信号线来实现像素充电速度提升，来提升产品的显示画质的效果，且无需增加额外Mask(掩膜)等制程工艺等成本。

请详见图6，第一方面，本申请提供了一种阵列基板，包括：

多行扫描线10、多列数据线20以及多个像素单元30，所述多行扫描线10和所述多列数据线20呈交叉设置，所述多个像素单元30呈阵列分布；

多个数据信号线Data，所述数据信号线Data被配置为通过所述数据线20向所述像素列输入数据电压；

第一电压端Vp和第二电压端Vn，所述第一电压端Vp和第二电压端Vn配置为通过所述数据线20向所述像素列输入第一电压，所述第二电压端Vn配置为通过所述数据线20向所述像素列输入第二电压；

第一开关组100，所述第一开关组100设置在所述数据信号线Data与所述数据线20之间，所述第一开关组100被配置为响应于第一控制信号，导通与断开所述数据信号线Data与所述数据线20连接；

第二开关组200，所述第二开关组200设置在所述第一电压端Vp与所述数据线20之间，所述第二开关组200被配置为响应于第二控制信号SW2或者第二子控制信号SW2’，导通与断开所述第一电压端Vp与所述数据线20连接；

第三开关组300，所述第三开关组300设置在所述第二电压端Vn与所述数据线20之间，所述第三开关组300被配置为响应于第三控制信号SW3或者第三子控制信号SW3’，导通与断开所述第二电压端Vn与所述数据线20连接。

本申请实施例中，通过设置三个电压端，可以实现对于像素打开、充电、关闭、保持的分别控制，通过各个控制信号之间的配合，在像素开关打开初始阶段用高电平或者低电平的电压端对像素进行充电，提高像素充电速度，有效改善面板的闪烁现象。

在本申请实施例中，所述像素单元30包括像素电极、公共电极和像素开关M0，所述像素开关M0的第一端与对应的数据线20连接，所述像素开关的第二端M0与所述像素电极连接，所述像素开关的控制端与对应的扫描线10连接。

在具体设置时，所述第一开关组100包括多个第一晶体管M1，所述第一晶体管M1的第一端与对应的所述数据线20连接，所述第一晶体管M1的第二端与对应的数据信号线Data连接，所述第一晶体管M1的控制端与所述第一控制信号SW1连接。

所述第二开关组200包括多个第一开关和多个第二开关，所述第一开关被配置为响应于所述第二控制信号SW2导通与断开所述第一电压端Vp与所述数据线20的连接；所述第二开关被配置为响应于所述第二子控制信号SW2’导通与断开所述第一电压端Vp与所述数据线20的连接。

所述第三开关组300包括多个第三开关和多个第四开关，所述第三开关被配置为响应于所述第三控制信号SW3导通与断开所述第二电压端Vn与所述数据线20的连接；所述第四开关被配置为响应于所述第三子控制信号SW3’导通与断开所述第二电压端Vn与所述数据线20的连接。

需要说明的是，本申请实施例中，采用的是列反转的交流驱动方式，但本申请并不限于此，对于本领域的技术人员来说，能够实现相邻像素极性相反的驱动方式还包括点反转、2H1V反转、1H2V反转、行反转等方式。本申请实施例中以列反转的驱动方式进行示例性说明，在其他实施例中，根据不同应用场景，调整数据信号线Data、第一电压端Vp、第二电压端Vn的信号极性可以实现不同的驱动方式，本申请在此不一一详述。

在应用时，所述第一开关与所述多个像素列中的奇数列对应的所述数据线20连接；所述第二开关与所述多个像素列中的偶数列对应的所述数据线20连接。所述第三开关与所述多个像素列中的奇数列对应的所述数据线20连接；所述第四开关与所述多个像素列中的偶数列对应的所述数据线20连接。

在本申请实施例中，所述第一开关包括第二晶体管M2，所述第二晶体管M2的第一端与所述奇数列对应的所述数据线20连接，所述第二晶体管M2的第二端与所述第一电压端Vp连接，所述第二晶体管M2的控制端接入所述第二控制信号SW2。

所述第二开关包括第三晶体管M3，所述第三晶体管M3的第一端与所述偶数列对应的所述数据线20连接，所述第三晶体管M3的第二端与所述第一电压端Vp连接，所述第三晶体管M3的控制端接入所述第二子控制信号SW2’。

所述第三开关包括第四晶体管M4，所述第四晶体管M4的第一端与所述奇数列对应的所述数据线20连接，所述第四晶体管M4的第二端与所述第二电压端Vn连接，所述第四晶体管M4的控制端接入所述第三控制信号SW3；

所述第四开关包括第五晶体管M5，所述第五晶体管M5的第一端与所述偶数列对应的所述数据线20连接，所述第五晶体管M5的第二端与所述第二电压端Vn连接，所述第五晶体管M5的控制端接入所述第三子控制信号SW3’。

需要说明的是，本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是没有区别的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一端，将另一极称为第二端。

此外，按照晶体管的特性区分可以将晶体管分为N型和P型，以下实施例均以N性晶体管为例进行说明，当采用N型晶体管时，第一端可以是该N型晶体管的源极，第二端则可以是该N型晶体管的漏极。可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。对于本领域公知的是，N型晶体管受控于高电平控制信号而导通，受控于低电平控制信号而截止；P型晶体管受控于低电平控制信号而导通，受控于高电平控制信号而截止。

在本申请实施例中，所述奇数列的像素单元30与所述偶数列的像素单元30极性相反。所述第一电压端Vp和所述第二电压端Vn中的一个为高电平，另一个为低电平。

在具体设置高电平电压采用的是Gamma电压的最高电平，低电平电压采用的是Gamma电压的最低电平电压。在本申请实施例中，可以采用第一电压端Vp为高电平电压，第二电压端Vn为低电平电压，或者，第一电压端Vp为低电平电压，第二电压端Vn为高电平电压，本申请对此并不限制。无论采用何种方式，均可以实现本申请增大像素开关TFT的开态电流Ion。

例如，在本申请实施例中以ADS产品进行示例性说明，如图3中，对应V-T曲线中对应的Gamma电压，最高电平采用透过率在97％左右的Gamma电压最低在2V，最高在11V左右，因此，在应用时，采用的是第一电压端Vp和第二电压端Vn的高电平为11V，低电平为2V。

在本申请实施例中，所述第一电压端Vp的电压与公共电压的差值的绝对值大于所述数据信号线Data的电压与公共电压的差值的绝对值；所述第二电压端Vn的电压与公共电压的差值的绝对值大于所述数据信号线Data的电压与公共电压的差值的绝对值。

另外需要说明的是，对于第一电压端Vp和第二电压端Vn的极性可以相同或者相反，本申请对此并不限制，对于不同的应用器件来说，像素单元30的极性变化不仅与像素电极的电压有关，还与公共电极的电压相关，作为像素电压的基准电压，公共电极的电压驱动方式存在直流驱动和交流驱动，对于不同的驱动方式，存在不同的电压反转的要求，在具体应用时，根据不同器件或者不同应用场景进行设置。

如图7所示，本申请提供了一种阵列基板的驱动方法，每行像素单元30的扫描周期包括第一阶段t1和第二阶段t2，所述驱动方法包括：

在所述第一阶段t1，在所述第一开关组100断开所述数据信号线Data与所述数据线20的连接，所述第二开关组200导通所述第一电压端Vp与所述数据线20的连接，所述第三开关组300导通所述所述第二电压端Vn与所述数据线20的连接；

在所述第二阶段t2，在所述第一开关组100导通所述数据信号线Data与所述数据线20的连接，所述第二开关组200断开所述第一电压端Vp与所述数据线20的连接，所述第三开关组300断开所述第二电压端Vn与所述数据线20的连接。

在本申请实施例中，在一帧时间中，包括预备阶段t0和扫描阶段Tt。

在所述预备阶段t0，所述第一开关组100导通所述数据信号线Data与所述数据线20的连接，每一所述像素列对应的所述数据线20上的电压极性反转。

因为液晶是交流驱动，即当前充电像素的像素电压极性与像素存储在上一帧像素电压极性是相反的，为了使像素快速完成充电，在本申请提供驱动方法中，通过采用预备阶段作为扫描之前的预备。本申请实施例中，通过将SW1输入高电平，第一开关组100内的第一晶体管M1全部打开，所有Data线电平均发生极性变化。通过预备阶段可以使得数据信号线Data上的信号全部进行预定的极性转变，避免数据信号线Data因与像素单元30上的公共电极之间的寄生电容产生的电压不稳等问题，导致显示异常。

在所述扫描阶段Tt，依次各行所述扫描线10输入扫描信号，对各行像素单元30进行逐次扫描。

在扫描阶段，按照本申请提供的充电方案，在每一行中先通过第一电压端Vp或者第二电压端Vn对像素单元30进行快速充电，完成充电后，通过数据信号线Data输入数据电压，对于像素电压进行电平保持或者二次充电。在扫描阶段中对于每一行像素单元30进行扫描的方式，本申请在此不再赘述。

在本申请实施例中，在同一帧时间，相邻两所述奇数列对应的数据信号线Data的电压极性相反，相邻两所述偶数列对应的数据信号线Data的电压极性相反。在相邻两帧时间中，所述数据信号线Data的电压极性相反。

在具体设置时，在同一帧时间，所述第二开关组200响应于所述第二控制信号SW2导通奇数列的所述数据线20与所述第一电压端Vp的连接，所述第三开关组300响应于所述第三子控制信号SW3’导通偶数列的所述数据线20与所述第二电压端Vn的连接。

对应地，在相邻下一帧时间，所述第三开关组300响应于所述第三控制信号SW3导通奇数列的所述数据线20与所述第二电压端Vn的连接，所述第二开关组200响应于所述第二子控制信号SW2’导通偶数列的所述数据线20与所述第一电压端Vp的连接。

实施例

请参考图7，在本申请实施例中，以Gaten-1、Gaten、Gaten+1为例进行连续两帧时间进行示例性说明，各个阶段具体工作状态如下：

T1阶段：在此阶段为第一帧时间的预备阶段，此阶段SW1为高电平，各M1均保持打开状态，SW2、SW2’、SW3、SW3’均为低电平，M2、M3、M4、M5均为关闭状态，所有Data线电平均发生极性变化，像素单元30中的像素开关均保持关闭状态，仍为上一帧充入的电平。在此阶段，数据信号线上的电平发生极性变化，例如Data n-1由低电平变为高电平，Data n由高电平变为低电平，Data n-1由低电平变为高电平。

T2阶段：Gate n-1行Gate为高电平，像素开关M0打开，此阶段SW1为低电平，各M1由打开变为关闭状态，SW2’、SW3仍为低电平，各M3、M4仍处于关闭状态，SW2、SW3’均为高电平，各M2、M5由关闭变为打开状态，故而P1、P3由Vp对其进行充电(由负极性充向正极性)，P2由Vn对其充电(由正极性充向负极性)，因Vp、Vn为Gamma电压的最高、最低电平，故此状态的像素开关M0的Vds幅值会稍高，故而TFT Ion会有一定增大，像素充电速度提升。

T3阶段：Gate n-1行Gate为高电平，像素开关M0打开，此阶段SW1为高电平，各M1由关闭变为打开状态，SW2、SW2’、SW3、SW3’均为低电平，各M2、M3、M4、M5均为关闭状态，此时，像素由Vp、Vn充电过程已结束，像素进入由Data线进行二次充电或电平保持阶段。

T4阶段：Gate n-1行Gate为低电平，Gate n-1行像素开关M0关闭，Pixel因受Cgs拉动影响，电平有所向下降低，此阶段，Gate n行、Gate n+1行及之后行均按照Gate n-1行的T2阶段、T3阶段两种状态进行像素充电，并关闭保持，直至进行本帧显示结束。

T5阶段：下一帧开始到扫描之前，此阶段SW1为高电平，各M1均保持打开状态，SW2、SW2’、SW3、SW3’均为低电平，各M2、M3、M4、M5均为关闭状态，所有Data线电平均发生极性变化，Gate n-1及之后的行控制的像素均保持关闭状态，仍为上一帧充入的电平。在此阶段，数据信号线上的电平发生极性变化，例如Data n-1由高电平变为低电平，Data n由低电平变为高电平，Data n-1由高电平变为低电平。

T6阶段：Gate n-1行Gate为高电平，像素开关M0打开，此阶段SW1为低电平，各M1由打开变为关闭状态，SW2、SW3’仍为低电平，各M2、M5仍处于关闭状态，SW2’、SW3均为高电平，各M3、M4由关闭变为打开状态，故而Pixel1、P3由Vn对其进行充电(由正极性充向负极性)，P2由Vp对其充电(由负极性充向正极性)，因Vp、Vn为Gamma电压的最高、最低电平，故此状态的像素开关M0的Vds幅值会稍高，故而TFT Ion会有一定增大，像素充电速度提升。

T7阶段：Gate n-1行Gate为高电平，像素开关M0打开，此阶段SW1为高电平，各M1由关闭变为打开状态，SW2、SW2’、SW3、SW3’均为低电平，各M2、M3、M4、M5均为关闭状态，此时，像素由Vp、Vn充电过程已结束，像素进入由Data线进行二次充电或电平保持阶段。

T8阶段：Gate n-1行Gate为低电平，Gate n-1行像素开关M0关闭，Pixel因受Cgs拉动影响，电平有所向下降低，此阶段，Gate n行、Gate n+1行及之后行均按照Gate n-1行的T2阶段、T3阶段两种状态进行像素充电，并关闭保持，直至进行下一帧刷新。

如图8所示，本申请还提供了一种显示面板，包括如以上任一所述的阵列基板。在本申请实施例中，显示面板采用的是液晶显示面板，液晶显示面板由彩膜基板3(ColorFilter，CF)、阵列基板1(Thin Film Transistor Array Substrate，M Array Substrate)以及一配置于两基板间的液晶层2(Liquid Crystal Layer)所构成，其工作原理是通过在两片基板上施加驱动电压来控制液晶层的液晶分子的旋转，将背光模组的光线折射出来产生画面。

本申请还提供了一种显示装置，包括如以上任一所述的阵列基板。

本申请实施例显示装置可以是电视，也可以是PC、智能手机、平板电脑、电子书阅读器、MP3(Moving Picture Experts Group Audio Layer III，动态影像专家压缩标准音频层面)播放器、MP4(Moving Picture Experts Group Audio Layer IV，动态影像专家压缩标准音频层面)播放器、便携计算机等具有显示功能的装置。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应用于另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。

本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (14)

1.一种阵列基板，其特征在于，包括：

多行扫描线、多列数据线以及多个像素单元，所述多行扫描线和所述多列数据线呈交叉设置，所述多个像素单元呈阵列分布；

第一开关组，所述第一开关组设置在数据信号线与所述数据线之间，所述第一开关组被配置为响应于第一控制信号，导通与断开数据信号线与所述数据线连接；

第二开关组，所述第二开关组与奇数列的所述数据线连接，所述第二开关组被配置为响应于第二控制信号导通与断开第一电压端与奇数列的所述数据线的连接，或者，响应于第三控制信号导通与断开的第二电压端与奇数列的所述数据线的连接；

第三开关组，所述第三开关组与偶数列的所述数据线连接，所述第三开关组被配置为响应于第二子控制信号导通与断开所述第一电压端与偶数列的所述数据线的连接，或者，响应于第三子控制信号导通与断开的所述第二电压端与偶数列的数据线的连接；

所述奇数列的像素单元与所述偶数列的像素单元极性相反。

2.根据权利要求1所述的阵列基板，其特征在于，所述像素单元包括像素电极、公共电极和像素开关，所述像素开关的第一端与对应的数据线连接，所述像素开关的第二端与所述像素电极连接，所述像素开关的控制端与对应的扫描线连接。

3.根据权利要求1所述的阵列基板，其特征在于，所述第一开关组包括多个第一晶体管，所述第一晶体管的第一端与对应的所述数据线连接，所述第一晶体管的第二端与对应的数据信号线连接，所述第一晶体管的控制端与所述第一控制信号连接。

4.根据权利要求1所述的阵列基板，其特征在于，所述第二开关组包括多个开关对，每一所述开关对均包括第二晶体管和第三晶体管，所述第二晶体管的第一端、所述第三晶体管的第一端均与奇数列中同一所述数据线连接，所述第二晶体管的第二端与所述第一电压端连接，所述第二晶体管的控制端与所述第二控制信号连接，所述第三晶体管的第二端与所述第二电压端连接，所述第三晶体管的控制端与所述第三控制信号连接。

5.根据权利要求1所述的阵列基板，其特征在于，所述第三开关组包括多个开关子对，每一所述开关子对均包括第四晶体管和第五晶体管，所述第四晶体管的第一端、所述第五晶体管的第一端均与偶数列中同一所述数据线连接，所述第四晶体管的第二端与所述第一电压端连接，所述第四晶体管的控制端与所述第二子控制信号连接，所述第五晶体管的第二端与所述第二电压端连接，所述第五晶体管的控制端与所述第三子控制信号连接。

6.根据权利要求1所述的阵列基板，其特征在于，所述第一电压端和所述第二电压端中的一个为高电平，另一个为低电平。

7.根据权利要求1所述的阵列基板，其特征在于，所述第一电压端的电压与公共电压的差值的绝对值大于所述数据信号线的电压与公共电压的差值的绝对值；所述第二电压端的电压与公共电压的差值的绝对值大于所述数据信号线的电压与公共电压的差值的绝对值。

8.一种阵列基板的驱动方法，其特征在于，用于驱动如权利要求1-7任一所述的阵列基板，每行像素单元的扫描周期包括第一阶段和第二阶段，所述驱动方法包括：

在所述第一阶段，在所述第一开关组断开所述数据信号线与所述数据线的连接，所述第二开关组导通所述第一电压端与所述第二电压端的一个与所述数据线的连接，所述第三开关组导通所述第一电压端与所述第二电压端中的另一个与所述数据线的连接；

在所述第二阶段，在所述第一开关组导通所述数据信号线与所述数据线的连接，所述第二开关组断开所述第一电压端、第二电压端与所述数据线的连接，所述第三开关组断开所述第一电压端、第二电压端与所述数据线的连接。

9.根据权利要求8所述的方法，其特征在于，所述方法包括：

在同一帧时间，所述第二开关组响应于所述第二控制信号导通奇数列的所述数据线与所述第一电压端的连接，所述第三开关组响应于所述第三子控制信号导通偶数列的所述数据线与所述第二电压端的连接；

在相邻下一帧时间，所述第二开关组响应于所述第二控制信号导通奇数列的所述数据线与所述第一电压端的连接，所述第三开关组响应于所述第三子控制信号导通偶数列的所述数据线与所述第二电压端的连接。

10.根据权利要求8所述的方法，其特征在于，在一帧时间中，包括预备阶段和扫描阶段，其中，

在所述预备阶段，所述第一开关组导通所述数据信号线与所述数据线的连接，每一像素列对应的所述数据线上的电压极性反转；

在所述扫描阶段，依次各行所述扫描线输入扫描信号，对各行像素单元进行逐次扫描。

11.根据权利要求9或10所述的方法，其特征在于，在相邻两帧时间中，所述数据信号线的电压极性相反。

12.根据权利要求10所述的方法，其特征在于，在同一帧时间，相邻两所述像素列对应的数据信号线的电压极性相反。

13.一种显示面板，其特征在于，包括如权利要求1-7任一所述的阵列基板。

14.一种显示装置，其特征在于，包括如权利要求1-7任一所述的阵列基板。