KR101809747B1 - 액정표시장치 - Google Patents

액정표시장치 Download PDF

Info

Publication number
KR101809747B1
KR101809747B1 KR1020110048960A KR20110048960A KR101809747B1 KR 101809747 B1 KR101809747 B1 KR 101809747B1 KR 1020110048960 A KR1020110048960 A KR 1020110048960A KR 20110048960 A KR20110048960 A KR 20110048960A KR 101809747 B1 KR101809747 B1 KR 101809747B1
Authority
KR
South Korea
Prior art keywords
data
signal
gate
control signal
inversion
Prior art date
Application number
KR1020110048960A
Other languages
English (en)
Other versions
KR20120130901A (ko
Inventor
정양석
이송재
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110048960A priority Critical patent/KR101809747B1/ko
Publication of KR20120130901A publication Critical patent/KR20120130901A/ko
Application granted granted Critical
Publication of KR101809747B1 publication Critical patent/KR101809747B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

실시예에 따르면, 액정표시장치는, 다수의 게이트 라인들과 다수의 데이터 라인들에 의해 정의된 다수의 화소 영역들을 포함하는 액정 패널과, 게이트 라인들에 공급하기 위한 게이트 신호를 생성하는 게이트 드라이버와, 인버젼 제어신호를 검출하고 인버젼 제어신호의 인버젼 방식에 따라 생성된 데이터 전압을 다수의 데이터 라인들에 공급하는 데이터 드라이버를 포함한다.

Description

액정표시장치{Liquid crystal display device}
실시예는 액정표시장치에 관한 것이다.
정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다. 이러한 표시 장치는 모바일, 노트북, 네비게이션, 텔레비전에 널리 적용되고 있다.
표시장치는 액정표시장치, 유기전계발광 표시장치, 전기영동 표시장치 및 플라즈마 표시 패널을 포함할 수 있다.
이 중에서 액정표시장치는 경박단소, 고휘도 풀컬러 및 대형화의 장점을 가지므로, 표시장치로서 널리 각광받고 있다.
액정표시장치는 각각 전극을 포함하는 두 기판 사이에 액정들이 게재되어, 액정들의 변위에 따른 광의 투과/차단을 제어하여 정보를 표시한다.
액정들이 복원력이 좋지 않은 특성을 해소하기 위해, 주기적으로 데이터 극성을 반전시켜 주는 인버젼 방식이 제안되었다.
인버젼 방식은 도트 단위로 데이터 극성을 반전시켜 주는 도트 인버젼 방식, 라인 단위로 데이터 극성을 반전시켜 주는 라인 인버젼 방식, 2 도트 단위로 데이터 극성을 반전시켜 주는 2 도트 인버젼 방식을 포함할 수 있다.
실시예는 새로운 인버젼 방식으로 구동되는 액정표시장치를 제공한다.
실시예는 영상 특성에 따라 인버젼 방식을 선택적으로 변경하는 액정표시장치를 제공한다.
실시예는 인버젼 제어 신호의 변형/왜곡에 관계없이 안정적으로 인버젼 구동되는 액정표시장치를 제공한다.
실시예는 데이터 드라이버의 구조를 단순화한 액정표시장치를 제공한다.
실시예에 따르면, 액정표시장치는, 다수의 게이트 라인들과 다수의 데이터 라인들에 의해 정의된 다수의 화소 영역들을 포함하는 액정 패널; 상기 게이트 라인들에 공급하기 위한 게이트 신호를 생성하는 게이트 드라이버; 및 인버젼 제어신호를 검출하고 상기 검출된 인버젼 제어신호의 인버젼 방식에 따라 생성된 데이터 전압을 상기 다수의 데이터 라인들에 공급하는 데이터 드라이버를 포함한다.
실시예에 의하면, 영상의 특성을 분석하여 영상 특성에 맞는 인버젼 방식으로 구동함으로써, 최적의 영상 구현을 통한 영상 품질을 향상시킬 수 있다.
실시예에 의하면, 인버젼 제어신호(H_conv)에 아무 때나 노이즈가 혼입되더라도, 게이트 스타트 펄스 신호(GSP)의 발생 시점에서만 인버젼 검출신호(H'_conv)가 검출되고 이러한 인버젼 검출신호(H'_conv)가 현재 프레임의 인버젼 제어신호(H_conv)로 사용됨으로써, 노이즈가 혼입된 인버젼 제어신호(H_conv)에 의한 데이터 극성의 오류를 차단하여 데이터 오동작을 방지할 수 있다.
실시예에 의하면, 데이터 드라이버에 먹스 유닛과 디먹스 유닛을 구비하여 각 라인당 p DAC과 n DAC 중 어느 하나만 연결되도록 함으로써, DAC의 개수를 줄여 데이터 드라이버의 구조를 단순화할 수 있다.
도 1은 제1 실시예에 따른 액정표시장치를 도시한 블록도이다.
도 2는 도 1의 타이밍 콘트롤러를 도시한 블록도이다.
도 3은 도 1의 데이터 드라이버를 도시한 블록도이다.
도 4는 도 3의 먹스 유닛에서 수평 1 도트 인버젼 방식을 위한 데이터 정렬을 도시한 도면이다.
도 5는 도 3의 먹스 유닛에서 수평 2 도트 인번젼 방식을 위한 데이터 정렬을 도시한 도면이다.
도 6은 제1 실시예에 따른 액정표시장치에서 인버젼 제어 신호의 파형을 도시한 도면이다.
도 7은 제1 실시예에 따른 액정표시장치에서 또 다른 인버젼 제어 신호의 파형을 도시한 도면이다.
도 8a는 수평 1 도트 인버젼 방식으로 구동되는 모습을 도시한 도면이다.
도 8b는 수평 2 도트 인버젼 방식으로 구동되는 모습을 도시한 도면이다.
도 9는 인버젼 제어 신호에 노이즈가 반영된 파형을 도시한 도면이다.
도 10은 수평 1 도트 인버젼 방식에서 도 9의 노이즈에 의한 데이터 극성의 오동작을 도시한 도면이다.
도 11은 제2 실시예에 따른 액정표시장치를 도시한 도면이다.
도 12는 도 11의 데이터 드라이버를 도시한 블록도이다.
도 13은 도 12의 검출부의 일 예를 도시한 도면이다.
도 14는 제2 실시예에 따른 액정표시장치에 사용된 파형을 도시한 도면이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 액정표시장치를 도시한 블록도이고, 도 2는 도 1의 타이밍 콘트롤러를 도시한 블록도이고, 도 3은 도 1의 데이터 드라이버를 도시한 블록도이다.
도 1을 참고하면, 제1 실시예에 따른 액정표시장치(10)는 타이밍 콘트롤러(20), 게이트 드라이버(30), 데이터 드라이버(40) 및 액정 패널(50)을 포함한다.
상기 액정 패널(50)은 정보를 표시하기 위한 장치이다. 상기 게이트 드라이버(30) 및 상기 데이터 드라이버(40)는 상기 액정 패널(50)에 정보를 표시하도록 상기 액정 패널(50)의 게이트 라인과 데이터 라인을 활성화하여 주기 위한 장치이다. 상기 타이밍 콘트롤러(20)는 상기 게이트 드라이버(30)와 상기 데이터 드라이버(40)를 제어하기 위한 장치이다.
상기 타이밍 콘트롤러(20)는 감마 생성부(미도시), 전원 생성부(미도시) 등과 함께 인쇄회로기판(PCB) 상에 설치될 수 있다.
상기 게이트 드라이버(30)는 게이트 TCP(tape Carrier Package) 상에 설치된 다수의 게이트 집적회로(IC)들을 포함할 수 있다. 이때, 상기 게이트 TCP는 상기 액정 패널에 연결될 수 있다.
또는 상기 게이트 드라이버(30)는 상기 액정 패널(50)에 형성될 수 있다. 이때, 상기 게이트 드라이버(30)는 다수의 트랜지스터들로 이루어지며, 이들 트랜지스터들은 상기 액정 패널(50)의 박막 트랜지스터와 함께 형성될 수 있다.
상기 데이터 드라이버(40)는 데이터 TCP 상에 설치된 다수의 데이터 집적회로들을 포함할 수 있다. 이때, 상기 데이터 TCP는 상기 액정 패널(50)과 상기 인쇄회로기판에 연결될 수 있다.
상기 액정 패널(50)은 두 기판 사이에 액정들이 개재될 수 있다.
즉, 상기 액정 패널(50)은 제1 기판, 예컨대 박막 트랜지스터 어레이 기판과 상기 제1 기판에 대응하는 제2 기판, 예컨대 컬러필터 어레이 기판 그리고 상기 제1 및 제2 기판 사이에 게재된 액정들로 이루어지는 액정층을 포함할 수 있다.
상기 제1 기판은 제1 방향으로 배열된 다수의 게이트 라인들과 상기 게이트 라인들과 교차하도록 제2 방향으로 배열된 다수의 데이터 라인들을 포함한다.
상기 게이트 라인들은 상기 게이트 드라이버(30)의 게이트 집적회로들과 전기적으로 연결되고, 상기 데이터 라인들은 상기 데이터 드라이버(40)의 데이터 집적회로들과 전기적으로 연결될 수 있다. 따라서, 상기 게이트 집적회로들로부터의 게이트 신호들이 순차적으로 상기 제1 기판의 상기 게이트 라인들로 공급되고, 상기 데이터 집적회로들로부터의 데이터 전압들이 상기 제1 기판의 상기 데이터 라인들로 공급될 수 있다.
통상적으로 상기 게이트 라인들은 횡 방향을 따라 배열되고, 상기 데이터 라인들은 종 방향을 따라 배열될 수 있지만, 이에 한정하지 않는다.
상기 데이터 라인들은 상기 게이트 라인들과 수직으로 교차하도록 배열되거나 상기 게이트 라인에 대하여 시계 방향 또는 반시계 방향으로 기울어지도록 배열될 수도 있다.
상기 게이트 라인들과 상기 데이터 라인들의 교차에 의해 화소 영역들이 정의될 수 있다. 따라서, 상기 액정 패널(50)에는 횡 방향, 종 방향 또는 대각선 방향을 따라 다수의 화소 영역들이 정의될 수 있다. 다시 말해, 상기 화소 영역들은 매트릭스(matrix) 구조 또는 메쉬(mesh) 구조를 가질 수 있다.
각 화소 영역은 박막 트랜지스터와 화소 전극을 포함할 수 있다.
TN(Twisted Nematic) 모드의 액정표시장치에서는 공통 전극이 상기 제2 기판 상에 형성될 수 있지만, IPS(In-Plane Switching) 모드 액정표시장치, FFS(Fringe Field Switching) 모드 액정표시장치 및 VA(Vertical Alignment) 모드 액정표시장치에서는 공통 전극이 각 화소 영역에 형성될 수 있다.
상기 박막 트랜지스터는 상기 게이트 라인으로 공급된 상기 게이트 신호에 응답하여 상기 데이터 라인으로 공급된 데이터 전압을 상기 화소 전극으로 보내주는 역할을 한다.
다시 말해, 상기 박막 트랜지스터의 활성화, 즉 턴온과 비활성화, 즉 턴오프에 따라 각 화소 영역이 선택적으로 선택될 수 있다.
예컨대, 상기 박막 트랜지스터가 활성화된 화소 영역들의 화소 전극들에는 상기 데이터 집적회로들로부터의 데이터 전압들이 인가될 수 있다.
상기 박막 트랜지스터는 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함할 수 있다.
상기 게이트 전극은 상기 게이트 라인으로부터 연장 형성되고, 상기 소스 전극은 상기 데이터 라인으로부터 연장 형성될 수 있다.
상기 게이트 라인 상에 박막 트랜지스터가 형성되는 경우, 상기 박막 트랜지스터가 형성된 영역의 게이트 라인은 게이트 전극일 수 있다.
상기 드레인 전극은 상기 반도체층 상에서 상기 소스 전극으로부터 이격되어 형성되고, 상기 화소 전극에 연결될 수 있다.
상기 화소 전극은 상기 드레인 전극과 상이한 층에 형성되어, 상기 드레인 전극과 상기 화소 전극 사이에 형성된 패시베이션층에 형성된 컨택홀을 통해 상기 드레인 전극에 전기적으로 연결될 수 있다.
또는 상기 화소 전극은 상기 드레인 전극과 동일 층에 형성되어, 상기 드레인 전극의 일부 영역에 컨택홀을 통하지 않고 직접 전기적으로 연결될 수 있다.
상기 제2 기판에는 각 화소 영역에 대응하여 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터를 포함하는 컬러필터층이 형성되고, 각 컬러필터 사이에 블랙 매트릭스가 형성될 수 있다.
앞서 설명한 바와 같이, TN 모드 액정표시장치에서는 공통 전극이 상기 컬러필터층과 상기 블랙 매트릭스 상에 형성될 수 있다. 이와 반대로, IPS 모드 액정표시장치, FFS 모드 액정표시장치 및 VA 모드 액정표시장치에서는 공통 전극이 제1 기판에 형성될 수 있다.
이와 같이 화소 전극으로 인가된 데이터 전압과 공통 전극에 인가된 공통 전압 사이에 전계가 형성되고, 상기 액정층의 액정들이 이러한 전계의 방향으로 변위되어 상기 액정 패널(50)을 통과하는 광을 선택적으로 투과/차단시켜 정보가 표시될 수 있다.
앞서 설명한 바와 같이, 상기 게이트 드라이버(30)와 상기 데이터 드라이버(40)는 상기 타이밍 콘트롤러(20)에 의해 제어될 수 있다.
상기 타이밍 콘트롤러(20)는 외부 장치에서 제공된 다양한 신호들(Vsync, Hsync, DE)과 영상 데이터(D)를 입력받고, 이들 신호들(Vsync, Hsync, DE)를 바탕으로 제어신호(GS, DS)를 생성하는 한편데이터 영상을 바탕으로 인버젼 제어 신호(H_conv)을 생성할 수 있다.
예컨대, 상기 외부 장치는 비디오 카드, 저장 매체, 플레이어 등을 포함할 수 있다.
상기 비디오 카드는 데스크탑 컴퓨터, 노트북, 태블릿(tablet)에 포함될 수 있다. 이러한 비디오 카드에 신호들(Vsync, Hsync, DE)과 영상 데이터(D)가 저장될 수 있다.
상기 저장 매체는 CD, DVD, USB(universal serial bus) 메모리 등을 포함하고, 상기 플레이어는 MP3, PMP(potable multimedia player), 스마트 폰 등을 포함할 수 있다.
수직동기신호(Vsync)는 각 프레임을 정의하는 신호이고, 수평동기신호(Hsync)는 한 프레임 내의 각 라인을 정의하는 신호이며, 데이터 이네이블 신호(DE)는 데이터를 각 라인으로 공급하는 시점을 정의하는 신호일 수 있다.
도 2에 도시한 바와 같이, 상기 타이밍 콘트롤러(20)는 제어신호 생성부(24)와 데이터 분석부(22)를 포함할 수 있다.
상기 제어신호 생성부(24)는 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인네이블 신호를 바탕으로 게이트 제어신호(GS)와 데이터 제어신호(DS)를 생성할 수 있다.
상기 게이트 제어신호(GS)는 게이트 쉬프트 클럭 신호(GSC), 게이트 스타트 펄스 신호(GSP) 및 게이트 출력 이네이블 신호(GOE)를 포함할 수 있다. 상기 게이트 쉬프트 클럭 신호(GSC)는 게이트 드라이버(30)를 구동하기 위한 클럭 신호이다. 상기 게이트 스타트 펄스 신호(GSP)는 한 프레임의 제1 게이트 라인의 구동의 시작 시점을 정의하는 신호이다. 상기 게이트 출력 이네이블 신호(GOE)는 게이트 드라이버(30)의 출력 시점을 정의하는 신호이다.
상기 데이터 제어신호(DS)는 소스 쉬프트 클럭 신호(SSC), 소스 스타트 펄스 신호(SSP), 소스 출력 이네이블 신호(SOE) 및 극성 신호(POL)를 포함할 수 있다.
상기 소스 쉬프트 클럭 신호(SSC)는 상기 데이터 드라이버(40)를 구동하기 위한 클럭 신호이다. 상기 소스 스타트 펄스 신호(SSP)는 한 프레임의 첫 번째 데이터 전압의 공급 시점을 정의하는 신호이다. 상기 소스 출력 이네이블(SOE) 신호는 데이터 드라이버(40)의 출력 시점을 정의하는 신호이다. 상기 극성 신호(POL)는 수평 구간(H)의 주기적인 극성 반전을 제어하는 신호이다. 1 수평 구간(1H)은 1 라인분의 데이터 전압이 액정 패널(50) 상에 표시되는 시간일 수 있다.
상기 제어신호 생성부(24)는 상기 데이터 분석부(22)로부터 분석된 영상 데이터(D)에 따른 인버젼 방식을 포함하는 인버젼 제어신호(H_conv)를 생성할 수 있다.
상기 인버젼 방식은 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나일 수 있다.
수평 1 도트 인버젼 방식은 도 8a에 도시한 바와 같이, 수평 방향 즉, 상기 제1 방향으로 1 도트 단위로 데이터의 극성이 반전될 수 있다.
예컨대, 극성신호(POL)가 하이 레벨인 경우 (-)(+)(-)(+)(-)(+)이고, 극성신호(POL)가 로우 레벨인 경우 (+)(-)(+)(-)(+)(-)일 수 있다.
수평 2 도트 인버젼 방식은 도 8b에 도시한 바와 같이, 상기 제1 방향으로 2 도트 단위로 데이터의 극성이 반전될 수 있다. 따라서, 인접하는 2 도트들의 데이터 극성은 동일하고, 이들 2 도트들의 데이터 극성은 또 다른 인접하는 2 도트들의 데이터 극성과 반대일 수 있다.
예컨대, 극성신호(POL)가 하이 레벨인 경우 (-)(-)(+)(+)(-)(-)이고, 극성신호(POL)가 로우 레벨인 경우 (+)(+)(-)(-)(+)(+)일 수 있다.
상기 데이터 분석부((22)는 상기 영상 데이터를 미리 설정된 데이터 패턴과 비교하여 수평 1 도트 인버젼 방식으로 구동할지 아니면 수평 2 도트 인버젼 방식으로 구동할지를 결정할 수 있다.
상기 데이터 패턴은 다양하게 설정될 수 있다. 예컨대, 데이터 패턴은 수평 1 도트 인버젼 방식용과 수직 1 도트 인버젼 방식용이 마련될 수 있다.
따라서, 영상 데이터로부터 각 프레임 데이터를 수평 1 도트 인버젼 방식용 데이터 패턴 또는 수평 2 도트 인버젼 방식용 데이터 패턴과 비교하여, 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식이 결정될 수 있다.
다른 실시예로서, 상기 데이터 분석부(22)는 상기 영상 데이터의 각 프레임 데이터에서 인접하는 데이터들 간의 차이들을 산출하여, 산출된 인접한 데이터 간의 차이가 기준값 이내인 경우 인접한 데이터들은 동일 극성을 갖는 것으로 설정할 수 있다. 이와 같이 설정된 극성들을 갖는 프레임 데이터를 1 도트 인버젼 방식용 데이터 패턴 2 도트 인버젼 방식용 패턴과 비교하여, 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식이 결정될 수 있다.
상기 데이터 분석부(22)에서 결정된 인버젼 방식에 대한 정보가 상기 제어신호 생성부(24)로 제공될 수 있다.
상기 제어신호 생성부(24)는 상기 데이터 분석부(22)에서 제공된 인버젼 방식에 대한 정보를 바탕으로 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식을 포함하는 인버젼 제어신호(H_conv)을 생성할 수 있다.
도 1을 참고하면, 상기 타이밍 콘트롤러(20)에서 생성된 게이트 제어신호(GS)는 상기 게이트 드라이버(30)로 공급되고, 상기 타이밍 콘트롤러(20)에서 생성된 데이터 제어신호(DS)와 인버젼 제어신호(H_conv)는 영상 데이터(D)와 함께 상기 데이터 드라이버(40)로 공급될 수 있다. 상기 게이트 제어신호(GS)는 게이트 쉬프트 클럭 신호(GSC), 게이트 스타트 펄스 신호(GSP) 및 게이트 출력 이네이블 신호(GOE)를 포함하고, 상기 데이터 제어신호(DS)는 소스 쉬프트 클럭 신호(SSC), 소스 스타트 펄스 신호(SSP), 소스 출력 이네이블 신호(SOE) 및 극성 신호(POL)를 포함할 수 있다.
상기 게이트 드라이버(30)는 상기 타이밍 콘트롤러(20)에서 공급된 게이트 제어신호(GS)를 바탕으로 순차적으로 게이트 신호를 생성할 수 있다.
상기 게이트 신호는 상기 액정패널(50)의 상기 게이트 라인들에 순차적으로 공급되고, 상기 게이트 신호에 응답하여 상기 게이트 라인 상의 박막 트랜지스터들이 활성화될 수 있다.
도 3에 도시한 바와 같이, 상기 데이터 드라이버(40)는 쉬프트 레지스터(shift resister)(41), 먹스(MUX) 유닛(45), 다수의 래치(latch)(42_1 내지 42_6), 다수의 디지털-아날로그 컨버터(이하, DAC라 함)(43_1 내지 43_6), 다수의 버퍼(buffer)(44_1 내지 44_6) 및 디먹스(DEMUX) 유닛(47)을 포함할 수 있다. MUX는 multiplexer의 약자이고, DEMUX는 demultiplexer의 약자일 수 있다.
상기 다수의 래치(42_1 내지 42_6), 상기 다수의 DAC(43_1 내지 43_6) 및 상기 다수의 버퍼(44_1 내지 44_6)는 서로 간에 일대일 대응으로 연결 될 수 있다.
상기 쉬프트 레지스터(41)는 상기 소스 쉬프트 클럭 신호(SSC)와 상기 소스 스타트 펄스 신호(SSP)에 의해 샘플링 신호를 순차적으로 출력할 수 있다.
상기 샘플링 신호에 의해 상기 타이밍 콘트롤러(20)에서 제공된 영상 데이터에서 한 프레임의 프레임 데이터 중 1 라인분의 데이터 신호가 순차적으로 다수의 래치(42_1 내지 42_6)에 저장될 수 있다.
상기 다수의 래치(42_1 내지 42_6)와 상기 다수의 DAC(43_1 내지 43_6) 사이에 다수의 또 다른 래치가 배치될 수 있다. 상기 다수의 래치(42_1 내지 42_6)에 저장된 1 라인분의 데이터 신호는 상기 다수의 또 다른 래치로 동시에 저장될 수 있다.
한편, 상기 다수의 래치(42_1 내지 42_6)에 저장된 1 라인분의 데이터 신호는 상기 다수의 DAC(43_1 내지 43_6)로 공급될 수 있다.
상기 다수의 DAC(43_1 내지 43_6)는 p DAC와 n DAC가 혼합으로 배열될 수 있다. 즉, 상기 n DAC와 p DAC가 교대로 배열될 수 있다. 상기 다수의 n DAC들끼리 인접하여 배열되고, 상기 다수의 p DAC들끼리 인접하여 배열될 수 있다. 또는 한 쌍의 n DAC와 한 쌍의 p DAC가 교대로 배열될 수 있다.
예컨대, 상기 제1 래치(42_1)는 상기 p DAC(43_1)에 연결되고, 상기 제2 래치(42_1)는 상기 n DAC(43_2)에 연결되고, 상기 제3 래치(42_3)는 상기 p DAC(43_3)에 연결되고, 상기 제4 래치(42_4)는 상기 n DAC(43_4)에 연결되고, 상기 제5 래치(42_5)는 상기 p DAC(43_5)에 연결되며, 상기 제6 래치(42_6)는 상기 n DAC(43_6)에 연결될 수 있다.
DAC는 디지털 신호인 데이터 신호를 아날로 신호인 데이터 전압으로 변환하여 줄 수 있다.
도시되지 않았지만, 감마 생성부에서 다수의 부극성 감마값과 다수의 정극성 감마값이 생성될 수 있다. 상기 다수의 부극성 감마값은 상기 n DAC(43_2, 43_4, 43_6)로 공급되고, 상기 다수의 정극성 감마값은 상기 p DAC(43_1, 43_3, 43_5)로 공급될 수 있다.
상기 n DAC(43_2, 43_4, 43_6)는 상기 다수의 부극성 감마값을 바탕으로 디지털 신호인 데이터 신호를 아날로그 신호인 부극성 데이터 전압으로 변환하여 줄 수 있다. 즉, 상기 n DAC(43_2, 43_4, 43_6)는 상기 다수의 부극성 감마값 중에서 데이터 신호에 대응하는 부극성 감마값을 부극성 데이터 전압으로 출력할 수 있다.
상기 p DAC(43_1, 43_3, 43_5)는 상기 다수의 정극성 감마값을 바탕으로 디지털 신호인 데이터 신호를 아날로그 신호인 정극성 데이터 전압으로 변환하여 줄 수 있다. 즉, 상기 p DAC(43_1, 43_3, 43_5)는 상기 다수의 정극성 감마값 중에서 데이터 신호에 대응하는 정극성 감마값을 정극성 데이터 전압으로 출력할 수 있다.
상기 다수의 DAC(43_1 내지 43_6)에서 출력된 부극성 데이터 전압과 정극성 데이터 전압은 상기 다수의 버퍼(44_1 내지 44_6)로 공급될 수 있다.
상기 다수의 버퍼(44_1 내지 44_6)는 소스 출력 이네이블 신호(SOE)의 제어에 의해 상기 부극성 데이터 전압과 상기 정극성 데이터 전압을 상기 액정 패널(50)의 데이터 라인들로 공급할 수 있다.
실시예에 따르면, DAC의 개수가 종래에 비해 반으로 줄어들 수 있다.
즉, 종래에 따르면, 라인 당 n DAC와 p DAC가 쌍으로 연결된다. 따라서, 해당 라인으로 데이터 신호가 공급되면, n DAC 또는 p DAC에 의해 극성신호(POL)에 따라 데이터 신호에 상응하는 부극성 데이터 전압 또는 정극성 데이터 전압이 출력될 수 있다.
이에 반해, 실시예에 따르면, 라인 당 n DAC 및 p DAC 중 하나의 DAC만이 연결될 수 있다. 따라서, 실시예는 종래에 비해 DAC의 개수가 반으로 줄어들 수 있다.
하지만, n DAC(43_2, 43_4, 43_6)에 연결된 라인으로 공급된 데이터 신호는 부극성 데이터 전압만이 생성되고 정극성 데이터 전압은 생성될 수 없다. 또한 p DAC(43_1, 43_3, 43_5)에 연결된 라인으로 공급된 데이터 신호는 정극성 데이터 전압만이 생성되고 부극성 데이터 전압은 생성될 수 없다.
따라서, 데이터 신호가 특정 라인으로만 공급되는 것이 아니라 데이터 신호에 요구되는 정극성 또는 부극성에 따라 다른 라인으로 공급되도록 할 필요가 있다.
실시예에 따르면, 이러한 필요성에 부응하기 위해, 상기 먹스 유닛(45)과 상기 디먹스 유닛(47)이 제공될 수 있다.
상기 먹스 유닛(45)은 인버젼 제어신호(H_Conv) 및 극성신호(POL)를 바탕으로 해당 DAC들(43_1 내지 43_6)로 공급되도록 데이터 신호들을 제1 스위칭하여 주고, 상기 디먹스 유닛(47)은 해당 DAC들(43_1 내지 43_6)에서 처리된 데이터 전압들을 원래의 위치로 제2 스위칭하여 줄 수 있다.
예컨대, 도 4에 도시한 바와 같이, 극성 신호(POL)가 로우 레벨이고 인버젼 제어신호(H_conv)가 수평 1 도트 인버젼인 경우, 상기 먹스 유닛(45)은 제1 레드 데이터 신호(DR1(+))을 제1 DAC(p DAC)(43_1)로 스위칭하고, 제1 그린 데이터 신호(DG1(-))를 제2 DAC(n DAC)(43_2)로 스위칭하고, 제1 블루 데이터 신호(DB1(+))를 제3 DAC(p DAC)(43_3)로 스위칭하고, 제2 레드 데이터 신호(DR2(-))를 제4 DAC(n DAC)(43_4)로 스위칭하고, 제2 그린 데이터 신호(DG2(+))를 제5 DAC(p DAC)(43_5)로 스위칭할 수 있다.
제1 레드 데이터 신호(DR1(+))는 상기 제1 DAC(43_1)에 의해 정극성 제1 레드 데이터 전압으로 변환되고, 제1 그린 데이터 신호(DG1(-))는 상기 제2 DAC(43_2)에 의해 부극성 제1 그린 데이터 전압으로 변환되고, 제1 블루 데이터 신호(DB(+))는 상기 제3 DAC(43_3)에 의해 정극성 제1 블루 데이터 전압으로 변환되고, 제2 레드 데이터 신호(DR2(-))는 상기 제4 DAC(43_4)에 의해 부극성 제2 레드 데이터 전압으로 변환되며, 제2 그린 데이터 신호(DG2(+))는 상기 제5 DAC(43_5)에 의해 정극성 제2 그린 데이터 전압으로 변환될 수 있다.
상기 디먹스 유닛(47)은 상기 제1 DAC(43_1)에서 출력된 정극성 제1 레드 데이터 전압을 제1 데이터 라인(OUT1)으로 출력하고, 상기 제2 DAC(43_2)에서 출력된 부극성 제1 그린 데이터 전압을 제2 데이터 라인(OUT2)으로 출력하고, 상기 제3 DAC(43_3)에서 출력된 정극성 제1 블루 데이터 전압을 제3 데이터 라인(OUT3)으로 출력하고, 상기 제4 DAC(43_4)에서 출력된 부극성 제2 레드 데이터 전압을 제4 데이터 라인(OUT4)으로 출력하며, 상기 제5 DAC(43_5)에서 출력된 정극성 제2 그린 데이터 전압을 제5 데이터 라인(OUT5)으로 출력할 수 있다.
도 8a에 도시한 바와 같이, 두 번째 수평 라인의 각 화소 영역에 정극성 제1 레드 데이터 전압, 부극성 제1 그린 데이터 전압, 정극성 제1 블루 데이터 전압, 부극성 제2 레드 데이터 전압, 정극성 제2 그린 데이터 전압 및 부극성 제2 블루 데이터 전압이 공급될 수 있다.
예컨대, 도 5에 도시한 바와 같이, 극성 신호(POL)이 로우 레벨이고 인버젼 제어신호(H_conv)가 수평 2 도트 인버젼인 경우, 상기 먹스 유닛(45)은 제1 레드 데이터 신호(DR1(+))를 제1 DAC(p DAC)(43_1)로 스위칭하고, 제1 그린 데이터 신호(DG1(+))를 제3 DAC(p DAC)(43_3)로 스위칭하고, 제1 블루 데이터 신호(DB1(-))를 제2 DAC(n DAC)(43_2)로 스위칭하고, 제2 레드 데이터 신호(DR2(-))를 제4 DAC(n DAC)(43_4)로 스위칭하고, 제2 그린 데이터 신호(DG2(+))를 제5 DAC(p DAC)(43_5)로 스위칭할 수 있다.
제1 레드 데이터 신호(DR1(+))는 상기 제1 DAC(43_1)에 의해 정극성 제1 레드 데이터 전압으로 변환되고, 제1 그린 데이터 신호(DG1(+))는 상기 제3 DAC(43_3)에 의해 정극성 제1 그린 데이터 전압으로 변환되고, 제1 블루 데이터 신호(DB1(-))는 상기 제2 DAC(43_2)에 의해 부극성 제1 블루 데이터 전압으로 변환되고, 제2 레드 데이터 신호(DR2(-))는 상기 제4 DAC(43_4)에 의해 부극성 제2 레드 데이터 전압으로 변환되며, 제2 그린 데이터 신호(DG2(+))는 상기 제5 DAC(43_5)에 의해 정극성 제2 그린 데이터 전압으로 변환될 수 있다.
상기 디먹스 유닛(47)은 상기 제1 DAC(43_1)에서 출력된 정극성 제1 레드 데이터 전압은 제1 데이터 라인(OUT1)으로 출력하고, 상기 제3 DAC(43_3)에서 출력된 정극성 제1 그린 데이터 전압은 제2 데이터 라인(OUT2)으로 출력되고, 상기 제2 DAC(43_2)에서 출력된 부극성 제1 블루 데이터 전압은 제3 데이터 라인(OUT3)으로 출력되고, 상기 제4 DAC(43_4)에서 출력된 부극성 제2 레드 데이터 전압은 제4 데이터 라인(OUT4)으로 출력되며, 상기 제5 DAC(43_5)에서 출력된 정극성 제2 그린 데이터 전압은 제5 데이터 라인(OUT5)으로 출력될 수 있다.
도 8b에 도시한 바와 같이, 두 번째 수평 라인의 각 화소 영역에 정극성 제1 레드 데이터 전압, 정극성 제1 그린 데이터 전압, 부극성 제1 블루 데이터 전압, 부극성 제2 레드 데이터 전압, 정극성 제2 그린 데이터 전압 및 정극성 제2 블루 데이터 전압이 공급될 수 있다.
인버젼 제어신호(H_conv)에 포함된 인버젼 방식은 수직동기신호(Vsync)의 수직블랭크 구간(vertical blank period)에서 변경될 수 있다. 다시 말해, 상기 인버젼 방식은 수직 블랭크 구간을 제외한 한 프레임 내에서는 변경되지 않고 이전에 결정된 인버젼 방식이 유지될 수 있다.
도 6에 도시한 바와 같이, 제1 프레임 동안 즉 인버젼 제어신호(H_conv)가 로우 레벨인 구간동안 수평 1 도트 인버젼 방식이 유지되다가, 제2 프레임 동안 즉 인버젼 제어신호(H_conv)가 하이 레벨인 구간동안 수평 2 도트 인버젼 방식으로 변경될 수 있다. 이때, 인버젼 제어신호(H_conv)는 제1 프레임의 수직 블랭크 구간에서 로우 레벨에서 하이 레벨로 변경될 수 있다. 이로부터 제1 프레임 동안에는 수평 1 도트 인버젼 방식으로 구동되고, 제2 프레임 동안에는 수평 2 도트 인버젼 방식으로 구동됨을 알 수 있다.
인버젼 제어신호(H_conv)의 인버젼 방식은 적어도 한 프레임 이상의 단위로 변경될 수 있다.
도 7에 도시한 바와 같이, 인버젼 제어신호(H_conv)는 제2 프레임의 수직 블랭크 구간에서 수평 1 도트 인버젼 방식에서 수평 2 도트 인버젼 방식으로 변경되고, 제6 프레임의 수직 블랭크 구간에서 수평 2 도트 인버젼 방식에서 수평 1 도트 인버젼 방식으로 변경될 수 있다. 따라서, 제1 및 제2 프레임 동안에는 수평 1 도트 인버젼 방식으로 구동되고, 제3 내지 제6 프레임 동안에는 수평 2 도트 인버젼 방식으로 구동되며, 제7 및 제8 프레임 동안에는 수평 1 도트 인버젼 방식으로 구동될 수 있다.
도 9는 인버젼 제어 신호에 노이즈가 반영된 파형을 도시한 도면이다.
도 9를 참고하면, 타이밍 콘트롤러에서 데이터 드라이버로 제공되는 인버젼 제어신호(H_conv)에는 노이즈가 혼입될 수 있다.
즉, 인버젼 제어신호(H_conv)는 다른 신호들, 게이트 제어신호(GS)와 데이터 제어신호(DS)와 함께 타이밍 콘트롤러(20)에서 게이트 드라이버(30)와 데이터 드라이버(40)로 공급될 있다.
이러한 경우, 인버젼 제어신호(H_conv)에 다른 신호들과의 간섭에 의해 생성된 노이즈가 혼입될 수 있다.
이러한 노이즈는 언제 발생될지 모른다. 예컨대, 노이즈는 한 프레임 내의 인버젼 제어신호(H_conv)에 반영될 수 있다. 노이즈는 임펄스, 구형 펄스 또는 사인파의 형태로 발생될 수 있다.
이와 같이 노이즈가 혼입된 인버젼 제어신호(H_conv)가 데이터 드라이버(40)로 공급되는 경우, 노이즈로 인해 데이터의 극성에 오류가 발생하여 데이터의 오동작이 발생될 수 있다.
노이즈의 폭에 따라 다수의 화소 영역들의 데이터 전압들의 극성들에 오류가 발생될 수 있다.
예컨대, 도 10에 도시한 바와 같이, 세 번째 수평 라인의 일부 화소 영역들과 네 번째 수평 라인의 화소 영역들에 공급되는 데이터 전압들의 극성들에 오류가 발생될 수 있다.
이하의 제2 실시예는 타이밍 콘트롤러(20)에서 데이터 드라이버(70)로 공급되는 도중에 노이즈가 인버젼 제어신호에 혼입되더라도, 상기 데이터 드라이버(70)에서 노이즈로 인한 데이터 극성의 오류를 차단하여 데이터의 오동작을 방지할 수 방안을 설명한다.
제2 실시예는 제1 실시예와 비교하여 데이터 드라이버(70)를 제외하고는 거의 동일하므로, 제1 실시예와 동일한 구성 요소들에 대해서는 동일한 도면 번호를 부여하고 이러한 동일 구성 요소들에 대해서는 자세한 설명을 생략한다. 즉, 이하의 제2 실시예에서 설명되지 않은 내용들은 제1 실시예로부터 용이하게 이해될 수 있다.
도 11은 제2 실시예에 따른 액정표시장치를 도시한 도면이고, 도 12는 도 11의 데이터 드라이버를 도시한 블록도이다.
도 11을 참고하면, 제2 실시예에 따른 액정표시장치(10A)는 타이밍 콘트롤러(20), 게이트 드라이버(30), 데이터 드라이버(70) 및 액정 패널(50)을 포함한다.
상기 액정 패널(50)은 정보를 표시하기 위한 장치로서, 제1 기판 및 제1 기판과 상기 제1 및 제2 기판 사이에 액정들로 이루어지는 액정층을 포함할 수 있다.
상기 제1 기판에는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차하여 다수의 화소 영역들이 정의될 수 있다. 각 화소 영역에는 박막 트랜지스터와 화소 전극이 형성될 수 있다.
상기 타이밍 콘트롤러(20)는 게이트 제어신호(GS), 데이터 제어신호(DS) 및 인버젼 제어신호(H_conv)를 생성할 수 있다.
상기 게이트 제어신호(GS)는 게이트 쉬프트 클럭 신호(GSC), 게이트 스타트 펄스 신호(GSP) 및 게이트 출력 인네이블 신호(GOE)를 포함할 수 수 있다.
상기 데이터 제어신호(DS)는 소스 쉬프트 클럭 신호(SSC), 소스 스타트 펄스 신호(SSP), 소스 출력 인네이블 신호(SOE) 및 극성 신호(POL)을 포함할 수 있다.
상기 인버젼 제어신호(H_conv)는 영상 데이터의 분석 결과를 바탕으로 결정된 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식을 포함할 수 있다.
상기 인버젼 방식은 상기 수직동기신호(Vsync)의 수직 블랭크 구간에서 변경될 수 있다. 상기 수직동기신호(Vsync)의 수직 블랭크 구간에서 수평 1 도트 인버젼 방식에서 수평 2 도트 인버젼 방식으로 또는 수평 2 도트 인버젼 방식에서 수평 1 도트 인버젼 방식으로 변경될 수 있다.
상기 인버젼 방식은 적어도 1 프레임 이상의 주기로 변경될 수 있다.
상기 수직 블랭크 구간을 제외한 한 프레임 내에서는 이전에 결정된 인버젼 방식이 유지될 수 있다.
상기 게이트 쉬프트 클럭 신호(GSC), 상기 게이트 스타트 펄스 신호(GSP) 및 상기 게이트 출력 인네이블 신호(GOE)를 포함하는 상기 게이트 제어신호(GS)는 상기 게이트 드라이버로 공급될 수 있다.
상기 게이트 드라이버(20)는 상기 게이트 제어신호(GS)에 응답하여 순차적으로 게이트 신호를 생성하여 상기 액정 패널(50)의 게이트 라인들로 공급할 수 있다.
상기 소스 쉬프트 클럭 신호(SSC), 상기 소스 스타트 펄스 신호(SSP), 상기 소스 출력 인네이블 신호(SOE) 및 상기 극성 신호(POL)을 포함하는 상기 데이터 제어신호(DS)는 상기 데이터 드라이버(70)로 공급될 수 있다.
또한, 상기 인버젼 제어신호(H_conv)는 상기 데이터 드라이버(70)로 공급될 수 있다.
특히, 상기 게이트 제어신호(GS)에 포함된 게이트 스타트 펄스 신호(GSP)는 상기 게이트 드라이버(30)뿐만 아니라 상기 데이터 드라이버(70)로 공급될 수 있다.
상기 게이트 스타트 펄스 신호(GSP)는 한 프레임의 제1 게이트 라인의 구동의 시작 시점을 정의하는 신호이다. 상기 게이트 스타트 펄스 신호(GSP)는 매 프레임당 1회씩 발생하여, 매 프레임의 제1 게이트 라인의 구동의 시작 시점을 알려준다.
따라서, 상기 게이트 스타트 펄스 신호(GSP)에 의해 액정 패널(50)이 한 프레임 동안 표시되기 시작한다.
도 14에 도시한 바와 같이, 상기 게이트 스타트 펄스 신호(GSP)는 수직동기신호(Vsync)에서 적어도 한 프레임의 라이징 타임(rising time) 이후에 발생될 수 있다.
상기 게이트 스타트 펄스 신호(GSP)는 적어도 1 수평 구간(1H)보다 작은 폭을 가질 수 있다. 상기 게이트 스타트 펄스 신호(GSP)의 폭은 하이 레벨을 가질 수 있다.
상기 게이트 스타트 펄스 신호(GSP)에서 하이 레벨을 갖는 동안 상기 인버젼 제어신호(H_conv)가 검출될 수 있다. 이러한 검출은 상기 데이터 드라이버(70)에서 수행될 수 있다.
즉, 상기 데이터 드라이버(70)는 검출부(80), 쉬프트 레지스터(71), 먹스 유닛(75), 다수의 래치(72_1 내지 72_6), 다수의 DAC(73_1 내지 73_6), 다수의 버퍼(74_1 내지 74_6) 및 디먹스 유닛(77)을 포함할 수 있다.
상기 검출부(80)는 인버젼 제어신호(H_conv)와 게이트 스타트 펄스 신호(GSP)를 입력받고, 상기 인버젼 제어신호(H_conv)와 상기 게이트 스타트 펄스 신호(GSP)를 바탕으로 현재 프레임 동안의 인버젼 검출신호(H'_conv)를 생성할 수 있다.
즉, 상기 검출부(80)는 지속적으로 입력되는 인버젼 제어신호(H_conv) 중에서 상기 게이트 스타트 펄스 신호(GSP)(이하 '제1 게이트 스타트 펄스 신호'라 함)의 하이 레벨을 갖는 동안의 인버젼 제어신호(H_conv)를 인버젼 검출신호(H'_conv)(이하 '제1 인버젼 검출신호'라 함)로 검출할 수 있다.
상기 제1 인버젼 검출신호(H'_conv)는 상기 게이트 스타트 펄스 신호(GSP)의 하이 레벨 구간을 가질 때의 상기 인버젼 제어신호(H_conv)와 동일한 신호일 수 있다.
상기 제1 인버젼 검출신호(H'_conv)는 현재 프레임의 인버젼 제어신호(H_conv)로 인식될 수 있다. 즉, 상기 제1 인버젼 검출신호(H'_conv)가 로우 레벨인 경우는 수평 1 도트 인버젼 방식으로 인식되고, 상기 제1 인버젼 검출신호(H'_conv)가 하이 레벨인 경우에는 수평 2 도트 인버젼 방식으로 인식될 수 있다.
상기 검출부(80)는 다음 게이트 스타트 펄스 신호(GSP)(이하 '제2 게이트 스타트 펄스 신호'라 함)의 발생 전까지 상기 인버젼 검출신호(H'_conv)를 지속적으로 출력할 수 있다.
즉, 상기 제2 게이트 스타트 펄스 신호(GSP)에 의해 다음 프레임 동안의 다음 인버젼 검출신호(H'_conv)(이하 '제2 인버젼 검출신호'라 함)가 검출될 수 있다.
상기 제2 인버젼 검출신호(H'_conv)는 상기 제1 인버젼 검출신호(H'_conv)와 동일한 레벨을 갖거나 상이한 레벨을 가질 수 있다. 상기 제1 및 제2 인버젼 검출신호(H'_conv)가 동일한 레벨을 갖는 경우, 제1 및 제2 프레임 동안 인버젼 방식은 변경되지 않고 그대로 유지되는 것으로 인식될 수 있다. 상기 제1 및 제2 인버젼 검출신호(H'_conv)가 상이한 레벨을 갖는 경우, 인버젼 방식은 제1 프레임과 제2 프레임 사이에서 변경되는 것으로 인식될 수 있다.
각 게이트 스타트 펄스 신호(GSP)에 의해 해당 프레임 동안의 각 인버젼 검출신호(H'_conv)가 검출될 수 있다.
도 13에 도시한 바와 같이, 상기 검출부(80)는 에컨대 D 플립플롭(84)일 수 있다.
상기 D 플립플롭(84)은 게이트 스타트 펄스 신호(GSP)가 하이 레벨을 갖는 동안에만 인버젼 제어신호(H_conv)를 인버젼 검출신호(H'_conv)로 출력하고, 상기 게이트 스타트 펄스 신호(GSP)가 로우 레벨을 갖는 동안에는 인버젼 검출신호(H'_conv)가 지속적으로 출력될 수 있다.
다시 말해, 상기 게이트 스타트 펄스 신호(GSP)가 하이 레벨을 갖는 동안에 검출된 인버젼 검출신호(H'_conv)는 현재 프레임의 인버젼 제어신호(H_conv)로 사용될 수 있다.
상기 게이트 스타트 펄스 신호(GSP)가 로우 레벨을 갖는 동안에는 어떠한 인버젼 제어신호(H_conv)도 검출되지 않게 된다. 이때 인버젼 제어신호(H_conv)에 혼입된 노이즈는 데이터의 극성 인버젼에 전혀 영향을 주지 않게 된다.
따라서, 인버젼 제어신호(H_conv)에 아무 때나 노이즈가 혼입되더라도, 게이트 스타트 펄스 신호(GSP)의 발생 시점에서만 인버젼 검출신호(H'_conv)가 검출되고 이러한 인버젼 검출신호(H'_conv)가 현재 프레임의 인버젼 제어신호(H_conv)로 사용됨으로써, 노이즈가 혼입된 인버젼 제어신호(H_conv)에 의한 데이터 극성의 오류를 차단하여 데이터 오동작을 방지할 수 있다.
상기 게이트 스타트 펄스 신호(GSP)가 하이 레벨을 갖는 동안에 검출된 인버젼 검출신호(H'_conv)는 상기 먹스 유닛(75)과 상기 디먹스 유닛(77)에 공급되어, 데이터 극성 인버젼에 사용될 수 있다.
상기 먹스 유닛(75)과 상기 디먹스 유닛(77)의 기능들은 제1 실시예에 설명된 바 있으므로, 더 이상의 설명은 생략한다.
제1 실시예에서는 인버젼 제어신호(H_conv)가 먹스 유닛(45)과 디먹스 유닛(47)에 공급되는데 반해, 제2 실시예에서는 인버젼 제어신호(H-conv) 대신에 게이트 스타트 펄스 신호(GSP)가 하이 레벨을 갖는 동안에 검출된 인버젼 검출신호(H'_conv)가 먹스 유닛(75)과 디먹스 유닛(77)에 공급될 수 있다.
상기 쉬프트 레지스터(71), 상기 다수의 래치(72_1 내지 72_6), 상기 다수의 DAC(73_1 내지 73_6), 상기 다수의 버퍼(74_1 내지 74_6) 또한 제1 실시예에서 자세히 설명한 바, 더 이상의 설명은 생략한다.
10, 10A: 액정표시장치 20: 타이밍 콘트롤러
22: 데이터 분석부 24: 제어신호 생성부
30: 게이트 드라이버 40, 70: 데이터 드라이버
41, 71: 쉬프트 레지시터
42_1 내지 42_6, 72_1 내지 72_6: 래치
43_1 내지 43_6, 73_1 내지 73_6: DAC
44_1 내지 44_6, 74_1 내지 74_6: 버퍼
45, 75: 먹스 유닛 47, 77: 디먹스 유닛
50: 액정 패널 80: 검출부
84: D 플립플롭

Claims (18)

  1. 다수의 게이트 라인들과 다수의 데이터 라인들에 의해 정의된 다수의 화소 영역들을 포함하는 액정 패널;
    상기 게이트 라인들에 공급하기 위한 게이트 신호를 생성하는 게이트 드라이버; 및
    인버젼 제어신호의 인버젼 방식에 대응하는 극성으로 데이터 전압을 생성함과 아울러, 극성 신호에 따라 적어도 한 수평 구간단위로 상기 데이터 전압의 극성이 반전되도록 하여 상기 다수의 데이터 라인들에 공급하는 데이터 드라이버를 포함하며,
    상기 데이터 드라이버는
    상기 게이트 제어신호 중 게이트 스타트 펄스 신호를 입력받아 상기 게이트 스타트 펄스 신호의 하이 레벨 구간에 상기 인버젼 제어신호를 검출하고,
    상기 게이트 스타트 펄스 신호의 하이 레벨 구간에 검출된 상기 인버젼 제어신호에 대응하는 인버젼 방식으로 영상이 표시되도록 상기 데이터 전압을 생성하는
    액정표시장치.
  2. 제1항에 있어서,
    상기 인버젼 제어신호, 상기 게이트 드라이버를 제어하기 위한 게이트 제어신호 및 상기 데이터 드라이버를 제어하기 위한 데이터 제어신호를 생성하는 타이밍 콘트롤러
    를 더 포함하는 액정표시장치.
  3. 삭제
  4. 삭제
  5. 제2항에 있어서,
    상기 게이트 스타트 펄스 신호는 상기 액정패널의 제1 게이트라인의 구동의 시작 시점을 제어하는 액정표시장치.
  6. 삭제
  7. 제2항에 있어서,
    상기 게이트 스타트 펄스 신호는 수직동기신호에서 적어도 한 프레임의 라이징 타임 이후에 발생되는 액정표시장치.
  8. 제2항에 있어서,
    상기 인버젼 제어신호는 수평 1 도트 인버젼 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식을 포함하는 액정표시장치.
  9. 제2항에 있어서,
    상기 게이트 스타트 펄스 신호는 적어도 1 수평 구간(1H)보다 작은 하이 레벨의 폭을 갖는 액정표시장치.
  10. 삭제
  11. 삭제
  12. 제2항에 있어서,
    상기 데이터 드라이버는
    D 플립플롭을 포함하는 검출부를 통해 상기 게이트 스타트 펄스 신호의 하이 레벨 구간에 상기 인버젼 제어신호를 검출하며,
    상기 게이트 스타트 펄스 신호의 로우 레벨 구간동안에는 상기 인버젼 제어신호가 유지되도록 하는 액정표시장치.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서,
    상기 인버젼 제어신호에 의한 인버젼 방식은 수직동기신호의 수직 블랭크 구간에서 변경되는 액정표시장치.
  16. 제15항에 있어서,
    상기 인버젼 방식은 적어도 한 프레임의 단위로 변경되는 액정표시장치.
  17. 삭제
  18. 제12항에 있어서,
    상기 데이터 드라이버는
    상기 인버젼 제어신호에 따라 수평 1 도트 인버젼 방식 및 수평 2 도트 인버젼 방식 중 어느 하나의 인버젼 방식으로 상기 데이터 전압을 생성하는 액정표시장치.
KR1020110048960A 2011-05-24 2011-05-24 액정표시장치 KR101809747B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110048960A KR101809747B1 (ko) 2011-05-24 2011-05-24 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110048960A KR101809747B1 (ko) 2011-05-24 2011-05-24 액정표시장치

Publications (2)

Publication Number Publication Date
KR20120130901A KR20120130901A (ko) 2012-12-04
KR101809747B1 true KR101809747B1 (ko) 2017-12-18

Family

ID=47514876

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110048960A KR101809747B1 (ko) 2011-05-24 2011-05-24 액정표시장치

Country Status (1)

Country Link
KR (1) KR101809747B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102243267B1 (ko) 2013-11-26 2021-04-23 삼성디스플레이 주식회사 표시 장치
KR102117987B1 (ko) 2014-02-24 2020-06-10 삼성디스플레이 주식회사 유기전계발광 표시장치

Also Published As

Publication number Publication date
KR20120130901A (ko) 2012-12-04

Similar Documents

Publication Publication Date Title
JP5925279B2 (ja) 表示装置及びその駆動方法
KR101480314B1 (ko) 터치스크린 일체형 표시장치 및 그 구동 방법
US9075472B2 (en) Display device having partial panels and driving method thereof
US7064738B2 (en) Liquid crystal display device and driving method thereof
US10204589B2 (en) Source driver having low power consumption and display device including the source driver
KR102651807B1 (ko) 액정표시장치와 그 구동 방법
KR101902562B1 (ko) 액정표시장치 및 그 구동방법
US20140320465A1 (en) Display Device For Low Speed Drive And Method For Driving The Same
KR20060054811A (ko) 표시장치용 구동칩과, 이를 갖는 표시장치
KR101361956B1 (ko) 액정표시장치
KR20120058852A (ko) 액정표시장치
KR20160033351A (ko) 표시장치
JP2015079138A (ja) 電気光学装置、電気光学装置の駆動方法及び電子機器
KR101653006B1 (ko) 액정표시장치와 그 소비전력 저감방법
KR101970800B1 (ko) 액정표시장치
KR20180042511A (ko) 액정표시장치와 그 구동 방법
KR20130009496A (ko) 표시장치와 그 구동 방법
KR20090085424A (ko) 표시장치와 그 구동방법
KR101963388B1 (ko) 액정표시장치와 그 구동방법
KR101809747B1 (ko) 액정표시장치
KR102019763B1 (ko) 액정표시장치 및 그 구동방법
KR20160083368A (ko) 액정표시장치
KR20170039807A (ko) 주사 구동부 및 그의 구동방법
KR101502370B1 (ko) 액정표시장치
KR20150072705A (ko) 액정표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant