KR102117987B1 - 유기전계발광 표시장치 - Google Patents

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Abstract

본 발명은 데이터신호의 충전시간을 확보하여 표시품질을 향상시킬 수 있도록 한 유기전계발광 표시장치에 관한 것이다.
본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들과; 출력선 각각으로 1 수평기간 동안 i(i는 2이상의 자연수) 개의 데이터신호를 순차적으로 공급하기 위한 데이터 구동부와; 상기 출력선들 각각마다 접속되며, 상기 i개의 데이터신호를 i개의 데이터선들로 공급하기 위한 복수의 데이터 분배기와; 상기 i개의 데이터신호에 대응하여 i개의 제어신호를 순차적으로 상기 데이터 분배기로 공급하기 위한 제어신호 생성부를 구비하며; 상기 데이터 분배기는 상기 데이선들 각각으로 1 수평기간 동안 데이터신호를 공급한다.

Description

유기전계발광 표시장치{ORGANIC LIGHT EMITTING DISPLAY DEVICE}
본 발명의 실시예는 유기전계발광 표시장치에 관한 것으로, 특히 데이터신호의 충전시간을 확보하여 표시품질을 향상시킬 수 있도록 한 유기전계발광 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시장치(Liquid Crystal Display Device : LCD), 유기전계발광 표시장치(Organic Light Emitting Display Device : OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등과 같은 평판 표시장치(Flat Panel Display : FPD)의 사용이 증가하고 있다.
평판 표시장치 중 유기전계발광 표시장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시하는 것으로, 이는 빠른 응답속도를 가짐과 동시에 낮은 소비전력으로 구동되는 장점이 있다.
유기전계발광 표시장치는 아날로그 방식 또는 디지털 방식으로 구동된다. 아날로그 방식은 전압차를 이용하여 계조를 구현하고, 디지털 구동방식은 시간차를 이용하여 계조를 구현한다.
아날로그 구동방식은 화소들 각각으로 서로 다른 데이터 전압을 인가함으로써 계조를 구현한다. 즉, 아날로그 구동방식은 각 계조에 대응하는 데이터 전압을 생성하고 이에 대응하여 화소들의 휘도가 조절되도록 하는 것으로써, 계조들의 수에 대응하는 다수 레벨의 데이터 전압을 생성하여야 한다. 다만, 아날로그 구동방식의 경우 화소들의 특성편차에 의하여 동일한 데이터 전압이 공급되는 경우에도 휘도편차가 발생하는 등 정확한 계조 표현에 있어 어려움이 있다.
이와 달리, 디지털 구동방식에서는 화소들 각각의 발광 및 비발광, 즉 표시기간을 제어함으로써 계조를 구현한다. 이러한 디지털 구동방식은 아날로그 구동방식에 의한 유기전계발광 표시장치 등에서 발생되는 정확한 계조 표현의 어려움을 해결할 수 있다. 따라서, 최근에는 각 화소의 발광시간을 조절함에 의하여 계조를 표현하는 디지털 구동방식이 폭넓게 적용되고 있다.
한편, 유기전계발광 표시장치에서는 데이터 구동부의 출력선들 각각에 접속되도록 디멀티플렉서(이하 "디먹스"라 하기로 함)를 추가하는 구조가 제안되었다. 디먹스는 출력선들 각각으로 공급되는 복수의 데이터신호를 복수의 데이터선들로 시분할하여 공급한다. 즉, 디먹스는 하나의 출력선으로 공급된 데이터신호를 복수이 데이터선으로 전달하고, 이에 따라 데이터 구동부의 출력선의 수를 최소화할 수 있다. 하지만, 디먹스를 사용하는 경우 각각의 데이터선으로 데이터신호가 공급되는 시간이 단축되어 표시품질이 저하된다.
특히, 디지털 구동방식에서는 한 프레임이 복수의 서브 프레임으로 분할되어 구동된다. 이와 같이 한 프레임이 복수의 서브 프레임으로 나뉘는 경우 1수평기간(1H)이 감소되고, 디먹스 사용시 1 수평기간(1H)이 추가로 분할되기 때문에 구동 자체가 불가능한 경우가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 데이터신호의 충전시간을 확보하여 표시품질을 향상시킬 수 있도록 한 유기전계발광 표시장치를 제공하는 것이다.
본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들과; 출력선 각각으로 1 수평기간 동안 i(i는 2이상의 자연수) 개의 데이터신호를 순차적으로 공급하기 위한 데이터 구동부와; 상기 출력선들 각각마다 접속되며, 상기 i개의 데이터신호를 i개의 데이터선들로 공급하기 위한 복수의 데이터 분배기와; 상기 i개의 데이터신호에 대응하여 i개의 제어신호를 순차적으로 상기 데이터 분배기로 공급하기 위한 제어신호 생성부를 구비하며; 상기 데이터 분배기는 상기 데이선들 각각으로 1 수평기간 동안 데이터신호를 공급한다.
실시 예에 의한, 상기 데이터 구동부는 상기 화소의 발광에 대응하는 제 1데이터신호 또는 상기 화소의 비발광에 대응하는 제 2데이터신호를 반전 또는 비반전하여 상기 데이터신호로써 공급한다.
실시 예에 의한, 상기 데이터 분배기는 i개의 데이터선들 각각과 접속되도록 i개의 분배유닛을 구비하며; 상기 분배유닛은 상기 1 수평기간 중 i번째로 데이터신호를 공급받는 제 2분배유닛과 상기 1 수평기간 중 상기 i번째를 제외한 나머지 데이터신호를 공급받으며 상기 제 2분배유닛과 상이한 회로로 구성되는 하나 이상의 제 1분배유닛으로 구성된다.
실시 예에 의한, 상기 제 1분배유닛 각각은 제 1노드 및 제 2노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 제 2전원의 전압을 공급하기 위한 출력부와; 제 2입력단자에 접속되며, 상기 제 1노드 및 제 2노드와 상기 출력부의 접속을 제어하는 제 1구동부와; 상기 제 1전원 및 제 3전원에 접속되며, 제 1입력단자, 상기 제 2입력단자 및 제 3노드에 대응하여 상기 제 1노드의 전압을 제어하기 위한 제 2구동부와; 상기 제 1전원 및 제 3전원에 접속되며, 출력선, 상기 제 1입력단자, 제 3입력단자에 대응하여 상기 제 3노드의 전압을 제어하기 위한 제 3구동부와; 상기 제 1전원 및 제 3전원에 접속되며, 상기 출력선, 상기 제 1입력단자 및 제 2입력단자에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 4구동부를 구비한다.
실시 예에 의한, 상기 제 1입력단자로는 공급받을 데이터신호와 중첩되는 제어신호, 상기 제 2입력단자로는 i번째 데이터신호와 중첩되는 제어신호, 상기 제 3입력단자로는 상기 제 1입력단자로 공급되는 제어신호 이전에 공급되는 제어신호가 공급된다.
실시 예에 의한, 상기 출력부는 상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 2노드에 접속되는 제 2트랜지스터와; 상기 제 1전원과 상기 제 1트랜지스터의 게이트전극 사이에 접속되는 제 1커패시터와; 상기 출력단자와 상기 제 2트랜지스터의 게이트전극 사이에 접속되는 제 2커패시터를 구비한다.
실시 예에 의한, 상기 제 2구동부는 상기 제 1전원과 제 6트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와; 상기 제 5트랜지스터와 상기 제 1노드 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 6트랜지스터와; 상기 제 1노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와; 상기 제 3노드와 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 8트랜지스터와; 상기 제 1전원과 상기 제 4노드 사이에 접속되는 제 3커패시터와; 상기 제 1노드와 상기 제 3전원 사이에 접속되며, 상기 제 1커패시터 보다 높은 용량으로 형성되는 제 4커패시터를 구비한다.
실시 예에 의한, 상기 제 3구동부는 상기 제 1전원과 상기 제 3노드 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 9트랜지스터와; 상기 제 3노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 10트랜지스터와; 상기 제 1전원과 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 11트랜지스터와; 상기 출력선과 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와; 상기 제 3노드와 상기 제 3전원 사이에 접속되며, 상기 제 3커패시터보다 높은 용량으로 형성되는 제 5커패시터와; 상기 제 1전원과 상기 제 5노드 사이에 접속되는 제 6커패시터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1노드와 상기 제 1트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 2노드와 상기 제 2트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 4구동부는 상기 제 1전원과 제 14트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 13트랜지스터와; 상기 제 13트랜지스터와 상기 제 2노드 사이에 접속되며, 게이트전극이 제 6노드에 접속되는 제 14트랜지스터와; 상기 제 2노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와; 상기 출력선과 상기 제 6노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와; 상기 제 2노드와 상기 제 3전원 사이에 접속되며, 상기 제 2커패시터보다 높은 용량으로 형성되는 제 7커패시터와; 상기 제 1전원과 상기 제 6노드 사이에 접속되는 제 8커패시터를 구비한다.
실시 예에 의한, 상기 제 2분배유닛은 제 1노드 및 제 2노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 제 2전원의 전압을 공급하기 위한 출력부와; 제 2입력단자에 접속되며, 상기 제 1노드 및 제 2노드와 상기 출력부의 접속을 제어하는 제 1구동부와; 상기 제 1전원 및 제 3전원에 접속되며, 출력선, 제 1입력단자, 상기 제 2입력단자에 대응하여 상기 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 2구동부를 구비한다.
실시 예에 의한, 상기 제 2입력단자로는 공급받을 데이터신호와 중첩되는 제어신호, 상기 제 1입력단자로는 상기 제 2입력단자로 공급되는 제어신호 이전에 공급되는 제어신호가 공급된다.
실시 예에 의한, 상기 출력부는 상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 1노드에 접속되는 제 1트랜지스터와; 상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 2노드에 접속되는 제 2트랜지스터와; 상기 제 1전원과 상기 제 1트랜지스터의 게이트전극 사이에 접속되는 제 1커패시터와; 상기 출력단자와 상기 제 2트랜지스터의 게이트전극 사이에 접속되는 제 2커패시터를 구비한다.
실시 예에 의한, 상기 제 2구동부는 상기 제 1전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와; 상기 제 2노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와; 상기 제 1전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와; 상기 출력선과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 8트랜지스터와; 상기 제 2노드와 상기 제 3전원 사이에 접속되며, 상기 제 2커패시터보다 높은 용량으로 형성되는 제 3커패시터와; 상기 제 1전원과 상기 제 1노드 사이에 접속되는 제 4커패시터를 구비한다.
실시 예에 의한, 상기 제 1구동부는 상기 제 1노드와 상기 제 1트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와; 상기 제 2노드와 상기 제 2트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비한다.
실시 예에 의한, 상기 제 1분배유닛은 제 1노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 상기 제 1전원보다 낮은 전압으로 설정되는 제 2전원의 전압을 공급하기 위한 출력부와; 제 2노드의 전압에 대응하여 상기 제 1전원 또는 제 2전원의 전압을 출력하기 위한 제 2구동부와; 제 1입력단자 및 제 2입력단자에 접속되며, 상기 제 2구동부와 상기 제 1노드의 접속을 제어하는 제 1구동부와; 제 1입력단자 및 제 2입력단자에 접속되며, 출력선과 상기 제 2노드의 접속을 제어하는 제 3구동부를 구비한다.
실시 예에 의한, 상기 제 1입력단자로는 제 1제어신호가 공급되고, 상기 제 2입력단자로는 상기 제 1제어신호와 위상이 반전된 제 2제어신호가 공급된다.
실시 예에 의한, 상기 출력부는 상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 피모스의 제 1트랜지스터와; 상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 엔모스의 제 2트랜지스터와; 상기 제 1노드와 상기 제 2전원 사이에 접속되는 제 1커패시터를 구비하고; 상기 제 1구동부는 상기 제 2구동부와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 피모스의 제 3트랜지스터와; 상기 제 2구동부와 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 엔모스의 제 4트랜지스터를 구비하고; 상기 제 2구동부는 상기 제 1전원과 상기 제 1구동부 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 피모스의 제 5트랜지스터와; 상기 제 1구동부와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 엔모스의 제 6트랜지스터와; 상기 제 2노드와 상기 제 2전원 사이에 접속되는 제 2커패시터를 구비하며; 상기 제 3구동부는 상기 출력선과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 피모스의 제 7트랜지스터와; 상기 출력선과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 엔모스의 제 8트랜지스터를 구비한다.
실시 예에 의한, 상기 제 2분배유닛은 제 1노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 상기 제 1전원보다 낮은 전압으로 설정되는 제 2전원의 전압을 공급하기 위한 출력부와; 제 2노드의 전압에 대응하여 상기 제 1전원 또는 제 2전원의 전압을 상기 제 1노드로 공급하기 위한 제 1구동부와; 제 1입력단자 및 제 2입력단자에 접속되며, 출력선과 상기 제 2노드의 접속을 제어하는 제 2구동부를 구비한다.
실시 예에 의한, 상기 출력부는 상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 피모스의 제 1트랜지스터와; 상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 엔모스의 제 2트랜지스터를 구비하고; 상기 제 1구동부는 상기 제 1전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 피모스의 제 5트랜지스터와; 상기 제 1노드와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 2노드에 접속되는 엔모스의 제 6트랜지스터와; 상기 제 2노드와 상기 제 2전원 사이에 접속되는 제 2커패시터를 구비하며; 상기 제 2구동부는 상기 출력선과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 피모스의 제 7트랜지스터와; 상기 출력선과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 엔모스의 제 8트랜지스터를 구비한다.
본 발명의 실시예에 의한 유기전계발광 표시장치에서는 1/iH 기간 동안 데이터 구동부로부터 공급되는 i개의 데이터신호를 1H 기간 동안 i개의 데이터선으로 공급한다. 여기서, 본원 발명에서는 데이터 분배기를 이용하여 데이터선 각각으로 1H의 기간 동안 데이터신호를 공급하고, 이에 따라 데이터신호의 충전시간을 충분히 확보하여 표시품질을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 2a 내지 도 2c는 데이터 분배기의 실시예를 나타내는 도면이다.
도 3은 도 2a에 도시된 제 1분배유닛의 실시예를 나타내는 회로도이다.
도 4는 도 2a에 도시된 제 2분배유닛의 실시예를 나타내는 회로도이다.
도 5는 도 3 및 도 4에 도시된 분배유닛의 동작과정을 나타내는 파형도이다.
도 6a 내지 도 6c는 데이터 분배기가 4개의 데이터선에 접속되는 경우 마지막으로 데이터신호를 공급받는 분배유닛을 제외한 나머지 분배유닛들을 나타내는 도면이다.
도 7은 데이터 분배기가 4개의 데이터선에 접속되는 경우 마지막으로 데이터신호를 공급받는 분배유닛을 나타내는 도면이다.
도 8은 분배유닛의 동작과정을 나타내는 파형도이다.
도 9는 도 2a에 도시된 제 1분배유닛의 다른 실시예를 나타내는 회로도이다.
도 10은 도 2a에 도시된 제 2분배유닛의 다른 실시예를 나타내는 회로도이다.
도 11은 도 9 및 도 10에 도시된 분배유닛의 동작과정을 나타내는 파형도이다.
도 12는 도 2a에 도시된 제 1분배유닛의 또 다른 실시예에 의한 회로도이다.
도 13은 도 2a에 도시된 제 2분배유닛의 또 다른 실시예를 나타내는 회로도이다.
도 14는 도 12 및 도 13에 도시된 분배유닛의 동작과정을 나타내는 파형도이다.
도 15는 데이터 분배기에서 4개의 데이터신호를 공급하는 경우의 시뮬레이션 결과를 나타내는 그래프이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 1 내지 도 15를 참조하여 자세히 설명하면 다음과 같다.
도 1은 본 발명의 실시예에 의한 유기전계발광 표시장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 의한 유기전계발광 표시장치는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)에 의하여 구획된 영역에 위치되는 화소들(140)을 포함하는 화소부(130)와, 주사선들(S1 내지 Sn)로 주사신호를 공급하기 위한 주사 구동부(110)와, 출력선들(O1 내지 Om/i)로 복수의 데이터신호를 공급하기 위한 데이터 구동부(120)를 구비한다.
또한, 본 발명의 실시예에 의한 유기전계발광 표시장치는 출력선들(O1 내지 Om/i)로 공급되는 복수의 데이터신호를 데이터선들(D1 내지 Dm)로 전달하기 위한 데이터 분배부(160)와, 제어신호(CS)를 생성하여 데이터 분배부(160)로 공급하기 위한 제어신호 생성부(170)와, 주사 구동부(110), 데이터 구동부(120) 및 제어신호 생성부(170)를 제어하기 위한 타이밍 제어부(150)를 구비한다.
타이밍 제어부(150)는 외부로부터 공급되는 동기신호들에 대응하여 주사 구동부(110), 데이터 구동부(120) 및 제어신호 생성부(170)의 구동 타이밍을 제어한다. 또한, 타이밍 제어부(150)는 외부로부터 공급되는 데이터를 데이터 구동부(120)로 전달한다. 여기서, 타이밍 제어부(150)는 구동방법에 대응하여 도시되지 않은 저장부에 데이터를 저장하고, 저장된 데이터를 데이터 구동부(120)로 공급할 수도 있다.
주사 구동부(110)는 한 프레임 기간에 포함된 서브 프레임 기간 동안 주사선들(S1 내지 Sn)로 주사신호를 공급한다. 여기서, 주사 구동부(110)는 구동방식에 대응하여 주사선들(S1 내지 Sn)로 주사신호를 순차적으로 공급하거나 비순차적으로 공급한다. 주사선들(S1 내지 Sn) 중 어느 하나의 주사선으로 주사신호가 공급되면 해당 수평라인에 위치된 화소들(140)이 선택된다.
데이터 구동부(120)는 수평기간마다 출력선들(O1 내지 Om/i)로 복수의 데이터신호를 순차적으로 공급한다. 일례로, 데이터 구동부(120)는 수평기간마다 출력선들(O1 내지 Om/i) 각각으로 i(i는 2이상의 자연수)개의 데이터신호를 순차적으로 공급할 수 있다. 여기서, 데이터 구동부(120)는 디지털 구동에 대응하여 데이터신호로써 화소(140)의 발광에 해당하는 제 1데이터신호 및/또는 화소(140)의 비발광에 대응하는 제 2데이터신호를 공급한다.
데이터 분배부(160)는 출력선들(O1 내지 Om/i)로 공급되는 데이터신호를 H/i 보다 넓은 기간, 예를 들면 1 수평기간(1H) 동안 데이터선들(D1 내지 Dm)로 동시에 공급한다. 이를 위하여, 데이터 분배부(160)는 출력선들(O1 내지 Om/i) 각각과 접속되는 복수의 데이터 분배기(162)를 구비한다. 데이터 분배기(162)는 수평기간마다 출력선(O)으로 공급되는 i개의 데이터신호를 i개의 데이터선으로 전달한다. 여기서, 데이터 분배기(162)는 i개의 데이터선 각각으로 1 수평기간(1H) 동안 데이터신호를 공급한다.
다시 말하여, 데이터 분배기(162)는 출력선(O)으로 H/i 기간 동안 순차적으로 공급되는 복수의 데이터신호 중 적어도 하나를 임시 저장한다. 그리고, 출력선(O)으로 i개의 데이터신호가 모두 공급된 후 자신과 접속된 i개의 데이터선으로 1 수평기간(1H) 동안 동시에 데이터신호를 공급한다. 즉, 본원 발명에서는 데이터 구동부(120)에서 수평기간 동안 시분할 형태로 공급되는 데이터신호를 데이터 분배기(162)를 이용하여 1 수평기간(1H) 동안 데이터선들(D1 내지 Dm) 각각으로 공급할 수 있고, 이에 따라 제조비용을 절감함과 동시에 표시품질을 향상시킬 수 있다. 데이터 분배기(162)의 상세 구성 및 동작과정은 후술하기로 한다.
제어신호 생성부(170)는 i개의 제어신호를 생성하고, 생성된 제어신호를 데이터 분배기(162) 각각으로 공급한다. 데이터 분배기(162)는 제 1 내지 제 i-1제어신호에 대응하여 데이터신호를 저장하고, 제 i제어신호에 대응하여 데이터선들(D1 내지 Dm)로 데이터신호를 동시에 공급한다. 예를 들어, i가 4로 설정되는 경우 데이터 분배기(162)는 제 1제어신호 내지 제 3제어신호에 대응하여 데이터신호를 저장하고, 제 4제어신호에 대응하여 데이터선들(D1 내지 Dm)로 데이터신호를 동시에 공급한다. 한편, 도 1에서는 제어신호 생성부(170)가 별도의 구성으로 도시되었지만, 본원 발명이 이에 한정되지는 않는다. 일례로, 제어신호 생성부(170)는 타이밍 제어부(150)의 내부에 형성될 수도 있다.
화소부(130)는 외부로부터 제 1전원(ELVDD) 및 제 2전원(ELVSS)을 공급받아 각각의 화소들(140)로 공급한다. 화소들(140) 각각은 데이터신호에 대응하여 유기 발광 다이오드(미도시)로 전류를 공급하거나(발광), 전류를 공급하지 않으면서(비발광) 소정의 계조를 구현한다. 즉, 화소들(140)은 한 프레임 기간의 발광시간을 이용하여 계조를 구현한다. 추가적으로, 본원 발명에서 화소(140)는 디지털 구동방식에 대응하여 현재 공지된 다양한 형태의 회로들 중 어느 하나의 회로로 구현될 수 있다.
한편, 본원 발명에서 데이터 구동부(120)는 데이터 분배기(162)의 회로 구조에 대응하여 데이터신호를 반전하여 공급할 수 있다. 일례로, 데이터 구동부(120)는 화소(140)로 제 1데이터신호가 공급되는 경우 제 1데이터신호를 반전하여 제 2데이터신호를 출력할 수 있다. 데이터 구동부(120)에서 출력된 제 2데이터신호는 데이터 분배기(162)에서 제 1데이터신호로 반전되어 화소(140)로 공급된다.
또한, 데이터 구동부(120)는 데이터 분배기(162)의 회로 구조에 대응하여 데이터신호를 반전하지 않고 그대로 공급할 수 있다. 이 경우, 데이터 분배기(162)는 데이터 구동부(120)에서 공급되는 데이터신호를 반전하지 않고 화소(140)로 공급한다. 이와 관련하여 상세한 설명은 후술하기로 한다.
도 2a 내지 도 2c는 데이터 분배기의 실시예를 나타내는 도면이다. 이후, 제 1출력선(O1)과 접속된 데이터 분배기(162)를 위주로 설명하기로 한다.
도 2a는 데이터 분배기(162)가 2개의 데이터선(D1, D2)에 접속되는 경우를 도시한다.(즉, i=2) 이를 위하여, 데이터 분배기(162)는 데이터선(D1, D2) 각각과 접속되도록 제 1분배유닛(1622) 및 제 2분배유닛(1624)을 구비한다. 제 1분배유닛(1622)은 제 1제어신호(CS1) 및 제 2제어신호(CS2)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 1데이터선(D1)으로 공급한다. 제 2분배유닛(1624)은 제 1제어신호(CS1) 및 제 2제어신호(CS2)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 2데이터선(D2)으로 공급한다. 이와 같은, 제 1분배유닛(1622) 및 제 2분배유닛(1624)은 1수평기간(1H) 동안 데이터선들(D1, D2)로 데이터신호를 공급한다.
여기서, 제 1분배유닛(1622)은 제 1출력선(O1)으로부터 데이터신호를 저장하고, 저장된 데이터신호를 데이터선(D1)으로 공급한다. 그리고, 제 2분배유닛(1624)은 제 1출력선(O1)으로부터의 데이터신호를 공급시점으로부터 데이터선(D2)으로 공급한다. 즉, 제 1분배유닛(1622) 및 제 2분배유닛(1624)은 그 구동과정이 다르며, 이에 따라 서로 상이한 회로로 구현된다. 추가적으로 제 1분배유닛(1622) 및 제 2분배유닛(1624)은 데이터신호를 반전하여 출력하거나, 반전하지 않고 그대로 출력한다.
도 2b는 데이터 분배기(162)가 3개의 데이터선(D1 내지 D3)에 접속되는 경우를 도시한다.(즉, i=3) 이를 위하여, 데이터 분배기(162)는 데이터선(D1 내지 D3) 각각과 접속되도록 제 1분배유닛(16221), 제 2분배유닛(16222) 및 제 3분배유닛(16241)을 구비한다. 제 1분배유닛(16221)은 제 1제어신호(CS1) 및 제 3제어신호(CS3)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 1데이터선(D1)으로 공급한다. 제 2분배유닛(16222)은 제 1제어신호(CS1) 내지 제 3제어신호(CS3)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 2데이터선(D2)으로 공급한다. 제 3분배유닛(16241)은 제 2제어신호(CS2) 및 제 3제어신호(CS3)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 3데이터선(D3)으로 공급한다. 이와 같은 제 1분배유닛(16221), 제 2분배유닛(16222) 및 제 3분배유닛(16241)은 1수평기간(1H) 동안 데이터선들(D1 내지 D2)로 데이터신호를 공급한다.
여기서, 데이터신호를 저장한 후 출력하는 제 1분배유닛(16221) 및 제 2분배유닛(16222)은 동일한 회로로 구현되며, 공급시점으로부터 데이터신호를 출력하는 제 3분배유닛(16241)은 제 1분배유닛(16221)과 상이한 회로로 구현된다. 일례로, 도 2b의 제 1분배유닛(16221) 및 제 2분배유닛(16222)은 도 2a의 제 1분배유닛(1622)과 동일한 회로로 구현되며, 도 2b의 제 3분배유닛(16241)은 도 2a의 제 2분배유닛(1624)과 동일한 회로로 구현된다. 추가적으로, 제 1분배유닛(16221), 제 2분배유닛(16222) 및 제 3분배유닛(16241)은 데이터신호를 반전하여 출력하거나, 반전하지 않고 그대로 출력한다.
도 2c는 데이터 분배기(162)가 4개의 데이터선(D1 내지 D4)에 접속되는 경우를 도시한다.(즉, i=4) 이를 위하여, 데이터 분배기(162)는 데이터선(D1 내지 D4) 각각과 접속되도록 제 1분배유닛(16223), 제 2분배유닛(16224), 제 3분배유닛(16225) 및 제 4분배유닛(16242)을 구비한다. 제 1분배유닛(16223)은 제 1제어신호(CS1) 및 제 4제어신호(CS4)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 1데이터선(D1)으로 공급한다. 제 2분배유닛(16224)은 제 1제어신호(CS1), 제 2제어신호(CS2) 및 제 4제어신호(CS4)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 2데이터선(D2)으로 공급한다. 제 3분배유닛(16225)은 제 2제어신호(CS2) 내지 제 4제어신호(CS4)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 3데이터선(D3)으로 공급한다. 제 4분배유닛(16242)은 제 3제어신호(CS2) 및 제 4제어신호(CS4)에 대응하여 출력선(O1)으로부터의 데이터신호를 제 4데이터선(D4)으로 공급한다. 이와 같은 제 1분배유닛(16223), 제 2분배유닛(16224), 제 3분배유닛(16225) 및 제 4분배유닛(16242)는 1 수평기간(1H) 동안 데이터선들(D1 내지 D4)로 데이터신호를 공급한다.
여기서, 데이터신호를 저장한 후 출력하는 제 1분배유닛(16223) 내지 제 3분배유닛(16225)은 동일한 회로로 구현되며, 공급시점부터 데이터신호를 출력하는 제 4분배유닛(16242)은 제 1분배유닛(16223)과 상이한 회로로 구현된다. 일례로, 도 2c의 제 1분배유닛(16223) 내지 제 3분배유닛(16225)은 도 2a의 제 1분배유닛(1622)과 동일한 회로로 구현되며, 도 2c의 제 4분배유닛(16242)은 도 2a의 제 2분배유닛(1624)과 동일한 회로로 구현된다.
본원 발명에서는 출력선(O1)으로부터 마지막으로 데이터신호를 공급받는 분배유닛은 그 외의 분배유닛과 상이한 회로로 구현된다. 추가적으로, 제 1분배유닛(16223), 제 2분배유닛(16224), 제 3분배유닛(16225) 및 제 4분배유닛(16242)은 데이터신호를 반전하여 출력하거나, 반전하지 않고 그대로 출력한다.
도 3은 도 2a에 도시된 제 1분배유닛의 실시예를 나타내는 회로도이다. 도 3에서는 설명의 편의성을 위하여 제 1데이터선(D1)과 접속된 제 1분배유닛(1622)을 도시하기로 한다. 그리고, 도 3에서 제 1분배유닛(1622)은 피모스(PMOS) 트랜지스터로 형성되는 화소들(140)에 대응하여 실장이 용이하도록 피모스(PMOS) 트랜지스터만을 이용하여 구성된다.
도 3을 참조하면, 본 발명의 실시예에 의한 제 1분배유닛(1622)은 출력부(200), 제 1구동부(202), 제 2구동부(204), 제 3구동부(206) 및 제 4구동부(208)를 구비한다.
출력부(200)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 데이터신호로써 제 1전원(VDD) 또는 제 2전원(VSS1)의 전압을 출력한다. 제 1구동부(202)는 제 1노드(N1) 및 제 2노드(N2)와 출력부(200)의 접속을 제어한다. 제 4구동부(208)는 출력선(O1)의 전압에 대응하여 제 2노드(N2)의 전압을 제어한다. 제 2구동부(204)는 제 3노드(N3)의 전압에 대응하여 제 1노드(N1)의 전압을 제어한다.
여기서, 제 2구동부(204) 및 제 4구동부(208)는 동일한 회로로 구현된다. 즉, 제 2구동부(204) 및 제 4구동부(208)는 자신에게 공급되는 전압에 대응하여 제 1노드(N1) 및 제 2노드(N2)의 전압을 제어한다. 제 3구동부(206)는 출력선(O1)으로 공급되는 데이터신호에 대응하여 제 3노드(N3)의 전압을 제어한다.
출력부(200)는 제 1노드(N1) 및 제 2노드(N2)의 전압에 대응하여 출력단자(212)로 제 1전원(VDD) 또는 제 2전원(VSS1)의 전압을 공급한다. 여기서, 제 1전원(VDD)은 제 2전원(VSS1)보다 높은 전압으로 설정된다. 일례로, 제 1전원(VDD)은 제 2데이터신호로써 화소(140)로 공급되고, 제 2전원(VSS1)은 제 1데이터신호로써 화소(140)로 공급될 수 있다. 출력단자(212)로 공급된 제 1전원(VDD) 또는 제 2전원(VSS1)은 데이터신호로써 데이터선(D1)으로 공급된다.
출력부(200)는 제 1트랜지스터(M1), 제 2트랜지스터(M2), 제 1커패시터(C1) 및 제 2커패시터(C2)를 구비한다. 제 1트랜지스터(M1)는 제 1전원(VDD)과 출력단자(212) 사이에 접속된다. 그리고, 제 1트랜지스터(M1)의 게이트전극은 제 1구동부(202)를 경유하여 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M1)는 자신의 게이트전극으로 공급되는 전압에 대응하여 제 1전원(VDD)과 출력단자(212)의 전기적 접속을 제어한다.
제 2트랜지스터(M2)는 출력단자(212)와 제 2전원(VSS1) 사이에 접속된다. 그리고, 제 2트랜지스터(M2)의 게이트전극은 제 1구동부(202)를 경유하여 제 2노드(N2)에 접속된다. 이와 같은 제 2트랜지스터(M2)는 자신의 게이트전극에 공급되는 전압에 대응하여 제 2전원(VSS1)과 출력단자(212)의 전기적 접속을 제어한다.
제 1커패시터(C1)는 제 1전원(VDD)과 제 1트랜지스터(M1)의 게이트전극 사이에 접속된다. 이와 같은 제 1커패시터(C1)는 제 1트랜지스터(M1)의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 2커패시터(C2)는 출력단자(212)와 제 2트랜지스터(M2)의 게이트전극 사이에 접속된다. 이와 같은 제 2커패시터(C2)는 제 2트랜지스터(M2)의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 1구동부(202)는 제 2입력단자(220)로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N1) 및 제 2노드(N2)와 출력부(200)의 접속을 제어한다. 이를 위하여, 제 1구동부(202)는 제 3트랜지스터(M3) 및 제 4트랜지스터(M4)를 구비한다.
제 3트랜지스터(M3)는 제 1노드(N1)와 제 1트랜지스터(M1)의 게이트전극 사이에 접속된다. 그리고, 제 3트랜지스터(M3)의 게이트전극은 제 2입력단자(220)에 접속된다. 이와 같은 제 3트랜지스터(M3)는 제 2입력단자(220)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1노드(N1)와 제 1트랜지스터(M1)의 게이트전극을 전기적으로 접속한다.
제 4트랜지스터(M4)는 제 2노드(N2)와 제 2트랜지스터(M2)의 게이트전극 사이에 접속된다. 그리고, 제 4트랜지스터(M4)의 게이트전극은 제 2입력단자(220)에 접속된다. 이와 같은 제 4트랜지스터(M4)는 제 2입력단자(220)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 2노드(N2)와 제 2트랜지스터(M2)의 게이트전극을 전기적으로 접속한다.
제 2구동부(204)는 제 1입력단자(210)로 공급되는 제 1제어신호(CS1), 제 2입력단자(220)로 공급되는 제 2제어신호(CS2) 및 제 3노드(N3)의 전압에 대응하여 제 1노드(N1)의 전압을 제어한다. 이를 위하여, 제 2구동부(204)는 제 5트랜지스터(M5) 내지 제 8트랜지스터(M8), 제 3커패시터(C3) 및 제 4커패시터(C4)를 구비한다.
제 5트랜지스터(M5)는 제 1전원(VDD)과 제 6트랜지스터(M6) 사이에 접속되며, 게이트전극이 제 2입력단자(220)에 접속된다. 이와 같은 제 5트랜지스터(M5)는 제 2입력단자(220)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VDD)의 전압을 제 6트랜지스터(M6)로 공급한다.
제 6트랜지스터(M6)는 제 5트랜지스터(M5)와 제 1노드(N1) 사이에 접속되며, 게이트전극이 제 4노드(N4)에 접속된다. 이와 같은 제 6트랜지스터(M6)는 제 4노드(N4)의 전압에 대응하여 제 5트랜지스터(M5)와 제 1노드(N1)의 전기적 접속을 제어한다.
제 7트랜지스터(M7)는 제 1노드(N1)와 제 3전원(VSS2) 사이에 접속되며, 게이트전극이 제 1입력단자(210)에 접속된다. 이와 같은 제 7트랜지스터(M7)는 제 1입력단자(210)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 1노드(N1)로 제 3전원(VSS2)의 전압을 공급한다. 여기서, 제 3전원(VSS2)은 제 2전원(VSS1)보다 낮은 전압, 예를 들면 제 2전원(VSS1)에서 제 2트랜지스터(M2)의 절대치 문턱전압을 감한 전압보다 낮은 전압으로 설정된다. 즉, 제 3전원(VSS2)은 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)가 완전히 턴-온될 수 있도록 전압값이 설정된다.
제 8트랜지스터(M8)는 제 3노드(N3)와 제 4노드(N4) 사이에 접속되며, 게이트전극이 제 1입력단자(210)에 접속된다. 이와 같은 제 8트랜지스터(M8)는 제 1입력단자(210)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 3노드(N3)와 제 4노드(N4)를 전기적으로 접속시킨다.
제 3커패시터(C3)는 제 1전원(VDD)과 제 4노드(N4) 사이에 접속된다. 이와 같은 제 3커패시터(C3)는 제 4노드(N4)의 전압을 저장한다.
제 4커패시터(C4)는 제 1노드(N1)와 제 3전원(VSS2) 사이에 접속된다. 이와 같은 제 4커패시터(C4)는 제 1노드(N1)의 전압을 저장한다. 여기서, 제 4커패시터(C4)는 제 1노드(N1)의 전압에 대응하여 제 1트랜지스터(M1)가 안정적으로 턴-온될 수 있도록 제 1커패시터(C1)보다 높은 용량으로 형성된다.
제 3구동부(206)는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(210)로 공급되는 제 1제어신호(CS1). 제 3입력단자(222)로 공급되는 제 2제어신호(CS2)에 대응하여 제 3노드(N3)의 전압을 제어한다. 이를 위하여, 제 3구동부(206)는 제 9트랜지스터(M9) 내지 제 12트랜지스터(M12), 제 5커패시터(C5) 및 제 6커패시터(C6)를 구비한다.
제 9트랜지스터(M9)는 제 1전원(VDD)과 제 3노드(N3) 사이에 접속되며, 게이트전극이 제 5노드(N5)에 접속된다. 이와 같은 제 9트랜지스터(M9)는 제 5노드(N5)의 전압에 대응하여 제 1전원(VDD)과 제 3노드(N3)의 전기적 접속을 제어한다.
제 10트랜지스터(M10)는 제 3노드(N3)와 제 3전원(VSS2) 사이에 접속되며, 게이트전극이 제 3입력단자(222)에 접속된다. 이와 같은 제 10트랜지스터(M10)는 제 3입력단자(222)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 3전원(VSS2)의 전압을 제 3노드(N3)로 공급한다.
제 11트랜지스터(M11)는 제 1전원(VDD)과 제 5노드(N5) 사이에 접속되며, 게이트전극이 제 3입력단자(222)에 접속된다. 이와 같은 제 11트랜지스터(M11)는 제 3입력단자(222)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VDD)의 전압을 제 5노드(N5)로 공급한다.
제 12트랜지스터(M12)는 출력선(O1)과 제 5노드(N5) 사이에 접속되며, 게이트전극이 제 1입력단자(210)에 접속된다. 이와 같은 제 12트랜지스터(M12)는 제 1입력단자(210)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 출력선(O1)과 제 5노드(N5)를 전기적으로 접속시킨다.
제 5커패시터(C5)는 제 3노드(N3)와 제 3전원(VSS2) 사이에 접속된다. 이와 같은 제 5커패시터(C5)는 제 3노드(N3)의 전압을 저장한다. 여기서, 제 5커패시터(C5)는 제 3노드(N3)의 전압이 안정적으로 제 4노드(N4)로 공급될 수 있도록 제 3커패시터(C3)보다 높은 용량으로 형성된다.
제 6커패시터(C6)는 제 1전원(VDD)과 제 5노드(N5) 사이에 접속된다. 이와 같은 제 6커패시터(C6)는 제 5노드(N5)의 전압을 저장한다.
제 4구동부(208)는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(210)로 공급되는 제 1제어신호(CS1), 제 2입력단자(220)로 공급되는 제 2제어신호(CS2)에 대응하여 제 2노드(N2)의 전압을 제어한다. 이를 위하여, 제 4구동부(208)는 제 13트랜지스터(M13) 내지 제 16트랜지스터(M16), 제 7커패시터(C7) 및 제 8커패시터(C8)를 구비한다.
제 13트랜지스터(M13)는 제 1전원(VDD)과 제 14트랜지스터(M14) 사이에 접속되며, 게이트전극이 제 2입력단자(220)에 접속된다. 이와 같은 제 13트랜지스터(M13)는 제 2입력단자(220)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VDD)의 전압을 제 14트랜지스터(M14)로 공급한다.
제 14트랜지스터(M14)는 제 13트랜지스터(M13)와 제 2노드(N2) 사이에 접속되며, 게이트전극이 제 6노드(N6)에 접속된다. 이와 같은 제 14트랜지스터(M14)는 제 6노드(N6)의 전압에 대응하여 제 13트랜지스터(M13)와 제 2노드(N2)의 전기적 접속을 제어한다.
제 15트랜지스터(M15)는 제 2노드(N2)와 제 3전원(VSS2) 사이에 접속되며, 게이트전극이 제 1입력단자(210)에 접속된다. 이와 같은 제 15트랜지스터(M15)는 제 1입력단자(210)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 2노드(N2)로 제 3전원(VSS2)의 전압을 공급한다.
제 16트랜지스터(M16)는 출력선(O1)과 제 6노드(N6) 사이에 접속되며, 게이트전극이 제 1입력단자(210)에 접속된다. 이와 같은 제 16트랜지스터(M16)는 제 1입력단자(210)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 출력선(O1)과 제 6노드(N6)를 전기적으로 접속시킨다.
제 7커패시터(C7)는 제 2노드(N2)와 제 3전원(VSS2) 사이에 접속된다. 이와 같은 제 7커패시터(C7)는 제 2노드(N2)의 전압을 저장한다. 여기서, 제 7커패시터(C7)는 제 2노드(N2)의 전압에 대응하여 제 2트랜지스터(M2)가 안정적으로 턴-온될 수 있도록 제 2커패시터(C2)보다 높은 용량으로 형성된다.
제 8커패시터(C8)는 제 1전원(VDD)과 제 6노드(N6) 사이에 접속된다. 이와 같은 제 8커패시터(C8)는 제 6노드(N6)의 전압을 저장한다.
한편, 제 1입력단자(210)로는 자신에게 공급될 데이터신호와 중첩되는 제어신호, 예를 들면 제 1제어신호(CS1)가 공급된다. 제 2입력단자(220)로는 마지막 데이터신호와 중첩되는 제어신호, 예를 들면 제 2제어신호(CS2)가 공급된다. 그리고, 제 3입력단자(222)로는 제 1제어신호(CS1) 이전에 공급되는 제어신호, 예를 들면 제 2제어신호(CS2)가 공급된다. 여기서, 도 3의 제 1분배유닛(1622)은 2개의 데이터선(D1, D2)에 접속된 데이터 분배기(162)에 포함되는 것으로 제 2입력단자(220) 및 제 3입력단자(222)로 동일한 제어신호(CS2)가 공급된다.
도 4는 도 2a에 도시된 제 2분배유닛의 실시예를 나타내는 회로도이다. 도 4에서는 설명의 편의성을 위하여 제 2데이터선(D2)과 접속된 제 2분배유닛(1624)을 도시하기로 한다. 그리고, 도 4에서 제 2분배유닛(1624)은 피모스(PMOS) 트랜지스터로 형성되는 화소들(140)에 대응하여 실장이 용이하도록 피모스(PMOS) 트랜지스터만을 이용하여 구성된다.
도 4를 참조하면, 본 발명의 실시예에 의한 제 2분배유닛(1624)은 출력부(230), 제 1구동부(232) 및 제 2구동부(234)를 구비한다.
출력부(230)는 제 1노드(N11) 및 제 2노드(N12)의 전압에 대응하여 데이터신호로써 제 1전원(VDD) 또는 제 2전원(VSS1)의 전압을 출력한다. 이를 위하여, 출력부(230)는 제 1트랜지스터(M21), 제 2트랜지스터(M22), 제 1커패시터(C11) 및 제 2커패시터(C12)를 구비한다.
제 1트랜지스터(M21)는 제 1전원(VDD)과 출력단자(242) 사이에 접속되며, 게이트전극이 제 1구동부(232)를 경유하여 제 1노드(N11)에 접속된다. 이와 같은 제 1트랜지스터(M21)는 자신의 게이트전극으로 공급되는 전압에 대응하여 제 1전원(VDD)과 출력단자(242)의 전기적 접속을 제어한다.
제 2트랜지스터(M22)는 출력단자(242)와 제 2전원(VSS1) 사이에 접속되며, 게이트전극이 제 1구동부(232)를 경유하여 제 2노드(N12)에 접속된다. 이와 같은 제 2트랜지스터(M22)는 자신의 게이트전극에 공급되는 전압에 대응하여 제 2전원(VSS1)과 출력단자(242)의 전기적 접속을 제어한다.
제 1커패시터(C11)는 제 1전원(VDD)과 제 1트랜지스터(M21)의 게이트전극 사이에 접속된다. 이와 같은 제 1커패시터(C11)는 제 1트랜지스터(M21)의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 2커패시터(C12)는 출력단자(242)와 제 2트랜지스터(M22)의 게이트전극 사이에 접속된다. 이와 같은 제 2커패시터(C12)는 제 2트랜지스터(M22)의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 1구동부(232)는 제 2입력단자(250)로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N11) 및 제 2노드(N12)와 출력부(230)의 접속을 제어한다. 이를 위하여, 제 1구동부(232)는 제 3트랜지스터(M23) 및 제 4트랜지스터(M24)를 구비한다.
제 3트랜지스터(M23)는 제 1노드(N11)와 제 1트랜지스터(M21)의 게이트전극 사이에 접속된다. 그리고, 제 3트랜지스터(M23)의 게이트전극은 제 2입력단자(250)에 접속된다. 이와 같은 제 3트랜지스터(M23)는 제 2입력단자(250)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1노드(N11)와 제 1트랜지스터(M21)의 게이트전극을 전기적으로 접속시킨다.
제 4트랜지스터(M24)는 제 2노드(N12)와 제 2트랜지스터(M22)의 게이트전극 사이에 접속된다. 그리고, 제 4트랜지스터(M24)의 게이트전극은 제 2입력단자(250)에 접속된다. 이와 같은 제 4트랜지스터(M24)는 제 2입력단자(250)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 2노드(N12)와 제 2트랜지스터(M22)의 게이트전극을 전기적으로 접속시킨다.
제 2구동부(234)는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(240)로 공급되는 제 1제어신호(CS1), 제 2입력단자(250)로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N11) 및 제 2노드(N12)의 전압을 제어한다. 이를 위하여, 제 2구동부(234)는 제 5트랜지스터(M25) 내지 제 8트랜지스터(M28), 제 3커패시터(C13) 및 제 4커패시터(C14)를 구비한다.
제 5트랜지스터(M25)는 제 1전원(VDD)과 제 2노드(N12) 사이에 접속되며, 게이트전극이 제 1노드(N11)에 접속된다. 이와 같은 제 5트랜지스터(M25)는 제 1노드(N11)의 전압에 대응하여 제 1전원(VDD)과 제 2노드(N12)의 전기적 접속을 제어한다.
제 6트랜지스터(M26)는 제 2노드(N12)와 제 3전원(VSS2) 사이에 접속되며, 게이트전극이 제 1입력단자(240)에 접속된다. 이와 같은 제 6트랜지스터(M26)는 제 1입력단자(240)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 3전원(VSS2)의 전압을 제 2노드(N12)로 공급한다.
제 7트랜지스터(M27)는 제 1전원(VDD)과 제 1노드(N11) 사이에 접속되며, 게이트전극이 제 1입력단자(240)에 접속된다. 이와 같은 제 7트랜지스터(M27)는 제 1입력단자(240)로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 1전원(VDD)의 전압을 제 1노드(N11)로 공급한다.
제 8트랜지스터(M28)는 출력선(O1)과 제 1노드(N11) 사이에 접속되며, 게이트전극이 제 2입력단자(250)에 접속된다. 이와 같은 제 8트랜지스터(M28)는 제 2입력단자(250)로 제 2제어신호(CS2)가 공급될 때 턴-온되어 출력선(O1)과 제 1노드(N11)를 전기적으로 접속시킨다.
제 3커패시터(C13)는 제 2노드(N12)와 제 3전원(VSS2) 사이에 접속된다. 이와 같은 제 3커패시터(C13)는 제 2노드(N12)의 전압을 저장한다. 여기서, 제 3커패시터(C13)는 제 2노드(N12)의 전압에 대응하여 제 2트랜지스터(M22)가 안정적으로 턴-온될 수 있도록 제 2커패시터(C12)보다 높은 용량으로 형성된다.
제 4커패시터(C14)는 제 1전원(VDD)과 제 1노드(N11) 사이에 접속된다. 이와 같은 제 4커패시터(C14)는 제 11노드(N11)의 전압을 저장한다.
한편, 제 2입력단자(250)로는 자신에게 공급될 데이터신호와 중첩되는 제어신호, 예를 들면 제 2제어신호(CS2)가 공급된다. 제 2입력단자(250)로 제 2제어신호(CS2)가 공급되는 경우 제 1입력단자(240)로는 제 2제어신호(CS2) 이전에 공급되는 제어신호, 즉 제 1제어신호(CS1)가 공급된다.
도 5는 도 3 및 도 4에 도시된 분배유닛의 동작과정을 나타내는 파형도이다.
도 3 및 도 5를 결부하여 동작과정을 설명하면, 먼저 데이터 구동부(120)는 1 수평기간(1H) 동안 출력선(O1)으로 2개의 반전된 데이터신호(/VD1, /VD2)를 순차적으로 공급한다. 그리고, 제어신호 생성부(170)는 1 수평기간(1H) 동안 제 1제어신호(CS1) 및 제 2제어신호(CS2)를 순차적으로 공급한다. 여기서, 제 1제어신호(CS1)는 첫 번째 데이터신호(/VD1)과 동기되도록 공급되며, 제 2제어신호(CS2)는 두 번째 데이터신호(/VD2)와 동기되도록 공급된다. 제 1제어신호(CS1) 및 제 2제어신호(CS2)는 트랜지스터가 안정적으로 턴-온될 수 있도록 제 3전원(VSS2)의 전압으로 설정된다.
제 1기간(T1) 동안 제 2제어신호(CS2)가 공급되어 제 10트랜지스터(M10),제 11트랜지스터(M11) 및 제 13트랜지스터(M13)가 턴-온된다. 제 11트랜지스터(M11)가 턴-온되면 제 5노드(N5)로 제 1전원(VDD)의 전압이 공급되고, 이에 따라 제 9트랜지스터(M9)가 턴-오프된다.
제 10트랜지스터(M10)가 턴-온되면 제 3노드(N3)로 대략 제 3전원(VSS2)의 전압이 공급된다. 실제로, 제 10트랜지스터(M10)가 턴-온되면 제 3노드(N3)로는 제 3전원(VSS2)의 전압보다 제 10트랜지스터(M10)의 절대치 문턱전압 만큼 높은 전압이 인가된다. 이후, 설명에서는 동작과정에 영향을 주지않는 절대치 문턱전압을 고려하지 않고, 제 3전원(VSS2)의 전압이 공급된다고 기재하기로 한다. 제 3노드(N3)로 공급된 제 3전원(VSS2)의 전압은 제 5커패시터(C5)에 저장된다.
제 13트랜지스터(M13)가 턴-온되면 제 1전원(VDD)의 전압이 제 14트랜지스터(M14)의 소오스전극으로 공급된다. 이때, 제 14트랜지스터(M14)는 이전 기간에 공급된 데이터신호에 대응하여 턴-온 또는 턴-오프된다. 추가적으로, 제 2제어신호(CS2)가 공급되면 제 3트랜지스터(M3) 내지 제 5트랜지스터(M5)가 턴-온된다. 제 3트랜지스터(M3) 내지 제 5트랜지스터(M5)가 턴-온되면 이전 기간의 데이터신호에 대응하여 출력부(200)가 제어된다. 이와 관련하여 상세한 설명은 제 2기간(T2) 내지 제 4기간(T4)을 이용하여 설명하기로 한다.
제 2기간(T2) 동안 제 1제어신호(CS1)가 공급되어 제 7트랜지스터(M7), 제 8트랜지스터(M8), 제 12트랜지스터(M12), 제 15트랜지스터(M15) 및 제 16트랜지스터(M16)가 턴-온된다.
제 12트랜지스터(M12)가 턴-온되면 출력선(O1)으로부터 첫 번째 데이터신호(/VD1)가 제 5노드(5)로 공급되고, 제 16트랜지스터(M16)가 턴-온되면 출력선(O1)으로부터 첫 번째 데이터신호(/VD1)가 제 6노드(N6)로 공급된다.
여기서, 첫 번째 데이터신호(/VD1)가 하이전압으로 설정되면, 제 9트랜지스터(M9) 및 제 14트랜지스터(M14)가 턴-오프된다. 그리고, 제 6커패시터(C6) 및 제 8커패시터(C8)는 하이전압에 대응하는 전압을 저장한다.
제 8트랜지스터(M8)가 턴-온되면 제 3노드(N3)와 제 4노드(N4)가 전기적으로 접속된다. 여기서, 제 5커패시터(C5)가 제 3커패시터(C3)보다 높은 용량으로 형성되기 때문에 제 4노드(N4)는 대략 제 3전원(VSS2)의 전압으로 하강된다. 이때, 제 3커패시터(C3)는 대략 제 3전원(VSS2)의 전압을 저장한다.
한편, 제 5트랜지스터(M5) 및 제 13트랜지스터(M13)가 턴-오프 상태로 설정되고, 제 7트랜지스터(M7) 및 제 15트랜지스터(M15)가 턴-온되기 때문에 제 1노드(N1) 및 제 2노드(N2)는 제 3전원(VSS2)의 전압으로 하강된다. 이때, 제 4커패시터(C4) 및 제 7커패시터(C7)는 제 3전원(VSS2)의 전압을 저장한다.
추가적으로, 첫 번째 데이터신호(/VD1)가 로우전압으로 설정되면, 제 9트랜지스터(M9) 및 제 14트랜지스터(M14)가 턴-온된다. 제 9트랜지스터(M9)가 턴-온되면 제 1전원(VDD)의 전압이 제 8트랜지스터(M8)를 경유하여 제 4노드(N4)로 공급된다. 이때, 제 3커패시터(C3)는 제 1전원(VDD)의 전압을 저장한다.
한편, 제 14트랜지스터(M14)가 턴-온되는 기간 동안 제 13트랜지스터(M13)는 턴-오프되고, 이에 따라 제 1전원(VDD)의 전압은 제 2노드(N2)로 공급되지 않는다. 다만, 제 8커패시터(C8)는 제 2기간(T2) 동안 로우전압에 대응하는 전압을 저장한다.
그리고, 제 5트랜지스터(M5) 및 제 13트랜지스터(M13)가 턴-오프 상태로 설정되고, 제 7트랜지스터(M7) 및 제 15트랜지스터(M15)가 턴-온되기 때문에 제 1노드(N1) 및 제 2노드(N2)는 제 3전원(VSS2)의 전압으로 하강된다. 이때, 제 4커패시터(C4) 및 제 7커패시터(C7)는 제 3전원(VSS2)의 전압을 저장한다.
제 3기간(T3) 동안 제 2제어신호(CS2)가 공급되어 제 3트랜지스터(M3) 내지 제 5트랜지스터(M5), 제 10트랜지스터(M10), 제 11트랜지스터(M11), 제 13트랜지스터(M13)가 턴-온된다.
제 3트랜지스터(M3)가 턴-온되면 제 1노드(N1)와 제 1트랜지스터(M1)의 게이트전극이 전기적으로 접속된다.
첫 번째 데이터신호(/VD1)가 하이전압으로 공급된 경우, 제 3커패시터(C3)는 대략 제 3전원(VSS2)의 전압을 저장한다. 따라서, 제 5트랜지스터(M5)가 턴-온되면, 제 1전원(VDD)의 전압이 제 1노드(N1)로 공급된다. 제 1노드(N1)로 제 1전원(VDD)의 전압이 공급되면, 제 1트랜지스터(M1)가 턴-오프된다. 그리고, 제 1커패시터(C1)는 제 1전원(VDD)의 전압을 저장한다.
제 13트랜지스터(M13)가 턴-온되면 제 1전원(VDD)이 제 14트랜지스터(M14)의 소오스전극으로 공급된다. 이때, 제 8커패시터(C8)가 하이전압을 저장하기 때문에 제 14트랜지스터(M14)는 턴-오프 상태로 설정된다.
제 4트랜지스터(M4)가 턴-온되면 제 2노드(N2)와 제 2트랜지스터(M2)의 게이트전극이 전기적으로 접속된다. 여기서, 제 7커패시터(C7)는 제 2커패시터(C2)보다 높은 용량으로 설정되기 때문에 제 2트랜지스터(M2)의 게이트전극은 대략 제 3전원(VSS2)의 전압으로 하강되고, 이에 따라 제 2트랜지스터(M2)가 턴-온된다. 제 2트랜지스터(M2)가 턴-온되면 로우전압, 즉 제 2전원(VSS1)의 전압이 제 1데이터신호(VD1)로써 출력단자(212)을 경유하여 데이터선(D1)으로 공급된다. 그리고, 제 2커패시터(C2)는 대략 제 3전원(VSS2)의 전압을 저장한다. 그리고, 제 10트랜지스터(M10) 및 제 11트랜지스터(M11)가 턴-온되면 제 3노드(N3)의 전압은 제 3전원(VSS2)의 전압으로 초기화된다.
첫 번째 데이터신호(/VD1)가 로우전압으로 공급된 경우 제 3커패시터(C3)는 제 1전원(VDD)의 전압을 저장한다. 따라서, 제 5트랜지스터(M5)가 턴-온되더라도 제 6트랜지스터(M6)는 턴-오프 상태를 유지한다.
이때, 제 3트랜지스터(M3)가 턴-온 상태로 설정되기 때문에 제 4커패시터(C4)에 저장된 제 3전원(VSS2)의 전압이 제 1트랜지스터(M1)의 게이트전극으로 공급되고, 이에 따라 제 1트랜지스터(M1)가 턴-온된다.(C3 > C1) 제 1트랜지스터(M1)가 턴-온되면 제 1전원(VDD)의 전압이 제 2데이터신호(VD1)로써 출력단자(212)를 경유하여 데이터선(D1)으로 공급된다. 그리고, 제 1커패시터(C1)는 대략 제 3전원(VSS2)의 전압을 저장한다.
제 13트랜지스터(M13)가 턴-온되면 제 1전원(VDD)이 제 14트랜지스터(M14)의 소오스전극으로 공급된다. 이때, 제 8커패시터(C8)에는 로우전압이 저장되고, 이에 따라 제 14트랜지스터(M14)가 턴-온된다. 제 14트랜지스터(M14)가 턴-온되면 제 2노드(N2), 제 4트랜지스터(M4)를 경유하여 제 2트랜지스터(M2)의 게이트전극으로 제 1전원(VDD)이 공급되고, 이에 따라 제 2트랜지스터(M2)가 턴-오프된다. 이때, 제 2커패시터(C2)는 제 1전원(VDD)의 전압을 저장한다.
이후, 제 1트랜지스터(M1) 및 제 2트랜지스터(M2)는 다음번 제 2제어신호(CS2)가 공급되기 전까지 턴-온 및/또는 턴오프 상태를 유지하면서 데이터선(D)으로 데이터신호(VD1)를 공급한다.
상술한 바와 같이 본 발명의 제 1분배유닛(1622)은 1/2H 기간 동안 반전된 첫 번째 데이터신호(/VD1)를 공급받고, 공급받은 첫 번째 데이터신호(/VD1)를 반전하여 데이터신호(VD1)로써 1 수평기간(1H) 동안 데이터선(D1)으로 공급한다.
도 4 및 도 5를 결부하여 동작과정을 설명하면, 제 2기간(T2) 동안 제 1제어신호(CS1)가 공급되어 제 6트랜지스터(M26) 및 제 7트랜지스터(M27)가 턴-온된다. 제 6트랜지스터(M26)가 턴-온되면 제 2노드(N12)로 제 3전원(VSS2)의 전압이 공급된다. 이때, 제 3커패시터(C13)는 제 3전원(VSS2)의 전압을 저장한다. 제 7트랜지스터(M27)가 턴-온되면 제 1노드(N11)로 제 1전원(VDD)의 전압이 공급된다. 이때, 제 4커패시터(C14)는 제 1전원(VDD)의 전압을 저장한다.
제 3기간(T3)에는 제 2제어신호(CS2)가 공급되어 제 3트랜지스터(M23), 제 4트랜지스터(M24) 및 제 8트랜지스터(M28)가 턴-온된다. 제 8트랜지스터(M28)가 턴-온되면 출력선(O1)으로부터의 두 번째 데이터신호(/VD2)가 제 1노드(N11)로 공급된다.
여기서, 두 번째 데이터신호(/VD2)가 하이전압으로 설정되면 제 1노드(N11)의 전압이 하이전압으로 상승된다. 제 1노드(N11)의 전압이 하이전압으로 설정되면 제 5트랜지스터(M25)가 턴-오프된다. 그리고, 제 3트랜지스터(M23)의 턴-온에 대응하여 제 1노드(N11)와 게이트전극이 접속된 제 1트랜지스터(M21)도 턴-오프 상태로 설정된다.
제 4트랜지스터(M24)가 턴-온되면 제 2노드(N12)와 제 2트랜지스터(M22)의 게이트전극이 전기적으로 접속된다. 그러면, 제 3커패시터(C13)에 저장된 제 3전원(VSS2)의 전압에 의하여 제 2트랜지스터(M22)가 턴-온 상태로 설정된다. 제 2트랜지스터(M22)가 턴-온 상태로 설정되면 제 2전원(VSS1)의 전압이 제 1데이터신호(VD2)로써 출력단자(242)를 경유하여 데이터선(D2)으로 공급된다. 그리고, 제 3기간(T3) 동안 제 3커패시터(C13)는 제 2커패시터(C12)보다 높은 용량으로 설정되기 때문에 제 2커패시터(C12)에는 대략 제 3전원(VSS2)의 전압이 저장된다.
두 번째 데이터신호(/VD2)가 로우전압으로 설정되면 제 1노드(N11)는 로우전압으로 설정된다. 제 1노드(N11)가 로우전압으로 설정되면 제 25트랜지스터(M25)가 턴-온된다. 그리고, 제 3트랜지스터(M23)의 턴-온에 대응하여 제 1노드(N11)와 게이트전극이 접속된 제 1트랜지스터(M21)도 턴-온 상태로 설정된다. 제 1트랜지스터(M21)가 턴-온되면 제 1전원(VDD)의 전압이 제 2데이터신호(VD2)로써 출력단자(242)를 경유하여 데이터선(D2)으로 공급된다. 이때, 제 1커패시터(C11)는 제 1전원(VDD)의 전압을 저장한다.
제 5트랜지스터(M25)가 턴-온되면 제 2노드(N12)로 제 1전원(VDD)의 전압이 공급된다. 이때, 제 4트랜지스터(M24)가 턴-온 상태로 설정되기 때문에 제 2트랜지스터(M22)의 게이트전극으로 제 1전원(VDD)의 전압이 공급되고, 이에 따라 제 2트랜지스터(M22)는 턴-오프 상태로 설정된다. 그리고, 제 2커패시터(C12)는 제 1전원(VDD)의 전압을 저장한다.
상술한 바와 같이 본 발명의 제 2분배유닛(1624)은 1/2H 기간 동안 반전된 두 번째 데이터신호(/VD2)를 공급받고, 공급받은 두 번째 데이터신호(/VD2)를 반전하여 데이터신호(VD2)로써 1 수평기간(1H) 동안 데이터선(D2)으로 공급한다.
한편, 상술한 도 3 및 도 4는 데이터 분배기(162)가 2개의 데이터선(D1, D2)에 접속되는 경우를 나타낸다. 여기서, 데이터 분배기(162)가 3개 이상의 데이터선(D)에 접속되는 경우에도 입력단자들로 공급되는 제어신호만 변경될 뿐 실질적인 동작과정은 동일하다.
도 6a 내지 도 6c는 데이터 분배기가 4개의 데이터선에 접속되는 경우 마지막으로 데이터신호를 공급받는 분배유닛을 제외한 나머지 분배유닛들을 나타내는 도면이다. 도 6a 내지 도 6c를 설명할 때 도 3과 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 8은 분배유닛의 동작과정을 나타내는 파형도이다.
도 6a 내지 도 6c, 도 8을 결부하여 설명하면, 먼저 제 1분배유닛(16223)의 제 1입력단자(210)로는 자신에게 공급될 데이터신호(/VD1)와 중첩되는 제어신호, 즉 제 1제어신호(CS1)가 공급된다. 그리고, 제 2입력단자(220)로는 마지막으로 공급되는 데이터신호(/VD4)와 중첩되는 제어신호, 즉 제 4제어신호(CS4)가 공급된다. 또한, 제 3입력단자(222)로는 제 1입력단자(210)로 공급되는 제어신호(CS1) 이전에 공급되는 제어신호, 즉 제 4제어신호(CS4)가 공급된다. 이와 같은 제 1분배유닛(16223)은 제 2입력단자(222)로 공급되는 제 4제어신호(CS4)에 대응하여 제 5노드(N5) 및 제 3노드(N3)의 전압을 초기화하고, 제 1입력단자(210)로 공급되는 제 1제어신호(CS1)에 대응하여 데이터신호(/VD1)를 저장한다. 이후, 제 1분배유닛(16223)은 제 2입력단자(222)로 공급되는 제 4제어신호(CS4)에 대응하여 저장된 데이터신호(/VD1)를 반전(VD1)하여 1 수평기간(1H) 동안 제 1데이터선(D1)으로 공급한다.
제 2분배유닛(16224)의 제 1입력단자(210)로는 자신에게 공급될 데이터신호(/VD2)와 중첩되는 제어신호, 즉 제 2제어신호(CS2)가 공급된다. 그리고, 제 2입력단자(220)로는 마지막으로 공급되는 데이터신호(/VD4)와 중첩되는 제어신호, 즉 제 4제어신호(CS4)가 공급된다. 또한, 제 3입력단자(222)로는 제 1입력단자(210)로 공급되는 제 2제어신호(CS2) 이전에 공급되는 제어신호, 즉 제 1제어신호(CS1)가 공급된다. 이와 같은 제 2분배유닛(16224)은 제 2입력단자(222)로 공급되는 제 1제어신호(CS1)에 대응하여 제 5노드(N5) 및 제 3노드(N3)를 초기화하고, 제 1입력단자(210)로 공급되는 제 2제어신호(CS2)에 대응하여 데이터신호(/VD2)를 저장한다. 이후, 제 2분배유닛(16224)은 제 2입력단자(220)로 공급되는 제 4제어신호(CS4)에 대응하여 저장된 데이터신호(/VD2)를 반전(VD2)하여 1 수평기간(1H) 동안 제 2데이터선(D2)으로 공급한다.
제 3분배유닛(16225)의 제 1입력단자(210)로는 자신에게 공급될 데이터신호(/VD3)와 중첩되는 제어신호, 즉 제 3제어신호(CS3)가 공급된다. 그리고, 제 2입력단자(220)로는 마지막으로 공급되는 데이터신호(/VD4)와 중첩되는 제어신호, 즉 제 4제어신호(CS4)가 공급된다. 또한, 제 3입력단자(222)로는 제 1입력단자(210)로 공급되는 제 3제어신호(CS3) 이전에 공급되는 제어신호, 즉 제 2제어신호(CS2)가 공급된다. 이와 같은 제 3분배유닛(16225)은 제 2입력단자(222)로 공급되는 제 2제어신호(CS2)에 대응하여 제 5노드(N5) 및 제 3노드(N3)를 초기화하고, 제 1입력단자(210)로 공급되는 제 3제어신호(CS3)에 대응하여 데이터신호(/VD3)를 저장한다. 이후, 제 3분배유닛(16225)은 제 2입력단자(220)로 공급되는 제 4제어신호(CS4)에 대응하여 저장된 데이터신호(/VD3)를 반전(VD3)하여 1 수평기간(1H) 동안 제 3데이터선(D3)으로 공급한다.
이와 같은 제 1분배유닛(16223) 내지 제 3분배유닛(16225)의 상세한 동작과정은 상술한 도 3과 동일하며, 이에 따라 상세한 설명은 생략하기로 한다.
도 7은 데이터 분배기가 4개의 데이터선에 접속되는 경우 마지막으로 데이터신호를 공급받는 분배유닛을 나타내는 도면이다. 도 7을 설명할 때 도 4와 동일한 구성에 대해서는 동일한 도면부호를 할당함과 아울러 상세한 설명은 생략하기로 한다.
도 7 및 도 8을 결부하여 설명하면, 먼저 제 4분배유닛(16242)의 제 2입력단자(250)로는 자신에게 공급될 데이터신호(/VD4)와 중첩되는 제어신호, 예를 들면 제 4제어신호(CS4)가 공급된다. 그리고, 제 1입력단자(240)로는 제 4제어신호(CS4) 이전에 공급되는 제어신호, 즉 제 3제어신호(CS3)가 공급된다. 이와 같은 제 4분배유닛(16242)은 제 1입력단자(240)로 공급되는 제 3제어신호(CS3)에 대응하여 제 1노드(N11) 및 제 2노드(N12)의 전압을 초기화한다. 그리고, 제 4분배유닛(16242)은 제 2입력단자(250)로 공급되는 제 4제어신호(CS4)에 대응하여 자신에게 공급되는 데이터신호(/VD4)를 반전(VD4)하여 1 수평기간(1H) 동안 제 4데이터선(D4)으로 공급한다.
이와 같은 제 4분배유닛(16242)의 상세한 동작과정은 도 4와 동일하며, 이에 따라 상세한 설명은 생략하기로 한다.
도 9는 도 2a에 도시된 제 1분배유닛의 다른 실시예를 나타내는 회로도이다. 도 9에서 제 1분배유닛(1622)은 엔모스(NMOS) 트랜지스터로 형성되는 화소들(140)에 대응하여 실장이 용이하도록 엔모스(NMOS) 트랜지스터만을 이용하여 구성된다. 즉, 도 9는 도 3에 도시된 제 1분배유닛에서 트랜지스터의 도전형만 변경될 뿐 실질적 동작과정은 동일하게 설정된다. 다만, 트랜지스터가 피모스(PMOS)에서 엔모스(NMOS)로 변경되는 경우 제어신호의 극성(로우전압에서 하이전압), 트랜지스터들과 접속되는 전원의 극성이 변경된다.
도 9를 참조하면, 본 발명의 다른 실시예에 의한 제 1분배유닛(1622)은 출력부(200'), 제 1구동부(202'), 제 2구동부(204'), 제 3구동부(206') 및 제 4구동부(208')를 구비한다.
출력부(200')는 제 1노드(N1') 및 제 2노드(N2')의 전압에 대응하여 데이터신호로써 제 1전원(VSS) 또는 제 2전원(VDD1)의 전압을 출력한다. 제 1구동부(202')는 제 1노드(N1') 및 제 2노드(N2')와 출력부(200')의 접속을 제어한다. 제 4구동부(208')는 출력선(O1)의 전압에 대응하여 제 2노드(N2')의 전압을 제어한다. 제 2구동부(204')는 제 3노드(N3')의 전압에 대응하여 제 1노드(N1')의 전압을 제어한다. 여기서, 제 2구동부(204') 및 제 4구동부(208')는 동일한 회로로 구현된다. 제 3구동부(206')는 출력선(O1)의 전압에 대응하여 제 3노드(N3')의 전압을 제어한다.
출력부(200')는 제 1노드(N1') 및 제 2노드(N2')의 전압에 대응하여 출력단자(212')로 제 1전원(VSS) 또는 제 2전원(VDD1)의 전압을 공급한다. 여기서, 제 1전원(VSS)은 제 2전원(VDD1)보다 낮은 전압으로 설정된다. 일례로, 제 1전원(VSS)은 제 2데이터신호로써 화소(140)로 공급되고, 제 2전원(VDD1)은 제 1데이터신호로써 화소(140)로 공급될 수 있다. 출력단자(212')로 공급된 제 1전원(VSS) 또는 제 2전원(VDD1)은 데이터신호로써 데이터선(D1)으로 공급된다.
출력부(200')는 제 1트랜지스터(M1'), 제 2트랜지스터(M2'), 제 1커패시터(C1') 및 제 2커패시터(C2')를 구비한다. 제 1트랜지스터(M1')는 제 1전원(VSS)과 출력단자(212') 사이에 접속된다. 그리고, 제 1트랜지스터(M1')의 게이트전극은 제 1구동부(202')를 경유하여 제 1노드(N1')에 접속된다. 이와 같은 제 1트랜지스터(M1')는 자신의 게이트전극으로 공급되는 전압에 대응하여 제 1전원(VSS)과 출력단자(212')의 전기적 접속을 제어한다.
제 2트랜지스터(M2')는 출력단자(212')와 제 2전원(VDD1) 사이에 접속된다. 그리고, 제 2트랜지스터(M2')의 게이트전극은 제 1구동부(202')를 경유하여 제 2노드(N2')에 접속된다. 이와 같은 제 2트랜지스터(M2')는 자신의 게이트전극에 공급되는 전압에 대응하여 제 2전원(VDD1)과 출력단자(212')의 전기적 접속을 제어한다.
제 1커패시터(C1')는 제 1트랜지스터(M1')의 게이트전극과 제 1전원(VSS) 사이에 접속된다. 이와 같은 제 1커패시터(C1')는 제 1트랜지스터(M1')의 턴-온 및 턴-오프에 대응하는 전압을 저장한다.
제 2커패시터(C2')는 제 2트랜지스터(M2')의 게이트전극과 출력단자(212') 사이에 접속된다. 이와 같은 제 2커패시터(C2')는 제 2트랜지스터(M2')의 턴-온 및 턴-오프에 대응하는 전압을 저장한다.
제 1구동부(202')는 제 2입력단자(220')로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N1') 및 제 2노드(N2')와 출력부(200')의 접속을 제어한다. 이를 위하여, 제 1구동부(202')는 제 3트랜지스터(M3') 및 제 4트랜지스터(M4')를 구비한다.
제 3트랜지스터(M3')는 제 1노드(N1')와 제 1트랜지스터(M1')의 게이트전극 사이에 접속된다. 그리고, 제 3트랜지스터(M3')의 게이트전극은 제 2입력단자(220')에 접속된다. 이와 같은 제 3트랜지스터(M3')는 제 2입력단자(220')로 제 2제어신호(CS2')가 공급될 때 턴-온되어 제 1노드(N1')와 제 1트랜지스터(M1')의 게이트전극을 전기적으로 접속한다.
제 4트랜지스터(M4')는 제 2노드(N2')와 제 2트랜지스터(M2')의 게이트전극 사이에 접속된다. 그리고, 제 4트랜지스터(M4')의 게이트전극은 제 2입력단자(220')에 접속된다. 이와 같은 제 4트랜지스터(M4')는 제 2입력단자(220')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 2노드(N2')와 제 2트랜지스터(M2')의 게이트전극을 전기적으로 접속한다.
제 2구동부(204')는 제 1입력단자(210')로 공급되는 제 1제어신호(CS1), 제 2입력단자(220')로 공급되는 제 2제어신호(CS2) 및 제 3노드(N3')의 전압에 대응하여 제 1노드(N1')의 전압을 제어한다. 이를 위하여, 제 2구동부(204')는 제 5트랜지스터(M5') 내지 제 8트랜지스터(M8'), 제 3커패시터(C3') 및 제 4커패시터(C4')를 구비한다.
제 5트랜지스터(M5')는 제 1전원(VSS)과 제 6트랜지스터(M6') 사이에 접속되며, 게이트전극이 제 2입력단자(220')에 접속된다. 이와 같은 제 5트랜지스터(M5')는 제 2입력단자(220')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VSS)의 전압을 제 6트랜지스터(M6')로 공급한다.
제 6트랜지스터(M6')는 제 5트랜지스터(M5')와 제 1노드(N1') 사이에 접속되며, 게이트전극이 제 4노드(N4')에 접속된다. 이와 같은 제 6트랜지스터(M6')는 제 4노드(N4')의 전압에 대응하여 제 5트랜지스터(M5')와 제 1노드(N1')의 전기적 접속을 제어한다.
제 7트랜지스터(M7')는 제 1노드(N1')와 제 3전원(VDD2) 사이에 접속되며, 게이트전극이 제 1입력단자(210')에 접속된다. 이와 같은 제 7트랜지스터(M7')는 제 1입력단자(210')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 1노드(N1')로 제 3전원(VDD2)의 전압을 공급한다. 여기서, 제 3전원(VDD2)은 제 2전원(VDD1)보다 높은 전압, 예를 들면, 제 2전원(VDD2)에서 제 2트랜지스터(M2')의 절대치 문턱전압을 합한 전압보다 높은 전압으로 설정된다. 즉, 제 3전원(VDD2)은 제 1트랜지스터(M1') 및 제 2트랜지스터(M2')가 완전히 턴-온될 수 있도록 전압값이 설정된다.
제 8트랜지스터(M8')는 제 3노드(N3')와 제 4노드(N4') 사이에 접속되며, 게이트전극이 제 1입력단자(210')에 접속된다. 이와 같은 제 8트랜지스터(M8')는 제 1입력단자(210')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 3노드(N3')와 제 4노드(N4')를 전기적으로 접속시킨다.
제 3커패시터(C3')는 제 1전원(VSS)과 제 4노드(N4') 사이에 접속된다. 이와 같은 제 3커패시터(C3')는 제 4노드(N4')의 전압을 저장한다.
제 4커패시터(C4')는 제 1노드(N1')와 제 3전원(VDD2) 사이에 접속된다. 이와 같은 제 4커패시터(C4')는 제 1노드(N1')의 전압을 저장한다. 여기서, 제 4커패시터(C4')는 제 1노드(N1')의 전압에 대응하여 제 1트랜지스터(M1')가 안정적으로 턴-온될 수 있도록 제 1커패시터(C1')보다 높은 용량으로 형성된다.
제 3구동부(206')는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(210')로 공급되는 제 1제어신호(CS1). 제 3입력단자(222')로 공급되는 제 2제어신호(CS2')에 대응하여 제 3노드(N3')의 전압을 제어한다. 이를 위하여, 제 3구동부(206')는 제 9트랜지스터(M9') 내지 제 12트랜지스터(M12'), 제 5커패시터(C5') 및 제 6커패시터(C6')를 구비한다.
제 9트랜지스터(M9')는 제 1전원(VSS)과 제 3노드(N3') 사이에 접속되며, 게이트전극이 제 5노드(N5')에 접속된다. 이와 같은 제 9트랜지스터(M9')는 제 5노드(N5')의 전압에 대응하여 제 1전원(VSS)과 제 3노드(N3')의 전기적 접속을 제어한다.
제 10트랜지스터(M10')는 제 3노드(N3')와 제 3전원(VDD2) 사이에 접속되며, 게이트전극이 제 3입력단자(222')에 접속된다. 이와 같은 제 10트랜지스터(M10')는 제 3입력단자(222')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 3전원(VDD2)의 전압을 제 3노드(N3')로 공급한다.
제 11트랜지스터(M11')는 제 1전원(VSS)과 제 5노드(N5') 사이에 접속되며, 게이트전극이 제 3입력단자(222')에 접속된다. 이와 같은 제 11트랜지스터(M11')는 제 3입력단자(222')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VSS)의 전압을 제 5노드(N5')로 공급한다.
제 12트랜지스터(M12')는 출력선(O1)과 제 5노드(N5') 사이에 접속되며, 게이트전극이 제 1입력단자(210')에 접속된다. 이와 같은 제 12트랜지스터(M12')는 제 1입력단자(210')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 출력선(O1)과 제 5노드(N5')를 전기적으로 접속시킨다.
제 5커패시터(C5')는 제 3노드(N3')와 제 3전원(VDD2) 사이에 접속된다. 이와 같은 제 5커패시터(C5')는 제 3노드(N3')의 전압을 저장한다. 여기서, 제 5커패시터(C5')는 제 3노드(N3')의 전압이 안정적으로 제 4노드(N4')로 공급될 수 있도록 제 3커패시터(C3')보다 높은 용량으로 형성된다.
제 6커패시터(C6')는 제 1전원(VSS)과 제 5노드(N5') 사이에 접속된다. 이와 같은 제 6커패시터(C6')는 제 5노드(N5')의 전압을 저장한다.
제 4구동부(208')는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(210')로 공급되는 제 1제어신호(CS1), 제 2입력단자(220')로 공급되는 제 2제어신호(CS2)에 대응하여 제 2노드(N2')의 전압을 제어한다. 이를 위하여, 제 4구동부(208')는 제 13트랜지스터(M13') 내지 제 16트랜지스터(M16'), 제 7커패시터(C7') 및 제 8커패시터(C8')를 구비한다.
제 13트랜지스터(M13')는 제 1전원(VSS)과 제 14트랜지스터(M14') 사이에 접속되며, 게이트전극이 제 2입력단자(220')에 접속된다. 이와 같은 제 13트랜지스터(M13')는 제 2입력단자(220')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1전원(VSS)의 전압을 제 14트랜지스터(M14')로 공급한다.
제 14트랜지스터(M14')는 제 13트랜지스터(M13')와 제 2노드(N2') 사이에 접속되며, 게이트전극이 제 6노드(N6')에 접속된다. 이와 같은 제 14트랜지스터(M14')는 제 6노드(N6')의 전압에 대응하여 제 13트랜지스터(M13')와 제 2노드(N2')의 전기적 접속을 제어한다.
제 15트랜지스터(M15')는 제 2노드(N2')와 제 3전원(VDD2) 사이에 접속되며, 게이트전극이 제 1입력단자(210')에 접속된다. 이와 같은 제 15트랜지스터(M15')는 제 1입력단자(210')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 2노드(N2')로 제 3전원(VDD2)의 전압을 공급한다.
제 16트랜지스터(M16')는 출력선(O1)과 제 6노드(N6') 사이에 접속되며, 게이트전극이 제 1입력단자(210')에 접속된다. 이와 같은 제 16트랜지스터(M16')는 제 1입력단자(210')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 출력선(O1)과 제 6노드(N6')를 전기적으로 접속시킨다.
제 7커패시터(C7')는 제 2노드(N2')와 제 3전원(VDD2) 사이에 접속된다. 이와 같은 제 7커패시터(C7')는 제 2노드(N2')의 전압을 저장한다. 여기서, 제 7커패시터(C7')는 제 2노드(N2')의 전압에 대응하여 제 2트랜지스터(M2')가 안정적으로 턴-온될 수 있도록 제 2커패시터(C2')보다 높은 용량으로 형성된다.
제 8커패시터(C8')는 제 1전원(VSS)과 제 6노드(N6') 사이에 접속된다. 이와 같은 제 8커패시터(C8')는 제 6노드(N6')의 전압을 저장한다.
한편, 제 1입력단자(210')로는 자신에게 공급될 데이터신호와 중첩되는 제어신호, 예를 들면, 제 1제어신호(CS1)가 공급된다. 제 2입력단자(220')로는 마지막으로 공급되는 데이터신호와 중첩되는 제어신호, 예를 들면, 제 2제어신호(CS2')가 공급된다. 그리고, 제 3입력단자(222')로는 제 1제어신호(CS1) 이전에 공급되는 제어신호, 즉 제 2제어신호(CS2)가 공급된다.
본 발명의 다른 실시예에 의한 제 1분배유닛(1622)은 도 3의 구성을 엔모스(NMOS) 트랜지스터로 치환한 것으로, 상술한 바와 같이 전원의 전압이 변화된다. 또한, 피모스(PMOS) 트랜지스터를 엔모스(NMOS)로 치환하는 경우 도 11에 도시된 바와 같이 제 1제어신호(CS1) 및 제 2제어신호(CS2)의 극성이 반전된다. 그 외의 동작과정은 도 3과 동일하므로 구동방법과 관련하여 상세한 설명은 생략하기로 한다.
도 10은 도 2a에 도시된 제 2분배유닛의 다른 실시예를 나타내는 회로도이다. 도 10에서 제 2분배유닛(1624)은 엔모스(NMOS) 트랜지스터로 형성되는 화소들(140)에 대응하여 실장이 용이하도록 엔모스(NMOS) 트랜지스터만을 이용하여 구성된다. 즉, 도 10은 도 4에 도시된 제 2분배유닛에서 트랜지스터의 도전형만 변경될 뿐 실질적 동작과정은 동일하다. 다만, 트랜지스터가 피모스(PMOS)에서 엔모스(NMOS)로 변경되는 경우 제어신호의 극성(로우전압에서 하이전압), 트랜지스터들과 접속되는 전원의 극성이 변경된다.
도 10을 참조하면, 본 발명의 다른 실시예에 의한 제 2분배유닛(1624)은 출력부(230'), 제 1구동부(232') 및 제 2구동부(234')를 구비한다.
출력부(230')는 제 1노드(N11') 및 제 2노드(N12')의 전압에 대응하여 데이터신호로써 제 1전원(VSS) 또는 제 2전원(VDD1)의 전압을 출력한다. 이를 위하여, 출력부(230')는 제 1트랜지스터(M21'), 제 2트랜지스터(M22'), 제 1커패시터(C11') 및 제 2커패시터(C12')를 구비한다.
제 1트랜지스터(M21')는 제 1전원(VSS)과 출력단자(242') 사이에 접속되며, 게이트전극이 제 1구동부(232')를 경유하여 제 1노드(N11')에 접속된다. 이와 같은 제 1트랜지스터(M21')는 자신의 게이트전극으로 공급되는 전압에 대응하여 제 1전원(VSS)과 출력단자(242')의 전기적 접속을 제어한다.
제 2트랜지스터(M22')는 출력단자(242')와 제 2전원(VDD1) 사이에 접속되며, 게이트전극이 제 1구동부(232')를 경유하여 제 2노드(N12')에 접속된다. 이와 같은 제 2트랜지스터(M22')는 자신의 게이트전극에 공급되는 전압에 대응하여 제 2전원(VDD1)과 출력단자(242')의 전기적 접속을 제어한다.
제 1커패시터(C11')는 제 1전원(VSS)과 제 1트랜지스터(M21')의 게이트전극 사이에 접속된다. 이와 같은 제 1커패시터(C11')는 제 1트랜지스터(M21')의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 2커패시터(C12')는 출력단자(242')와 제 2트랜지스터(M22')의 게이트전극 사이에 접속된다. 이와 같은 제 2커패시터(C12')는 제 2트랜지스터(M22')의 턴-온 또는 턴-오프에 대응하는 전압을 저장한다.
제 1구동부(232')는 제 2입력단자(250')로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N11') 및 제 2노드(N12')와 출력부(230')의 접속을 제어한다. 이를 위하여, 제 1구동부(232')는 제 3트랜지스터(M23') 및 제 4트랜지스터(M24')를 구비한다.
제 3트랜지스터(M23')는 제 1노드(N11')와 제 1트랜지스터(M21')의 게이트전극 사이에 접속된다. 그리고, 제 3트랜지스터(M23')의 게이트전극은 제 2입력단자(250')에 접속된다. 이와 같은 제 3트랜지스터(M23')는 제 2입력단자(250')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 1노드(N11')와 제 1트랜지스터(M21')의 게이트전극을 전기적으로 접속시킨다.
제 4트랜지스터(M24')는 제 2노드(N12')와 제 2트랜지스터(M22')의 게이트전극 사이에 접속된다. 그리고, 제 4트랜지스터(M24')의 게이트전극은 제 2입력단자(250')에 접속된다. 이와 같은 제 4트랜지스터(M24')는 제 2입력단자(250')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 2노드(N12')와 제 2트랜지스터(M22')의 게이트전극을 전기적으로 접속시킨다.
제 2구동부(234')는 출력선(O1)으로 공급되는 데이터신호, 제 1입력단자(240')로 공급되는 제 1제어신호, 제 2입력단자(250')로 공급되는 제 2제어신호에 대응하여 제 1노드(N11') 및 제 2노드(N12')의 전압을 제어한다. 이를 위하여, 제 2구동부(234')는 제 5트랜지스터(M25') 내지 제 8트랜지스터(M28'), 제 3커패시터(C13') 및 제 4커패시터(C14')를 구비한다.
제 5트랜지스터(M25')는 제 1전원(VSS)과 제 2노드(N12') 사이에 접속되며, 게이트전극이 제 1노드(N11')에 접속된다. 이와 같은 제 5트랜지스터(M25')는 제 1노드(N11')의 전압에 대응하여 제 1전원(VSS)과 제 2노드(N12')의 전기적 접속을 제어한다.
제 6트랜지스터(M26')는 제 2노드(N12')와 제 3전원(VDD2) 사이에 접속되며, 게이트전극이 제 1입력단자(240')에 접속된다. 이와 같은 제 6트랜지스터(M26')는 제 1입력단자(240')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 3전원(VDD2)의 전압을 제 2노드(N12')로 공급한다.
제 7트랜지스터(M27')는 제 1전원(VSS)과 제 1노드(N11') 사이에 접속되며, 게이트전극이 제 1입력단자(240')에 접속된다. 이와 같은 제 7트랜지스터(M27')는 제 1입력단자(240')로 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 1전원(VSS)의 전압을 제 1노드(N11')로 공급한다.
제 8트랜지스터(M28')는 출력선(O1)과 제 1노드(N11) 사이에 접속되며, 게이트전극이 제 2입력단자(250')에 접속된다. 이와 같은 제 8트랜지스터(M28')는 제 2입력단자(250')로 제 2제어신호(CS2)가 공급될 때 턴-온되어 출력선(O1)과 제 1노드(N11')를 전기적으로 접속시킨다.
제 3커패시터(C13')는 제 2노드(N12')와 제 3전원(VDD2) 사이에 접속된다. 이와 같은 제 3커패시터(C13')는 제 2노드(N12')의 전압을 저장한다. 여기서, 제 3커패시터(C13')는 제 2노드(N12')의 전압에 대응하여 제 2트랜지스터(M22')가 안정적으로 턴-온될 수 있도록 제 2커패시터(C12')보다 높은 용량으로 형성된다.
제 4커패시터(C14')는 제 1전원(VSS)과 제 1노드(N11') 사이에 접속된다. 이와 같은 제 4커패시터(C14')는 제 11노드(N11')의 전압을 저장한다.
한편, 제 2입력단자(250')로는 자신에게 공급될 데이터신호와 중첩되는 제어신호, 예를 들면 제 2제어신호(CS2)가 공급된다. 제 2입력단자(250)로 제 2제어신호(CS2)가 공급되는 경우 제 1입력단자(240)로는 제 2제어신호(CS2) 이전에 공급되는 제어신호, 즉 제 1제어신호(CS1)가 공급된다.
본 발명의 다른 실시예에 의한 제 2분배유닛(1624)은 도 4의 구성을 엔모스(NMOS) 트랜지스터로 치환한 것으로, 상술한 바와 같이 전원의 전압이 변화된다. 또한, 피모스(PMOS) 트랜지스터를 엔모스(NMOS)로 치환하는 경우 도 11에 도시된 바와 같이 제 1제어신호(CS1) 및 제 2제어신호(CS2)의 극성이 반전된다. 그 외의 동작과정은 도 4와 동일하므로 구동방법과 관련하여 상세한 설명은 생략하기로 한다.
도 12는 도 2a에 도시된 제 1분배유닛의 또 다른 실시예에 의한 회로도이다. 도 12에서 제 1분배유닛(1622)은 피모스(PMOS) 및 엔모스(NMOS) 트랜지스터를 이용하여 구성된다.
도 12를 참조하면, 본 발명의 또 다른 실시예에 의한 제 1분배유닛(1622)은 출력부(300), 제 1구동부(302), 제 2구동부(304) 및 제 3구동부(306)를 구비한다. 출력부(300), 제 2구동부(304)는 인버터로 구동되며, 제 1구동부(302) 및 제 3구동부(306)는 데이터를 전달하는 역할을 수행한다.
출력부(300)는 제 1노드(N1)의 전압에 대응하여 출력단자(322)로 제 1전원(VDD) 또는 제 2전원(VSS)의 전압을 공급한다. 여기서, 제 1전원(VDD)은 제 2전원(VSS)보다 높은 전압으로 설정된다. 출력부(300)는 제 1전원(VDD) 또는 제 2전원(VSS)을 데이터신호로써 제 1데이터선(D1)으로 공급된다. 이를 위하여, 출력부(300)는 제 1트랜지스터(M31) 및 제 2트랜지스터(M32)를 구비한다.
제 1트랜지스터(M31)는 제 1전원(VDD)과 출력단자(322) 사이에 접속되며, 게이트전극이 제 1노드(N1)에 접속된다. 이와 같은 제 1트랜지스터(M31)는 제 1노드(N1)의 전압에 대응하여 제 1전원(VDD)과 출력단자(322)의 접속을 제어한다. 이를 위하여, 제 1트랜지스터(M31)는 피모스(PMOS) 트랜지스터로 형성된다.
제 2트랜지스터(M32)는 출력단자(322)와 제 2전원(VSS) 사이에 접속되며, 게이트전극이 제 1노드(N1)에 접속된다. 이와 같은 제 2트랜지스터(M32)는 제 1노드(N1)의 전압에 대응하여 제 2전원(VSS)과 출력단자(322)의 접속을 제어한다. 이를 위하여, 제 2트랜지스터(M32)는 엔모스(NMOS) 트랜지스터로 형성된다.
제 1커패시터(C31)는 제 1노드(N1)와 제 2전원(VSS) 사이에 접속된다. 이와 같은 제 1커패시터(C31)는 제 1노드(N1)의 전압을 저장한다.
제 1구동부(302)는 제 1입력단자(310)로 공급되는 제 1제어신호(CS1) 및 제 2입력단자(320)로 공급되는 제 2제어신호(CS2)에 대응하여 제 1노드(N1)와 제 2구동부(304)의 접속을 제어한다. 이를 위하여, 제 1구동부(302)는 제 3트랜지스터(M33) 및 제 4트랜지스터(M34)를 구비한다.
제 3트랜지스터(M33)는 제 2구동부(304)와 제 1노드(N1) 사이에 접속되며, 게이트전극이 제 2입력단자(320)에 접속된다. 이와 같은 제 3트랜지스터(M33)는 제 2입력단자(320)로 로우전압의 제 2제어신호(CS2)가 공급될 때 턴-온되어 제 2구동부(304)와 제 1노드(N1)를 전기적으로 접속시킨다. 이를 위하여, 제 3트랜지스터(M33)는 피모스(PMOS) 트랜지스터로 공급된다.
제 4트랜지스터(M34)는 제 2구동부(304)와 제 1노드(N1) 사이에 접속되며, 게이트전극이 제 1입력단자(310)에 접속된다. 이와 같은 제 4트랜지스터(M34)는 제 1입력단자(310)로 하이전압의 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 2구동부(304)와 제 1노드(N1)를 전기적으로 접속시킨다. 이를 위하여, 제 4트랜지스터(M34)는 엔모스(NMOS) 트랜지스터로 공급된다.
한편, 제 1제어신호(CS1) 및 제 2제어신호(CS2)는 도 14에 도시된 바와 같이 서로 반대 위상의 갖도록 공급된다. 즉, 제 1제어신호(CS1)가 하이전압(또는 로우전압)으로 설정되는 기간 동안 제 2제어신호(CS2)는 로우전압(또는 하이전압)으로 설정된다.
제 2구동부(304)는 제 2노드(N2)의 전압에 대응하여 제 1노드(N1)로 공급될 전압을 제어한다. 이를 위하여, 제 2구동부(304)는 제 5트랜지스터(M35), 제 6트랜지스터(M36) 및 제 2커패시터(C32)를 구비한다.
제 5트랜지스터(M35)는 제 1전원(VDD)과 제 1구동부(302) 사이에 접속되며, 게이트전극이 제 2노드(N2)에 접속된다. 이와 같은 제 5트랜지스터(M35)는 제 2노드(N2)의 전압에 대응하여 제 1전원(VDD)과 제 1구동부(302)의 접속을 제어한다. 이를 위하여, 제 5트랜지스터(M35)는 피모스(PMOS) 트랜지스터로 형성된다.
제 6트랜지스터(M36)는 제 1구동부(302)와 제 2전원(VSS) 사이에 접속되며, 게이트전극이 제 2노드(N2)에 접속된다. 이와 같은 제 6트랜지스터(M36)는 제 2노드(N2)의 전압에 대응하여 제 2전원(VSS)과 제 1구동부(302)의 접속을 제어한다. 이를 위하여, 제 6트랜지스터(M36)는 엔모스(NMOS) 트랜지스터로 형성된다.
제 2커패시터(C32)는 제 2노드(N2)와 제 2전원(VSS) 사이에 접속된다. 이와 같은 제 2커패시터(C32)는 제 2노드(N2)의 전압을 저장한다.
제 3구동부(306)는 제 1입력단자(310) 및 제 2입력단자(320)로 공급되는 제어신호에 대응하여 제 1출력선(O1)과 제 2노드(N2)의 접속을 제어한다. 이를 위하여, 제 3구동부(306)는 제 7트랜지스터(M37) 및 제 8트랜지스터(M38)를 구비한다.
제 7트랜지스터(M37)는 제 1출력선(O1)과 제 2노드(N2) 사이에 접속되며, 게이트전극이 제 1입력단자(310)에 접속된다. 이와 같은 제 7트랜지스터(M37)는 제 1입력단자(310)로 로우전압의 제 1제어신호(CS1)가 공급될 때 턴-온되어 제 1출력선(O1)과 제 2노드(N2)를 전기적으로 접속시킨다. 이를 위하여, 제 7트랜지스터(M37)는 피모스(PMOS) 트랜지스터로 형성된다.
제 8트랜지스터(M38)는 제 1출력선(O1)과 제 2노드(N2) 사이에 접속되며, 게이트전극이 제 2입력단자(320)에 접속된다. 이와 같은 제 8트랜지스터(M38)는 제 2입력단자(320)로 하이전압의 제 2제어신호가 공급될 때 턴-온되어 제 1출력선(O1)과 제 2노드(N2)를 전기적으로 접속시킨다. 이를 위하여, 제 8트랜지스터(M38)는 엔모스(NMOS) 트랜지스터로 형성된다.
도 13은 도 2a에 도시된 제 2분배유닛의 또 다른 실시예를 나타내는 회로도이다. 도 13에서 제 2분배유닛(1624)은 피모스(PMOS) 및 엔모스(NMOS) 트랜지스터를 이용하여 구성된다.
도 13을 참조하면, 본 발명의 또 다른 실시예에 의한 제 2분배유닛(1624)은 출력부(300'), 제 1구동부(304') 및 제 2구동부(306')를 구비한다. 출력부(300') 및 제 1구동부(304')는 인버터로 구동되며, 제 2구동부(306')는 데이터를 전달하는 역할을 수행한다.
출력부(300')는 제 1노드(N1')의 전압에 대응하여 출력단자(322')로 제 1전원(VDD) 또는 제 2전원(VSS)의 전압을 공급한다. 이를 위하여, 출력부(300')는 제 1트랜지스터(M31') 및 제 2트랜지스터(M32')를 구비한다.
제 1트랜지스터(M31')는 제 1전원(VDD)과 출력단자(322') 사이에 접속되며, 게이트전극이 제 1노드(N1')에 접속된다. 이와 같은 제 1트랜지스터(M31')는 제 1노드(N1')의 전압에 대응하여 제 1전원(VDD)과 출력단자(322')의 접속을 제어한다. 이를 위하여, 제 1트랜지스터(M31')는 피모스(PMOS) 트랜지스터로 형성된다.
제 2트랜지스터(M32')는 출력단자(322')와 제 2전원(VSS) 사이에 접속되며, 게이트전극이 제 1노드(N1')에 접속된다. 이와 같은 제 2트랜지스터(M32')는 제 1노드(N1')의 전압에 대응하여 제 2전원(VSS)과 출력단자(322')의 접속을 제어한다. 이를 위하여, 제 2트랜지스터(M32')는 엔모스(NMOS) 트랜지스터로 형성된다.
제 1구동부(304')는 제 2노드(N2')의 전압에 대응하여 제 1노드(N1')의 전압을 제어한다. 이를 위하여, 제 2구동부(304')는 제 5트랜지스터(M35'), 제 6트랜지스터(M36') 및 제 2커패시터(C32')를 구비한다.
제 5트랜지스터(M35')는 제 1전원(VDD)과 제 1노드(N1') 사이에 접속되며, 게이트전극이 제 2노드(N2')에 접속된다. 이와 같은 제 5트랜지스터(M35')는 제 2노드(N2')의 전압에 대응하여 제 1전원(VDD)과 제 1노드(N1')의 접속을 제어한다. 이를 위하여, 제 5트랜지스터(M35)는 피모스(PMOS) 트랜지스터로 형성된다.
제 6트랜지스터(M36')는 제 1노드(N1')와 제 2전원(VSS) 사이에 접속되며, 게이트전극이 제 2노드(N2')에 접속된다. 이와 같은 제 6트랜지스터(M36')는 제 2노드(N2')의 전압에 대응하여 제 2전원(VSS)과 제 1노드(N1')의 접속을 제어한다. 이를 위하여, 제 6트랜지스터(M36)는 엔모스(NMOS) 트랜지스터로 형성된다.
제 2커패시터(C32')는 제 2노드(N2')와 제 2전원(VSS) 사이에 접속된다. 이와 같은 제 2커패시터(C32')는 제 2노드(N2)의 전압을 저장한다.
한편, 도 13에서는 도 12와 쉽게 비교될 수 있도록 제 1구동부(304')에 포함된 트랜지스터들을 제 5트랜지스터(M35') 및 제 6트랜지스터(M36'), 커패시터를 제 2커패시터(C32')라 명명했다. 하지만, 실제 포함된 트랜지스터들을 고려하여 제 5트랜지스터(M35')는 제 3트랜지스터, 제 6트랜지스터(M36')는 제 4트랜지스터, 제 2커패시터(C32')는 제 1커패시터라 할 수도 있다. 이 경우, 제 7트랜지스터(M37')는 제 5트랜지스터, 제 8트랜지스터(M38')는 제 6트랜지스터로 설정된다.
제 2구동부(306')는 제 1출력선(O1)으로 공급되는 데이터신호에 대응하여 제 2노드(N2')의 전압을 제어한다. 이를 위하여, 제 2구동부(306')는 제 7트랜지스터(M37') 및 제 8트랜지스터(M38')를 구비한다.
제 7트랜지스터(M37')는 제 1출력선(O1)과 제 2노드(N2') 사이에 접속되며, 게이트전극이 제 1입력단자(310')에 접속된다. 이와 같은 제 7트랜지스터(M37')는 제 1입력단자(310')로 제 2제어신호(CS2)(로우전압)가 공급될 때 턴-온되어 제 1출력선(O1)과 제 2노드(N2')를 전기적으로 접속시킨다. 이를 위하여, 제 7트랜지스터(M37')는 피모스(PMOS) 트랜지스터로 형성된다.
제 8트랜지스터(M38')는 제 1출력선(O1)과 제 2노드(N2') 사이에 접속되며, 게이트전극이 제 2입력단자(320')에 접속된다. 이와 같은 제 8트랜지스터(M38')는 제 2입력단자(320')로 제 1제어신호(CS1)(하이전압)가 공급될 때 턴-온되어 제 1출력선(O1)과 제 2노드(N2')를 전기적으로 접속시킨다. 이를 위하여, 제 8트랜지스터(M38')는 엔모스(NMOS) 트랜지스터로 형성된다.
도 14는 도 12 및 도 13에 도시된 분배유닛의 동작과정을 나타내는 파형도이다.
도 12 및 도 14를 결부하여 동작과정을 설명하면, 먼저 데이터 구동부(120)는 1 수평기간(1H) 동안 출력선(O1)으로 2개의 반전되지 않는 데이터신호(VD1, VD2)를 순차적으로 공급한다. 여기서, 첫 번째 데이터신호(VD1)는 제 1제어신호(CS1)의 로우기간 및 제 2제어신호(CS2)의 하이기간 동안 공급되며, 두 번째 데이터신호(VD2)는 제 1제어신호(CS1)의 하이기간 및 제 2제어신호(CS2)의 로우기간 동안 공급된다.
제 1기간(T1')에는 로우전압의 제 1제어신호(CS1), 하이전압의 제 2제어신호(CS2)가 공급된다. 로우전압의 제 1제어신호(CS1)가 공급되면 제 7트랜지스터(M37)가 턴-온되고, 하이전압의 제 2제어신호(CS2)가 공급되면 제 8트랜지스터(M38)가 턴-온된다.
제 7트랜지스터(M37) 및 제 8트랜지스터(M38)가 턴-온되면 출력선(O1)으로부터 첫 번째 데이터신호(VD1)가 제 2노드(N2)로 공급된다. 여기서, 제 2노드(N2)로 공급되는 첫 번째 데이터신호(VD1)는 엔모스(NMOS) 및 피모스(PMOS)로 접속된 제 7트랜지스터(M37) 및 제 8트랜지스터(M38)를 경유하여 제 2노드(N2)로 공급되기 때문에 전압손실 없이 안정적으로 공급된다.
첫 번째 데이터신호(VD1)가 하이전압으로 설정되면 제 6트랜지스터(M36)가 턴-온된다. 제 6트랜지스터(M36)가 턴-온되면 제 2전원(VSS)의 전압이 제 1구동부(302)로 공급된다. 그리고, 제 2노드(N2)로 공급된 하이전압은 제 2커패시터(C32)에 저장된다.
제 2기간(T2')에는 하이전압의 제 1제어신호(CS1), 로우전압의 제 2제어신호(CS2)가 공급된다. 하이전압의 제 1제어신호(CS1)가 공급되면 제 4트랜지스터(M34)가 턴-온되고, 로우전압의 제 2제어신호(CS2)가 공급되면 제 3트랜지스터(M33)가 턴-온된다.
제 3트랜지스트(M33) 및 제 4트랜지스터(M34)가 턴-온되면 제 2전원(VSS)의 전압이 제 1노드(N1)로 공급된다. 여기서, 제 1노드(N1)로 공급되는 제 2전원(VSS)은 엔모스(NMOS) 및 피모스(PMOS)로 접속된 제 3트랜지스터(M33) 및 제 4트랜지스터(M34)를 경유하여 공급되기 때문에 전압손실 없이 공급될 수 있다.
제 1노드(N1)로 제 2전원(VSS)의 전압이 공급되면 제 1트랜지스터(M31)가 턴-온된다. 제 1트랜지스터(M31)가 턴-온되면 제 1전원(VDD)의 전압이 데이터신호로써 출력단자(322)를 경유하여 제 1데이터선(D1)으로 공급된다.
첫 번째 데이터신호(VD1)가 로우전압으로 설정되면 제 5트랜지스터(M35)가 턴-온된다. 제 5트랜지스터(M35)가 턴-온되면 제 1전원(VDD)의 전압이 제 1구동부(302)로 공급된다. 그리고, 제 2노드(N2)로 공급된 로우전압은 제 2커패시터(C32)에 저장된다.
제 2기간(T2')에는 하이전압의 제 1제어신호(CS1), 로우전압의 제 2제어신호(CS2)가 공급된다. 하이전압의 제 1제어신호(CS1)가 공급되면 제 4트랜지스터(M34)가 턴-온되고, 로우전압의 제 2제어신호(CS2)가 공급되면 제 3트랜지스터(M33)가 턴-온된다.
제 3트랜지스트(M33) 및 제 4트랜지스터(M34)가 턴-온되면 제 1전원(VDD)의 전압이 제 1노드(N1)로 공급된다. 제 1노드(N1)로 제 1전원(VDD)의 전압이 공급되면 제 2트랜지스터(M32)가 턴-온된다. 제 2트랜지스터(M32)가 턴-온되면 제 2전원(VSS)의 전압이 데이터신호로써 출력단자(322)를 경유하여 제 1데이터선(D1)으로 공급된다.
이후, 제 3기간(T3') 동안 출력부(300)는 제 1커패시터(C31)에 저장된 전압에 대응하여 제 1전원(VDD) 또는 제 2전원(VSS)의 전압을 데이터신호로써 데이터선(D1)으로 공급한다.
상술한 바와 같이 본 발명의 또 다른 실시예에 의한 제 1분배유닛(1622)는 1/2H 기간 동안 첫 번째 데이터신호(VD1)을 공급받고, 공급받은 첫 번째 데이터신호(VD1)를 데이터신호(VD1)로써 1 수평기간(1H) 동안 데이터선(D1)으로 공급한다.
도 13 및 도 14를 결부하여 동작과정을 설명하면, 제 2기간(T2')에는 하이전압의 제 1제어신호(CS1), 로우전압의 제 2제어신호(CS2)가 공급된다. 하이전압의 제 1제어신호(CS1)가 공급되면 제 8트랜지스터(M38')가 턴-온되고, 로우전압의 제 2제어신호(CS2)가 공급되면 제 7트랜지스터(M37')가 턴-온된다.
제 7트랜지스터(M37') 및 제 8트랜지스터(M38')가 턴-온되면 출력선(O1)으로부터 두 번째 데이터신호(VD2)가 제 2노드(N2')로 공급된다.
여기서, 두 번째 데이터신호(VD2)가 하이전압으로 설정되면 제 6트랜지스터(M36')가 턴-온된다. 제 6트랜지스터(M36')가 턴-온되면 제 1노드(N1')로 제 2전원(VSS)의 전압이 공급된다. 제 1노드(N1')로 제 2전원(VSS)의 전압이 공급되면 제 1트랜지스터(M31')가 턴-온된다. 제 1트랜지스터(M31')가 턴-온되면 제 1전원(VDD)의 전압이 데이터신호로써 출력단자(322')를 경유하여 제 2데이터선(D2)으로 공급된다.
두 번째 데이터신호(VD2)가 로우전압으로 설정되면 제 5트랜지스터(M35')가 턴-온된다. 제 5트랜지스터(M35')가 턴-온되면 제 1전원(VDD)의 전압이 제 1노드(N1')로 공급된다. 제 1노드(N1')로 제 1전원(VDD)의 전압이 공급되면 제 2트랜지스터(M32')가 턴-온된다. 제 2트랜지스터(M32')가 턴-온되면 제 2전원(VSS)의 전압이 데이터신호로써 출력단자(322')를 경유하여 제 2데이터선(D2)으로 공급된다.
이후, 제 3기간(T3') 동안 제 2커패시터(C32')에 저장된 전압에 대응하여 제 1노드(N1')의 전압은 제 2기간(T2')과 동일하게 유지된다. 따라서, 제 3기간(T3') 동안 출력부(300)는 제 2기간(T2')과 동일한 전압을 데이터신호로써 데이터선(D2)으로 공급한다.
상술한 바와 같이 본 발명의 또 다른 실시예에 의한 제 2분배유닛(1624)는 1/2H 기간 동안 두 번째 데이터신호(VD2)을 공급받고, 공급받은 두 번째 데이터신호(VD2)를 데이터신호(VD2)로써 1 수평기간(1H) 동안 데이터선(D2)으로 공급한다.
한편, 상술한 도 12 및 제 13의 분배유닛(1622, 1624)은 2개의 데이터선과 접속된 데이터 분배기(162)에 적용된다.
도 15는 데이터 분배기에서 4개의 데이터신호를 공급하는 경우의 시뮬레이션 결과를 나타내는 그래프이다.
도 15를 참조하면, 제어신호 생성부(170)로부터 순차적으로 공급되는 제 1제어신호(CS1) 내지 제 4제어신호(CS4)에 대응하여 데이터 구동부(120)로부터 반전된 데이터신호(/VD1 내지 /VD4)가 순차적으로 공급된다.
그리고, 제 4제어신호(CS4)가 공급되는 시점으로부터 1 수평기간(1H) 동안 데이터선들(D1 내지 D4)로 데이터신호(VD1 내지 VD4)가 동시에 출력된다. 즉, 본원 발명에서는 1/iH 기간 동안 순차적으로 공급되는 반전된 데이터신호(/VD1 내지 /VD4)를 반전하여 1H의 기간 동안 데이터신호(VD1 내지 VD4)로써 데이터선들(D1 내지 D4)로 안정적으로 공급할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
110 : 주사 구동부 120 : 데이터 구동부
130 : 화소부 140 : 화소
150 : 타이밍 제어부 160 : 데이터 분배부
162 : 데이터 분배기 170 : 제어신호 생성부
1622,1624,16221,16222,162223,16224,16225,16241,16242 : 분배유닛
200,230,300 : 출력부 212,242,322 : 출력단자
202,204,206,208,232,234,302,304,306 : 구동부
210,220,222,240,250,310,320 : 입력단자

Claims (20)

  1. 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들과;
    출력선 각각으로 1 수평기간 동안 i(i는 2이상의 자연수) 개의 데이터신호를 순차적으로 공급하기 위한 데이터 구동부와;
    상기 출력선들 각각마다 접속되며, 상기 i개의 데이터신호를 i개의 데이터선들로 공급하기 위한 복수의 데이터 분배기와;
    상기 i개의 데이터신호에 대응하여 i개의 제어신호를 순차적으로 상기 데이터 분배기로 공급하기 위한 제어신호 생성부를 구비하며;
    상기 데이터 분배기는 상기 데이터선들 각각으로 1 수평기간 동안 데이터신호를 공급하고,
    상기 데이터 분배기는 i개의 데이터선들 각각과 접속되도록 i개의 분배유닛을 구비하며
    상기 분배유닛은 상기 1 수평기간 중 i번째로 데이터신호를 공급받는 제 2분배유닛과 상기 1 수평기간 중 상기 i번째를 제외한 나머지 데이터신호를 공급받으며 상기 제 2분배유닛과 상이한 회로로 구성되는 하나 이상의 제 1분배유닛으로 구성되고,
    상기 제 1분배유닛 각각은
    제 1노드 및 제 2노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 제 2전원의 전압을 공급하기 위한 출력부와;
    제 2입력단자에 접속되며, 상기 제 1노드 및 제 2노드와 상기 출력부의 접속을 제어하는 제 1구동부와;
    상기 제 1전원 및 제 3전원에 접속되며, 제 1입력단자, 상기 제 2입력단자 및 제 3노드에 대응하여 상기 제 1노드의 전압을 제어하기 위한 제 2구동부와;
    상기 제 1전원 및 제 3전원에 접속되며, 출력선, 상기 제 1입력단자, 제 3입력단자에 대응하여 상기 제 3노드의 전압을 제어하기 위한 제 3구동부와;
    상기 제 1전원 및 제 3전원에 접속되며, 상기 출력선, 상기 제 1입력단자 및 제 2입력단자에 대응하여 상기 제 2노드의 전압을 제어하기 위한 제 4구동부를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  2. 제 1항에 있어서,
    상기 데이터 구동부는 상기 화소의 발광에 대응하는 제 1데이터신호 또는 상기 화소의 비발광에 대응하는 제 2데이터신호를 반전 또는 비반전하여 상기 데이터신호로서 공급하는 것을 특징으로 하는 유기전계발광 표시장치.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 제 1입력단자로는 공급받을 데이터신호와 중첩되는 제어신호, 상기 제 2입력단자로는 i번째 데이터신호와 중첩되는 제어신호, 상기 제 3입력단자로는 상기 제 1입력단자로 공급되는 제어신호 이전에 공급되는 제어신호가 공급되는 것을 특징으로 하는 유기전계발광 표시장치.
  6. 제 1항에 있어서,
    상기 출력부는
    상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 1노드에 접속되는 제 1트랜지스터와;
    상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 2노드에 접속되는 제 2트랜지스터와;
    상기 제 1전원과 상기 제 1트랜지스터의 게이트전극 사이에 접속되는 제 1커패시터와;
    상기 출력단자와 상기 제 2트랜지스터의 게이트전극 사이에 접속되는 제 2커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  7. 제 6항에 있어서,
    상기 제 2구동부는
    상기 제 1전원과 제 6트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 5트랜지스터와;
    상기 제 5트랜지스터와 상기 제 1노드 사이에 접속되며, 게이트전극이 제 4노드에 접속되는 제 6트랜지스터와;
    상기 제 1노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와;
    상기 제 3노드와 상기 제 4노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 8트랜지스터와;
    상기 제 1전원과 상기 제 4노드 사이에 접속되는 제 3커패시터와;
    상기 제 1노드와 상기 제 3전원 사이에 접속되며, 상기 제 1커패시터 보다 높은 용량으로 형성되는 제 4커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  8. 제 7항에 있어서,
    상기 제 3구동부는
    상기 제 1전원과 상기 제 3노드 사이에 접속되며, 게이트전극이 제 5노드에 접속되는 제 9트랜지스터와;
    상기 제 3노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 10트랜지스터와;
    상기 제 1전원과 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 3입력단자에 접속되는 제 11트랜지스터와;
    상기 출력선과 상기 제 5노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 12트랜지스터와;
    상기 제 3노드와 상기 제 3전원 사이에 접속되며, 상기 제 3커패시터보다 높은 용량으로 형성되는 제 5커패시터와;
    상기 제 1전원과 상기 제 5노드 사이에 접속되는 제 6커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  9. 제 6항에 있어서,
    상기 제 1구동부는
    상기 제 1노드와 상기 제 1트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와;
    상기 제 2노드와 상기 제 2트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  10. 제 6항에 있어서,
    상기 제 4구동부는
    상기 제 1전원과 제 14트랜지스터 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 13트랜지스터와;
    상기 제 13트랜지스터와 상기 제 2노드 사이에 접속되며, 게이트전극이 제 6노드에 접속되는 제 14트랜지스터와;
    상기 제 2노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 15트랜지스터와;
    상기 출력선과 상기 제 6노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 16트랜지스터와;
    상기 제 2노드와 상기 제 3전원 사이에 접속되며, 상기 제 2커패시터보다 높은 용량으로 형성되는 제 7커패시터와;
    상기 제 1전원과 상기 제 6노드 사이에 접속되는 제 8커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  11. 주사선들 및 데이터선들에 의하여 구획된 영역에 위치되는 화소들과;
    출력선 각각으로 1 수평기간 동안 i(i는 2이상의 자연수) 개의 데이터신호를 순차적으로 공급하기 위한 데이터 구동부와;
    상기 출력선들 각각마다 접속되며, 상기 i개의 데이터신호를 i개의 데이터선들로 공급하기 위한 복수의 데이터 분배기와;
    상기 i개의 데이터신호에 대응하여 i개의 제어신호를 순차적으로 상기 데이터 분배기로 공급하기 위한 제어신호 생성부를 구비하며;
    상기 데이터 분배기는 상기 데이터선들 각각으로 1 수평기간 동안 데이터신호를 공급하고,
    상기 데이터 분배기는 i개의 데이터선들 각각과 접속되도록 i개의 분배유닛을 구비하며
    상기 분배유닛은 상기 1 수평기간 중 i번째로 데이터신호를 공급받는 제 2분배유닛과 상기 1 수평기간 중 상기 i번째를 제외한 나머지 데이터신호를 공급받으며 상기 제 2분배유닛과 상이한 회로로 구성되는 하나 이상의 제 1분배유닛으로 구성되고,
    상기 제 2분배유닛은
    제 1노드 및 제 2노드의 전압에 대응하여 데이터선과 접속된 출력단자로 제 1전원 또는 제 2전원의 전압을 공급하기 위한 출력부와;
    제 2입력단자에 접속되며, 상기 제 1노드 및 제 2노드와 상기 출력부의 접속을 제어하는 제 1구동부와;
    상기 제 1전원 및 제 3전원에 접속되며, 출력선, 제 1입력단자, 상기 제 2입력단자에 대응하여 상기 제 1노드 및 제 2노드의 전압을 제어하기 위한 제 2구동부를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  12. 제 11항에 있어서,
    상기 제 2입력단자로는 공급받을 데이터신호와 중첩되는 제어신호, 상기 제 1입력단자로는 상기 제 2입력단자로 공급되는 제어신호 이전에 공급되는 제어신호가 공급되는 것을 특징으로 하는 유기전계발광 표시장치.
  13. 제 11항에 있어서,
    상기 출력부는
    상기 제 1전원과 상기 출력단자 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 1노드에 접속되는 제 1트랜지스터와;
    상기 출력단자와 상기 제 2전원 사이에 접속되며, 게이트전극이 상기 제 1구동부를 경유하여 상기 제 2노드에 접속되는 제 2트랜지스터와;
    상기 제 1전원과 상기 제 1트랜지스터의 게이트전극 사이에 접속되는 제 1커패시터와;
    상기 출력단자와 상기 제 2트랜지스터의 게이트전극 사이에 접속되는 제 2커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  14. 제 13항에 있어서,
    상기 제 2구동부는
    상기 제 1전원과 상기 제 2노드 사이에 접속되며, 게이트전극이 상기 제 1노드에 접속되는 제 5트랜지스터와;
    상기 제 2노드와 상기 제 3전원 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 6트랜지스터와;
    상기 제 1전원과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 1입력단자에 접속되는 제 7트랜지스터와;
    상기 출력선과 상기 제 1노드 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 8트랜지스터와;
    상기 제 2노드와 상기 제 3전원 사이에 접속되며, 상기 제 2커패시터보다 높은 용량으로 형성되는 제 3커패시터와;
    상기 제 1전원과 상기 제 1노드 사이에 접속되는 제 4커패시터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
  15. 제 13항에 있어서,
    상기 제 1구동부는
    상기 제 1노드와 상기 제 1트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 3트랜지스터와;
    상기 제 2노드와 상기 제 2트랜지스터의 게이트전극 사이에 접속되며, 게이트전극이 상기 제 2입력단자에 접속되는 제 4트랜지스터를 구비하는 것을 특징으로 하는 유기전계발광 표시장치.
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