JP6644045B2 - 平板パネル表示装置のデータ駆動回路 - Google Patents

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Description

本発明は、平板パネル表示装置に関し、特に、次の水平区間の間にセトリングを維持し、重畳（ｏｖｅｒｌａｐ）駆動することによって、セトリング時間（ｓｅｔｔｌｉｎｇ ｔｉｍｅ）を確保し、データ信号の歪みを防止することができる平板パネル表示装置のデータ駆動回路に関する。
最近、デジタルデータを用いて映像を表示する平板パネル表示装置としては、液晶を用いた液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；以下、ＯＬＥＤ）を用いたＯＬＥＤ表示装置などが代表的である。
図１は、一般的な液晶表示装置を概略的に示したブロック図である。
一般に、液晶表示装置は、図１に示したように、タイミング制御部１３０、ゲート駆動部１４０、データ駆動部１５０、液晶パネル１６０、及びバックライトユニット１７０を含んで構成される。
前記タイミング制御部１３０は、前記ゲート駆動部１４０の動作タイミングを制御するためのゲートタイミング制御信号ＧＤＣ、及び前記データ駆動部１５０の動作タイミングを制御するためのデータタイミング制御信号ＤＤＣを出力する。また、前記タイミング制御部１３０は、データタイミング制御信号ＤＤＣと共に、映像処理部から供給されたデータ信号ＤＡＴＡを前記データ駆動部１５０に供給する。
前記ゲート駆動部１４０は、前記タイミング制御部１３０から供給されたゲートタイミング制御信号ＧＤＣに応答して、各ゲートラインＧＬにスキャンパルスを順次出力する。前記ゲート駆動部１４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の形態で形成されるか、または液晶パネル１６０にＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）方式で形成される。
前記データ駆動部１５０は、前記タイミング制御部１３０から供給されたデータタイミング制御信号ＤＤＣに応答して、データ信号ＤＡＴＡをサンプリングしラッチし、ガンマ基準電圧に変換して出力する。前記データ駆動部１５０は、１フレーム周期でデータ電圧の極性を反転させて出力することができる。前記データ駆動部１５０は、各データラインＤＬを介して、液晶パネル１６０に含まれたサブピクセルＳＰにデータ電圧を供給する。前記データ駆動部１５０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の形態で形成される。
前記液晶パネル１６０は、前記ゲート駆動部１４０から供給されたスキャン信号及び前記データ駆動部１５０から供給されたデータ電圧に対応して映像を表示する。前記液晶パネル１６０は、バックライトユニット１７０を介して提供された光を制御するサブピクセルＳＰが含まれる。一つのサブピクセルには、スイッチングトランジスタ、ストレージキャパシタ及び液晶層が含まれる。前記スイッチングトランジスタのゲート電極はゲートラインＧＬに接続され、ソース電極はデータラインＤＬに接続される。前記ストレージキャパシタは、前記スイッチングトランジスタのドレイン電極に接続された画素電極と、共通電圧ラインに接続された共通電極との間に形成される。すなわち、前記液晶層は、前記スイッチングトランジスタのドレイン電極に接続された画素電極と、共通電圧ラインに接続された共通電極との間に形成される。
液晶パネル１６０は、前記画素電極及び共通電極の構造に応じて、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モード、またはＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｔｒｏｌｌｅｄ Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モードで具現される。
液晶パネル１６０は、赤色、緑色及び青色のサブピクセルで具現されるか、または消費電流の低減などのために赤色、緑色、青色のサブピクセルと共に、白色のサブピクセルで具現されることもある。
前記バックライトユニット１７０は、光を出射する光源などを用いて前記液晶パネル１６０に光を提供する。
ここで、前記データ駆動部１５０をより具体的に説明すると、次の通りである。
図２は、一般的なデータ駆動部の内部構成を概略的に示したブロック図である。
前記データ駆動部は、図２に示したように、シフトレジスタＳＲ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、第１ラッチＬＡＴ１（１’ｓｔ ｌａｔｃｈ）、第２ラッチＬＡＴ２（２’ｎｄ ｌａｔｃｈ）、ＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５を備える。
前記データ駆動部は、前記シフトレジスタＳＲ、第１及び第２ラッチＬＡＴ１，ＬＡＴ２、ＤＡ変換部ＤＡＣ、スイッチアレイ１４３、出力増幅部１４５の動作に応じて、デジタル形態のデータ信号をアナログデータ電圧に変換し、これを自身の出力チャネルＣＨ１〜ＣＨＮを介して出力する。以下、データ駆動部に含まれた構成を概略的に説明すると、次の通りである。
前記シフトレジスタＳＲは、前記タイミング制御部１３０から出力されたソーススタートパルス及びソースサンプリングクロックに応答して、サンプリング信号を出力する。前記第１及び第２ラッチＬＡＴ１，ＬＡＴ２は、前記シフトレジスタＳＲから出力されたサンプリング信号に応答して、デジタル形態のデータ信号を順次サンプリングし、ソース出力イネーブル信号ＳＯＥに対応して、サンプリングされた１ライン分のデータ信号を同時に出力する。
前記ＤＡ変換部ＤＡＣは、ガンマ電圧生成部（図示せず）から出力された第１〜第ｎガンマ階調電圧に対応して、１ライン分のデータ信号をアナログ形態のデータ電圧に変換して出力する。
前記スイッチアレイ１４３は、前記ＤＡ変換部ＤＡＣの隣り合う２つのＤＡＣのデータ電圧を交互に出力する。
前記出力増幅部１４５は、前記スイッチアレイ１４３の後段に位置し、前記スイッチアレイ１４３を介して出力されるデータ電圧を増幅して出力する。
前記ＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５の具体的な構成を説明すると、次の通りである。
図３は、一般的なデータ駆動部におけるＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５の具体的な構成図である。
前記ＤＡ変換部ＤＡＣは、チャネル数だけの複数個のＤＡＣが構成される。すなわち、チャネルが３６００個であれば、３６００個のＤＡＣ（ＤＡＣ１〜ＤＡＣ３６００）で構成される。
前記スイッチアレイ１４３は、前記複数個のＤＡＣ（ＤＡＣ１〜ＤＡＣ３６００）のうち奇数番目のＤＡＣと偶数番目のＤＡＣのデータ電圧が交互に出力されるようにスイッチングする。
前記出力増幅部１４５は、１／２のチャネル数だけの複数個の増幅器（ＡＭＰ１〜ＡＭＰ１８００）で構成される。すなわち、チャネルが３６００個であれば、１８００個の増幅器（ＡＭＰ１〜ＡＭＰ１８００）で構成される。前記各増幅器（ＡＭＰ１〜ＡＭＰ１８００）は、前記複数個のＤＡＣのうち隣接する２つのＤＡＣを一対とし、各対のＤＡＣから出力されるデータ電圧を増幅して出力する。
しかし、このような従来の駆動回路においては、次のような問題点があった。
図４は、従来の駆動回路の問題点を説明するための波形図である。
すなわち、１水平区間が短い条件でも優れた充電特性を具現するためには、デジタル／アナログ変換器ＤＡＣのディレイ（ｄｅｌａｙ）の影響を多く受けるだけでなく、短い１水平区間の間、一つの増幅器で速い回転比（ｓｌｅｗ ｒａｔｅ）特性を確保しなければならないため、セトリング（ｓｅｔｔｌｉｎｇ）時間の確保に困難がある。
すなわち、従来のデータ駆動回路では、１水平区間が２．７μｓであるとき、ターゲット電圧の９９．３％に到達するセトリング時間が２．１１μｓであるため、セトリング（ｓｅｔｔｌｉｎｇ）時間の確保に困難があった。
また、前記ＤＡ変換部ＤＡＣと前記出力増幅部１４５との間に前記スイッチアレイ１４３が位置するため、前記ＤＡ変換部ＤＡＣの出力信号と前記出力増幅部１４５の出力信号にリップル（ｒｉｐｐｌｅ）が発生してしまい、データ信号の歪みをもたらすことになる。
本発明は、このような問題点を解決するために案出したもので、ＤＡ変換部のＤＡＣの個数と出力増幅部の増幅器の個数を同一に構成し（２ＤＡＣ／２ＡＭＰ）、前記出力増幅部とパッドとの間にスイッチアレイを構成して、次の水平区間の間にセトリングを維持し、重畳（ｏｖｅｒｌａｐ）駆動することによって、セトリング時間を確保し、データ信号の歪みを防止することができる平板パネル表示装置のデータ駆動回路を提供することにその目的がある。
上記のような目的を達成するための本発明に係る平板パネル表示装置のデータ駆動回路は、タイミング制御部から出力されたソーススタートパルス及びソースサンプリングクロックに応答してサンプリング信号を出力するシフトレジスタ；前記サンプリング信号に応答して、デジタル形態のデータ信号を順次サンプリングし、ソース出力イネーブル信号ＳＯＥに対応して、サンプリングされた１ライン分のデータ信号を同時に出力するラッチ部；複数個のデジタル／アナログ変換器を備え、第１〜第ｎガンマ階調電圧に対応して１ライン分のデータ信号をアナログデータ電圧に変換して出力するＤＡ変換部；複数個の増幅器を備え、前記ＤＡ変換部から出力されたデータ電圧を増幅して出力する出力増幅部；及び前記出力増幅部の隣り合う２つの増幅器のデータ電圧が一つのパッドに印加されるように、前記出力増幅部の隣り合う２つの増幅器のデータ電圧を交互に出力するスイッチアレイを備えることにその特徴がある。
前記のような特徴を有する本発明に係る平板パネル表示装置のデータ駆動回路においては、次のような効果がある。
ＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）モデルの表示装置である場合、短い１水平期間（１Ｈ）内に速いセトリング（ｓｅｔｔｌｉｎｇ）時間が要求される。ところで、本発明では、ＤＡ変換部のＤＡＣの個数と出力増幅部の増幅器の個数を同一に構成し（２ＤＡＣ／２ＡＭＰ）、前記出力増幅部とパッドとの間にスイッチアレイを構成して、次の水平区間の間にセトリングを維持し、重畳（ｏｖｅｒｌａｐ）駆動するので、短い１水平区間内にセトリング時間を十分に確保することができ、データ信号の歪みを防止することができる。
一般的な液晶表示装置を概略的に示したブロック図である。 一般的なデータ駆動部の内部構成を概略的に示したブロック図である。 図２のＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５の具体的な構成図である。 従来の駆動回路の問題点を説明するための波形図である。 本発明に係るデータ駆動部の内部構成を概略的に示したブロック図である。 本発明に係るＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５の具体的な構成図である。 本発明に係る駆動回路の出力波形図である。
前記のような特徴を有する本発明に係る平板パネル表示装置のデータ駆動回路を、添付の図面を参照してより詳細に説明すると、次の通りである。
まず、本発明に係る平板パネル表示装置は、図１に示したように、タイミング制御部、ゲート駆動部、データ駆動部、及び平板パネルなどを含んで構成される。
前記タイミング制御部は、前記ゲート駆動部の動作タイミングを制御するためのゲートタイミング制御信号、及び前記データ駆動部の動作タイミングを制御するためのデータタイミング制御信号を出力し、データタイミング制御信号と共に、映像処理部から供給されたデータ信号ＤＡＴＡを前記データ駆動部に供給する。
前記ゲート駆動部は、前記タイミング制御部から供給されたゲートタイミング制御信号に応答して、各ゲートラインＧＬにスキャンパルスを順次出力する。
前記データ駆動部は、前記タイミング制御部から供給されたデータタイミング制御信号に応答して、データ信号ＤＡＴＡをサンプリングしラッチし、ガンマ基準電圧に変換して出力する。そして、前記データ駆動部は、各データラインＤＬを介して、平板パネルに含まれたサブピクセルＳＰにデータ電圧を供給する。
前記平板パネルは、前記ゲート駆動部から供給されたスキャン信号及び前記データ駆動部から供給されたデータ電圧に対応して映像を表示する。
前記平板パネルは、液晶パネル又はＯＬＥＤパネルなどを備える。
ここで、前記本発明に係るデータ駆動部の構成図をさらに具体的に説明すると、次の通りである。
図５は、本発明の一実施例に係るデータ駆動部の内部構成を概略的に示したブロック図である。
本発明の一実施例に係るデータ駆動部は、図５に示したように、シフトレジスタＳＲ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、第１ラッチＬＡＴ１（１’ｓｔ ｌａｔｃｈ）、第２ラッチＬＡＴ２（２’ｎｄ ｌａｔｃｈ）、ＤＡ変換部ＤＡＣ、出力増幅部１４５、及びスイッチアレイ１４３を含む。
前記シフトレジスタＳＲは、前記タイミング制御部から出力されたソーススタートパルス及びソースサンプリングクロックに応答して、サンプリング信号を出力する。前記第１及び第２ラッチＬＡＴ１，ＬＡＴ２は、前記シフトレジスタＳＲから出力されたサンプリング信号に応答して、デジタル形態のデータ信号を順次サンプリングし、ソース出力イネーブル信号ＳＯＥに対応して、サンプリングされた１ライン分のデータ信号を同時に出力する。
前記ＤＡ変換部ＤＡＣは、ガンマ電圧生成部（図示せず）から出力された第１〜第ｎガンマ階調電圧に対応して、１ライン分のデータ信号をアナログ形態のデータ電圧に変換して出力する。
前記出力増幅部１４５は、前記ＤＡ変換部ＤＡＣの後段に位置し、前記ＤＡ変換部ＤＡＣから出力されるデータ電圧を増幅して出力する。
前記スイッチアレイ１４３は、前記出力増幅部１４５の隣り合う２つの増幅器のデータ電圧を交互に出力する。
前記ＤＡ変換部ＤＡＣ、スイッチアレイ１４３、及び出力増幅部１４５の具体的な構成を説明すると、次の通りである。
図６は、本発明に係るデータ駆動部における前記ＤＡ変換部ＤＡＣ、前記出力増幅部１４５及び前記スイッチアレイ１４３の具体的な構成図である。
前記ＤＡ変換部ＤＡＣは、チャネル数だけの複数個のＤＡＣが構成される。また、前記出力増幅部１４５も、チャネル数だけの複数個の増幅器（ＡＭＰ１〜ＡＭＰ３６００）で構成される。
すなわち、チャネルが３６００個であれば、前記ＤＡ変換部ＤＡＣと前記出力増幅部１４５は、それぞれ、３６００個のＤＡＣ（ＤＡＣ１〜ＤＡＣ３６００）及び３６００個の増幅器（ＡＭＰ１〜ＡＭＰ３６００）を備える。
そして、前記スイッチアレイ１４３は、前記出力増幅部１４５の隣り合う２つの増幅器（ＡＭＰ１〜ＡＭＰ３６００）のデータ電圧が一つのパッド（ＰＡＤ１〜ＰＡＤ１８００）に印加されるように、前記出力増幅部１４５の隣り合う２つの増幅器（ＡＭＰ１〜ＡＭＰ３６００）のデータ電圧を交互に出力する。
すなわち、前記スイッチアレイ１４３は、前記複数個の増幅器（ＡＭＰ１〜ＡＭＰ３６００）のうち奇数番目の増幅器（ＡＭＰ１，ＡＭＰ３，ＡＭＰ５，．．．）と偶数番目の増幅器（ＡＭＰ２，ＡＭＰ４，ＡＭＰ６，．．．）のデータ電圧が交互に出力されるようにスイッチングする。
図７は、本発明に係るデータ駆動回路の出力波形図である。
前記ＤＡ変換部ＤＡＣと前記出力増幅部１４５との間に前記スイッチアレイ１４３が位置しないため、前記ＤＡ変換部ＤＡＣの出力信号及び前記出力増幅部１４５の出力信号にリップル（ｒｉｐｐｌｅ）が発生しない。
また、次の水平期間の間にセトリングを維持し、隣接する２つの増幅器の出力にオーバーラップ（ｏｖｅｒｌａｐ）が維持されるため、本発明に係るデータ駆動回路では、１水平区間が２．７μｓであるとき、ターゲット電圧の９９．３％に到達するセトリング時間が０．９７μｓであるので、セトリング（ｓｅｔｔｌｉｎｇ）時間を十分に確保することができる。
以上で説明した本発明は、上述した実施例及び添付の図面に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有する者にとって明らかである。
ＳＲ シフトレジスタ
ＬＡＴ１、ＬＡＴ２ ラッチ
ＤＡＣ ＤＡ変換部
１４３ スイッチアレイ
１４５ 出力増幅部

Claims (3)

  1. タイミング制御部から出力されたソーススタートパルス及びソースサンプリングクロックに応答してサンプリング信号を出力するシフトレジスタと、
    前記サンプリング信号に応答して、デジタル形態のデータ信号を順次サンプリングし、ソース出力イネーブル信号（ＳＯＥ）に対応して、サンプリングされた１ライン分のデータ信号を同時に出力するラッチ部と、
    複数個のデジタル／アナログ変換器を備え、第１〜第ｎガンマ階調電圧に対応して１ライン分のデータ信号をアナログデータ電圧に変換して出力するＤＡ変換部と、
    複数個の増幅器を備え、前記ＤＡ変換部から出力されたデータ電圧を増幅して出力する出力増幅部と、
    前記出力増幅部の隣り合う２つの増幅器のデータ電圧が、映像を表示するための一つのパッドに印加されるように、前記出力増幅部の隣り合う２つの増幅器のデータ電圧を交互に出力するスイッチアレイとを備えた、平板パネル表示装置のデータ駆動回路であって、
    前記複数個の増幅器は、前記データ駆動回路のチャネル数と同数である、平板パネル表示装置のデータ駆動回路。
  2. 前記ＤＡ変換部は、前記データ駆動回路のチャネル数と同数のデジタル／アナログ変換器を備える、請求項１に記載の平板パネル表示装置のデータ駆動回路。
  3. 前記スイッチアレイは、前記複数個の増幅器のうち奇数番目の増幅器と偶数番目の増幅器のデータ電圧が交互に出力されるようにスイッチングする、請求項１に記載の平板パネル表示装置のデータ駆動回路。
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