JP2008102345A

JP2008102345A - 半導体集積回路装置

Info

Publication number: JP2008102345A
Application number: JP2006285282A
Authority: JP
Inventors: Jun Hiratsuka; 準平塚
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-10-19
Filing date: 2006-10-19
Publication date: 2008-05-01
Also published as: CN101202003A; US20080094381A1

Abstract

【課題】同一ＩＣチップのデータ駆動回路をフェースアップ実装およびフェースダウン実装に共用可能とする。
【解決手段】データ駆動回路をフェースアップ実装に用いる場合は、ＲＢ切替回路３６２をＲＢ切替信号ＲＢ＝"Ｈ"レベルに制御して、出力端子Ｓ１_１をＲの駆動信号を出力する出力端子Ｓ１Ｒとして機能させるとともに、出力端子Ｓ１_３をＢの駆動信号を出力する出力端子Ｓ１Ｂとして機能させる。データ駆動回路をフェースダウン実装に用いる場合は、ＲＢ切替回路３６２をＲＢ切替信号ＲＢ＝"Ｌ"レベルに制御して、出力端子Ｓ１_１をＢの駆動信号を出力する出力端子Ｓ１Ｂとして機能させるとともに、出力端子Ｓ１_３をＲの駆動信号を出力する出力端子Ｓ１Ｒとして機能させる。
【選択図】図３

Description

本発明は半導体集積回路装置に関し、特に基板へのフェースアップ実装／フェースダウン実装に共用可能である半導体集積回路装置に関する。

ドットマトリックス型表示装置として、カラー表示の可能な液晶表示装置や有機ＥＬ（Electroluminescent）表示装置等が商品化されている。この種の表示装置は、表示パネルと、データ駆動回路とを備えている。表示パネルは、複数の画素がマトリックス状に配置されている。各画素は、赤（以下、Ｒと記す）、緑（以下、Ｇと記す）、青（以下、Ｂと記す）の３個のドット画素が所定の規則に従って配列されて構成されている。表示パネルの各ドット画素は、データ駆動回路により駆動される。この表示装置において、データ駆動回路からの駆動信号に、Ｒ，Ｇ，Ｂの各ドット画素の色ごとにγカーブ特性をもたすようにしたものがある。データ駆動回路は、通常、半導体集積回路装置（以下、ＩＣと記す）によって構成されている。

係る表示装置の一例が特許文献１に示されている。図１０は、特許文献１に示されている表示装置としての有機ＥＬ表示装置の構成を示すブロック図、図１１は、図１０の有機ＥＬ表示装置に用いられるデータ駆動回路１２の構成を示すブロック図である。有機ＥＬ表示装置は、図１０に示すように、カラー表示の可能な表示パネル（特許文献１では、有機ＥＬ表示器と記載）１と、この表示パネル１の駆動を行う駆動部とを備えている。

表示パネル１は、複数の有機ＥＬ素子がマトリクス状に配置されて構成された複数の画素と、表示を行うラインを順に選択するための複数の走査電極２と、選択されたライン上の画素を表示データに基づいて駆動するための複数のデータ電極３とを有している。表示パネル１では、Ｒ，Ｇ，Ｂの各色毎の画素が所定の規則に従って配列されている。データ電極３は、Ｒ，Ｇ，Ｂの各色用の電極３Ｒ，３Ｇ，３Ｂを含んでいる。これらの電極３Ｒ，３Ｇ，３Ｂは、画素の配列に対応して所定の規則に従って配列されている。ここでは、電極３Ｒ，３Ｇ，３Ｂの順で、繰り返し、配列されているものとする。

駆動部は、表示データに基づいて表示パネル１のデータ電極３を駆動するデータ駆動回路１２を有している。データ駆動回路１２は、ＩＣ化されて複数個設けられ、これらは、カスケード接続されている。

データ駆動回路１２は、図１１に示すように、Ｒ，Ｇ，Ｂ毎に別個に出力信号の制御を行うＰＷＭ出力部２３Ｒ，２３Ｇ，２３Ｂおよび出力段ドライバ２５Ｒ，２５Ｇ，２５Ｂを備えていると共に、データ駆動回路１２の出力部２６が、各出力段ドライバ２５Ｒ，２５Ｇ，２５Ｂの出力信号を１つずつ出力するための３つの出力端子２７Ｒ，２７Ｇ，２７Ｂを１組として含む複数組の出力端子群２７を有している。これにより、別個に制御されたＲ，Ｇ，Ｂ毎の駆動信号を１組として表示パネル１に出力することができる。

図１２は、データ駆動回路１２と表示パネル１との間の配線の様子を概念的に示したものである。このように、データ駆動回路１２における出力端子の配列の順序を、各出力端子に対応する表示パネル１の入力端子としてのデータ電極３Ｒ，３Ｇ，３Ｂの配列の順序と同じにしている。なお、図中の"０１"，"０２"，…，"ｍ"，"ｍ＋１"，"ｍ＋２"，…，"ｎ"は、列の番号を表している。データ駆動回路１２の具体的な動作については、上記特許文献１に詳細に記載されているので、ここでは省略する。
特開２０００−２３１３５８号公報

ところで、上述のＩＣ化されたデータ駆動回路１２を所定の基板に実装する場合、フェースアップ実装とフェースダウン実装とに同一ＩＣチップを用いることができないという問題がある。以下、図面を参照して説明する。

図１３は、フェースアップ実装でデータ駆動回路１２の出力端子２７Ｒ，２７Ｇ，２７Ｂを表示パネル１のデータ電極３Ｒ，３Ｇ，３Ｂに接続した場合の具体的な一例を示したものである。この例では、データ駆動回路１２を構成するＩＣのチップ表面を上にして、出力端子２７Ｒとデータ電極３Ｒ、出力端子２７Ｇとデータ電極３Ｇ、出力端子２７Ｂとデータ電極３Ｂとでそれぞれ配線接続している。

これに対して、図１４は、図１３で用いた同一チップのデータ駆動回路１２をフェースダウン実装しようとした場合のデータ駆動回路１２の出力端子２７Ｒ，２７Ｇ，２７Ｂと表示パネル１のデータ電極３Ｒ，３Ｇ，３Ｂとの接続関係を示したものである。図１４に示すように、図１３で用いた同一チップのチップ表面を下にして実装しようとすると、出力端子２７Ｒとデータ電極３Ｂ、出力端子２７Ｇとデータ電極３Ｇ、出力端子２７Ｂとデータ電極３Ｒとでそれぞれ配線接続され、出力端子２７Ｒにデータ電極３Ｒ、出力端子２７Ｂにデータ電極３Ｂが接続されない。従って、出力端子２７ＲからはＲに対応したγカーブ特性の駆動信号がデータ電極３Ｂに出力され、出力端子２７ＢからはＢに対応したγカーブ特性の駆動信号がデータ電極３Ｒに出力されることになる。

従って、データ駆動回路１２をフェースダウン実装で表示パネル１に実装する場合には、出力端子２７Ｒにデータ電極３Ｒ、出力端子２７Ｂにデータ電極３Ｂが接続されるように、フェースダウン実装用として、フェースアップ実装用とは出力端子２７Ｒと２７Ｂとの配列を入れ替えたものを用意する必要がある（Ｇは変わらない）。すなわち、フェースアップ実装用とフェースダウン実装用に別々のデータ駆動回路のＩＣチップを用意しなければならない。このため実装方法（フェースアップ／フェースダウン）の異なる基板にデータ駆動回路の同一ＩＣチップを使用できないという問題がある。

本発明の半導体集積回路装置は、基板へのフェースアップ実装時およびフェースダウン実装時の端子として機能する共用端子と、共用端子をフェースアップ実装時の端子またはフェースダウン実装時の端子として機能するように切り替える切替回路とを有する。

本発明によれば、ＩＣの基板への実装時、ＩＣの共用端子を、フェースアップ実装時にはフェースアップ実装時の端子として機能するように、フェースダウン実装時にはフェースダウン実装時の端子として機能するように切替回路を設けているので、同一ＩＣチップをフェースアップ実装とフェースダウン実装とに共用できる。従って、フェースアップ実装用とフェースダウン実装用に別々のＩＣを用意する必要が無くなる。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１は、本発明にかかる表示装置としての液晶表示装置の構成を示すブロック図である。図１に示すように、液晶表示装置は、表示パネル１００と、制御回路２００と、データ駆動回路３００と、走査駆動回路４００とを備えている。以下、表示パネル１００の解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ，Ｇ，Ｂの３ドット画素からなる）、２６２１４４色表示（Ｒ，Ｇ，Ｂのそれぞれが６４階調としている）の場合を例に説明する。

表示パネル１００は、図面の横方向に配列されて縦方向に延びる各１０２４本のＲデータ線１０１Ｒ、Ｇデータ線１０１Ｇ、Ｂデータ線１０１Ｂと、図面の縦方向に配列されて横方向に延びる７６８本の走査線１０２（図１では、１本のみを図示）とを含む。各ドット画素は、ＴＦＴ１０３、画素容量１０４、液晶素子１０５とにより構成される。ＴＦＴ１０３のゲート端子は走査線１０２に、ソース（ドレイン）端子はデータ線１０１Ｒ，１０１Ｇ，１０１Ｂに、それぞれ接続される。また、ＴＦＴ１０３のドレイン（ソース）端子には画素容量１０４及び液晶素子１０５がそれぞれ接続される。画素容量１０４及び液晶素子１０５のＴＦＴ１０３と接続しない側の端子１０６は、例えば、図示せぬ共通電極に接続される。

制御回路２００は、外部から供給されるデジタルの画像データをデータ駆動回路３００が駆動できるデジタルの階調データ（以下、データと記す）に変換するとともに、データ駆動回路３００、走査駆動回路４００のタイミング制御を行う。

データ駆動回路３００は、走査線１０２の１ラインごと（１水平期間ごと）に、制御回路２００から供給される走査線１０２の１ライン分のデータをアナログの駆動信号に変換してデータ線１０１Ｒ，１０１Ｇ，１０１Ｂに出力する。データ駆動回路３００は、ＩＣ化されて、図１の例では、８個設けられ、これらは、カスケード接続されている。

走査駆動回路４００は、１水平期間ごとに、走査線１０２を線順次に駆動して走査線１０２上に並ぶＴＦＴ１０３をオン制御し、データ線１０１Ｒ，１０１Ｇ，１０１Ｂに印加される駆動信号を液晶素子１０５に供給する。

図２は、上述の液晶表示装置に適用される本発明の一実施形態のデータ駆動回路３００の構成を示すブロック図である。データ駆動回路３００は、図２の例では、１個で１２８画素の表示を分担（１２８×３ドット＝３８４出力）する。データ駆動回路３００は、図２に示すように、シフトレジスタ３１０と、データレジスタ３２０と、データラッチ回路３３０と、レベルシフタ３４０と、Ｄ／Ａコンバータ３５０と、出力回路３６０とを備えている。上述の液晶表示装置の例では、データ駆動回路３００のシフトレジスタ３１０の出力は次段のデータ駆動回路３００のシフトレジスタ３１０にカスケード出力され、８個のデータ駆動回路３００がカスケード接続される。

シフトレジスタ３１０は１２８段のレジスタからなり、スタートパルスＨＳＴ及びクロックＨＣＫが供給され、スタートパルスＨＳＴをクロックＨＣＫのタイミングで順次シフトしてデータレジスタ３２０にシフトパルス（ＳＰ１）〜シフトパルス（ＳＰ１２８）を出力するとともに次段のデータ駆動回路３００をカスケード接続するスタートパルスＨＳＴを出力する。

データレジスタ３２０は、１２８段のレジスタからなり、Ｒ，Ｇ，Ｂの各６ビットのパラレルのデータＲＤ，ＧＤ，ＢＤが各レジスタに供給され、シフトレジスタ３１０により供給されるシフトパルス（ＳＰ１）〜シフトパルス（ＳＰ１２８）の例えば立ち下がりタイミングで各レジスタが順次データＲＤ_１，ＧＤ_１，ＢＤ_１〜ＲＤ_１２８，ＧＤ_１２８，ＢＤ_１２８を保持する。

データラッチ回路３３０は、データレジスタ３２０の各レジスタ全てにデータＲＤ_１，ＧＤ_１，ＢＤ_１〜ＲＤ_１２８，ＧＤ_１２８，ＢＤ_１２８の入力が終了するとストローブ信号ＳＴＢが供給され、データレジスタ３２０の各レジスタに保持されている全データＲＤ_１，ＧＤ_１，ＢＤ_１〜ＲＤ_１２８，ＧＤ_１２８，ＢＤ_１２８をラッチする。データラッチ回路３３０にてラッチされたデータＲＤ_１，ＧＤ_１，ＢＤ_１〜ＲＤ_１２８，ＧＤ_１２８，ＢＤ_１２８は、レベルシフタ３４０により適宜レベルがシフトされる。

Ｄ／Ａコンバータ３５０は、レベルシフト後のデータＲＤ_１，ＧＤ_１，ＢＤ_１〜ＲＤ_１２８，ＧＤ_１２８，ＢＤ_１２８をデコードして駆動信号ＲＶ_１，ＧＶ_１，ＢＶ_１〜ＲＶ_１２８，ＧＶ_１２８，ＢＶ_１２８を出力するものである。Ｄ／Ａコンバータ３５０は、図３に６出力分を示すように、Ｒの駆動信号を出力するＤ／Ａコンバータ３５１Ｒと、Ｇの駆動信号を出力するＤ／Ａコンバータ３５１Ｇと、Ｂの駆動信号を出力するＤ／Ａコンバータ３５１Ｂとを有している。また、各Ｄ／Ａコンバータ３５１Ｒ，３５１Ｇ,３５１Ｂは、正極性の駆動信号を出力するＤ／Ａコンバータ３５１Ｒｐ，３５１Ｇｐ，３５１Ｂｐと、負極性の駆動信号を出力するＤ／Ａコンバータ３５１Ｒｎ，３５１Ｇｎ，３５１Ｂｎとを有している。各Ｄ／Ａコンバータ３５１Ｒ，３５１Ｇ,３５１Ｂは、Ｒ，Ｇ，Ｂごとにγカーブ特性を有する駆動信号を出力する。

出力回路３６０は、Ｄ／Ａコンバータ３５０から供給される駆動信号ＲＶ_１，ＧＶ_１，ＢＶ_１〜ＲＶ_１２８，ＧＶ_１２８，ＢＶ_１２８を増幅し出力端子Ｓ１_１，Ｓ１_２，Ｓ１_３〜Ｓ１２８_１，Ｓ１２８_２，Ｓ１２８_３に供給する。出力回路３６０は、図３に６出力分を示すように、極性切替回路３６１と、ＲＢ切替回路３６２と、出力アンプ回路３６３とを有している。

極性切替回路３６１は、極性切替信号ＰＯＬにより制御される３個の切替スイッチ３６１Ｒ，３６１Ｇ，３６１Ｂを有している。切替スイッチ３６１Ｒ，３６１Ｇ，３６１Ｂは、極性切替信号ＰＯＬ＝"Ｈ"レベルのとき、入力端子ａが出力端子ｃに接続されるとともに入力端子ｂが出力端子ｄに接続され、極性切替信号ＰＯＬ＝"Ｌ"レベルのとき、入力端子ａが出力端子ｄに接続されるとともに入力端子ｂが出力端子ｃに接続される。切替スイッチ３６１Ｒは、入力端子ａにＤ／Ａコンバータ３５１Ｒｐの出力が接続され、入力端子ｂにＤ／Ａコンバータ３５１Ｒｎの出力が接続されている。同様に、切替スイッチ３６１Ｇ，３６１Ｂは、入力端子ａにＤ／Ａコンバータ３５１Ｇｎ，３５１Ｂｐの出力が接続され、入力端子ｂにＤ／Ａコンバータ３５１Ｇｐ，３５１Ｂｎの出力が接続されている。

ＲＢ切替回路３６２は、ＲＢ切替信号ＲＢにより制御される２個の切替スイッチ３６２ａ_１，３６２ａ_２を有している。切替スイッチ３６２ａ_１，３６２ａ_２は、ＲＢ切替信号ＲＢ＝"Ｈ"レベルのとき、入力端子ａが出力端子ｃに接続されるとともに入力端子ｂが出力端子ｄに接続され、ＲＢ切替信号ＲＢ＝"Ｌ"レベルのとき、入力端子ａが出力端子ｄに接続されるとともに入力端子ｂが出力端子ｃに接続される。切替スイッチ３６２ａ_１は、入力端子ａに切替スイッチ３６１Ｒの出力端子ｃが接続され、入力端子ｂに切替スイッチ３６１Ｂの出力端子ｃが接続されている。切替スイッチ３６２ａ_２は、入力端子ａに切替スイッチ３６１Ｒの出力端子ｄが接続され、入力端子ｂに切替スイッチ３６１Ｂの出力端子ｄが接続されている。

出力アンプ回路３６３は、極性切替信号ＰＯＬに応じた極性のＤ／Ａコンバータ３５０からの駆動信号を増幅して出力する６個のボルテージフォロア接続のＡＭＰ３６３ａ１_１，３６３ａ１_２，３６３ａ１_３，ＡＭＰ３６３ａ２_１，３６３ａ２_２，３６３ａ２_３を有している。ＡＭＰ３６３ａ１_１は、非反転入力端子（＋）に切替スイッチ３６２ａ_１の出力端子ｃが接続されている。ＡＭＰ３６３ａ１_２は、非反転入力端子（＋）に切替スイッチ３６１Ｇの出力端子ｃが接続されている。ＡＭＰ３６３ａ１_３は、非反転入力端子（＋）に切替スイッチ３６２ａ_１の出力端子ｄが接続されている。ＡＭＰ３６３ａ２_１は、非反転入力端子（＋）に切替スイッチ３６２ａ_２の出力端子ｃが接続されている。ＡＭＰ３６３ａ２_２は、非反転入力端子（＋）に切替スイッチ３６１Ｇの出力端子ｄが接続されている。ＡＭＰ３６３ａ２_３は、非反転入力端子（＋）に切替スイッチ３６２ａ_２の出力端子ｄが接続されている。

出力回路３６０の動作について図４〜９を参照して説明する。尚、ＡＭＰ３６３ａ１_２，３６３ａ２_２の非反転入力端子には、常にＤ／Ａコンバータ３５１Ｇの出力が切替スイッチ３６１Ｇを介して接続され、出力端子Ｓ１_２，Ｓ２_２は、常にＧの駆動信号ＧＶ１，ＧＶ２が出力される出力端子Ｓ１Ｇ，Ｓ２Ｇとして機能する。
（データ駆動回路３００をフェースアップ実装に用いる場合：図４を参照）
ＲＢ切替信号ＲＢ＝"Ｈ"レベルに設定する。切替スイッチ３６２ａ_１，３６２ａ_２は、入力端子ａが出力端子ｃに接続されるとともに入力端子ｂが出力端子ｄに接続される。これにより、ＡＭＰ３６３ａ１_１，３６３ａ２_１の非反転入力端子に、Ｄ／Ａコンバータ３５１Ｒの出力が切替スイッチ３６１Ｒを介して接続され、出力端子Ｓ１_１，Ｓ２_１は、Ｒの駆動信号ＲＶ１，ＲＶ２が出力される出力端子Ｓ１Ｒ，Ｓ２Ｒとして機能する。また、ＡＭＰ３６３ａ１_３，３６３ａ２_３の非反転入力端子に、Ｄ／Ａコンバータ３５１Ｂの出力が切替スイッチ３６１Ｂを介して接続され、出力端子Ｓ１_３，Ｓ２_３は、Ｂの駆動信号ＢＶ１，ＢＶ２が出力される出力端子Ｓ１Ｂ，Ｓ２Ｂとして機能する。この結果、データ駆動回路３００のフェースアップ実装において、図５に示すように、Ｒの駆動信号ＲＶ１〜ＲＶ１２８が出力される出力端子Ｓ１_１（Ｓ１Ｒ）〜Ｓ１２８_１（Ｓ１２８Ｒ）をＲデータ線１０１Ｒに接続することができるとともに、Ｂの駆動信号ＢＶ１〜ＢＶ１２８が出力される出力端子Ｓ１_３（Ｓ１Ｂ）〜Ｓ１２８_３（Ｓ１２８Ｂ）をＢデータ線１０１Ｂに接続することができる。このように、データ駆動回路３００をフェースアップ実装に用いる場合において、データ駆動回路３００における出力端子の配列の順序を、各出力端子に対応する表示パネル１００のデータ線１０１Ｒ，１０１Ｇ，１０１Ｂの配列の順序と同じにしている。

ＲＢ切替信号ＲＢ＝"Ｈ"レベルのときの極性切替回路３６１の動作について説明する。
（ＰＯＬ＝"Ｈ"レベルのとき：図６を参照）
各切替スイッチ３６１Ｒ，３６１Ｇ，３６１Ｂは、入力端子ａが出力端子ｃに接続されるとともに入力端子ｂが出力端子ｄに接続される。これにより、ＡＭＰ３６３ａ１_１にＤ／Ａコンバータ３５１Ｒｐの出力が入力され、出力端子Ｓ１_１から正極性の駆動信号ＲＶ１（＋）が出力される。ＡＭＰ３６３ａ１_２にＤ／Ａコンバータ３５１Ｇｎの出力が入力され、出力端子Ｓ１_２から負極性の駆動信号ＧＶ１（−）が出力される。同様に、出力端子Ｓ１_３，Ｓ２_２から正極性の駆動信号ＢＶ１（＋），ＧＶ２（＋）が出力され、出力端子Ｓ２_１，Ｓ２_３から負極性の駆動信号ＲＶ２（−），ＢＶ２（−）が出力される。

（ＰＯＬ＝"Ｌ"レベルのとき：図７を参照）
各切替スイッチ３６１Ｒ，３６１Ｇ，３６１Ｂは、入力端子ａが出力端子ｄに接続されるとともに入力端子ｂが出力端子ｃに接続される。これにより、ＡＭＰ３６３ａ１_１にＤ／Ａコンバータ３５１Ｒｎの出力が入力され、出力端子Ｓ１_１から負極性の駆動信号ＲＶ１（−）が出力される。ＡＭＰ３６３ａ１_２にＤ／Ａコンバータ３５１Ｇｐの出力が入力され、出力端子Ｓ１_２から正極性の駆動信号ＧＶ１（＋）が出力される。同様に、出力端子Ｓ１_３，Ｓ２_２から負極性の駆動信号ＢＶ１（−），ＧＶ２（−）が出力され、出力端子Ｓ２_１，Ｓ２_３から正極性の駆動信号ＲＶ２（＋），ＢＶ２（＋）が出力される。

（データ駆動回路３００をフェースダウン実装に用いる場合：図８を参照）
ＲＢ切替信号ＲＢ＝"Ｌ"レベルに設定する。切替スイッチ３６２ａ_１，３６２ａ_２は、入力端子ａが出力端子ｄに接続されるとともに入力端子ｂが出力端子ｃに接続される。これにより、ＡＭＰ３６３ａ１_１，３６３ａ２_１の非反転入力端子に、Ｄ／Ａコンバータ３５１Ｂの出力が切替スイッチ３６１Ｂを介して接続され、出力端子Ｓ１_１，Ｓ２_１は、Ｂの駆動信号ＢＶ１，ＢＶ２が出力される出力端子Ｓ１Ｂ，Ｓ２Ｂとして機能する。また、ＡＭＰ３６３ａ１_３，３６３ａ２_３の非反転入力端子に、Ｄ／Ａコンバータ３５１Ｒの出力が切替スイッチ３６１Ｒを介して接続され、出力端子Ｓ１_３，Ｓ２_３は、Ｒの駆動信号ＲＶ１，ＲＶ２が出力される出力端子Ｓ１Ｒ，Ｓ２Ｒとして機能する。この結果、データ駆動回路３００のフェースダウン実装において、図９に示すように、Ｒの駆動信号ＲＶ１〜ＲＶ１２８が出力される出力端子Ｓ１_３（Ｓ１Ｒ）〜Ｓ１２８_３（Ｓ１２８Ｒ）をＲデータ線１０１Ｒに接続することができるとともに、Ｂの駆動信号ＢＶ１〜ＢＶ１２８が出力される出力端子Ｓ１_１（Ｓ１Ｂ）〜Ｓ１２８_１（Ｓ１２８Ｂ）をＢデータ線１０１Ｂに接続することができる。このように、データ駆動回路３００における出力端子の配列の順序を、各出力端子に対応する表示パネル１００のデータ線１０１Ｒ，１０１Ｇ，１０１Ｂの配列の順序と同じにしている。尚、ＲＢ切替信号ＲＢ＝"Ｌ"レベルのときの極性切替回路３６１の動作は、ＲＢ切替信号ＲＢ＝"Ｈ"レベルのときと同様であり、図示および動作説明を省略する。

以上に説明したように、データ駆動回路３００をフェースアップ実装に用いる場合は、ＲＢ切替回路３６２をＲＢ切替信号ＲＢ＝"Ｈ"レベルにより制御することにより、出力端子Ｓ１_１〜Ｓ１２８_１をＲの駆動信号を出力する出力端子Ｓ１Ｒ〜Ｓ１２８Ｒとして機能させるとともに、出力端子Ｓ１_３〜Ｓ１２８_３をＢの駆動信号を出力する出力端子Ｓ１Ｂ〜Ｓ１２８Ｂとして機能させる。データ駆動回路３００をフェースダウン実装に用いる場合は、ＲＢ切替回路３６２をＲＢ切替信号ＲＢ＝"Ｌ"レベルにより制御することにより、出力端子Ｓ１_１〜Ｓ１２８_１をＢの駆動信号を出力する出力端子Ｓ１Ｂ〜Ｓ１２８Ｂとして機能させるとともに、出力端子Ｓ１_３〜Ｓ１２８_３をＲの駆動信号を出力する出力端子Ｓ１Ｒ〜Ｓ１２８Ｒとして機能させる。これにより、同一ＩＣチップのデータ駆動回路３００をフェースアップ実装およびフェースダウン実装の両方に使用することができる。

本発明にかかる液晶表示装置の構成を示すブロック図。本発明の一実施形態のデータ駆動回路のブロック図。図２のデータ駆動回路のＤ／Ａコンバータおよび出力回路のブロック図。図２のデータ駆動回路をフェースアップ実装に用いた場合の出力回路の動作を説明する図。図２のデータ駆動回路をフェースアップ実装に用いた場合の表示パネルとの接続関係を説明する図。図２のデータ駆動回路をフェースアップ実装に用いた場合の、ＰＯＬ＝"Ｈ"レベルのときの出力回路の動作を説明する図。図２のデータ駆動回路をフェースアップ実装に用いた場合の、ＰＯＬ＝"Ｌ"レベルのときの出力回路の動作を説明する図。図２のデータ駆動回路をフェースダウン実装に用いた場合の出力回路の動作を説明する図。図２のデータ駆動回路をフェースダウン実装に用いた場合の表示パネルとの接続関係を説明する図。従来の有機ＥＬ表示装置の構成を示すブロック図。図１０の有機ＥＬ表示装置に用いられる従来のデータ駆動回路の構成を示すブロック図。図１１のデータ駆動回路と表示パネルとの間の配線の様子を概念的に示す説明図。図１１のデータ駆動回路をフェースアップ実装に用いた場合の表示パネルとの接続関係を説明する図。図１１のデータ駆動回路をフェースダウン実装に用いようとした場合の表示パネルとの接続関係を説明する図。

符号の説明

１００表示パネル
３００データ駆動回路（半導体集積回路装置）
３５０,３５１Ｒ,３５１Ｇ,３５１ＢＤ／Ａコンバータ
３６０出力回路
３６２ＲＢ切替回路
３６２ａ_１，３６２ａ_２切替スイッチ
Ｓ１Ｒ〜Ｓ１２８Ｒ,Ｓ１Ｇ〜Ｓ１２８Ｇ,Ｓ１Ｂ〜Ｓ１２８Ｂ出力端子

Claims

基板へのフェースアップ実装時およびフェースダウン実装時の端子として機能する共用端子と、共用端子をフェースアップ実装時の端子またはフェースダウン実装時の端子として機能するように切り替える切替回路とを有する半導体集積回路装置。
表示パネルを駆動するデータ駆動回路として用いられ、
前記共用端子が表示パネルへの駆動信号の出力端子であることを特徴とする請求項１記載の半導体集積回路装置。
前記出力端子は、第１の特性を有する駆動信号が出力される第１の出力端子、第２の特性を有する駆動信号が出力される第２の出力端子、第３の特性を有する駆動信号が出力される第３の出力端子の順で、繰り返し、配列されて構成され、前記切替回路により前記第１の出力端子と第３の出力端子との配列が切り替えられることを特徴とする請求項２記載の半導体集積回路装置。
前記第１〜３の特性は、γカーブ特性であり、それぞれが異なる特性を有することを特徴とする請求項３記載の半導体集積回路装置。
デジタルのデータ信号を前記駆動信号に変換するＤ／Ａコンバータを有し、
前記Ｄ／Ａコンバータは、前記第１のγカーブ特性の駆動信号を出力する第１Ｄ／Ａコンバータと、前記第２のγカーブ特性の駆動信号を出力する第２Ｄ／Ａコンバータと、前記第３のγカーブ特性の駆動信号を出力する第３Ｄ／Ａコンバータとを有することを特徴とする請求項４記載の半導体集積回路装置。
前記第１〜３のγカーブ特性は、それぞれ、赤、緑、青の各ドット画素の何れかに対応することを特徴とする請求項４または５記載の半導体集積回路装置。