KR100918572B1 - 단위 소싱 구간 내에서 복수개의 드라이빙 동작이 수행되는평판표시 장치 및 이에 포함되는 소스 드라이버 회로 - Google Patents

단위 소싱 구간 내에서 복수개의 드라이빙 동작이 수행되는평판표시 장치 및 이에 포함되는 소스 드라이버 회로 Download PDF

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Abstract

단위 소싱 구간 내에서 복수개의 드라이빙 동작이 수행되는 평판 표시장치 및 이에 포함되는 소스 드라이버 회로가 게시된다. 본 발명의 평판 표시장치에서는, 단위 소싱 구간 내에서 복수개의 드라이빙 동작이 수행되며, 각 드라이빙 동작에서 데이터 라인들 중의 일부에 각자의 소스 전압이 공급된다. 이때, 1개의 DAC는 다수개의 데이터 라인들에 대한 소스 전압을 생성하도록 구동된다. 그러므로, 본 발명의 평판 표시장치에 의하면, 내장되는 DAC의 수가 감소되며, 전체적으로 소요되는 레이아웃 면적이 현저히 감소된다. 또한, 본 발명의 소스 드라이버 회로에서는, 배치되는 증폭기의 수도 감소되므로, 전체적인 스탠바이 전력 소모가 현저히 저감될 수 있다. 그리고, 본 발명의 평판 표시장치에 의하면, 동일한 증폭기에서 제공되는 각 소스 전압이 서로 인접한 데이터 라인들에 제공되므로, 디스플레이 패널에서의 메탈층의 배선이 용이하다.

Description

단위 소싱 구간 내에서 복수개의 드라이빙 동작이 수행되는 평판표시 장치 및 이에 포함되는 소스 드라이버 회로{Flat Panel DisplaySource Driver Circuit for performing mutiple driving operation within unit sourcing period and Source Driver Circuit used for the same}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 평판 표시장치에 포함되는 소스 드라이버 회로를 설명하기 위한 도면으로서, 별개로 제공되는 R,G,B-그룹 계조전압들을 사용하는 소스 드라이버 회로를 나타내는 도면이다.
도 2는 도 1의 소스 드라이버 회로에서 각 데이터 라인에 각자의 소스 전압이 제공되는 타이밍을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 평판 표시장치를 개략적으로 나타내는 블락도이다.
도 4는 본 발명의 제1 실시예에 따른 소스 드라이버 회로를 설명하기 위한 도면이다.
도 5는 도 4의 소스 드라이버 회로에서 각 드라이빙 출력의 내용을 설명하기 위한 도면이다.
도 6은 도 4의 소스 드라이버 회로에서 각 데이터 라인에 각자의 소스 전압이 제공되는 타이밍을 설명하기 위한 도면이다.
도 7은 도 4의 소스 드라이버 회로에서, 제1 내지 제6 데이터 라인에 제공되는 영상신호를 설명하기 위한 도면이다.
도 8은 본 발명의 제2 실시예에 따른 소스 드라이버 회로를 설명하기 위한 도면이다.
도 9는 도 8의 소스 드라이버 회로에서 각 드라이빙 출력의 내용을 설명하기 위한 도면이다.
도 10은 도 8의 소스 드라이버 회로에서 각 데이터 라인에 각자의 소스 전압이 제공되는 타이밍을 설명하기 위한 도면이다.
도 11은 도 8의 소스 드라이버 회로에서, 제1 내지 제6 데이터 라인에 제공되는 영상신호를 설명하기 위한 도면이다.
본 발명은 평판 표시장치 및 이에 포함되는 소스 드라이버 회로에 관한 것으로서, 특히 별개로 제공되는 R,G,B의 그룹 계조전압들을 사용하는 디지털-아날로그 변환기(DAC)를 채용하는 평판 표시장치(FPD: Flat Panel Display) 및 이에 포함되 는 소스 드라이버 회로에 관한 것이다.
최근, 음극선판(CRT: Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시장치(Plasma Display), 발광 표시장치(LED: Light Emitting Diodes) 및 유기발광 표시장치(OLED: Organic Light Emitting Diodes) 등이 있다.
일반적으로, 평판 표시장치는 디스플레이 패널(display panel), 게이트 드라이버 회로 및 소스 드라이버 회로를 포함하여 구성된다. 게이트 드라이버 회로는 순차적으로 활성화되는 게이트 신호들을 발생하고, 이에 따라 상기 디스플레이 패널의 게이트 라인들이 순차적으로 선택된다. 그리고, 소스 드라이버 회로는 상기 디스플레이 패널의 데이터 라인들에 각자의 소스 전압을 제공한다. 이때, 상기 데이터 라인들에 제공되는 소스 전압들은 각자의 디지털 데이터에 대응하는 전압 레벨을 가진다. 일반적으로, 3개의 소스 전압은 한 조를 형성하여, 각자의 데이터 라인에 R,G,B용 영상신호로서 제공된다. 즉, 3개의 데이터 라인은 한 조를 형성하여, R,G,B용 영상신호로서 각자의 소스 전압을 수신하여 구동된다.
한편, 소스 드라이버 회로에서는, 궁극적으로 R,G,B용 영상신호로서 작용하는 소스전압들을 생성하기 위하여, 각 그룹 계조전압들이 인가되는 DAC들이 채용된다. 이때, 특정의 평판 표시장치의 DAC의 경우에는, R,G,B-그룹 계조전압들이 별개로 제공되도록 제한되기도 한다.
도 1은 종래의 평판 표시장치에 포함되는 소스 드라이버 회로를 설명하기 위 한 도면으로서, 별개로 제공되는 R,G,B-그룹 계조전압들을 사용하는 소스 드라이버 회로를 나타내는 도면이다.
일반적으로 디스플레이 패널에는 512, 1024 등과 같이 많은 수의 데이터 라인들이 배치된다. 그러나, 도 1에서는, 설명의 편의를 위하여, 6개의 데이터 라인(DL1~DL6)만이 대표적으로 도시된다. 또한, 도 1에서는, 설명의 명확화를 위하여, 소스 드라이버 회로의 구성요소들 중에서 데이터 공급부(10), 디지털-아날로그 변환부(20) 및 드라이빙부(10) 만이 도시되고, 나머지 구성요소들 및 제어신호들에 대한 도시는 생략된다.
도 1을 참조하면, 상기 데이터 공급부(10)의 각 레지스터(11~16)는 대응하는 각 데이터 라인(DL1~DL6)의 디지털 데이터들(DGT1~DGT6)을 상기 디지털-아날로그 변환부(20)의 대응하는 DAC(21~26)에 제공한다. 각 DAC(21~26)는 각자의 디지털 데이터(DGT1~DGT6)에 대응하는 아날로그 데이터(ALT1~ALT6)로 변환한다. 이때, 상기 디지털-아날로그 변환부(20)에서의 매 3번째마다의 DAC(21~26)에는 R,G,B-그룹 계조전압들(R-VSCL, G-VSCL, B-VSCL)이 인가된다. 도 1에서는, 1번째와 4번째의 DAC(21, 24)에는 R-그룹 계조전압들(R-VSCL)이 인가되고, 2번째와 5번째의 DAC(22, 25)에는 G-그룹 계조전압들(G-VSCL)이 인가되며, 3번째와 6번째의 DAC(23, 26)에는 B-그룹 계조전압들(B-VSCL)이 인가된다. 그리고, 드라이빙부(30)의 각 증폭기(31~36)는 각자의 아날로그 데이터(ALT1~ALT6)를 증폭하여 출력한다.
그리고, 각 증폭기(31~36)의 출력은, 도 2에 도시되는 바와 같이, 거의 동일한 타이밍으로 대응하는 데이터 라인(DL1~DL6)에 각자의 소스 전압(VSC1~VSC6)으로 제공된다. 도 2에서, '단위 소싱 구간(unit sourcing period)'는 디스플레이 패널에서 모든 데이터 라인들에 각자의 소스 전압을 1회 제공하는 타이밍 구간'을 의미한다.
그런데, 도 1과 같은 종래의 평판 표시장치의 소스 드라이버 회로에서는, 각 데이터 라인 마다 대응하는 DAC가 배치된다. 즉, 하나의 데이터 라인당 1개의 DAC가 배치된다. 여기서, 상기 디지털 데이터의 비트수가 8 정도임을 고려하면, 하나의 DAC를 구현하는데 소요되는 트랜지스터의 수는 매우 크게 된다. 이에 따라, 종래의 소스 드라이버 회로 및 이를 채용하는 평판 표시장치에서는, 상기 DAC를 배치하기 위한 레이아웃 면적은 매우 크다.
따라서, 하나의 데이터 라인당 배치되는 DAC의 수를 감소시켜, 전체적으로 소요되는 레이아웃 면적을 감소시킬 수 있는 평판 표시장치 및 이에 포함되는 소스 드라이버 회로가 요구된다.
본 발명의 목적은 종래기술의 문제점을 해결하기 위한 것으로서, 별개로 제공되는 R,G,B-그룹 계조전압들을 사용하되, 하나의 데이터 라인당 배치되는 DAC의 수를 감소시켜, 전체적으로 소요되는 레이아웃 면적을 감소시킬 수 있는 평판 표시장치 및 이에 포함되는 소스 드라이버 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소스 드라이버 회로에 관한 것이다. 본 발명의 일면에 따른 소스 드라이버 회로는 복수개의 소스 드라이빙 블락들을 포함한다. 상기 소스 드라이빙 블락들 각각은 α-디지털 데이터, β-디지털 데이터 및 γ-디지털 데이터를 공급하는 데이터 공급부; α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터를 수신하고, 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 α-아날로그 데이터, β-아날로그 데이터 및 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및 제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 제1 드라이빙 동작과 제2 드라이빙 동작에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 소스 드라이버 회로에 관한 것이다. 본 발명의 다른 일면에 따른 소스 드라이버 회로는 복수개의 소스 드라이빙 블락들을 포함한다. 상기 소스 드라이빙 블락들 각각은 제1 드라이빙 동작에서 제1 α-디지털 데이터, 제1 β-디지털 데이터 및 제1 γ-디지털 데이터를 공급하며, 제2 드라이빙 동작에서 제2 α-디지털 데이터, 제2 β-디지털 데이터 및 제2 γ-디지털 데이터를 공급하는 데이터 공급부; α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 제1 드라이빙 동작에서는 상기 제1 α-디지털 데이터, 제1 상기 β-디지털 데이터 및 상기 제1 γ-디지털 데이터를 수신하고, 상기 제1 α-디지털 데이터, 상기 제1 β-디지털 데이터 및 상기 제1 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 제1 α-아날로그 데이터, 제1 β-아날로그 데이터 및 제1 γ-아날로그 데이터를 출력하며, 상기 제2 드라이빙 동작에서는 상기 제2 α-디지털 데이터, 제2 상기 β-디지털 데이터 및 상기 제2 γ-디지털 데이터를 수신하고, 상기 제2 α-디지털 데이터, 상기 제2 β-디지털 데이터 및 상기 제2 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 제2 α-아날로그 데이터, 제2 β-아날로그 데이터 및 제2 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및 제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 α-아날로그 데이터를 드라이빙하여, 제1 드라이빙 출력으로 발생하며, 상기 제2 드라이빙 동작에서는 상기 제2 γ-아날로그 데이터를 드라이빙하여, 상기 제1 드라이빙 출력으로 발생하고, 상기 제2 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 β-아날로그 데이터를 드라이빙하여, 제2 드라이빙 출력으로 발 생하며, 상기 제2 드라이빙 동작에서는 상기 제2 α-아날로그 데이터를 드라이빙하여, 상기 제2 드라이빙 출력으로 발생하고, 상기 제3 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 γ-아날로그 데이터를 드라이빙하여, 제3 드라이빙 출력으로 발생하며, 상기 제2 드라이빙 동작에서는 상기 제2 β-아날로그 데이터를 드라이빙하여는 상기 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면도 소스 드라이버 회로에 관한 것이다. 본 발명의 또 다른 일면에 따른 소스 드라이버 회로는 복수개의 소스 드라이빙 블락들을 포함한다. 상기 소스 드라이빙 블락들 각각은 α-디지털 데이터, β-디지털 데이터 및 γ-디지털 데이터를 공급하는 데이터 공급부; α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터를 수신하고, 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 α-아날로그 데이터, β-아날로그 데이터 및 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및 제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데 이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 제1 드라이빙 동작 내지 제3 드라이빙 동작 각각에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비한다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면도 소스 드라이버 회로에 관한 것이다. 본 발명의 또 다른 일면에 따른 소스 드라이버 회로는 복수개의 소스 드라이빙 블락들을 포함한다. 상기 소스 드라이빙 블락들 각각은 제1 내지 제M(여기서, M은 4 이상인 자연수)의 디지털 데이터들을 공급하는 데이터 공급부; M개의 그룹의 계조전압들을 수신하며, 제1 내지 제M DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제M DAC는 각자에 대응하는 상기 그룹의 계조전압들과 대응하는 상기 디지털 데이터를 수신하고, 각자에 수신되는 상기 디지털 데이터에 대응하는 각자 그룹의 계조전압을 가지는 제1 내지 제M 아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및 제1 내지 제M 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 내지 제M 드라이빙 유닛 각각은 상기 제1 내지 제M 아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제M 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제1 내지 제M 드라이빙 유닛 각각은 제1 내지 제N(여기서, N은 2 이상의 자연수) 드라이빙 동작에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제M 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 평판 표시장치에 관한 것이다. 본 발명의 일면에 따른 평판 표시장치는 로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제6 데이터 라인들 및 제1 내지 제3 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 상기 제1 공급 선택기는 제1 드라이빙 출력을 상기 제1 내지 제2 데이터 라인에 선택적으로 제공하며, 상기 제2 공급 선택기는 제2 드라이빙 출력을 상기 제3 내지 제4 데이터 라인에 선택적으로 제공하며, 상기 제3 공급 선택기는 제3 드라이빙 출력을 상기 제5 내지 제6 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널; 상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로; α-그룹 계조전압들, β-그룹 계조전압들 및 γ-그룹 계조전압들을 발생하는 감마전압 발생회로; 및 각각이 제1 내지 제3 DAC와 상기 제1 내지 제3 드라이빙 유닛을 가지며, 각자의 상기 라인그룹에 대응하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 DAC는 대응하는 상기 α-그룹 계조전압에 따른 α-아날로그 데이터를 출력하며, 상기 제2 DAC는 대응하는 상기 β-그룹 계조전압에 따른 β-아날로그 데이터를 출력하며, 상기 제3 DAC는 대응하는 상기 γ-그룹 계조전압에 따른 γ-아날로그 데이터를 출력하며, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하되, 상기 제1 내지 제3 드라이빙 유닛 각각에 의하여 드라이빙되는 아날로그 데이터는 제1 내지 제2 드라이빙 동작에서 서로 상이한 상기 소스 드라이버 회로를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 평판 표시장치에 관한 것이다. 본 발명의 다른 일면에 따른 평판 표시장치는 로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제9 데이터 라인들 및 제1 내지 제3 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 상기 제1 공급 선택기는 제1 드라이빙 출력을 상기 제1 내지 제3 데이터 라인에 선택적으로 제공하며, 상기 제2 공급 선택기는 제2 드라이빙 출력을 상기 제4 내지 제6 데이터 라인에 선택적으로 제공하며, 상기 제3 공급 선택기는 제3 드라이빙 출력을 상기 제7 내지 제9 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널; 상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로; α-그룹 계조전압들, β-그룹 계조전압들 및 γ-그룹 계조전압들을 발생하는 감마전압 발생회로; 및 각각이 제1 내지 제3 DAC와 상기 제1 내지 제3 드라이빙 유닛을 가지며, 각자의 상기 라인그룹에 대응하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 DAC는 대응하는 상기 α-그룹 계조전압에 따른 α-아날로그 데이터를 출력하며, 상기 제2 DAC는 대응하는 상기 β-그룹 계조전압에 따른 β-아날로그 데이터를 출력하며, 상기 제3 DAC는 대응하는 상기 γ-그룹 계조전압에 따른 γ-아날로그 데 이터를 출력하며, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하되, 상기 제1 내지 제3 드라이빙 유닛 각각에 의하여 드라이빙되는 아날로그 데이터는 제1 내지 제3 드라이빙 동작에서 서로 상이한 상기 소스 드라이버 회로를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면은 평판 표시장치에 관한 것이다. 본 발명의 또 다른 일면에 따른 평판 표시장치는 로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제K 데이터 라인들 및 제1 내지 제M 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 제i(여기서, 1≤i≤M) 공급 선택기는 제i 드라이빙 출력을 제j (여기서, j=((i-1) x N +1)) 내지 제(j-1+N) 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널로서, 상기 K=M x N이며, 상기 M 및 N은 2 이상의 자연수인 상기 디스플레이 패널;
상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로;
제1 내지 제M 그룹 계조전압들을 발생하는 감마전압 발생회로; 및
각각이 제1 내지 제M DAC와 상기 제1 내지 제M 드라이빙 유닛을 포함하여, 하나의 단위 소싱 구간에서 K개의 드라이빙 출력들을 발생하여, 대응하는 각자의 상기 라인그룹에 제공하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 내지 제M DAC는 상기 하나의 단위 소싱 구간 내의 제1 내지 제N 드라이빙 동작 각각에서, 각자의 그룹 계조전압에 따른 제1 내지 제M 아날로그 데이터를 출력하며, 상기 제1 내지 제M 드라이빙 유닛 각각은 상기 제1 내지 제N 드라이빙 동작 각각에서, 상기 제1 내지 제M 아날로그 데이터를 공통으로 수신하고, 수신되는 상기 제1 내지 제M 아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제M 드라이빙 출력으로 발생하는 상기 소스 드라이버 회로로서, 상기 제i(여기서, 1≤i≤M) 드라이빙 유닛에 의하여 드라이빙되는 상기 아날로그 데이터는 상기 제1 내지 제N 드라이빙 동작에서 서로 상이한 상기 DAC에서 제공되는 상기 소스 드라이버 회로를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 소스 드라이버 회로는, R,G,B 영상신호로서 디스플레이 패널의 데이터 라인에 각자의 소스 전압을 제공하기 위하여, 별개로 제공되는 R,G,B-그룹 계조전압들을 사용하여 구동된다.
본 명세서에서는, R,G,B 영상신호 중에서 어느 영상신호와 관련되는 것인지를 구별하여 나타내려는 의도로, 그룹 계조전압들, 디지털 데이터, 아날로그 데이터들에 대하여, 앞부분에 구별어 'α,β,γ-'가 첨가된다. 즉, 구별어 α-은 R,G,B 중의 어느 하나를 나타내고, 구별어 β-는 R,G,B 중의 다른 어느 하나를 나타내며, γ-는 R,G,B 중의 또 다른 어느 하나를 나타낸다. 따라서, 앞부분에 동일한 구별어가 첨가되는 그룹 계조전압들, 디지털 데이터 및 아날로그 데이터는 동일한 영상 신호를 생성하기 위한 것임을 알 수 있다.
한편, 본 발명의 소스 드라이버 회로는 '단위 소싱 구간' 내에 순서적으로 수행되는 복수개의 드라이빙 동작이 배치된다. 본 명세서에서는, '단위 소싱 구간(unit sourcing period)'는 디스플레이 패널에서 모든 데이터 라인들에 각자의 소스 전압을 1회 제공하는 타이밍 구간'을 의미한다.
그리고, 드라이빙 동작은 진행되는 순서에 따라, '제1 드라이빙 동작', '제2 드라이빙 동작', '제3드라이빙 동작' 등으로 명명된다. 또한, 각 신호 및 데이터들이 '제1 드라이빙 동작', '제2 드라이빙 동작', '제3드라이빙 동작' 등에서 구별되지 않고 동일한 이름 및 부호가 사용될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
평판 표시장치
도 3은 본 발명의 일실시예에 따른 평판 표시장치를 개략적으로 나타내는 블락도이다. 도 3을 참조하면, 본 발명의 평판 표시장치는 디스플레이 패널(DISP), 게이트 드라이버 회로(RWDR), 감마전압 발생회로(GVGN) 및 소스 드라이버 회로(CSDR)를 구비한다.
상기 디스플레이 패널(DISP)은 로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들(미도시)을 포함한다. 그리고, 상기 디스플 레이 패널(DISP)은 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제K 데이터 라인들(DL1~DLk) 및 제1 내지 제M 공급 선택기(DS1~DSm)을 가지는 복수개의 라인그룹들(BKLN)을 포함한다. 여기서, K=M x N이며, 상기 M 및 N은 2 이상의 자연수이다. 이때, 제i 공급 선택기(DSi)는 제i 드라이빙 출력(TUi)을 상기 제j 내지 제(j-1+N) 데이터 라인(DLj 내지 DL(j-1+n))에 선택적으로 제공한다. 여기서, j=((i-1) x N +1)이다.
상기 게이트 드라이버 회로(RWDR)는 상기 매트릭스 구조의 로우상에 배열되는 게이트 라인(GL)을 드라이빙한다.
상기 감마전압 발생회로(GVGN)는 제1 내지 제M 그룹 계조전압들(VSCL1 내지 VSCLm)을 발생하여, 상기 소스 드라이버 회로(CSDR)에 제공한다.
그리고, 상기 소스 드라이버 회로(CSDR)는 복수개의 소스 드라이빙 블락(BKSD)을 포함한다. 상기 복수개의 소스 드라이빙 블락(BKSD)들 각각은 제1 내지 제M DAC(DA1 내지 DAm)와 상기 제1 내지 제M 드라이빙 유닛(DR1 내지 DRm)을 가지며, 각각이 K개의 데이터 라인(DL)들로 구성되는 각자의 상기 라인그룹(BKLN)에 대응하도록 구성된다. 그리고, 상기 소스 드라이빙 블락(BKSD)들 각각은 하나의 '단위 소싱 구간'에서 K개의 드라이빙 출력들을 대응하는 각자의 라인그룹(BKLN)에 제공한다.
상기 제1 내지 제M DAC(DA1 내지 DAm)는 상기 하나의 '단위 소싱 구간' 내의 제1 내지 제N 드라이빙 동작 각각에서, 각자의 그룹 계조전압에 따른 제1 내지 제M 아날로그 데이터(ALT1 내지 ALTm)를 출력한다.
그리고, 상기 제1 내지 제M 드라이빙 유닛(DR1 내지 DRm) 각각은 상기 제1 내지 제N 드라이빙 동작 각각에서, 상기 제1 내지 제M 아날로그 데이터(ALT1 내지 ALTm)를 공통으로 수신하고, 수신되는 상기 제1 내지 제M 아날로그 데이터(ALT1 내지 ALTm) 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 상기 제1 내지 제M 드라이빙 출력(TU1 내지 TUm)으로 발생한다. 이때, 상기 제i(여기서, 1≤i≤M) 드라이빙 유닛 각각에 의하여 드라이빙되는 아날로그 데이터는 제1 내지 제N 드라이빙 동작에서 서로 상이한 DAC에서 제공된다.
바람직하기로는, 상기 게이트 드라이버 회로(RWDR)는 상기 제1 내지 제N 드라이빙 동작 각각에서, 서로 상이한 게이트 라인(GL)을 드라이빙하도록 구동된다.
이어서, 상기 디스플레이 패널(DISP) 및 상기 소스 드라이버 회로(BKSD)의 구성 및 작용에 대한 구체적인 기술이 계속된다.
제1예에 따른 소스 드라이버 회로
도 4는 본 발명의 제1 실시예에 따른 소스 드라이버 회로를 설명하기 위한 도면로서, 도 3의 평판 표시장치에 적용될 수 있는 소스 드라이버 회로 및 이와 관련되는 디스플레이 패널의 일부를 나타내는 도면이다. 이때, 도 4에는, 본 발명의 소스 드라이버 회로에 포함되는 하나의 소스 드라이빙 블락(BKSD)과 디스플레이 패널에 포함되는 하나의 라인블락(BKLN)이 도시되어 있다. 그리나, 본 발명의 소스 드라이버 회로에는 복수개의 소스 드라이빙 블락(BKSD)들이 포함되며, 또한 상기 디스플레이 패널에는 복수개의 라인블락(BKLN)이 포함됨은 전술한 바와 같다.
도 4의 예는, 도 3의 평판 표시장치에서 M이 3이고, N이 2인 실시예에 적용될 수 있다. 즉, 도 4의 예에서는, 3개의 그룹 계조전압들, 즉, α-그룹 계조전압들(R-VSCL), β-그룹 계조전압들(B-VSCL), γ-그룹 계조전압들(G-VSCL)이 제공된다. 그리고, 도 4의 예에서는, 하나의 '단위 소싱 구간' 내에서 2차례의 드라이빙 동작 즉, '제1 드라이빙 동작(P-FDR)' 및 '제2 드리이빙 동작(P-SDR)'이 순서적으로 수행된다(도 6 참조). 또한, 도 4의 소스 드라이버 회로에 포함되는 하나의 소스 드라이빙 블락(BKSD)에 대응하는 디스플레이 패널의 라인블락(BKLN)에는, 순서적으로 배치되는 제1 내지 제6 데이터 라인(DL1~DL6)이 포함된다.
한편, 도 4의 실시예와 관련하여, 구별어 α-은 영상신호 R에 관련되는 것임을 나타내고, 구별어 β-는 영상신호 B에 관련되는 것임을 나타내며, γ-는 영상신호 G에 관련된다. 따라서, 도 4의 각 신호, 전압 및 데이터에 대하여, 구별어 α-, β-, γ- 대신에, R-, B-, G-가 도시되고 기술될 수 있다.
계속 도 4를 참조하면, 본 발명의 소스 드라이버 회로에 포함되는 소스 드라이빙 블락(BKSD)은 데이터 공급부(PDP), 디지털-아날로그 변환부(PDA) 및 드라이빙부(PDR)를 구비한다.
상기 데이터 공급부(PDP)는 내장되는 레지스터들(DP1, DP2, DP3)을 통하여, 제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)' 각각에서 α-디지털 데이터(R-DGT), β-디지털 데이터(B-DGT) 및 γ-디지털 데이터(G-DGT)를 공급한다. 이때, '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'에서, 상기 레지스터들(DP1, DP2, DP3)을 통하여 제공되는 α-디지털 데이터(R-DGT), β-디지털 데이터(B-DGT) 및 γ-디지털 데이터(G-DGT)는 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'에서 서로 상이한 비트값을 가질 수 있다.
본 명세서에서는, 상기 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'에서, 상기 α-디지털 데이터(R-DGT), 상기 β-디지털 데이터(B-DGT) 및 상기 γ-디지털 데이터(G-DGT)가, 동일한 레지스터들(DP1, DP2, DP3)을 통하여, 제공되는 것으로 도시되고 기술된다. 하지만, 상기 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'에서, 서로 별개로 구성되는 레지스터들을 통하여, 상기 α-디지털 데이터(R-DGT), 상기 β-디지털 데이터(B-DGT) 및 상기 γ-디지털 데이터(G-DGT)가 제공될 수도 있음은 당업자에게는 자명한 사실이다.
상기 디지털-아날로그 변환부(PDA)는 제1 내지 제3 DAC(DA1, DA2, DA3)를 포함한다. 상기 제1 DAC(DA1)에는 α-그룹 계조전압들(R-VSCL)이 제공된다. 그리고, 상기 제1 DAC(DA1)는 상기 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'각각에서 상기 데이터 공급부(PDP)의 제1 레지스터(DP1)로부터 제공되는 α-디지털 데이터(R-DGT)를 수신하며, α-아날로그 데이터(R-ALT)를 발생한다. 이때, 상기 α-아날로그 데이터(R-ALT)는 상기 α-디지털 데이터(R-DGT)에 대응하는 상기 α-그룹 계조전압들(R-VSCL)의 어느 하나를 가진다.
상기 제2 DAC(DA2)에는 β-그룹 계조전압들(B-VSCL)이 제공된다. 그리고, 상기 제2 DAC(DA2)는 상기 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'각각에서 상기 데이터 공급부(PDP)의 제2 레지스터(DP2)로부터 제공되는 β-디지털 데이터(B-DGT)를 수신하며, β-아날로그 데이터(B-ALT)를 발생한다. 이때, 상기 β-아날로그 데이터(B-ALT)는 상기 β-디지털 데이터(B-DGT)에 대응하는 상기 β-그룹 계조전압들(B-VSCL)의 어느 하나를 가진다.
상기 제3 DAC(DA3)에는 γ-그룹 계조전압들(G-VSCL)이 제공된다. 그리고, 상기 제3 DAC(DA3)는 상기 '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P- SDR)'각각에서 상기 데이터 공급부(PDP)의 제3 레지스터(DP3)로부터 제공되는 γ-디지털 데이터(G-DGT)를 수신하며, γ-아날로그 데이터(G-ALT)를 발생한다. 이때, 상기 γ-아날로그 데이터(G-ALT)는 상기 γ-디지털 데이터(G-DGT)에 대응하는 상기 γ-그룹 계조전압들(G-VSCL)의 어느 하나를 가진다.
상기 드라이빙부(PDR)는 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3)을 포함한다. 이때, 상기 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3) 각각은 상기 α-아날로그 데이터(R-ALT), 상기 β-아날로그 데이터(B-ALT) 및 상기 γ-아날로그 데이터(G-ALT) 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)으로 발생한다. 또한, 상기 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3) 각각은 상기 '제1 드라이빙 동작(P-FDR)'과 '제2 드라이빙 동작(P-SDR)'에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)으로 발생한다.
구체적으로, 상기 제1 드라이빙 유닛(DR1)은 상기 α-아날로그 데이터(R-ALT) 및 상기 γ-아날로그 데이터(G-ALT) 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생한다.
바람직한 실시예에 의하면, 상기 제1 드라이빙 유닛(DR1)은 제1 드라이빙 선택기(DR1a) 및 제1 증폭기(DR1b)를 포함한다. 이때, 상기 제1 드라이빙 선택기(DR1a)는 상기 α-아날로그 데이터(R-ALT) 및 상기 γ-아날로그 데이터(G-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제1 드라이빙 선택기(DR1a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 α-아날로그 데이터(R- ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 γ-아날로그 데이터(G-ALT)를 선택하여 출력한다. 그리고, 상기 제1 증폭기(DR1b)는 상기 제1 드라이빙 선택기(DR1a)의 출력을 증폭하여 상기 제1 드라이빙 출력(TU1)으로 발생한다.
상기 제2 드라이빙 유닛(DR2)은 상기 β-아날로그 데이터(B-ALT) 및 상기 α-아날로그 데이터(R-ALT) 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생한다.
바람직한 실시예에 의하면, 상기 제2 드라이빙 유닛(DR2)은 제2 드라이빙 선택기(DR2a) 및 제2 증폭기(DR2b)를 포함한다. 이때, 상기 제2 드라이빙 선택기(DR2a)는 상기 β-아날로그 데이터(B-ALT) 및 상기 α-아날로그 데이터(R-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제2 드라이빙 선택기(DR2a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 β-아날로그 데이터(B-ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택하여 출력한다. 그리고, 상기 제2 증폭기(DR2b)는 상기 제2 드라이빙 선택기(DR2a)의 출력을 증폭하여 상기 제2 드라이빙 출력(TU2)으로 발생한다.
상기 제3 드라이빙 유닛(DR3)은 상기 γ-아날로그 데이터(G-ALT) 및 상기 β-아날로그 데이터(B-ALT) 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출력(TU3)으로 발생한다.
바람직한 실시예에 의하면, 상기 제3 드라이빙 유닛(DR3)은 제3 드라이빙 선 택기(DR3a) 및 제3 증폭기(DR3b)를 포함한다. 이때, 상기 제3 드라이빙 선택기(DR3a)는 상기 γ-아날로그 데이터(G-ALT) 및 상기 β-아날로그 데이터(B-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제3 드라이빙 선택기(DR3a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 γ-아날로그 데이터(G-ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 β-아날로그 데이터(B-ALT)를 선택하여 출력한다. 그리고, 상기 제3 증폭기(DR3b)는 상기 제3 드라이빙 선택기(DR3a)의 출력을 증폭하여 상기 제3 드라이빙 출력(TU3)으로 발생한다.
결과적으로, 본 실시예에서는, 상기 제1 드라이빙 유닛(DR1)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 γ-아날로그 데이터(G-ALT)를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생한다.
상기 제2 드라이빙 유닛(DR2)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 β-아날로그 데이터(B-ALT)를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생한다.
상기 제3 드라이빙 유닛(DR3)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 γ-아날로그 데이터(G-ALT)를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출 력(TU3)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 β-아날로그 데이터(B-ALT)를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출력(TU3)으로 발생한다.
도 5를 참조하여, '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'에서의 상기 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)의 내용을 정리하면, 다음과 같다.
즉, '제1 드라이빙 동작(P-FDR)'에서의 상기 제1, 제2 및 제3 드라이빙 출력(TU1, TU2, TU3)은 각각 R, B, G의 그룹 계조전압에 의존하게 된다. 그리고, 제2 드라이빙 동작(P-SDR)'에서의 상기 제1, 제2 및 제3 드라이빙 출력(TU1, TU2, TU3)은 각각 G, R, B의 그룹 계조전압에 의존하게 된다.
한편, 본 발명의 제1 실시예에 따른 소스 드라이버 회로와 매칭되는 디스플레이 패널(DISP)의 라인블락(BKLN)은, 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제6 데이터 라인들(DL1 내지 DL6) 및 제1 내지 제3 공급 선택기(DS1 내지 DS3)를 가진다.
상기 제1 공급 선택기(DS1)는 상기 제1 드라이빙 출력(TU1)을 상기 제1 내지 제2 데이터 라인(DL1 내지 DL2)에 선택적으로 제공한다. 본 실시예에서는, 상기 제1 공급 선택기(DS1)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제1 드라이빙 출력(TU1)을 상기 제1 데이터 라인(DL1)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제1 드라이빙 출력(TU1)을 상기 제2 데이터 라인(DL2)으로 제공한다.
상기 제2 공급 선택기(DS2)는 상기 제2 드라이빙 출력(TU2)을 상기 제3 내지 제4 데이터 라인(DL3 내지 DL4)에 선택적으로 제공한다. 본 실시예에서는, 상기 제2 공급 선택기(DS2)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제2 드라이빙 출력(TU2)을 상기 제3 데이터 라인(DL3)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제2 드라이빙 출력(TU2)을 상기 제4 데이터 라인(DL4)으로 제공한다.
상기 제3 공급 선택기(DS3)는 상기 제3 드라이빙 출력(TU3)을 상기 제5 내지 제6 데이터 라인(DL5 내지 DL6)에 선택적으로 제공한다. 본 실시예에서는, 상기 제3 공급 선택기(DS3)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제3 드라이빙 출력(TU3)을 상기 제5 데이터 라인(DL5)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제3 드라이빙 출력(TU3)을 상기 제6 데이터 라인(DL6)으로 제공한다.
정리하면, 본 발명의 제1 예에 따른 소스 드라이버 회로를 포함하는 평판 표시장치에서는, 도 6에 도시되는 바와 같이, 상기 제1 드라이빙 동작(P-FDR) 내지 제2 드라이빙 동작(P-SDR) 각각에서, 6개의 데이터 라인(DL1~DL6) 중에서 3개씩의 데이터 라인에 각자의 소스전압이 제공됨이 유의된다. 즉, 상기 '제1 드라이빙 동작(P-FDR)'에서는, 제1, 제3 및 제5 데이터 라인(DL1, DL3, DL5)이 선택되며, 상기 '제2 드라이빙 동작(P-SDR)'에서는, 제2, 제4 및 제6 데이터 라인(DL2, DL4, DL6)이 선택된다.
이때, 상기 제1 드라이빙 동작(P-FDR) 내지 제2 드라이빙 동작(P-SDR) 각각 에서, 서로 상이한 게이트 라인(GL, 도 4에 미도시)이 선택되어 드라이빙되는 것이 바람직하다. 이는 상기 제1 드라이빙 동작(P-FDR) 내지 제2 드라이빙 동작(P-SDR)에서, 동일한 게이트 라인(GL)이 선택되는 경우에 발생될 수 있는 데이터 라인(DL)의 커플링 노이즈를 최소화하기 위함이다.
도 7은 도 4의 소스 드라이버 회로 및 관련회로에서, '제1 드라이빙 동작(P-FDR)' 및 '제2 드라이빙 동작(P-SDR)'을 통하여, 제1 내지 제6 데이터 라인(DL1~DL6)에 제공되는 영상신호를 설명하기 위한 도면이다. 도 7에 도시되는 바와 같이, 제1 및 제4 데이터 라인(DL1, DL4)에는 영상신호 R의 소스전압이 제공되고, 제2 및 제5 데이터 라인(DL2, DL5)에는 영상신호 G의 소스전압이 제공되며, 제3 및 제6 데이터 라인(DL3, DL6)에는 영상신호 B의 소스전압이 제공된다.
상기 제1 드라이빙 동작(P-FDR) 내지 제2 드라이빙 동작(P-SDR)에서 각자의 소스 전압이 제공되는 데이터 라인은, 상기 제1 예의 소스 드라이버 회로 및 관련회로부터 변형될 수 있음은 당업자에게는 자명하다.
한편, 도 4의 예에서는 상기 공급 선택기들(DS1 내지 DS3)이 디스플레이 패널에 배치되는 것으로 도시되고 기술되었으나, 상기 공급 선택기들(DS1 내지 DS3)이 디스플레이 패널이 아닌 소스 드라이버 회로에 배치되는 예에서도, 본 발명의 기술적 사상에 따른 효과가 구현될 수 있음은 당업자에게는 자명하다.
상기와 같은 제1 예의 소스 드라이버 회로에서는, 하나의 데이터 라인당 1/2개의 DAC가 배치된다. 따라서, 제1 예의 소스 드라이버 회로를 채용하는 평판 디스플레이 장치에서, 전체적인 레이아웃 면적이 종래기술에 비하여 현저히 감소된다.
그리고, 제1 예의 소스 드라이버 회로는, 제2 예의 소스 드라이버와 같이, 확장될 수 있다.
제2예에 따른 소스 드라이버 회로
도 8은 본 발명의 제2 실시예에 따른 소스 드라이버 회로를 설명하기 위한 도면로서, 도 3의 평판 표시장치에 적용될 수 있는 소스 드라이버 회로 및 이와 관련되는 디스플레이 패널의 일부를 나타내는 도면이다. 이때, 도 8에도, 본 발명의 소스 드라이버 회로에 포함되는 하나의 소스 드라이빙 블락(BKSD)과 디스플레이 패널에 포함되는 하나의 라인블락(BKLN)이 도시되어 있다. 그리나, 본 발명의 소스 드라이버 회로에는 복수개의 소스 드라이빙 블락(BKSD)들이 포함되며, 또한 상기 디스플레이 패널에는 복수개의 라인블락(BKLN)이 포함됨 역시 전술한 바와 같다.
도 8의 예는, 도 3의 평판 표시장치에서 M이 3이고, N이 3인 실시예에 적용될 수 있다. 도 8의 예에서도, 3개의 그룹 계조전압들, 즉, α-그룹 계조전압들(R-VSCL), β-그룹 계조전압들(G-VSCL), γ-그룹 계조전압들(B-VSCL)이 제공된다. 그리고, 도 8의 예에서는, 하나의 '단위 소싱 구간' 내에서 3차례의 드라이빙 동작 즉, '제1 드라이빙 동작(P-FDR)' , '제2 드리이빙 동작(P-SDR)', 및 '제3 드라이빙 동작(P-TDR)'이 순서적으로 수행된다(도 10 참조). 또한, 도 8의 소스 드라이버 회로에 포함되는 하나의 소스 드라이빙 블락(BKSD)에 대응하는 디스플레이 패널의 라인블락(BKLN)에는, 순서적으로 배치되는 제1 내지 제9 데이터 라인(DL1~DL9)이 포함된다.
한편, 도 8의 실시예와 관련하여, 구별어 α-은 영상신호 R에 관련되는 것임을 나타내고, 구별어 β-는 영상신호 G에 관련되는 것임을 나타내며, γ-는 영상신호 B에 관련되는데, 이는 도 4의 실시예와 상이하다. 따라서, 도 8의 각 신호, 전 압 및 데이터에 대하여, 구별어 α-, β-, γ- 대신에, R-, G-, B-가 도시되고 기술될 수 있다.
계속 도 8을 참조하면, 본 발명의 소스 드라이버 회로에 포함되는 소스 드라이빙 블락(BKSD)은 데이터 공급부(PDP), 디지털-아날로그 변환부(PDA) 및 드라이빙부(PDR)를 구비한다.
상기 데이터 공급부(PDP)는 내장되는 레지스터들(DP1, DP2, DP3)을 통하여, 제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)' 각각에서 α-디지털 데이터(R-DGT), β-디지털 데이터(G-DGT) 및 γ-디지털 데이터(B-DGT)를 공급한다. 이때, '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)'에서, 상기 레지스터들(DP1, DP2, DP3)을 통하여 제공되는 α-디지털 데이터(R-DGT), β-디지털 데이터(G-DGT) 및 γ-디지털 데이터(B-DGT)는 '제1 드라이빙 동작(P-FDR)' , '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)'에서 서로 상이한 비트값을 가질 수 있다.
본 명세서에서는, 상기 '제1 드라이빙 동작(P-FDR)' , '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)'에서, 상기 α-디지털 데이터(R-DGT), 상기 β-디지털 데이터(G-DGT) 및 상기 γ-디지털 데이터(B-DGT)가, 동일한 레지스터들(DP1, DP2, DP3)을 통하여, 제공되는 것으로 도시되고 기술된다. 하지만, 상기 '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)'에서, 서로 별개로 구성되는 레지스터들을 통하여, 상기 α-디지털 데이터(R-DGT), 상기 β-디지털 데이터(G-DGT) 및 상기 γ-디지털 데이터(B-DGT)가 제 공될 수도 있음은 당업자에게는 자명한 사실이다.
상기 디지털-아날로그 변환부(PDA)는 제1 내지 제3 DAC(DA1, DA2, DA3)를 포함한다. 상기 제1 DAC(DA1)에는 α-그룹 계조전압들(R-VSCL)이 제공된다. 그리고, 상기 제1 DAC(DA1)는 상기 '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)' 각각에서 상기 데이터 공급부(PDP)의 제1 레지스터(DP1)로부터 제공되는 α-디지털 데이터(R-DGT)를 수신하며, α-아날로그 데이터(R-ALT)를 발생한다. 이때, 상기 α-아날로그 데이터(R-ALT)는 상기 α-디지털 데이터(R-DGT)에 대응하는 상기 α-그룹 계조전압들(R-VSCL)의 어느 하나를 가진다.
상기 제2 DAC(DA2)에는 β-그룹 계조전압들(G-VSCL)이 제공된다. 그리고, 상기 제2 DAC(DA2)는 상기 '제1 드라이빙 동작(P-FDR)' , '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)' 각각에서 상기 데이터 공급부(PDP)의 제2 레지스터(DP2)로부터 제공되는 β-디지털 데이터(G-DGT)를 수신하며, β-아날로그 데이터(G-ALT)를 발생한다. 이때, 상기 β-아날로그 데이터(G-ALT)는 상기 β-디지털 데이터(G-DGT)에 대응하는 상기 β-그룹 계조전압들(G-VSCL)의 어느 하나를 가진다.
상기 제3 DAC(DA3)에는 γ-그룹 계조전압들(B-VSCL)이 제공된다. 그리고, 상기 제3 DAC(DA3)는 상기 '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)' 각각에서 상기 데이터 공급부(PDP)의 제3 레지스터(DP3)로부터 제공되는 γ-디지털 데이터(B-DGT)를 수신하며, γ-아날로그 데이 터(B-ALT)를 발생한다. 이때, 상기 γ-아날로그 데이터(B-ALT)는 상기 γ-디지털 데이터(B-DGT)에 대응하는 상기 γ-그룹 계조전압들(B-VSCL)의 어느 하나를 가진다.
상기 드라이빙부(PDR)는 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3)을 포함한다. 이때, 상기 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3) 각각은 상기 α-아날로그 데이터(R-ALT), 상기 β-아날로그 데이터(G-ALT) 및 상기 γ-아날로그 데이터(B-ALT) 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)으로 발생한다. 또한, 상기 제1 내지 제3 드라이빙 유닛(DR1 내지 DR3) 각각은 상기 '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)' 각각에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)으로 발생한다.
바람직한 실시예에 의하면, 상기 제1 드라이빙 유닛(DR1)은 제1 드라이빙 선택기(DR1a) 및 제1 증폭기(DR1b)를 포함한다. 이때, 상기 제1 드라이빙 선택기(DR1a)는 상기 α-아날로그 데이터(R-ALT), 상기 β-아날로그 데이터(G-ALT) 및 상기 γ-아날로그 데이터(B-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제1 드라이빙 선택기(DR1a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 β-아날로그 데이터(G-ALT)를 선택하여 출력하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 γ-아날로그 데이터(B-ALT)를 선택하여 출력한 다. 그리고, 상기 제1 증폭기(DR1b)는 상기 제1 드라이빙 선택기(DR1a)의 출력을 증폭하여 상기 제1 드라이빙 출력(TU1)으로 발생한다.
상기 제2 드라이빙 유닛(DR2)은 상기 제2 드라이빙 유닛(DR2)은 제2 드라이빙 선택기(DR2a) 및 제2 증폭기(DR2b)를 포함한다. 이때, 상기 제2 드라이빙 선택기(DR2a)는 상기 α-아날로그 데이터(R-ALT), 상기 β-아날로그 데이터(G-ALT) 및 상기 γ-아날로그 데이터(B-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제2 드라이빙 선택기(DR2a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, γ-아날로그 데이터(B-ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 β-아날로그 데이터(G-ALT)를 선택하여 출력하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 β-아날로그 데이터(G-ALT)를 선택하여 출력한다. 그리고, 상기 제2 증폭기(DR2b)는 상기 제2 드라이빙 선택기(DR2a)의 출력을 증폭하여 상기 제2 드라이빙 출력(TU2)으로 발생한다.
상기 제3 드라이빙 유닛(DR3)은 상기 제3 드라이빙 유닛(DR3)은 제3 드라이빙 선택기(DR3a) 및 제2 증폭기(DR3b)를 포함한다. 이때, 상기 제3 드라이빙 선택기(DR3a)는 상기 α-아날로그 데이터(R-ALT), 상기 β-아날로그 데이터(G-ALT) 및 상기 γ-아날로그 데이터(B-ALT) 중의 어느 하나를 선택적으로 출력한다. 본 실시예에서는, 상기 제3 드라이빙 선택기(DR3a)는, 상기 '제1 드라이빙 동작(P-FDR)'에서, β-아날로그 데이터(G-ALT)를 선택하여 출력하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 γ-아날로그 데이터(B-ALT)를 선택하여 출력하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택하여 출력한다. 그 리고, 상기 제3 증폭기(DR3b)는 상기 제3 드라이빙 선택기(DR3a)의 출력을 증폭하여 상기 제3 드라이빙 출력(TU3)으로 발생한다.
결과적으로, 본 실시예에서 상기 제1 드라이빙 유닛(DR1)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 β-아날로그 데이터(G-ALT)를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 γ-아날로그 데이터(B-ALT)를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력(TU1)으로 발생한다.
상기 제2 드라이빙 유닛(DR2)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, γ-아날로그 데이터(B-ALT)를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 β-아날로그 데이터(G-ALT)를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력(TU2)으로 발생한다.
상기 제3 드라이빙 유닛(DR3)은, 상기 '제1 드라이빙 동작(P-FDR)'에서, β-아날로그 데이터(G-ALT)를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출력(TU3)으로 발생하며, 상기 '제2 드라이빙 동작(P-SDR)'에서, 상기 γ-아날로그 데이터(B-ALT)를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출력(TU3)으로 발생하며, 상기 '제3 드라이빙 동작(P-TDR)'에서, 상기 α-아날로그 데이터(R-ALT)를 선 택적으로 드라이빙하여, 상기 제3 드라이빙 출력(TU3)으로 발생한다.
도 9를 참조하여, '제1 드라이빙 동작(P-FDR)', '제2 드라이빙 동작(P-SDR)' 및 '제3 드라이빙 동작(P-TDR)'에서의 상기 제1 내지 제3 드라이빙 출력(TU1 내지 TU3)의 내용을 정리하면, 다음과 같다.
즉, '제1 드라이빙 동작(P-FDR)'에서의 상기 제1, 제2 및 제3 드라이빙 출력(TU1, TU2, TU3)은 각각 R, B, G의 그룹 계조전압에 의존하게 된다. 제2 드라이빙 동작(P-SDR)'에서의 상기 제1, 제2 및 제3 드라이빙 출력(TU1, TU2, TU3)은 각각 G, R, B의 그룹 계조전압에 의존하게 된다. 그리고, 제3 드라이빙 동작(P-TDR)'에서의 상기 제1, 제2 및 제3 드라이빙 출력(TU1, TU2, TU3)은 각각 B, G, R의 그룹 계조전압에 의존하게 된다.
한편, 본 발명의 제2 실시예에 따른 소스 드라이버 회로와 매칭되는 디스플레이 패널(DISP)의 라인블락(BKLN)은, 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제9 데이터 라인들(DL1 내지 DL9) 및 제1 내지 제3 공급 선택기(DS1 내지 DS3)를 가진다.
상기 제1 공급 선택기(DS1)는 상기 제1 드라이빙 출력(TU1)을 상기 제1 내지 제3 데이터 라인(DL1 내지 DL3)에 선택적으로 제공한다. 본 실시예에서는, 상기 제1 공급 선택기(DS1)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제1 드라이빙 출력(TU1)을 상기 제1 데이터 라인(DL1)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제1 드라이빙 출력(TU1)을 상기 제2 데이터 라인(DL2)으로 제공하며, 상기 제3 드라이빙 동작(P-TDR)에서 상기 제1 드라이빙 출력(TU1)을 상기 제3 데이터 라인(DL3)으로 제공한다.
상기 제2 공급 선택기(DS2)는 상기 제2 드라이빙 출력(TU2)을 상기 제4 내지 제6 데이터 라인(DL4 내지 DL6)에 선택적으로 제공한다. 본 실시예에서는, 상기 제2 공급 선택기(DS2)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제2 드라이빙 출력(TU2)을 상기 제6 데이터 라인(DL6)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제2 드라이빙 출력(TU2)을 상기 제4 데이터 라인(DL4)으로 제공하며, 상기 제3 드라이빙 동작(P-TDR)에서 상기 제2 드라이빙 출력(TU2)을 상기 제5 데이터 라인(DL5)으로 제공한다.
상기 제3 공급 선택기(DS3)는 상기 제3 드라이빙 출력(TU3)을 상기 제7 내지 제9 데이터 라인(DL7 내지 DL9)에 선택적으로 제공한다. 본 실시예에서는, 상기 제3 공급 선택기(DS3)는 상기 제1 드라이빙 동작(P-FDR)에서 상기 제3 드라이빙 출력(TU3)을 상기 제8 데이터 라인(DL8)으로 제공하고, 상기 제2 드라이빙 동작(P-SDR)에서 상기 제3 드라이빙 출력(TU3)을 상기 제9 데이터 라인(DL9)으로 제공하며, 상기 제3 드라이빙 동작(P-TDR)에서 상기 제3 드라이빙 출력(TU3)을 상기 제7 데이터 라인(DL7)으로 제공한다.
정리하면, 본 발명의 제2 예에 따른 소스 드라이버 회로를 포함하는 평판 표시장치에서는, 도 10에 도시되는 바와 같이, 상기 제1 드라이빙 동작(P-FDR) 내지 제3 드라이빙 동작(P-TDR) 각각에서, 9개의 데이터 라인(DL1~DL9) 중에서 3개씩의 데이터 라인에 각자의 소스전압이 제공됨이 유의된다. 즉, 상기 '제1 드라이빙 동작(P-FDR)'에서는, 제1, 제6 및 제8 데이터 라인(DL1, DL6, DL8)이 선택되며, 상기 '제2 드라이빙 동작(P-SDR)'에서는, 제2, 제4 및 제9 데이터 라인(DL2, DL4, DL9)이 선택되며, 상기 '제3 드라이빙 동작(P-TDR)'에서는, 제3, 제5 및 제7 데이터 라인(DL3, DL5, DL7)이 선택된다.
이때, 상기 제1 드라이빙 동작(P-FDR) 내지 제3 드라이빙 동작(P-TDR) 각각에서, 서로 상이한 게이트 라인(GL, 도 8에 미도시)이 선택되어 드라이빙되는 것이 바람직하다. 이는 상기 제1 드라이빙 동작(P-FDR) 내지 제2 드라이빙 동작(P-SDR)에서, 동일한 게이트 라인(GL)이 선택되는 경우에 발생될 수 있는 데이터 라인(DL)의 커플링 노이즈를 최소화하기 위함이다.
도 11은 도 8의 소스 드라이버 회로 및 관련회로에서, '제1 드라이빙 동작(P-FDR)' 내지 '제3 드라이빙 동작(P-TDR)'을 통하여, 제1 내지 제9 데이터 라인(DL1~DL9)에 제공되는 영상신호를 설명하기 위한 도면이다. 도 11에 도시되는 바와 같이, 제1, 제4 및 제7 데이터 라인(DL1, DL4, DL7)에는 영상신호 R의 소스전압이 제공되고, 제2, 제5 및 제8 데이터 라인(DL2, DL5, DL8)에는 영상신호 G의 소스전압이 제공되며, 제3, 제6 및 제9 데이터 라인(DL3, DL6, DL9)에는 영상신호 B의 소스전압이 제공된다.
상기 제1 드라이빙 동작(P-FDR) 내지 제3 드라이빙 동작(P-TDR)에서 각자의 소스 전압이 제공되는 데이터 라인은, 상기 제2 예의 소스 드라이버 회로 및 관련회로부터 변형될 수 있음은 당업자에게는 자명하다.
한편, 도 8의 예에서는 상기 공급 선택기들(DS1 내지 DS3)이 디스플레이 패널에 배치되는 것으로 도시되고 기술되었으나, 상기 공급 선택기들(DS1 내지 DS3)이 디스플레이 패널이 아닌 소스 드라이버 회로에 배치되는 예에서도, 본 발명의 기술적 사상에 따른 효과가 구현될 수 있음은 당업자에게는 자명하다.
상기와 같은 제2 예의 소스 드라이버 회로에서는, 하나의 데이터 라인당 1/3개의 DAC가 배치된다. 따라서, 제2 예의 소스 드라이버 회로를 채용하는 평판 디스플레이 장치에서도, 전체적인 레이아웃 면적이 종래기술에 비하여 현저히 감소된다.
상기와 같은 본 발명의 평판 표시장치에서는, 단위 소싱 구간에서 복수개의 드라이빙 동작이 수행되며, 각 드라이빙 동작에서 디스플레이 패널의 데이터 라인들 중의 일부에 각자의 소스 전압이 공급된다. 이때, 1개의 DAC는 다수개의 데이터 라인들에 대한 소스 전압을 생성하도록 구동된다. 즉, 1개의 데이터 라인당 배치되는 DAC의 수는 1/N 으로 감소된다. 그러므로, 본 발명의 소스 드라이버 회로에 의하면, 내장되는 DAC의 수가 감소되며, 전체적으로 소요되는 레이아웃 면적이 현저히 감소된다.
또한, 본 발명의 평판 표시장치에서는, 데이터 라인당 배치되는 증폭기의 수도 감소되므로, 전체적인 스탠바이 전력 소모가, 종래기술에 비하여, 현저히 저감될 수 있다.
그리고, 본 발명의 평판 표시장치에 의하면, 동일한 증폭기에서 제공되는 각 소스 전압이 서로 인접한 데이터 라인들에 제공되므로, 디스플레이 패널에서의 메탈층의 배선이 용이하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 그룹 계조전압들이 R, G, B의 3개의 그룹 계조 전압들이 이용되는 실시예들이 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 R,G,B,W와 같이 4개 이상의 그룹 계조전압들이 사용되는 실시예에 적용될 수도 있음은 당업자에게는 자명하다.
그리고, 본 명세서에서는, 단위 소싱 구간에서 2 내지 3개의 드라이빙 동작이 수행되는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 단위 소싱 구간에서 4개 이상으로 확장되는 실시예에도 적용될 수 있음 또한 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (27)

  1. 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로에 있어서,
    상기 소스 드라이빙 블락들 각각은
    α-디지털 데이터, β-디지털 데이터 및 γ-디지털 데이터를 공급하는 데이터 공급부;
    α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터를 수신하고, 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 α-아날로그 데이터, β-아날로그 데이터 및 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및
    제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 제1 드라이빙 동작과 제2 드라이빙 동작에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비하는 것을 특징으로 하는 소스 드라이버 회로.
  2. 제1 항에 있어서, 상기 제1 내지 제2 드라이빙 동작은
    하나의 단위 소싱 구간 내에서 수행되는 것을 특징으로 하는 소스 드라이버 회로.
  3. 제1 항에 있어서,
    상기 제1 드라이빙 유닛은 상기 α-아날로그 데이터 및 상기 γ-아날로그 데이터 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제1 드라이빙 출력으로 발생하며,
    상기 제2 드라이빙 유닛은 상기 β-아날로그 데이터 및 상기 α-아날로그 데이터 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제2 드라이빙 출력으로 발생하며,
    상기 제3 드라이빙 유닛은 상기 γ-아날로그 데이터 및 상기 β-아날로그 데이터 중의 어느 하나를 선택적으로 드라이빙하여, 상기 제3 드라이빙 출력으로 발생하는 것을 특징으로 하는 소스 드라이버 회로.
  4. 제1 항에 있어서,
    상기 제1 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 α-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 γ-아날로그 데이터를 드라이빙하여, 발생되며,
    상기 제2 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 β-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 α-아날로그 데이터를 드라이빙하여, 발생되며,
    상기 제3 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 γ-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 β-아날로그 데이터를 드라이빙하여, 발생되는 것을 특징으로 하는 소스 드라이버 회로.
  5. 제1 항에 있어서,
    상기 제1 드라이빙 유닛은
    상기 α-아날로그 데이터 및 상기 γ-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제1 드라이빙 선택기; 및
    상기 제1 드라이빙 선택기의 출력을 증폭하여 상기 제1 드라이빙 출력으로 발생하는 제1 증폭기를 포함하며,
    상기 제2 드라이빙 유닛은
    상기 β-아날로그 데이터 및 상기 α-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제2 드라이빙 선택기; 및
    상기 제2 드라이빙 선택기의 출력을 증폭하여 상기 제2 드라이빙 출력으로 발생하는 제2 증폭기를 포함하며,
    상기 제3 드라이빙 유닛은
    상기 γ-아날로그 데이터 및 상기 β-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제3 드라이빙 선택기; 및
    상기 제3 드라이빙 선택기의 출력을 증폭하여 상기 제3 드라이빙 출력으로 발생하는 제3 증폭기를 포함하는 것을 특징으로 하는 소스 드라이버 회로.
  6. 제1 항에 있어서,
    상기 α-그룹 계조전압들은 R-그룹 계조전압들이며,
    상기 β-그룹 계조전압들은 B-그룹 계조전압들이며,
    상기 γ-그룹 계조전압들은 G-그룹 계조전압들인 것을 특징으로 하는 소스 드라이버 회로.
  7. 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로에 있어서,
    상기 소스 드라이빙 블락들 각각은
    제1 드라이빙 동작에서 제1 α-디지털 데이터, 제1 β-디지털 데이터 및 제1 γ-디지털 데이터를 공급하며, 제2 드라이빙 동작에서 제2 α-디지털 데이터, 제2 β-디지털 데이터 및 제2 γ-디지털 데이터를 공급하는 데이터 공급부;
    α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 제1 드라이빙 동작에서는 상기 제1 α-디지털 데이터, 상기 제1 β-디지털 데이터 및 상기 제1 γ-디지털 데이터를 수신하고, 상기 제1 α-디지털 데이터, 상기 제1 β-디지털 데이터 및 상기 제1 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 제1 α-아날로그 데이터, 제1 β-아날로그 데이터 및 제1 γ-아날로그 데이터를 출력하며, 상기 제2 드라이빙 동작에서는 상기 제2 α-디지털 데이터, 제2 상기 β-디지털 데이터 및 상기 제2 γ-디지털 데이터를 수신하고, 상기 제2 α-디지털 데이터, 상기 제2 β-디지털 데이터 및 상기 제2 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 제2 α-아날로그 데이터, 제2 β-아날로그 데이터 및 제2 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및
    제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 α-아날로그 데이터를 드라이빙하여, 제1 드라이빙 출력으로 발생하며, 상기 제2 드라이빙 동작에서는 상기 제2 γ-아날로그 데이터를 드라이빙하여, 상기 제1 드라이빙 출력으로 발생하고, 상기 제2 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 β-아날로그 데이터를 드라이빙하여, 제2 드라이빙 출력으로 발생하며, 상기 제2 드라이빙 동작에서는 상기 제2 α-아날로그 데이터를 드라이빙하여, 상기 제2 드라이빙 출력으로 발생하고, 상기 제3 드라이빙 유닛은 상기 제1 드라이빙 동작에서는 상기 제1 γ-아날로그 데이터를 드라이빙하여, 제3 드라이빙 출력으로 발생하며, 상기 제2 드라이빙 동작에서는 상기 제2 β-아날로그 데이터를 드라이빙하여는 상기 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비하는 것을 특징으로 하는 소스 드라이버 회로.
  8. 제7 항에 있어서, 상기 제1 내지 제2 드라이빙 동작은
    하나의 단위 소싱 구간 내에서 수행되는 것을 특징으로 하는 소스 드라이버 회로.
  9. 제7 항에 있어서,
    상기 α-그룹 계조전압들은 R-그룹 계조전압들이며,
    상기 β-그룹 계조전압들은 B-그룹 계조전압들이며,
    상기 γ-그룹 계조전압들은 G-그룹 계조전압들인 것을 특징으로 하는 소스 드라이버 회로.
  10. 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로에 있어서,
    상기 소스 드라이빙 블락들 각각은
    α-디지털 데이터, β-디지털 데이터 및 γ-디지털 데이터를 공급하는 데이터 공급부;
    α-그룹 계조전압들을 수신하는 제1 DAC, β-그룹 계조전압들을 수신하는 제2 DAC 및 γ-그룹 계조전압들을 수신하는 제3 DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제3 DAC 각자는 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터를 수신하고, 상기 α-디지털 데이터, 상기 β-디지털 데이터 및 상기 γ-디지털 데이터에 각자 대응하는 상기 α-그룹 계조전압, 상기 β-그룹 계조전압 및 상기 γ-그룹 계조전압을 가지는 α-아날로그 데이터, β-아날로그 데이터 및 γ-아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및
    제1 내지 제3 드라이빙 유닛을 포함하는 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제1 내지 제3 드라이빙 유닛 각각은 제1 드라이빙 동작 내지 제3 드라이빙 동작 각각에서 서로 상이한 아날로그 데이터를 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하는 상기 드라이빙부를 구비하는 것을 특징으로 하는 소스 드라이버 회로.
  11. 제10 항에 있어서, 상기 제1 내지 제3 드라이빙 동작은
    하나의 단위 소싱 구간 내에서 수행되는 것을 특징으로 하는 소스 드라이버 회로.
  12. 제10 항에 있어서,
    상기 제1 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 α-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 β-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제3 드라이빙 동작에서는 상기 γ-아날로그 데이터를 드라이빙하여, 발생되며,
    상기 제2 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 γ-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 α-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제3 드라이빙 동작에서는 상기 β-아날로그 데이터를 드라이빙하여, 발생되며,
    상기 제3 드라이빙 출력은
    상기 제1 드라이빙 동작에서는 상기 β-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제2 드라이빙 동작에서는 상기 γ-아날로그 데이터를 드라이빙하여, 발생되고, 상기 제3 드라이빙 동작에서는 상기 α-아날로그 데이터를 드라이빙하여, 발생되는 것을 특징으로 하는 소스 드라이버 회로.
  13. 제10 항에 있어서,
    상기 제1 드라이빙 유닛은
    상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제1 드라이빙 선택기; 및
    상기 제1 드라이빙 선택기의 출력을 증폭하여 상기 제1 드라이빙 출력으로 발생하는 제1 증폭기를 포함하며,
    상기 제2 드라이빙 유닛은
    상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제2 드라이빙 선택기; 및
    상기 제2 드라이빙 선택기의 출력을 증폭하여 상기 제2 드라이빙 출력으로 발생하는 제2 증폭기를 포함하며,
    상기 제3 드라이빙 유닛은
    상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중의 어느 하나를 선택적으로 출력하는 제3 드라이빙 선택기; 및
    상기 제3 드라이빙 선택기의 출력을 증폭하여 상기 제3 드라이빙 출력으로 발생하는 제3 증폭기를 포함하는 것을 특징으로 하는 소스 드라이버 회로.
  14. 제10 항에 있어서,
    상기 α-그룹 계조전압들은 R-그룹 계조전압들이며,
    상기 β-그룹 계조전압들은 G-그룹 계조전압들이며,
    상기 γ-그룹 계조전압들은 B-그룹 계조전압들인 것을 특징으로 하는 소스 드라이버 회로.
  15. 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로에 있어서,
    상기 소스 드라이빙 블락들 각각은
    하나의 단위 소싱 구간 내의 제1 내지 제N(여기서, N은 2 이상의 자연수) 드라이빙 동작 각각에서, 제1 내지 제M(여기서, M은 4 이상인 자연수)의 디지털 데이터들을 공급하는 데이터 공급부;
    M개의 그룹의 계조전압들을 수신하며, 제1 내지 제M DAC를 포함하는 디지털-아날로그 변환부로서, 상기 제1 내지 제M DAC는 각자에 대응하는 상기 그룹의 계조전압들과 대응하는 상기 디지털 데이터를 수신하고, 상기 제1 내지 제N 드라이빙 동작 각각에서, 각자에 수신되는 상기 디지털 데이터에 대응하는 각자 그룹의 계조전압을 가지는 제1 내지 제M 아날로그 데이터를 출력하는 상기 디지털-아날로그 변환부; 및
    제1 내지 제M 드라이빙 유닛을 포함하여, 상기 하나의 단위 소싱 구간에서 K개의 드라이빙 출력들을 발생하고, 상기 K=M × N인 드라이빙부로서, 상기 제1 내지 제M 드라이빙 유닛 각각은 상기 제1 내지 제N 드라이빙 동작 각각에서, 상기 제1 내지 제M 아날로그 데이터를 공통으로 수신하고, 수신되는 상기 제1 내지 제M 아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제M 드라이빙 출력으로 발생하는 상기 드라이빙부로서, 상기 제i(여기서, 1≤i≤M) 드라이빙 유닛에 의하여 드라이빙되는 상기 아날로그 데이터는 상기 제1 내지 제N 드라이빙 동작에서 서로 상이한 상기 DAC에서 제공되는 상기 드라이빙부를 구비하는 것을 특징으로 하는 소스 드라이버 회로.
  16. 삭제
  17. 평판 표시장치에 있어서,
    로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제6 데이터 라인들 및 제1 내지 제3 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 상기 제1 공급 선택기는 제1 드라이빙 출력을 상기 제1 내지 제2 데이터 라인에 선택적으로 제공하며, 상기 제2 공급 선택기는 제2 드라이빙 출력을 상기 제3 내지 제4 데이터 라인에 선택적으로 제공하며, 상기 제3 공급 선택기는 제3 드라이빙 출력을 상기 제5 내지 제6 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널;
    상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로;
    α-그룹 계조전압들, β-그룹 계조전압들 및 γ-그룹 계조전압들을 발생하는 감마전압 발생회로; 및
    각각이 제1 내지 제3 DAC와 상기 제1 내지 제3 드라이빙 유닛을 가지며, 각자의 상기 라인그룹에 대응하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 DAC는 대응하는 상기 α-그룹 계조전압에 따른 α-아날로그 데이터를 출력하며, 상기 제2 DAC는 대응하는 상기 β-그룹 계조전압에 따른 β-아날로그 데이터를 출력하며, 상기 제3 DAC는 대응하는 상기 γ-그룹 계조전압에 따른 γ-아날로그 데이터를 출력하며, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하되, 상기 제1 내지 제3 드라이빙 유닛 각각에 의하여 드라이빙되는 아날로그 데이터는 제1 내지 제2 드라이빙 동작에서 서로 상이한 상기 소스 드라이버 회로를 구비하는 것을 특징으 로 하는 평판 표시장치.
  18. 제17 항에 있어서, 상기 제1 내지 제2 드라이빙 동작은
    하나의 단위 소싱 구간 내에서 수행되는 것을 특징으로 하는 평판 표시장치.
  19. 제17 항에 있어서,
    상기 α-그룹 계조전압들은 R-그룹 계조전압들이며,
    상기 β-그룹 계조전압들은 B-그룹 계조전압들이며,
    상기 γ-그룹 계조전압들은 G-그룹 계조전압들인 것을 특징으로 하는 평판 표시장치.
  20. 제17 항에 있어서, 상기 게이트 드라이버 회로는
    상기 제1 내지 제2 드라이빙 동작 각각에서 서로 상이한 게이트 라인을 드라이빙하도록 구동되는 것을 특징으로 하는 상기 평판 표시장치.
  21. 평판 표시장치에 있어서,
    로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제9 데이터 라인들 및 제1 내지 제3 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 상기 제1 공급 선택기는 제1 드라이빙 출력을 상기 제1 내지 제3 데이터 라인에 선택적으로 제공하며, 상기 제2 공급 선택기는 제2 드라이빙 출력을 상기 제4 내지 제6 데이터 라인에 선택적으로 제공하며, 상기 제3 공급 선택기는 제3 드라이빙 출력을 상기 제7 내지 제9 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널;
    상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로;
    α-그룹 계조전압들, β-그룹 계조전압들 및 γ-그룹 계조전압들을 발생하는 감마전압 발생회로; 및
    각각이 제1 내지 제3 DAC와 상기 제1 내지 제3 드라이빙 유닛을 가지며, 각자의 상기 라인그룹에 대응하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 DAC는 대응하는 상기 α-그룹 계조전압에 따른 α-아날로그 데이터를 출력하며, 상기 제2 DAC는 대응하는 상기 β-그룹 계조전압에 따른 β-아날로그 데이터를 출력하며, 상기 제3 DAC는 대응하는 상기 γ-그룹 계조전압에 따른 γ-아날로그 데이터를 출력하며, 상기 제1 내지 제3 드라이빙 유닛 각각은 상기 α-아날로그 데이터, 상기 β-아날로그 데이터 및 상기 γ-아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 상기 제1 내지 제3 드라이빙 출력으로 발생하되, 상기 제1 내지 제3 드라이빙 유닛 각각에 의하여 드라이빙되는 아날로그 데이터는 제1 내지 제3 드라이빙 동작에서 서로 상이한 상기 소스 드라이버 회로를 구비하는 것을 특징으로 하는 평판 표시장치.
  22. 제21 항에 있어서, 상기 제1 내지 제3 드라이빙 동작은
    하나의 단위 소싱 구간 내에서 수행되는 것을 특징으로 하는 평판 표시장치.
  23. 제21 항에 있어서,
    상기 α-그룹 계조전압들은 R-그룹 계조전압들이며,
    상기 β-그룹 계조전압들은 G-그룹 계조전압들이며,
    상기 γ-그룹 계조전압들은 B-그룹 계조전압들인 것을 특징으로 하는 평판 표시장치.
  24. 제21 항에 있어서, 상기 게이트 드라이버 회로는
    상기 제1 내지 제3 드라이빙 동작 각각에서 서로 상이한 게이트 라인을 드라이빙하도록 구동되는 것을 특징으로 하는 상기 평판 표시장치.
  25. 평판 표시장치에 있어서,
    로우(row)와 칼럼(column)으로 형성되는 매트릭스 구조로 배열되는 다수개의 픽셀들을 포함하는 디스플레이 패널로서, 각각이 상기 매트릭스 구조의 칼럼상에 순서적으로 배치되는 제1 내지 제K 데이터 라인들 및 제1 내지 제M 공급 선택기를 가지는 복수개의 라인그룹들을 포함하는 상기 디스플레이 패널로서, 제i(여기서, 1≤i≤M) 공급 선택기는 제i 드라이빙 출력을 제j (여기서, j=((i-1) x N +1)) 내지 제(j-1+N) 데이터 라인에 선택적으로 제공하는 상기 디스플레이 패널로서, 상기 K=M x N이며, 상기 M 및 N은 2 이상의 자연수인 상기 디스플레이 패널;
    상기 매트릭스 구조의 게이트 라인들을 드라이빙하는 게이트 드라이버 회로;
    제1 내지 제M 그룹 계조전압들을 발생하는 감마전압 발생회로; 및
    각각이 제1 내지 제M DAC와 상기 제1 내지 제M 드라이빙 유닛을 포함하여, 하나의 단위 소싱 구간에서 K개의 드라이빙 출력들을 발생하여, 대응하는 각자의 상기 라인그룹에 제공하는 복수개의 소스 드라이빙 블락들을 포함하는 소스 드라이버 회로로서, 상기 제1 내지 제M DAC는 상기 하나의 단위 소싱 구간 내의 제1 내지 제N 드라이빙 동작 각각에서, 각자의 그룹 계조전압에 따른 제1 내지 제M 아날로그 데이터를 출력하며, 상기 제1 내지 제M 드라이빙 유닛 각각은 상기 제1 내지 제N 드라이빙 동작 각각에서, 상기 제1 내지 제M 아날로그 데이터를 공통으로 수신하고, 수신되는 상기 제1 내지 제M 아날로그 데이터 중에서 각자에 대응하고 서로 상이한 어느 하나의 아날로그 데이터를 선택적으로 드라이빙하여, 제1 내지 제M 드라이빙 출력으로 발생하는 상기 소스 드라이버 회로로서, 상기 제i(여기서, 1≤i≤M) 드라이빙 유닛에 의하여 드라이빙되는 상기 아날로그 데이터는 상기 제1 내지 제N 드라이빙 동작에서 서로 상이한 상기 DAC에서 제공되는 상기 소스 드라이버 회로를 구비하는 것을 특징으로 하는 평판 표시장치.
  26. 삭제
  27. 제25 항에 있어서, 상기 게이트 드라이버 회로는
    상기 제1 내지 제N 드라이빙 동작 각각에서 서로 상이한 게이트 라인을 드라이빙하도록 구동되는 것을 특징으로 하는 상기 평판 표시장치.
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