JP2016139079A - 表示装置、電気光学装置、及び、電子機器 - Google Patents

Abstract

【課題】複数の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを低減して、画質を向上させる。【解決手段】この表示装置は、第１及び第２の定電圧回路から第１及び第２の配線を介して定電圧が供給され、複数の階調電圧を発生して第１群の階調線に供給する第１の階調電圧発生回路と、第１及び第２の定電圧回路から第３及び第４の配線を介して定電圧が供給され、複数の階調電圧を発生して第２群の階調線に供給する第２の階調電圧発生回路と、第１群の増幅器の入力端子に第１群の階調線の内から選択された階調線を接続する第１群のスイッチ回路と、第２群の増幅器の入力端子に第２群の階調線の内から選択された階調線を接続する第２群のスイッチ回路とを備え、第１及び第３の配線の抵抗値との差、及び、第２及び第４の配線の抵抗値との差が、１つの分割抵抗の抵抗値の１／８よりも小さいことを特徴とする。【選択図】図３

Description

本発明は、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等の表示パネルを用いた表示装置に関する。さらに、本発明は、そのような表示装置を備える電気光学装置及び電子機器等に関する。

近年において、有機発光ダイオード（以下、ＯＬＥＤ（Organic Light Emitting Diode）という）等の発光素子を用いた表示パネルが各種提案されている。そのような表示パネルにおいては、走査線とデータ線とが交差する画素の位置に対応して、発光素子やトランジスター等を含む画素回路が設けられる。また、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置も開発されている。

例えば、外部から供給される階調データに基づいて表示パネルの複数のデータ線を駆動するデータ線駆動回路において、階調データを複数のアナログの階調信号に変換する複数のＤＡＣ（Ｄ／Ａ変換器）が用いられている。そのようなＤＡＣにおいては、ラダー抵抗を含み、複数の階調電圧を発生してそれぞれの階調線に供給する階調電圧発生回路が設けられる。

しかしながら、複数のＤＡＣについて１つの階調電圧発生回路を共通に設ける場合には、複数のＤＡＣの出力電圧間のクロストークが問題となる。そこで、複数のＤＡＣの出力電圧間のクロストークを低減するために、階調電圧発生回路を複数の回路に分割して、階調線に流れる電流を分散することも行われている。

関連する技術として、特許文献１には、階調電圧発生回路に含まれているラダー抵抗に製造工程上のばらつきがあっても、正極性階調電圧と負極性階調電圧の電圧差を設計値と略同等にする集積回路装置が開示されている。この集積回路装置は、半導体チップ上に並列配置した階調数分の一極性階調電圧を生成するポリシリコンの第１ラダー抵抗と階調数分の他極性階調電圧を生成するポリシリコンの第２ラダー抵抗とからなる階調電圧発生回路を有する集積回路装置であって、第１ラダー抵抗と第２ラダー抵抗とで階調電圧出力の高階調から低階調への配置順番を互いに逆方向にしたことを特徴とする。

特許文献１によれば、半導体チップ上における第１ラダー抵抗と第２ラダー抵抗との配置を並列にすると共に、階調順番を互いに逆方向にしているので、第１ラダー抵抗及び第２ラダー抵抗を形成するポリシリコン膜の抵抗値がばらついても、各階調における正極性階調電圧と負極性階調電圧との電圧差は略設計値通りとなる。

また、特許文献２には、ガンマ特性の調整において、自発光素子自体のＲＧＢ間の特性ばらつきを吸収し、自発光パネル個々の特性に応じたガンマ特性を最適かつ容易に調整可能とし、高画質化及び汎用性を実現する自発光表示装置が開示されている。この自発光表示装置は、自発光素子群におけるＲＧＢ毎のグループのガンマ特性を個別に調整して階調電圧を生成するＲＧＢ毎のグループの階調電圧生成回路と、表示データをＲＧＢ毎のグループの階調電圧生成回路から生成された階調電圧に変換するデコーダー回路部とを有し、デコーダー回路部で変換された階調電圧をアクティブマトリクス型自発光パネル上のＲＧＢ毎のグループの信号線に印加する自発光表示用駆動回路とを備えている。

特許文献２によれば、階調電圧生成回路及び制御レジスターをＲＧＢそれぞれ３系統設けて、個別に調整可能としたことにより、ＲＧＢ間の自発光素子自体の特性ばらつきを吸収可能になり、その結果、自発光表示装置において高画質化が実現できる。また、振幅及びカーブの２種類の調整によって、自発光素子の特性に応じたガンマ特性を最適かつ容易に調整できるので、高画質化及び汎用性の向上が実現できる。

特開２００１−５４３４号公報（段落００１２〜００１３、図２） 特開２００４−３５４６２５号公報（請求項１、段落００７４）

しかしながら、複数の階調電圧発生回路を設ける場合には、定電圧を生成するレギュレーターからそれらの階調電圧発生回路までの配線の抵抗値によって異なる電圧降下が生じると、それらの階調電圧発生回路に対応する複数のＤＡＣの出力電圧にばらつきが生じてしまう。

例えば、第１の階調電圧発生回路に対応する複数のＤＡＣから出力される階調信号を奇数番目のブロックのデータ線に供給し、第２の階調電圧発生回路に対応する複数のＤＡＣから出力される階調信号を偶数番目のブロックのデータ線に供給する場合について説明する。そのような場合に、第１及び第２の階調電圧発生回路の配線の抵抗値が異なると、縦縞のブロックムラが発生してしまう。

あるいは、画面の一部分において奇数番目のブロックのデータ線に供給される階調信号の電位と偶数番目のブロックのデータ線に供給される階調信号の電位とが異なると、それ以外の部分において縦縞のブロックムラが発生してしまう。特許文献１及び特許文献２には、そのようなブロックムラを解決する手段は開示されていない。

そこで、本発明の第１の目的は、複数のＤＡＣの出力電圧間のクロストークを低減するために複数の階調電圧発生回路が設けられた表示装置において、それらの階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを低減して、画質を向上させることである。また、本発明の第２の目的は、そのような表示装置を備える電気光学装置及び電子機器等を提供することである。

以上の課題の少なくとも一部を解決するため、本発明の１つの観点に係る表示装置は、複数列の画素回路に対応して設けられた複数のデータ線を含む表示パネルと、複数のデータ線又はそれらのデータ線に接続される複数の容量を駆動する複数の増幅器と、第１の定電圧及び第２の定電圧をそれぞれ生成する第１の定電圧回路及び第２の定電圧回路と、第１及び第２の定電圧回路から第１の配線及び第２の配線をそれぞれ介して第１及び第２の定電圧が供給され、複数の階調電圧を発生して第１群の階調線に供給する第１の階調電圧発生回路と、第１及び第２の定電圧回路から第３の配線及び第４の配線をそれぞれ介して第１及び第２の定電圧が供給され、複数の階調電圧を発生して第２群の階調線に供給する第２の階調電圧発生回路と、複数の増幅器の内の第１群の増幅器の入力端子の各々に第１群の階調線の内からそれぞれ選択された階調線を電気的に接続する第１群のスイッチ回路と、複数の増幅器の内の第２群の増幅器の入力端子の各々に第２群の階調線の内からそれぞれ選択された階調線を電気的に接続する第２群のスイッチ回路とを備え、第１の配線の抵抗値と第３の配線の抵抗値との差、及び、第２の配線の抵抗値と第４の配線の抵抗値との差が、第１及び第２の階調電圧発生回路に含まれているラダー抵抗における１つの分割抵抗の抵抗値の１／８よりも小さいことを特徴とする。

本発明の１つの観点によれば、複数のＤＡＣの出力電圧間のクロストークを低減するために複数の階調電圧発生回路が設けられた表示装置において、各々の定電圧回路から第１及び第２の階調電圧発生回路までの配線の抵抗値の差を制限することにより、第１及び第２の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを低減して、画質を向上させることができる。

ここで、第１の階調電圧発生回路が、第１群及び第２群の階調線の第１の側に配置された第１のラダー抵抗と、第１群及び第２群の階調線の第１の側と反対の第２の側に配置された第２のラダー抵抗とを含み、第２の階調電圧発生回路が、第１群及び第２群の階調線の第１の側に配置されて第１のラダー抵抗に隣接する第３のラダー抵抗と、第１群及び第２群の階調線の第２の側に配置されて第２のラダー抵抗に隣接する第４のラダー抵抗とを含むようにしても良い。

それにより、各々の定電圧回路から第１及び第２の階調電圧発生回路のラダー抵抗までの配線の距離を短くして、それらの配線の抵抗値を小さくすることができる。また、第１及び第２の階調電圧発生回路に含まれているラダー抵抗のばらつきを小さくすることができる。その結果、第１及び第２の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを低減することができる。

また、第１群の階調線と第２群の階調線とにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されても良い。それにより、第１群の階調線と第２群の階調線との間で、同一の階調レベルに対応する２本の階調線の抵抗値のばらつきを小さくすると共に、それらの階調線に接続されたスイッチ回路の抵抗値のばらつきを小さくすることができる。その結果、第１及び第２の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきをさらに低減することができる。

以上において、表示装置が、第１群の増幅器の入力端子の各々に第２群の階調線の内からそれぞれ選択された階調線を電気的に接続する第３群のスイッチ回路と、第２群の増幅器の入力端子の各々に第１群の階調線の内からそれぞれ選択された階調線を電気的に接続する第４群のスイッチ回路とをさらに備えるようにしても良い。それにより、各々の増幅器の入力端子に電気的に接続される階調電圧発生回路を適宜切り換えて、第１及び第２の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

その場合に、表示装置が、１垂直同期期間毎に交互に選択された第１群の階調線と第２群の階調線との内の一方に含まれている階調線を第１群の増幅器の入力端子に電気的に接続するように第１群及び第３群のスイッチ回路を制御すると共に、１垂直同期期間毎に交互に選択された第１群の階調線と第２群の階調線との内の他方に含まれている階調線を第２群の増幅器の入力端子に電気的に接続するように第２群及び第４群のスイッチ回路を制御する制御回路をさらに備えるようにしても良い。

それにより、各々の増幅器の入力端子に電気的に接続される階調電圧発生回路が１垂直同期期間毎に交互に切り換えられるので、人間の目の残像効果によって、第１及び第２の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

あるいは、表示装置が、第１及び第２の定電圧回路から第１及び第２の定電圧が供給され、複数の階調電圧を発生して第３群の階調線に供給する第３の階調電圧発生回路と、複数の増幅器の内の第３群の増幅器の入力端子の各々に第３群の階調線の内からそれぞれ選択された階調線を電気的に接続する第３群のスイッチ回路と、異なる３色の階調データに基づいて第１群〜第３群のスイッチ回路をそれぞれ制御する制御回路とをさらに備えるようにしても良い。

このように、色毎に異なる階調電圧発生回路を用いることにより、各色のＤＡＣに階調電圧を供給する階調電圧発生回路が統一されるので、第１〜第３の階調電圧発生回路に対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

その場合に、表示装置が、第１群〜第３群の増幅器の入力端子の各々に第１群〜第３群の階調線の内からそれぞれ選択された階調線を電気的に接続する複数のスイッチ回路を備え、制御回路が、第１群〜第３群の増幅器の入力端子に階調電圧を供給する３つの階調電圧発生回路を所定の期間毎に変更するように複数のスイッチ回路を制御するようにしても良い。それにより、３色のＤＡＣの出力電圧のばらつきを時間的に平均化して、視覚的に目立たなくすることができる。

また、本発明の１つの観点に係る電気光学装置は、本発明のいずれかの観点に係る表示装置を備える。さらに、本発明の１つの観点に係る電子機器は、本発明の１つの観点に係る電気光学装置を備える。それにより、高画質の画像を表示する電気光学装置又は電子機器を提供することができる。

本発明の一実施形態に係る表示装置を備える電気光学装置を示す斜視図。 図１に示す表示装置の構成例を示すブロック図。 図２に示す階調信号供給回路の第１の構成例を示す図。 図２に示す階調信号供給回路の第２の構成例を示す図。 図２に示す階調信号供給回路の第３の構成例を示す図。 図２に示す階調信号供給回路の第４の構成例を示す図。 図２に示す階調信号供給回路の第５の構成例を示す図。 図２に示すデマルチプレクサー及びレベル制御回路の構成例を示す回路図。 図２に示す画素回路等の構成例を示す回路図。 表示装置の表示動作を説明するためのタイミングチャート。 ヘッドマウント・ディスプレイの外観を示す斜視図。 ヘッドマウント・ディスプレイの光学的な構成を示す平面図。

以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜電気光学装置の構成＞
図１は、本発明の一実施形態に係る表示装置を備える電気光学装置の外観を示す斜視図である。この電気光学装置１は、例えば、ヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。

図１に示すように、電気光学装置１は、有機ＥＬパネル等の表示パネルを用いた表示装置２と、ケース４と、ＦＰＣ（Flexible Printed Circuit）基板５とを含んでいる。例えば、表示装置２は、表示部に開口が形成された枠状のケース４に収納され、ＦＰＣ基板５に接続されている。ＦＰＣ基板５には、ホストＣＰＵ等の外部装置（図示せず）との接続のために複数の端子６が設けられている。

表示装置２は、表示パネルのシリコンバックプレーン（シリコン基板）に設けられたアクティブマトリクス方式の複数の画素回路を含んでいる。各々の画素回路は、ＯＬＥＤ等の発光素子や、複数のトランジスター等を含んでいる。また、シリコンバックプレーンには、それらの画素回路を駆動する駆動回路等が設けられている。

＜表示装置の構成＞
図２は、図１に示す表示装置の構成例を示すブロック図である。図２に示すように、表示装置２は、シリコンバックプレーンに設けられた表示コントロール部３を含んでいる。表示コントロール部３には、外部装置から画像データが同期信号に同期して供給される。画像データは、表示パネル１０の各画素（ドット）について、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）の３色の色成分（例えば、各色成分について８ビット）を含むＲＧＢフォーマットの画像データでも良い。また、同期信号は、垂直同期信号と、水平同期信号と、ドットクロック信号とを含んでも良い。

表示コントロール部３は、供給される画像データに基づいて複数系列の階調データＶdataを生成し、階調データＶdataをデータ線駆動回路３０に供給する。例えば、表示コントロール部３には、表示パネル１０における複数の発光素子の輝度（階調レベル）と階調データＶdataとを対応付けて格納したルックアップテーブルが設けられている。表示コントロール部３は、そのルックアップテーブルを参照することにより、複数の発光素子について、供給される画像データによって表される階調レベルに対応する階調データＶdataを生成する。

また、表示コントロール部３は、同期信号に基づいて各種の制御信号を生成し、それらの制御信号をデータ線駆動回路３０等に供給する。例えば、表示コントロール部３は、制御信号Ｃtrと、正論理の制御信号Ｇini及び負論理の制御信号／Ｇiniと、正論理の制御信号Ｇcpl及び負論理の制御信号／Ｇcplと、正論理の制御信号Ｓel及び負論理の制御信号／Ｓelとを生成する。制御信号Ｃtrは、同期信号、クロック信号、及び、イネーブル信号等の複数の制御信号を含んでも良い。

さらに、表示コントロール部３は、電圧生成回路３ａを含んでいる。電圧生成回路３ａは、各種の電位を生成して、それらの電位をデータ線駆動回路３０等に供給する。例えば、電圧生成回路３ａは、リセット電位Ｖorst、初期化電位Ｖini、表示パネル１０における高電位側の電源電位Ｖel、及び、表示装置２における高電位側の電源電位ＶＤＤ等を生成する。

また、表示装置２は、表示パネル１０と、ゲート線駆動回路（ゲートドライバー）２０と、データ線駆動回路（ソースドライバー）３０とを含んでいる。ゲート線駆動回路２０及びデータ線駆動回路３０は、表示パネル１０のシリコンバックプレーンに設けられている。ゲート線駆動回路２０及びデータ線駆動回路３０は、表示コントロール部３から供給される階調データＶdata等に基づいて、表示パネル１０に画像を表示する。

図２に示すように、表示パネル１０は、複数の画素回路１１を含んでいる。例えば、表示パネル１０において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類の画素に対応して、Ｍ行×（３Ｎ）列の画素回路１１が、２次元マトリクス状に配列されている（Ｍ及びＮは、２以上の整数）。

表示パネル１０において、Ｍ行の画素回路１１に対応して、Ｍ本の走査線１２が、第１の方向（図中Ｘ軸方向）に延在して設けられている。また、（３Ｎ）列の画素回路１１に対応して、（３Ｎ）本のデータ線１３ａが、第１の方向と略直交する第２の方向（図中Ｙ軸方向）に延在して設けられている。さらに、（３Ｎ）本のリセット線１４が、第２の方向に延在して設けられている。各々のリセット線１４には、所定のリセット電位Ｖorstが供給される。

なお、図２には示されていないが、各々の走査線１２と平行に４本の制御線１５〜１８が第１の方向に延在して設けられており、各々のデータ線１３ａと平行に複数のデータ分割線１３ｂが第２の方向に延在して設けられている（図９参照）。１本のデータ分割線１３ｂは、１ブロックを構成する複数の画素回路１１に接続される。各々の画素回路１１は、１本の走査線１２と、３本の制御線１５〜１７と、１本のデータ線１３ａと、１本のリセット線１４とに電気的に接続される。また、制御線１８は、１ブロックを構成する複数の画素回路１１を制御するために用いられる。

ゲート線駆動回路２０は、制御信号Ｃtrに従って、１垂直同期期間内にＭ本の走査線１２を１行毎に順次駆動するための走査信号Ｇwrを生成する。ここで、１垂直同期期間とは、表示パネル１０が１コマの画像を表示するのに要する期間（１フレーム期間）をいう。例えば、垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の約８．３ｍｓの期間が、１垂直同期期間に相当する。

図２においては、第１、２、…、Ｍ行の走査線１２に供給される走査信号Ｇwrが、Ｇwr(1)、Ｇwr(2)、…、Ｇwr(M)としてそれぞれ示されている。また、ゲート線駆動回路２０は、走査信号Ｇwrの他にも、走査信号に同期した各種の制御信号を行毎に生成して、それらの制御信号を制御線１５〜１８に供給する。

データ線駆動回路３０は、（３Ｎ）本のデータ線１３ａに対応する（３Ｎ）個のレベル制御回路ＬＳと、複数のデマルチプレクサーＤＭと、階調信号供給回路３１とを含んでいる。複数のデマルチプレクサーＤＭを設けることによって、１グループを構成する所定数のデータ線１３ａが時分割で駆動される。

階調信号供給回路３１は、複数のデマルチプレクサーＤＭに対応して、複数のＤＡＣ（Ｄ／Ａ変換器）と、複数の増幅器とを含んでいる。複数のＤＡＣは、表示コントロール部３から供給される階調データＶdataを複数のアナログの階調信号に変換する。複数の増幅器は、階調データＶdataに基づいて得られる複数の階調信号を増幅して、増幅された複数の階調信号を複数のデマルチプレクサーＤＭの入力端子にそれぞれ供給する。

それらの増幅器は、複数のデータ線１３ａ又はそれらのデータ線１３ａに接続される複数の保持容量Ｃ１（図８参照）を、複数のデマルチプレクサーＤＭを介して駆動する。それらのデマルチプレクサーＤＭは、各々の増幅器の出力信号を所定数のデータ線１３ａ又はそれらのデータ線１３ａに接続される所定数の保持容量Ｃ１に時分割で順次供給するように切換動作を行う。

ここで、１グループを構成するデータ線１３ａの数は、３の倍数としても良い。以下においては、一例として、１８本のデータ線１３ａが１グループを構成する場合について説明する。但し、（３Ｎ／１８）は、２以上の整数Ｌであるものとする。その場合には、Ｌ個のデマルチプレクサーＤＭ(1)〜ＤＭ(L)が、各グループを構成する１８本のデータ線１３ａ毎に設けられる。また、制御信号Ｓelとして、Ｓel(1)〜Ｓel(18)が用いられると共に、制御信号／Ｓelとして、／Ｓel(1)〜／Ｓel(18)が用いられる。

階調信号供給回路３１は、表示コントロール部３から供給される階調データＶdataをアナログ信号に変換して増幅することにより、Ｌ個の階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)を生成する。ここで、階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)の各々は、１８列の画素についての階調信号が時分割多重されたものである。階調信号供給回路３１のＬ個の増幅器は、階調信号Ｖd(1)、Ｖd(2)、…、Ｖd(L)を、第１、２、…、Ｌ番目のグループに対応するデマルチプレクサーＤＭ(1)、ＤＭ(2)、…、ＤＭ(L)にそれぞれ供給する。

＜階調信号供給回路の第１の構成例＞
図３は、図２に示す階調信号供給回路の第１の構成例を示す図である。図３に示すように、階調信号供給回路３１は、第１群の増幅器４０ａ及び第２群の増幅器４０ｂと、複数のレギュレーター（定電圧回路）４１〜４４と、複数の階調電圧発生回路４５ａ及び４５ｂと、第１群の階調線４６ａ及び第２群の階調線４６ｂとを含んでいる。図３においては、一例として、４つのレギュレーター４１〜４４を用いる場合が示されているが、階調信号供給回路３１は、少なくとも２つのレギュレーター４１及び４２を含んでいれば良い。

レギュレーター４１及び４３は、高電位側の電源電位ＶＰ１を安定化することにより、基準電位に対して定電圧ＶＲ１を生成する。また、レギュレーター４２及び４４は、低電位側の電源電位ＶＰ２を安定化することにより、基準電位に対して定電圧ＶＲ２を生成する。

階調電圧発生回路４５ａは、第１群の増幅器（図３においては、奇数番目の増幅器）４０ａに対応して設けられている。階調電圧発生回路４５ａは、レギュレーター４１〜４４から配線４１ａ〜４４ａをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第１群の階調線４６ａに供給する。

例えば、階調電圧発生回路４５ａは、第１群の階調線４６ａの第１の側（図中左側）に配置された第１のラダー抵抗と、第１群の階調線４６ａの第１の側と反対の第２の側（図中右側）に配置された第２のラダー抵抗とを含んでいる。第１のラダー抵抗は、レギュレーター４１及び４２から配線４１ａ及び４２ａをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第１群の階調線４６ａに供給する。第２のラダー抵抗は、レギュレーター４３及び４４から配線４３ａ及び４４ａをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第１群の階調線４６ａに供給する。

また、階調電圧発生回路４５ｂは、第２群の増幅器（図３においては、偶数番目の増幅器）４０ｂに対応して設けられている。階調電圧発生回路４５ｂは、レギュレーター４１〜４４から配線４１ｂ〜４４ｂをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第２群の階調線４６ｂに供給する。

例えば、階調電圧発生回路４５ｂは、第２群の階調線４６ｂの第１の側（図中左側）に配置された第３のラダー抵抗と、第２群の階調線４６ｂの第２の側（図中右側）に配置された第４のラダー抵抗とを含んでいる。第３のラダー抵抗は、レギュレーター４１及び４２から配線４１ｂ及び４２ｂをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第２群の階調線４６ｂに供給する。第４のラダー抵抗は、レギュレーター４３及び４４から配線４３ｂ及び４４ｂをそれぞれ介して定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第２群の階調線４６ｂに供給する。

さらに、階調信号供給回路３１は、第１群のスイッチ回路４７ａと、第２群のスイッチ回路４７ｂと、制御回路５０とを含んでいる。第１群のスイッチ回路４７ａは、第１群の増幅器４０ａの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する。また、第２群のスイッチ回路４７ｂは、第２群の増幅器４０ｂの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する。

例えば、第１群のスイッチ回路４７ａは、第１群の増幅器４０ａの入力端子と第１群の階調線４６ａとの間に電気的に接続された複数のトランスミッションゲートで構成されている。また、第２群のスイッチ回路４７ｂは、第２群の増幅器４０ｂの入力端子と第２群の階調線４６ｂとの間に電気的に接続された複数のトランスミッションゲートで構成されている。

制御回路５０は、例えば、論理回路及び複数のレジスターで構成される。制御回路５０は、図２に示す表示コントロール部３から供給される階調データＶdataをデコードして、第１群のスイッチ回路４７ａ及び第２群のスイッチ回路４７ｂを制御する複数の制御信号を生成する。

即ち、制御回路５０は、階調データＶdataによって表される階調レベルに対応する階調線を複数の増幅器の入力端子に接続するように、第１群のスイッチ回路４７ａ及び第２群のスイッチ回路４７ｂを制御する。さらに、制御回路５０は、階調データＶdataによって表される階調レベルに従って複数の増幅器のゲインを制御する複数の制御信号を生成しても良い。

ここで、第１群のスイッチ回路４７ａ及び第２群のスイッチ回路４７ｂは、複数の階調電圧発生回路４５ａ及び４５ｂ、第１群の階調線４６ａ及び第２群の階調線４６ｂ、及び、制御回路５０と共に、複数のＤＡＣを構成している。それらのＤＡＣは、表示コントロール部３から供給される階調データＶdataを、ＲＧＢの色毎に複数のアナログの階調信号に変換する。

このように、複数の階調電圧発生回路４５ａ及び４５ｂを設けることにより、複数のＤＡＣには、階調電圧発生回路４５ａ及び４５ｂから給電される階調線が１列毎に交互に接続されるので、各々の階調線に流れる電流を半分にすることができる。その結果、階調線に流れる電流を分散して、複数のＤＡＣの出力電圧間のクロストークを低減することができる。

しかしながら、複数の階調電圧発生回路４５ａ及び４５ｂを設ける場合には、レギュレーター４１〜４４から階調電圧発生回路４５ａ及び４５ｂまでの配線の抵抗値によって異なる電圧降下が生じる場合がある。そのような場合には、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧にばらつきが生じてしまう。

例えば、レギュレーター４１から階調電圧発生回路４５ａまでの配線４１ａの抵抗値とレギュレーター４１から階調電圧発生回路４５ｂまでの配線４１ｂの抵抗値が異なると、縦縞のブロックムラが発生してしまう。

具体例として、階調電圧発生回路４５ａ及び４５ｂの各々は、レギュレーター４１〜４４から供給される定電圧を分割する複数の分割抵抗からなるラダー抵抗を含んでおり、１つの分割抵抗は、約３０Ωの抵抗値を有している。また、レギュレーター４１〜４４と階調電圧発生回路４５ａ及び４５ｂのラダー抵抗との間の配線を半導体集積回路装置におけるアルミ配線層に形成すると、配線抵抗の差が１０Ω程度となってしまう場合があった。

ここで、レギュレーター４１〜４４が階調電圧発生回路４５ａ及び４５ｂのラダー抵抗に定電圧を供給すると、ラダー抵抗に常にＤＣ電流が流れる。その際に、レギュレーター４１〜４４からラダー抵抗までの配線にもＤＣ電流が流れ、配線抵抗によって電圧降下が生じる。配線抵抗の差が１０Ω程度である場合には、電圧降下の差が１つの分割抵抗の両端間の電圧の１／３程度に相当するので、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧にばらつきが生じてしまう。

あるいは、画面の一部分において奇数番目のブロックのデータ線に供給される階調信号の電位と偶数番目のブロックのデータ線に供給される階調信号の電位とが異なると、それ以外の部分において縦縞のブロックムラが発生してしまう。

そこで、本実施形態においては、配線４１ａの抵抗値と配線４１ｂの抵抗値との差、配線４２ａの抵抗値と配線４２ｂの抵抗値との差、配線４３ａの抵抗値と配線４３ｂの抵抗値との差、及び、配線４４ａの抵抗値と配線４４ｂの抵抗値との差が、階調電圧発生回路４５ａ及び４５ｂに含まれているラダー抵抗における１つの分割抵抗の抵抗値よりも所定の割合で小さく制限されている。それにより、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきを低減して、画質を向上させることができる。

例えば、ＤＡＣのみで階調信号の階調を再現する場合には、配線抵抗の差を分割抵抗の抵抗値の１／８よりも小さく設定すれば、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきがＤＡＣの分解能よりもバイナリーで３桁以上小さくなるので、ＤＡＣの分解能と比較してＤＡＣの出力電圧のばらつきを十分小さくすることができる。

また、各々の増幅器が、それぞれのＤＡＣから出力される階調信号を、２^Ｊ種類（Ｊは自然数）のゲインの内から制御回路５０によって指定されたゲインで増幅する場合もある。そのような場合には、配線抵抗の差を分割抵抗の抵抗値の１／２^Ｊよりも小さく設定すれば、ＤＡＣ及び増幅器の分解能と比較してＤＡＣの出力電圧のばらつきを小さくすることができる。

例えば、各々の増幅器が２^３種類（８種類）のゲインの内から制御回路５０によって指定されたゲインで階調信号を増幅する場合には、配線抵抗の差を分割抵抗の抵抗値の１／８よりも小さく設定すれば、ＤＡＣ及び増幅器の分解能と比較してＤＡＣの出力電圧のばらつきを小さくすることができる。

また、各々の増幅器が２^４種類（１６種類）のゲインの内から制御回路５０によって指定されたゲインで階調信号を増幅する場合には、配線抵抗の差を分割抵抗の抵抗値の１／１６よりも小さく設定すれば、ＤＡＣ及び増幅器の分解能と比較してＤＡＣの出力電圧のばらつきを小さくすることができる。

さらに、各々の増幅器が２^５種類（３２種類）のゲインの内から制御回路５０によって指定されたゲインで階調信号を増幅する場合には、配線抵抗の差を分割抵抗の抵抗値の１／３２よりも小さく設定すれば、ＤＡＣ及び増幅器の分解能と比較してＤＡＣの出力電圧のばらつきを小さくすることができる。

例えば、ＤＡＣが６４階調を有する階調信号を出力し、増幅器がＤＡＣから出力される階調信号を３２種類のゲインの内から制御回路５０によって指定されたゲインで増幅する場合には、階調信号供給回路３１は、２０４８階調を有する階調信号を生成することができる。

＜階調信号供給回路の第２の構成例＞
図４は、図２に示す階調信号供給回路の第２の構成例を示す図である。第２の構成例においては、階調電圧発生回路４５ａ及び４５ｂにおいて対応するラダー抵抗同士が隣接して配置されている。その他の点については、第２の構成例は第１の構成例と同様である。

図４に示すように、階調電圧発生回路４５ａは、第１群の階調線４６ａ及び第２群の階調線４６ｂの第１の側（図中左側）に配置された第１のラダー抵抗と、第１群の階調線４６ａ及び第２群の階調線４６ｂの第２の側（図中右側）に配置された第２のラダー抵抗とを含んでいる。

また、階調電圧発生回路４５ｂは、第１群の階調線４６ａ及び第２群の階調線４６ｂの第１の側に配置されて第１のラダー抵抗に隣接する第３のラダー抵抗と、第１群の階調線４６ａ及び第２群の階調線４６ｂの第２の側に配置されて第２のラダー抵抗に隣接する第４のラダー抵抗とを含んでいる。

それにより、レギュレーター４１〜４４の各々から階調電圧発生回路４５ａ及び４５ｂのラダー抵抗までの配線の距離を短くして、それらの配線の抵抗値を小さくすることができる。また、階調電圧発生回路４５ａ及び４５ｂに含まれているラダー抵抗のばらつきを小さくすることができる。その結果、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきを低減することができる。

さらに、第１群の階調線４６ａと第２群の階調線４６ｂとにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されても良い。それにより、第１群の階調線４６ａと第２群の階調線４６ｂとの間で、同一の階調レベルに対応する２本の階調線の抵抗値のばらつきを小さくすると共に、それらの階調線に接続されたスイッチ回路の抵抗値のばらつきを小さくすることができる。その結果、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきをさらに低減することができる。

＜階調信号供給回路の第３の構成例＞
図５は、図２に示す階調信号供給回路の第３の構成例を示す図である。第３の構成例においては、各々の増幅器の入力端子が複数の階調電圧発生回路４５ａ及び４５ｂの内の選択された一方に電気的に接続可能になっている。その他の点については、第３の構成例は第１又は第２の構成例と同様である。但し、第３の構成例においては、レギュレーターから階調信号供給回路までの配線の抵抗値を制限しなくても良い。

図５に示すように、階調信号供給回路３１は、第１群の増幅器４０ａの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する第３群のスイッチ回路４８ａと、第２群の増幅器４０ｂの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する第４群のスイッチ回路４８ｂとをさらに含んでいる。

例えば、第３群のスイッチ回路４８ａは、第１群の増幅器４０ａの入力端子と第２群の階調線４６ｂとの間に電気的に接続された複数のトランスミッションゲートで構成されている。また、第４群のスイッチ回路４８ｂは、第２群の増幅器４０ｂの入力端子と第１群の階調線４６ａとの間に電気的に接続された複数のトランスミッションゲートで構成されている。

制御回路５０は、図２に示す表示コントロール部３から供給される階調データＶdataをデコードして複数の制御信号を生成する際に、各々の増幅器の入力端子に階調電圧を供給する階調電圧発生回路を、階調電圧発生回路４５ａ及び４５ｂの内から選択することが可能である。それにより、各々の増幅器の入力端子に電気的に接続される階調電圧発生回路を適宜切り換えて、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

例えば、制御回路５０は、１垂直同期期間毎に交互に選択された第１群の階調線４６ａと第２群の階調線４６ｂとの内の一方に含まれている階調線を第１群の増幅器４０ａの入力端子に電気的に接続するように第１群のスイッチ回路４７ａ及び第３群のスイッチ回路４８ａを制御する。

また、制御回路５０は、１垂直同期期間毎に交互に選択された第１群の階調線４６ａと第２群の階調線４６ｂとの内の他方に含まれている階調線を第２群の増幅器４０ｂの入力端子に電気的に接続するように第２群のスイッチ回路４７ｂ及び第４群のスイッチ回路４８ｂを制御する。

図５（ａ）には、ある垂直同期期間において、第１群のスイッチ回路４７ａの内のいずれかを有効（オン状態）にすると共に、第２群のスイッチ回路４７ｂの内のいずれかを有効（オン状態）にする制御信号（白の矢印）が示されている。また、第３群のスイッチ回路４８ａの全てを無効（オフ状態）にすると共に、第４群のスイッチ回路４８ｂの全てを無効（オフ状態）にする制御信号（黒の矢印）が示されている。

図５（ｂ）には、次の垂直同期期間において、第１群のスイッチ回路４７ａの全てを無効（オフ状態）にすると共に、第２群のスイッチ回路４７ｂの全てを無効（オフ状態）にする制御信号（黒の矢印）が示されている。また、第３群のスイッチ回路４８ａの内のいずれかを有効（オン状態）にすると共に、第４群のスイッチ回路４８ｂの内のいずれかを有効（オン状態）にする制御信号（白の矢印）が示されている。

それにより、各々の増幅器の入力端子に電気的に接続される階調電圧発生回路が１垂直同期期間毎に交互に切り換えられるので、人間の目の残像効果によって、階調電圧発生回路４５ａ及び４５ｂに対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

＜階調信号供給回路の第４の構成例＞
図６は、図２に示す階調信号供給回路の第４の構成例を示す図である。第４の構成例においては、複数の増幅器が３つの群に分割されている。その他の点については、第４の構成例は第１の構成例と同様である。但し、第４の構成例においては、レギュレーターから階調信号供給回路までの配線の抵抗値を制限しなくても良い。

図６に示すように、階調信号供給回路３１は、第１群の増幅器４０ａ〜第３群の増幅器４０ｃと、複数のレギュレーター（定電圧回路）４１〜４４と、複数の階調電圧発生回路４５ａ〜４５ｃと、第１群の階調線４６ａ〜第３群の階調線４６ｃとを含んでいる。図６においては、一例として、４つのレギュレーター４１〜４４を用いる場合が示されているが、階調信号供給回路３１は、少なくとも２つのレギュレーター４１及び４２を含んでいれば良い。

階調電圧発生回路４５ａは、第１群の増幅器（図６においては、赤（Ｒ）の階調信号を出力する増幅器）４０ａに対応して設けられている。階調電圧発生回路４５ｂは、第２群の増幅器（図６においては、緑（Ｇ）の階調信号を出力する増幅器）４０ｂに対応して設けられている。階調電圧発生回路４５ｃは、第３群の増幅器（図６においては、青（Ｂ）の階調信号を出力する増幅器）４０ｃに対応して設けられている。

階調電圧発生回路４５ａは、レギュレーター４１〜４４から定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第１群の階調線４６ａに供給する。階調電圧発生回路４５ｂは、レギュレーター４１〜４４から定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第２群の階調線４６ｂに供給する。階調電圧発生回路４５ｃは、レギュレーター４１〜４４から定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第３群の階調線４６ｃに供給する。

例えば、階調電圧発生回路４５ａは、第１群の階調線４６ａの第１の側（図中左側）に配置された第１のラダー抵抗と、第１群の階調線４６ａの第２の側（図中右側）に配置された第２のラダー抵抗とを含んでいる。また、階調電圧発生回路４５ｂは、第２群の階調線４６ｂの第１の側に配置された第３のラダー抵抗と、第２群の階調線４６ｂの第２の側に配置された第４のラダー抵抗とを含んでいる。

また、階調電圧発生回路４５ｃは、第３群の階調線４６ｃの第１の側に配置された第５のラダー抵抗と、第３群の階調線４６ｃの第２の側に配置された第６のラダー抵抗とを含んでいる。第５のラダー抵抗は、レギュレーター４１及び４２から定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第３群の階調線４６ｃに供給する。第６のラダー抵抗は、レギュレーター４３及び４４から定電圧ＶＲ１及びＶＲ２が供給され、複数の階調電圧を発生して第３群の階調線４６ｃに供給する。

さらに、階調信号供給回路３１は、第１群のスイッチ回路４７ａ〜第３群のスイッチ回路４７ｃと、制御回路５０とを含んでいる。第１群のスイッチ回路４７ａは、第１群の増幅器４０ａの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する。第２群のスイッチ回路４７ｂは、第２群の増幅器４０ｂの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する。第３群のスイッチ回路４７ｃは、第３群の増幅器４０ｃの入力端子の各々に第３群の階調線４６ｃの内からそれぞれ選択された階調線を電気的に接続する。

例えば、第１群のスイッチ回路４７ａは、第１群の増幅器４０ａの入力端子と第１群の階調線４６ａとの間に電気的に接続された複数のトランスミッションゲートで構成されている。第２群のスイッチ回路４７ｂは、第２群の増幅器４０ｂの入力端子と第２群の階調線４６ｂとの間に電気的に接続された複数のトランスミッションゲートで構成されている。第３群のスイッチ回路４７ｃは、第３群の増幅器４０ｃの入力端子と第３群の階調線４６ｃとの間に電気的に接続された複数のトランスミッションゲートで構成されている。

制御回路５０は、図２に示す表示コントロール部３から供給される階調データＶdataに含まれている異なる３色（ＲＧＢ）の階調データに基づいて、第１群のスイッチ回路４７ａ〜第３群のスイッチ回路４７ｃをそれぞれ制御する複数の制御信号を生成する。即ち、制御回路５０は、ＲＧＢの階調レベルに対応する複数の階調線を第１群の増幅器４０ａ〜第３群の増幅器４０ｃの入力端子に接続するように、第１群のスイッチ回路４７ａ〜第３群のスイッチ回路４７ｃを制御する。さらに、制御回路５０は、階調データＶdataによって表される階調レベルに対応して複数の増幅器のゲインを制御する複数の制御信号を生成しても良い。

第４の構成例によれば、色毎に異なる階調電圧発生回路４５ａ〜４５ｃを用いることにより、各色のＤＡＣに階調電圧を供給する階調電圧発生回路が統一されるので、階調電圧発生回路４５ａ〜４５ｃに対応するＤＡＣの出力電圧のばらつきを視覚的に目立たなくすることができる。

＜階調信号供給回路の第５の構成例＞
図７は、図２に示す階調信号供給回路の第５の構成例を示す図である。第５の構成例においては、階調電圧発生回路４５ａ〜４５ｃにおいて対応するラダー抵抗が隣接して配置されている。また、各々の増幅器の入力端子が階調電圧発生回路４５ａ〜４５ｃの内の選択された１つに電気的に接続可能になっている。その他の点については、第５の構成例は第４の構成例と同様である。

図７に示すように、階調電圧発生回路４５ａは、第１群の階調線４６ａ〜第３群の階調線４６ｃの第１の側（図中左側）に配置された第１のラダー抵抗と、第１群の階調線４６ａ〜第３群の階調線４６ｃの第２の側（図中右側）に配置された第２のラダー抵抗とを含んでいる。

また、階調電圧発生回路４５ｂは、第１群の階調線４６ａ〜第３群の階調線４６ｃの第１の側に配置されて第１のラダー抵抗に隣接する第３のラダー抵抗と、第１群の階調線４６ａ〜第３群の階調線４６ｃの第２の側に配置されて第２のラダー抵抗に隣接する第４のラダー抵抗とを含んでいる。

さらに、階調電圧発生回路４５ｃは、第１群の階調線４６ａ〜第３群の階調線４６ｃの第１の側に配置されて第３のラダー抵抗に隣接する第５のラダー抵抗と、第１群の階調線４６ａ〜第３群の階調線４６ｃの第２の側に配置されて第４のラダー抵抗に隣接する第６のラダー抵抗とを含んでいる。

また、第１群の階調線４６ａ〜第３群の階調線４６ｃにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されている。即ち、第１群の階調線４６ａと第２群の階調線４６ｂとにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されており、第２群の階調線４６ｂと第３群の階調線４６ｃとにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されている。

さらに、階調信号供給回路３１は、第１群のスイッチ回路４７ａ〜第９群のスイッチ回路４９ｃを含んでいる。第１群のスイッチ回路４７ａは、第１群の増幅器４０ａの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する。第２群のスイッチ回路４７ｂは、第２群の増幅器４０ｂの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する。第３群のスイッチ回路４７ｃは、第３群の増幅器４０ｃの入力端子の各々に第３群の階調線４６ｃの内からそれぞれ選択された階調線を電気的に接続する。

第４群のスイッチ回路４８ａは、第１群の増幅器４０ａの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する。第５群のスイッチ回路４８ｂは、第２群の増幅器４０ｂの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する。第６群のスイッチ回路４８ｃは、第３群の増幅器４０ｃの入力端子の各々に第１群の階調線４６ａの内からそれぞれ選択された階調線を電気的に接続する。

第７群のスイッチ回路４９ａは、第１群の増幅器４０ａの入力端子の各々に第３群の階調線４６ｃの内からそれぞれ選択された階調線を電気的に接続する。第８群のスイッチ回路４９ｂは、第２群の増幅器４０ｂの入力端子の各々に第３群の階調線４６ｃの内からそれぞれ選択された階調線を電気的に接続する。第９群のスイッチ回路４９ｃは、第３群の増幅器４０ｃの入力端子の各々に第２群の階調線４６ｂの内からそれぞれ選択された階調線を電気的に接続する。

例えば、第１群のスイッチ回路４７ａ〜第９群のスイッチ回路４９ｃの各々は、トランスミッションゲートで構成されている。第１群のスイッチ回路４７ａ〜第９群のスイッチ回路４９ｃは、第１群の増幅器４０ａ〜第３群の増幅器４０ｃの入力端子の各々に第１群の階調線４６ａ〜第３群の階調線４６ｃの内からそれぞれ選択された階調線を電気的に接続する。

制御回路５０は、図２に示す表示コントロール部３から供給される階調データＶdataをデコードして複数の制御信号を生成する際に、各々の増幅器の入力端子に階調電圧を供給する階調電圧発生回路を、階調電圧発生回路４５ａ〜４５ｃの内から選択することが可能となっている。

また、制御回路５０は、第１群の増幅器４０ａ〜第３群の増幅器４０ｃの入力端子に階調電圧を供給する３つの階調電圧発生回路を所定の期間（例えば、１垂直同期期間）毎に変更するように第１群のスイッチ回路４７ａ〜第９群のスイッチ回路４９ｃを制御しても良い。それにより、３色のＤＡＣの出力電圧のばらつきを時間的に平均化して、視覚的に目立たなくすることができる。

＜デマルチプレクサー等の構成＞
図８は、図２に示すデマルチプレクサー及びレベル制御回路の構成例を示す回路図である。図８においては、第ｉ番目のグループに対応するデマルチプレクサーＤＭ(i)と、デマルチプレクサーＤＭ(i)に接続された複数のレベル制御回路ＬＳとが示されている（ｉは、１以上でＬ以下の整数）。以下に、図２及び図８を参照しながら、デマルチプレクサーＤＭ(i)及びレベル制御回路ＬＳについて説明する。

図８に示すように、デマルチプレクサーＤＭ(i)は、列毎に設けられた複数のトランスミッションゲート３２を含み、第ｉ番目のグループを構成する１８本のデータ線１３ａに階調信号Ｖd(i)を時分割で供給する。デマルチプレクサーＤＭ(i)の複数のトランスミッションゲート３２の入力端子は互いに共通接続されており、その共通入力端子に階調信号Ｖd(i)が供給される。

デマルチプレクサーＤＭ(i)において第１列に設けられたトランスミッションゲート３２は、制御信号Ｓel(1)がハイレベル（制御信号／Ｓel(1)がローレベル）であるときにオン（導通）する。また、デマルチプレクサーＤＭ(i)において第２列に設けられたトランスミッションゲート３２は、制御信号Ｓel(2)がハイレベルであるときにオンする。以下同様に、デマルチプレクサーＤＭ(i)において第１８列に設けられたトランスミッションゲート３２は、制御信号Ｓel(18)がハイレベルであるときにオンする。

各々のレベル制御回路ＬＳは、保持容量Ｃ１と、トランスミッションゲート３３及び３４とを含み、データ線１３ａの電位を制御する。保持容量Ｃ１の一方の電極は、トランスミッションゲート３２の出力端子に電気的に接続されている。また、保持容量Ｃ１の他方の電極は、固定された電位ＶＳＳの配線に共通に接続されている。ここで、電位ＶＳＳは、論理信号である走査信号や制御信号のローレベルに相当する電位であっても良い。

トランスミッションゲート３３の入力端子は、保持容量Ｃ１の一方の電極に接続されており、トランスミッションゲート３３の出力端子は、データ線１３ａに接続されている。トランスミッションゲート３４の入力端子は、初期化電位Ｖiniの供給線に接続されており、トランスミッションゲート３４の出力端子は、データ線１３ａに接続されている。

初期化電位Ｖiniの供給線には、表示コントロール部３から所定の初期化電位Ｖiniが供給される。表示コントロール部３は、複数列のトランスミッションゲート３４の制御端子に制御信号Ｇini及び／Ｇiniを共通に供給する。複数列のトランスミッションゲート３４は、制御信号Ｇiniがハイレベルのときに一斉にオンして、初期化電位Ｖiniの供給線をデータ線１３ａに電気的に接続し、制御信号Ｇiniがローレベルのときに、両者を電気的に非接続とする。

また、トランスミッションゲート３２がオンした際に、保持容量Ｃ１の一方の電極には、階調信号供給回路３１から階調信号Ｖd(i)が供給される。表示コントロール部３は、複数列のトランスミッションゲート３３に制御信号Ｇcpl及び／Ｇcplを共通に供給する。複数列のトランスミッションゲート３３は、制御信号Ｇcplがハイレベルであるときに一斉にオンして、保持容量Ｃ１の一方の電極をデータ線１３ａに電気的に接続し、制御信号Ｇcplがローレベルのときに、両者を電気的に非接続とする。

＜画素回路の構成＞
図９は、図２に示す画素回路等の構成例を示す回路図である。図９においては、第ｍ行第ｎ列の画素回路１１と、第（ｍ＋１）行第ｎ列の画素回路１１とによって、１ブロックの画素回路が構成されている。複数の画素回路の回路的な構成は同一であるので、図９には１つの画素回路の構成例が示されている。

この例において、画素回路１１は、発光素子Ｄ１と、画素容量Ｃ３と、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ５とを含んでいる。また、表示パネル１０には、各列において１ブロックを構成する画素回路１１に対応して、転送容量Ｃ２と、ＰチャネルＭＯＳトランジスターＱＰ６とが設けられている。なお、データ線１３ａとリセット線１４との間には、寄生容量Ｃｐが存在する。

発光素子Ｄ１は、例えば、シリコン基板に形成されたアノードと光透過性を有するカソードとによって白色の有機ＥＬ層を挟持したＯＬＥＤである。発光素子Ｄ１のアノードは、画素回路毎に個別に設けられる画素電極である。これに対して、発光素子Ｄ１のカソードは、全ての画素回路に共通に設けられる共通電極であり、画素回路１１における低電位側の電源電位Ｖctに保たれる。

発光素子Ｄ１の出射側（カソード側）には、ＲＧＢのいずれかに対応したカラーフィルターが設けられている。なお、白色の有機ＥＬ層を挟んで配置される２つの反射層間の光学距離を調整してキャビティ構造を形成し、発光素子Ｄ１から出射される光の波長を設定しても良い。この場合には、カラーフィルターが設けられても良いし、設けられなくても良い。

そのような発光素子Ｄ１において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、表示パネル１０から出射される。

また、表示パネル１０には、第１の方向に延在するＭ本の制御線１５と、Ｍ本の制御線１６と、Ｍ本の制御線１７と、Ｋ本の制御線１８とが設けられている。ここで、Ｋは、ブロック数に相当し、画素回路の行数Ｍを１ブロックに含まれる画素回路の数で割った値（自然数）である。

図２に示すゲート線駆動回路２０は、第ｍ行の走査線１２に走査信号Ｇwr(m)を供給する。また、ゲート線駆動回路２０は、第ｍ行の制御線１５に制御信号Ｇcmp(m)を供給し、第ｍ行の制御線１６に制御信号Ｇel(m)を供給し、第ｍ行の制御線１７に制御信号Ｇorst(m)を供給し、第ｋブロックの制御線１８に制御信号Ｇfix(k)を供給する。

データ線１３ａには、転送容量Ｃ２の一方の電極と、トランジスターＱＰ６のソース及びドレインの内の一方とが、電気的に接続されている。また、転送容量Ｃ２の他方の電極と、トランジスターＱＰ６のソース及びドレインの内の他方とは、データ分割線１３ｂに電気的に接続されている。

即ち、データ線１３ａとデータ分割線１３ｂとの間に、転送容量Ｃ２とトランジスターＱＰ６とが並列に接続されている。トランジスターＱＰ６のゲートは、制御線１８に電気的に接続され、制御信号Ｇfix(k)が供給される。トランジスターＱＰ６は、主として、データ線１３ａとデータ分割線１３ｂとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

トランジスターＱＰ２のソース及びドレインの内の一方は、データ分割線１３ｂに電気的に接続されており、ソース及びドレインの内の他方は、駆動トランジスターＱＰ１のゲートと、画素容量Ｃ３の一方の電極とに電気的に接続されている。トランジスターＱＰ２のゲートは、走査線１２に電気的に接続され、走査信号Ｇwr(m)が供給される。トランジスターＱＰ２は、データ分割線１３ｂに接続された転送容量Ｃ２の他方の電極と、駆動トランジスターＱＰ１のゲートとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

画素容量Ｃ３の他方の電極は、表示パネル１０における高電位側の電源電位Ｖelが供給される電源給電線１９に電気的に接続されている。それにより、画素容量Ｃ３は、駆動トランジスターＱＰ１のゲート・ソース間の電圧を保持する容量として機能する。

駆動トランジスターＱＰ１のソースは、電源給電線１９に電気的に接続されており、ドレインは、トランジスターＱＰ３のソース及びドレインの内の一方と、トランジスターＱＰ４のソースとに電気的に接続されている。駆動トランジスターＱＰ１は、ソース・ゲート間の電圧に応じたドレイン電流を流して発光素子Ｄ１を駆動する。

トランジスターＱＰ３のソース及びドレインの内の他方は、データ分割線１３ｂに電気的に接続されている。トランジスターＱＰ３のゲートは、制御線１５に電気的に接続され、制御信号Ｇcmp(m)が供給される。トランジスターＱＰ３は、トランジスターＱＰ２を介して駆動トランジスターＱＰ１のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

トランジスターＱＰ４のドレインは、発光素子Ｄ１のアノードとトランジスターＱＰ５のソースとに電気的に接続されている。トランジスターＱＰ４のゲートは、制御線１６に電気的に接続され、制御信号Ｇel(m)が供給される。トランジスターＱＰ４は、駆動トランジスターＱＰ１のドレインと、発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

トランジスターＱＰ５のドレインは、リセット線１４に電気的に接続され、リセット電位Ｖorstに保たれている。トランジスターＱＰ５のゲートは、制御線１７に電気的に接続され、制御信号Ｇorst(m)が供給される。トランジスターＱＰ５は、リセット線１４と発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

トランジスターＱＰ１〜ＱＰ６は、シリコン基板のＮウエルに形成されても良い。その場合に、トランジスターＱＰ１〜ＱＰ６のバックゲート（Ｎウエル）には、表示パネル１０における高電位側の電源電位Ｖelが供給される。なお、トランジスターＱＰ１〜ＱＰ６は、薄膜トランジスターであっても良い。

また、画素容量Ｃ３としては、駆動トランジスターＱＰ１のゲートに付随する寄生容量を用いても良い。あるいは、画素容量Ｃ３として、シリコン基板上に設けられた複数の異なる配線層における配線で層間絶縁膜を挟持することによって形成された容量を用いても良い。

＜表示装置の表示動作＞
図２〜図９に示す表示装置の表示動作について、図１０を参照しながら説明する。図１０は、表示装置の表示動作を説明するためのタイミングチャートである。電源投入後にパワーオンリセットが解除されると、表示コントロール部３は、ゲート線駆動回路２０及びデータ線駆動回路３０に表示動作を開始させると共に、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを周期的にローレベルに活性化する。

図１０に示すように、表示コントロール部３は、１水平同期期間（１Ｈ）内の所定の期間において、制御信号Ｓel(1)〜Ｓel(18)をハイレベルに順次活性化すると共に、制御信号Ｇiniをハイレベルに活性化し、制御信号Ｇcplをローレベルに非活性化する。それにより、デマルチプレクサーＤＭ（i）において、制御信号Ｓel(1)〜Ｓel(18)が印加されるトランスミッションゲート３２が順次オンする。また、レベル制御回路ＬＳにおいて、トランスミッションゲート３４がオンし、トランスミッションゲート３３がオフする。

また、階調信号供給回路３１は、上記所定の期間において、第ｉ番目のグループのデータ線１３ａに対応する階調信号Ｖd(i)の電位を、第ｉ番目のグループにおける第１列、第２列、…、第１８列の画素の階調レベルに対応する階調電位に順番に切り換える。それにより、第ｉ番目のグループにおける第１列、第２列、…、第１８列の画素に対応する保持容量Ｃ１にそれぞれの階調電位が充電される。上記所定の期間の経過後、表示コントロール部３は、制御信号Ｇiniをローレベルに非活性化し、制御信号Ｇcplをハイレベルに活性化する。

一方、ゲート線駆動回路２０は、１垂直同期期間内の第ｍ番目及び第（ｍ＋１）番目の水平同期期間において、第ｍ行の制御線１７に供給される制御信号Ｇorst(m)をローレベルに活性化すると共に、第ｍ行の制御線１６に供給される制御信号Ｇel(m)をハイレベルに非活性化する。

また、ゲート線駆動回路２０は、１垂直同期期間内の第ｍ番目の水平同期期間において、第ｋブロックの制御線１８に供給される制御信号Ｇfix(k)、第ｍ行の走査線１２に供給される走査信号Ｇwr(m)、及び、第ｍ行の制御線１５に供給される制御信号Ｇcmp(m)を、ローレベルに順次活性化する。

さらに、１垂直同期期間内の第ｍ番目及び第（ｍ＋１）番目の水平同期期間が終了した後に、ゲート線駆動回路２０は、第ｍ行の制御線１７に供給される制御信号Ｇorst(m)をハイレベルに非活性化すると共に、第ｍ行の制御線１６に供給される制御信号Ｇel(m)をローレベルに活性化する。

それにより、第ｍ番目の水平同期期間において、第ｍ行のラインの駆動期間（初期化期間、補償期間、及び、書込期間）が設けられ、第（ｍ＋２）番目の水平同期期間以降において、第ｍ行のラインの発光期間が設けられる。そして、１つのラインについて、駆動期間の開始から１垂直同期期間が経過した後に、再び駆動期間が設けられる。従って、発光期間→初期化期間→補償期間→書込期間→発光期間というサイクルが繰り返される。

なお、図９においては、トランジスターＱＰ３が駆動トランジスターＱＰ１のドレインとデータ分割線１３ｂとの間に接続されているが、トランジスターＱＰ３を駆動トランジスターＱＰ１のドレインとゲートとの間に接続しても良い。あるいは、トランジスターＱＰ５を省略しても良い。

また、図９においては、トランジスターＱＰ６及び転送容量Ｃ２が２つの画素回路１１に対して１つずつ設けられているが、トランジスターＱＰ６及び転送容量Ｃ２を１つの画素回路１１に対して１つずつ設けても良い。従って、トランジスターＱＰ６及び転送容量Ｃ２は、必ずしも画素回路１１の外部に配置する必要はなく、画素回路１１の内部に配置しても良い。

あるいは、データ線１３ａをグループ化せずに、デマルチプレクサーＤＭ（図２）を用いないで全てのデータ線１３ａに階調信号を一斉に供給するようにしても良い。その場合には、階調信号供給回路３１の増幅器が、デマルチプレクサーＤＭを介さずにデータ線１３ａを駆動することになる。

さらに、図９においては、画素回路１１においてＰチャネルＭＯＳトランジスターが用いられているが、ＰチャネルＭＯＳトランジスターの替りにＮチャネルＭＯＳトランジスターを用いても良い。画素回路１１においてＮチャネルＭＯＳトランジスターを用いる場合には、トランジスターのソース及びドレインの接続関係、及び、ゲート信号の極性が、上記とは逆になる。また、上記の階調信号Ｖd(i)に対して極性が反転した階調信号を画素回路１１に供給すれば良い。あるいは、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを適宜組み合わせて用いても良い。

＜電子機器＞
次に、本発明に係る電気光学装置を適用した電子機器の実施形態について説明する。図１に示す電気光学装置１は、画素が小サイズなので高精細な表示を行う用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。

図１１は、ヘッドマウント・ディスプレイの外観を示す斜視図であり、図１２は、ヘッドマウント・ディスプレイの光学的な構成を示す平面図である。図１１に示すように、ヘッドマウント・ディスプレイ１００は、一般的な眼鏡と同様に、テンプル１１０と、ブリッジ１２０と、レンズ１０１Ｌ及び１０１Ｒとを備えている。また、図１２に示すように、ヘッドマウント・ディスプレイ１００には、ブリッジ１２０の近傍であってレンズ１０１Ｌ及び１０１Ｒの奥側（図中下側）に、左眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。

電気光学装置１Ｌの画像表示面は、図１２において左側となるように配置されている。それにより、電気光学装置１Ｌの表示画像は、光学レンズ１０２Ｌを介して図中Ｌ方向に出射する。ハーフミラー１０３Ｌは、電気光学装置１Ｌの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。

電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対に、図１２において右側となるように配置されている。それにより電気光学装置１Ｒの表示画像は、光学レンズ１０２Ｒを介して図中Ｒ方向に出射する。ハーフミラー１０３Ｒは、電気光学装置１Ｒの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。

このような構成によって、ヘッドマウント・ディスプレイ１００のユーザーは、電気光学装置１Ｌ及び１Ｒの表示画像を、外部の風景と重ね合わせたシースルー状態で観察することができる。また、ヘッドマウント・ディスプレイ１００において、視差を伴う両眼用画像の内の左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させることにより、表示された画像があたかも奥行や立体感を持つかのようにユーザーに知覚させることができる（３Ｄ表示）。

なお、電気光学装置１は、ヘッドマウント・ディスプレイ１００の他にも、ビデオカメラやレンズ交換式のデジタルカメラにおける電子式ビューファインダー等の電子機器に適用することが可能である。本実施形態によれば、電気光学装置又は電子機器の温度が大きく変化しても、表示パネルに表示される画像を正確に補正することができる。

上記の実施形態においては、発光素子としてＯＬＥＤを用いる場合について説明したが、本発明においては、例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）等のように、電流に応じた輝度で発光する発光素子を用いることができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１、１Ｌ、１Ｒ…電気光学装置、２…表示装置、３…表示コントロール部、３ａ…電圧生成回路、４…ケース、５…ＦＰＣ基板、６…端子、１０…表示パネル、１１…画素回路、１２…走査線、１３ａ…データ線、１３ｂ…データ分割線、１４…リセット線、１５〜１８…制御線、１９…電源給電線、２０…ゲート線駆動回路、３０…データ線駆動回路、３１…階調信号供給回路、３２〜３４…トランスミッションゲート、４０ａ〜４０ｃ…増幅器、４１〜４４…レギュレーター、４１ａ〜４４ｂ…配線、４５ａ〜４５ｃ…階調電圧発生回路、４６ａ〜４６ｃ…階調線、４７ａ〜４９ｃ…スイッチ回路、５０…制御回路、１００…ヘッドマウント・ディスプレイ、１０１Ｌ、１０１Ｒ…レンズ、１０２Ｌ、１０２Ｒ…光学レンズ、１０３Ｌ、１０３Ｒ…ハーフミラー、１１０…テンプル、１２０…ブリッジ、ＬＳ…レベル制御回路、ＤＭ…デマルチプレクサー、Ｄ１…発光素子、ＱＰ１〜ＱＰ６…ＰチャネルＭＯＳトランジスター、Ｃ１…保持容量、Ｃ２…転送容量、Ｃ３…画素容量、Ｃｐ…寄生容量

Claims (9)

1. 複数列の画素回路に対応して設けられた複数のデータ線を含む表示パネルと、
   前記複数のデータ線又はそれらのデータ線に接続される複数の容量を駆動する複数の増幅器と、
   第１の定電圧及び第２の定電圧をそれぞれ生成する第１の定電圧回路及び第２の定電圧回路と、
   前記第１及び第２の定電圧回路から第１の配線及び第２の配線をそれぞれ介して第１及び第２の定電圧が供給され、複数の階調電圧を発生して第１群の階調線に供給する第１の階調電圧発生回路と、
   前記第１及び第２の定電圧回路から第３の配線及び第４の配線をそれぞれ介して第１及び第２の定電圧が供給され、複数の階調電圧を発生して第２群の階調線に供給する第２の階調電圧発生回路と、
   前記複数の増幅器の内の第１群の増幅器の入力端子の各々に前記第１群の階調線の内からそれぞれ選択された階調線を電気的に接続する第１群のスイッチ回路と、
   前記複数の増幅器の内の第２群の増幅器の入力端子の各々に前記第２群の階調線の内からそれぞれ選択された階調線を電気的に接続する第２群のスイッチ回路と、
   を備え、前記第１の配線の抵抗値と前記第３の配線の抵抗値との差、及び、前記第２の配線の抵抗値と前記第４の配線の抵抗値との差が、前記第１及び第２の階調電圧発生回路に含まれているラダー抵抗における１つの分割抵抗の抵抗値の１／８よりも小さいことを特徴とする表示装置。
2. 前記第１の階調電圧発生回路が、前記第１群及び第２群の階調線の第１の側に配置された第１のラダー抵抗と、前記第１群及び第２群の階調線の第１の側と反対の第２の側に配置された第２のラダー抵抗とを含み、
   前記第２の階調電圧発生回路が、前記第１群及び第２群の階調線の第１の側に配置されて前記第１のラダー抵抗に隣接する第３のラダー抵抗と、前記第１群及び第２群の階調線の第２の側に配置されて前記第２のラダー抵抗に隣接する第４のラダー抵抗とを含む、
   請求項１記載の表示装置。
3. 前記第１群の階調線と前記第２群の階調線とにおいて、同一の階調レベルに対応する２本の階調線が互いに隣接して配置されている、請求項２記載の表示装置。
4. 前記第１群の増幅器の入力端子の各々に前記第２群の階調線の内からそれぞれ選択された階調線を電気的に接続する第３群のスイッチ回路と、
   前記第２群の増幅器の入力端子の各々に前記第１群の階調線の内からそれぞれ選択された階調線を電気的に接続する第４群のスイッチ回路と、
   をさらに備える、請求項１〜３のいずれか１項記載の表示装置。
5. １垂直同期期間毎に交互に選択された前記第１群の階調線と前記第２群の階調線との内の一方に含まれている階調線を前記第１群の増幅器の入力端子に電気的に接続するように前記第１群及び第３群のスイッチ回路を制御すると共に、１垂直同期期間毎に交互に選択された前記第１群の階調線と前記第２群の階調線との内の他方に含まれている階調線を前記第２群の増幅器の入力端子に電気的に接続するように前記第２群及び第４群のスイッチ回路を制御する制御回路をさらに備える、請求項４記載の表示装置。
6. 前記第１及び第２の定電圧回路から第１及び第２の定電圧が供給され、複数の階調電圧を発生して第３群の階調線に供給する第３の階調電圧発生回路と、
   前記複数の増幅器の内の第３群の増幅器の入力端子の各々に前記第３群の階調線の内からそれぞれ選択された階調線を電気的に接続する第３群のスイッチ回路と、
   異なる３色の階調データに基づいて前記第１群〜第３群のスイッチ回路をそれぞれ制御する制御回路と、
   をさらに備える、請求項１〜３のいずれか１項記載の表示装置。
7. 前記第１群〜第３群の増幅器の入力端子の各々に前記第１群〜第３群の階調線の内からそれぞれ選択された階調線を電気的に接続する複数のスイッチ回路を備え、
   前記制御回路が、前記第１群〜第３群の増幅器の入力端子に階調電圧を供給する３つの階調電圧発生回路を所定の期間毎に変更するように前記複数のスイッチ回路を制御する、請求項６記載の表示装置。
8. 請求項１〜７のいずれか１項記載の表示装置を備える電気光学装置。
9. 請求項８記載の電気光学装置を備える電子機器。

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