JP2017146535A - 表示装置及び電子機器 - Google Patents

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Abstract

【課題】表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置において、ラッチ回路等の個数を削減してチップサイズを縮小する。【解決手段】この表示装置の駆動回路は、複数のデータ線をブロック毎に順次駆動するために、ブロック毎に階調データをラッチする複数のラッチ回路と、１ブロックのデータ線の数に対応して設けられ、複数のラッチ回路にラッチされている階調データを複数の階調信号に変換する複数の変換回路と、１ブロックのデータ線の数に対応して設けられ、複数の階調信号を伝送する複数の伝送路と、複数のデータ線の内から１ブロックのデータ線を順次選択する複数の選択信号を生成する選択回路と、複数の伝送路と各ブロックのデータ線との間に接続され、複数の選択信号によって順次選択された１ブロックのデータ線に複数の階調信号を出力する出力回路とを備える。【選択図】図２

Description

本発明は、有機ＥＬ（Electro-Luminescence：エレクトロルミネッセンス）パネル等の表示パネルを用いた表示装置に関する。さらに、本発明は、そのような表示装置を備える電子機器等に関する。
近年において、有機発光ダイオード（以下、ＯＬＥＤ（Organic Light Emitting Diode）ともいう）等の発光素子を用いた表示パネルが各種提案されている。そのような表示パネルにおいては、走査線とデータ線とが交差する画素の位置に対応して、発光素子やトランジスター等を含む画素回路が設けられる。また、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置（Ｓｉ−ＯＬＥＤ）も開発されている。
Ｓｉ−ＯＬＥＤにおいては、シリコンバックプレーンを構成するシリコンチップに、複数のラッチ回路、複数のＤＡＣ（デジタル／アナログ変換器）、及び、複数の増幅器等が搭載される。複数のラッチ回路にラッチされた１ライン分の階調データは、複数のＤＡＣによって複数のアナログ信号に変換され、さらに、複数の増幅器によって増幅されて複数の階調信号が生成される。それらの階調信号は、表示パネルの複数のデータ線を駆動するために用いられる。
また、１つの増幅器によって複数（３〜１８本程度）のデータ線を時分割で駆動することも行われている。この駆動方式は、デマルチ駆動方式と呼ばれている。デマルチ駆動方式によれば、データ線毎にＤＡＣ及び増幅器を設ける場合と比較して、ＤＡＣ及び増幅器の個数を削減することができる。
デマルチ駆動方式においては、１ライン分の階調データを順次取り込むデータラッチ回路と、データラッチ回路に取り込まれた１ライン分の階調データを複数のデータ線の駆動のために同時に保持するラインラッチ回路とが必要になる。それらのラッチ回路を分けて配置した場合には、１画素の階調データのビット数が多くなるほど、それらのラッチ回路を接続する配線の数が増えて、表示パネルの１画素の幅内に、その画素に供給される階調データをラッチするラッチ素子を配置することが困難になるという課題が生じている。
関連する技術として、特許文献１には、データラッチ回路とラインラッチ回路のレイアウトを変更することによって、上記の課題を解決することを目的とする表示装置のラッチ回路が開示されている。表示装置は、表示パネルの１ライン上に存在するＭ画素の各々をＮビットのデータに基づいて駆動するためにＭ画素分のデータを画素毎に時分割で出力する。また、ラッチ回路は、列方向に沿ってＮ個が配列され、行方向に沿ってＭ個が配列され、各々が１ビットのデータをラッチするＭ×Ｎ個の１ビットラッチ回路を有する。
Ｍ×Ｎ個の１ビットラッチ回路の各々は、Ｎビットの内のいずれか１ビットのデータを各行毎に異なるタイミングでラッチするデータラッチ単位回路と、データラッチ単位回路からのデータを各行で同時にラッチするラインラッチ単位回路と、ラインラッチ単位回路からのデータを、いずれか１列を選択するイネーブル信号に基づいて出力する出力イネーブル素子とを含む。特許文献１によれば、データラッチ単位回路とラインラッチ単位回路とが近接配置されるので、両ラッチ単位回路間の配線を最短とすることができる。
特開２０１４−１８６０８３号公報（段落０００４〜００１１、図１）
しかしながら、特許文献１においても、１ライン分の階調データを順次取り込むデータラッチ回路と、データラッチ回路に取り込まれた１ライン分の階調データをデータ線の駆動のために同時に保持するラインラッチ回路とが必要であることに変わりはない。
そこで、本発明の第１の目的は、表示パネルのシリコンバックプレーンに駆動回路等を搭載した表示装置において、ラッチ回路等の個数を削減してチップサイズを縮小することである。また、本発明の第２の目的は、そのような表示装置を備える電子機器等を提供することである。
以上の課題の少なくとも一部を解決するため、本発明の第１の観点に係る表示装置は、同一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、表示部には複数列の画素回路に対応して複数のデータ線が設けられており、駆動回路が、複数のデータ線をブロック毎に順次駆動するために、ブロック毎に階調データをラッチする複数のラッチ回路と、１ブロックのデータ線の数に対応して設けられ、複数のラッチ回路にラッチされている階調データをアナログの複数の階調信号に変換する複数の変換回路と、１ブロックのデータ線の数に対応して設けられ、複数の階調信号をそれぞれ伝送する複数の伝送路と、複数のデータ線の内から１ブロックのデータ線を順次選択する複数の選択信号を生成する選択回路と、複数の伝送路と各ブロックのデータ線との間に接続され、複数の選択信号によって順次選択された１ブロックのデータ線に複数の階調信号を出力する出力回路とを備える。
本発明の第１の観点によれば、ブロック毎に複数のラッチ回路にラッチされる階調データをアナログの複数の階調信号に変換して、表示部の複数のデータ線をブロック毎に順次駆動するようにしたので、ラッチ回路及び変換回路の個数を削減してチップサイズを縮小することができる。
ここで、表示部の長手方向に延在する第１の領域に、出力回路、選択回路、及び、複数の伝送路が配置されており、表示部の反対側において第１の領域に隣り合う第２の領域及び第３の領域に、表示部における表示タイミングを制御する表示コントロール回路と、複数の変換回路及び複数のラッチ回路とが、並べて配置されても良い。それにより、表示部の長手方向と直交する方向において、表示コントロール回路の幅、又は、複数の変換回路及び複数のラッチ回路の幅の分だけチップサイズを縮小することができる。
以上において、複数のラッチ回路が、１ブロックのデータ線の数に対応して設けられ、１水平同期期間内の複数の所定の期間の各々において、１ブロックのデータ線を駆動するために用いられる階調データを順次取り込む第１群のラッチ回路と、１ブロックのデータ線の数に対応して設けられ、所定の期間毎に、第１群のラッチ回路から出力される階調データを保持する第２群のラッチ回路とを含むようにしても良い。
このように、２段のラッチ回路を設けることにより、第２群のラッチ回路に保持されている階調データに基づいて１ブロックのデータ線を駆動している間に、第１群のラッチ回路が、次の１ブロックのデータ線を駆動するために用いられる階調データを取り込むことができる。
その場合に、複数の変換回路が、所定の期間毎に、第２群のラッチ回路に保持されている階調データをアナログの複数の階調信号に変換し、選択回路が、所定の期間毎に、複数のデータ線の内から１ブロックのデータ線を順次選択する複数の選択信号を生成し、出力回路が、所定の期間毎に、複数の選択信号によって順次選択された１ブロックのデータ線に複数の階調信号を出力するようにしても良い。それにより、１水平同期期間において、表示部の１ライン分の画素回路に１ライン分の階調信号を書き込むことができる。
また、表示装置が、１水平同期期間において第１群のラッチ回路が階調データを取り込み始めるタイミングに基づいて走査信号を生成するゲート線駆動回路をさらに備えるようにしても良い。それにより、ブランキング期間においてデータイネーブル信号が活性化されない場合においても、駆動回路の内部で走査信号の変化タイミングを発生させることができる。
本発明の第２の観点に係る表示装置は、同一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、所定の本数毎に、ブロックに区分される複数のデータ線と、複数のデータ線のいずれかに接続され、表示部に設けられた画素回路とを有し、駆動回路は、所定の本数に対応した数の回路と、複数のデータ線をブロック単位で選択する選択信号を生成する選択回路とを備え、所定の本数に対応した数の回路の各々は、階調データをラッチするラッチ回路と、ラッチ回路にラッチされている階調データをアナログの階調信号に変換する変換回路と、階調信号を伝送する伝送路と、複数のデータ線の内のいずれか１つのデータ線と伝送路との間に接続され、選択信号によって制御される出力回路とを備える。
本発明の第２の観点によれば、１ブロックのデータ線の本数に対応した数のラッチ回路、変換回路、伝送路、及び、出力回路を設けて、複数のデータ線をブロック単位で選択して駆動するようにしたので、ラッチ回路及び変換回路の個数を削減してチップサイズを縮小することができる。
本発明の第３の観点に係る電子機器は、上記いずれかの表示装置を備える。本発明の第３の観点によれば、ラッチ回路等の個数を削減してチップサイズが縮小された表示装置を用いて、電子機器のサイズ又はコストを低減することができる。
本発明の各実施形態に係る表示装置を示す斜視図。 本発明の第１の実施形態に係る表示装置の構成例を示すブロック図。 図２に示す画素回路の構成例を示す回路図。 図２及び図３に示す表示装置の動作例を示すタイミングチャート。 第１の実施形態に係る表示装置のレイアウトを従来と比較して示す平面図。 第１の実施形態に係る表示装置の各部の幅を従来と比較して示す図。 本発明の第２の実施形態に係る表示装置の一部のレイアウトを示す平面図。 ヘッドマウント・ディスプレイの外観を示す斜視図。 ヘッドマウント・ディスプレイの光学的な構成例を示す平面図。
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
＜表示装置＞
図１は、本発明の各実施形態に係る表示装置の外観を示す斜視図である。この表示装置１は、例えば、ヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
図１に示すように、表示装置１は、有機ＥＬパネル等の表示パネル２と、ケース３と、ＦＰＣ（Flexible Printed Circuit：フレキシブルプリント回路）基板４とを含んでいる。例えば、表示パネル２は、表示部に開口が形成された枠状のケース３に収納され、ＦＰＣ基板４に接続されている。ＦＰＣ基板４には、ホストＣＰＵ等の外部装置（図２参照）との接続のために複数の端子５が設けられている。
表示パネル２は、シリコンバックプレーン（シリコンチップ）に設けられ、アクティブマトリクス方式の複数の画素回路を含んでいる。各々の画素回路は、ＯＬＥＤ等の発光素子や、複数のトランジスター等を含んでいる。また、シリコンバックプレーンには、それらの画素回路を駆動する駆動回路等が設けられている。
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係る表示装置の構成例を示すブロック図である。図２には、表示パネル２と、外部装置６とが示されている。表示パネル２は、表示部１０と、表示コントロール回路２０と、データ線駆動回路（ソースドライバー）３０と、ゲート線駆動回路（ゲートドライバー）４０とを含んでいる。表示コントロール回路２０〜ゲート線駆動回路４０は、表示パネル２のシリコンバックプレーンに設けられている。
表示部１０は、複数の画素回路１１を含んでいる。例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３種類の画素（ドット）に対応して、Ｍ行×（３Ｎ）列の画素回路１１が、２次元マトリクス状に配列されている（Ｍ及びＮは、２以上の整数）。
表示部１０において、Ｍ行の画素回路１１に対応して、Ｍ本の走査線１２が、第１の方向（図中のＸ軸方向）に延在して設けられている。また、（３Ｎ）列の画素回路１１に対応して、（３Ｎ）本のデータ線１３が、第１の方向と略直交する第２の方向（図中のＹ軸方向）に延在して設けられている。さらに、（３Ｎ）列の画素回路１１に対応して、（３Ｎ）本のリセット線１４が、第２の方向に延在して設けられている。各々のリセット線１４には、所定のリセット電位Ｖorstが供給される。
表示コントロール回路２０は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、表示部１０における表示タイミングを制御する。表示コントロール回路２０には、外部装置６の画像データ用コントローラー６ａから画像データが同期信号に同期して供給される。画像データは、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色の色成分（例えば、各色成分について８ビット）を含むＲＧＢフォーマットの画像データでも良い。また、同期信号は、垂直同期信号ＶＳＹＮＣと、水平同期信号ＨＳＹＮＣと、データイネーブル信号ＤＥと、データクロック信号ＤＣＬＫとを含んでも良い。
表示コントロール回路２０は、供給される画像データに基づいて階調データＤＡＴＡを生成し、階調データＤＡＴＡを、内部取り込み用のクロック信号ＣＬＫに同期してデータ線駆動回路３０に供給する。例えば、表示コントロール回路２０には、表示部１０における発光素子の輝度（階調レベル）と階調データＤＡＴＡとを対応付けて格納したルックアップテーブル２４が設けられている。表示コントロール回路２０は、ルックアップテーブル２４を参照することにより、供給される画像データによって表される階調レベルに対応する階調データＤＡＴＡを生成する。
また、表示コントロール回路２０は、各種のタイミングを制御する制御信号Ｃtrを、データ線駆動回路３０及びゲート線駆動回路４０に供給する。例えば、制御信号Ｃtrは、垂直同期信号、水平同期信号、データイネーブル信号、又は、バスイネーブル信号等を含んでも良い。データ線駆動回路３０及びゲート線駆動回路４０は、表示コントロール回路２０から供給される階調データＤＡＴＡ及び制御信号Ｃtr等に基づいて、表示部１０に画像を表示する。
表示コントロール回路２０は、電圧生成回路２１を含んでいる。電圧生成回路２１は、各種の電位を生成して、それらの電位をデータ線駆動回路３０等に供給する。例えば、電圧生成回路２１は、リセット電位Ｖorst、データ線１３に供給される初期化電位Ｖini、及び、キャパシター（図示せず）に印加される参照電位Ｖref等を生成する。表示部１０やデータ線駆動回路３０やゲート線駆動回路４０における高電位側の電源電位Ｖel、及び、ロジック電源電位ＶＤＤ等は、外部装置６の電圧生成回路６ｂから供給される。さらに、表示コントロール回路２０は、制御回路２２と、格納部２３とを含んでも良い。
データ線駆動回路３０は、複数のラッチ回路３１と、複数のＤＡＣ（Ｄ／Ａ変換器）３２と、複数の増幅器３３と、スキャナー回路３４とを含んでいる。データ線駆動回路３０は、１行のラインに含まれている（３Ｎ）個の画素回路１１に階調信号を書き込むために、（３Ｎ）本のデータ線１３を複数のブロックに分けて、複数のブロックを時分割駆動する。１つのブロックには、Ｌ本のデータ線が含まれるものとする（Ｌは、２以上で（３Ｎ／２）以下の整数）。
例えば、Ｎ＝１９４４である場合に、５８３２本のデータ線が５４のブロックに分けられ、１つのブロックには１０８本のデータ線が含まれる（Ｌ＝１０８）。１０８本のデータ線は、Ｒ（赤）用の３６本のデータ線と、Ｇ（緑）用の３６本のデータ線と、Ｂ（青）用の３６本のデータ線とを含んでいる。
複数のラッチ回路３１は、例えば、複数のＤ型フリップフロップ等で構成され、複数のデータ線１３をブロック毎に順次駆動するために、ブロック毎に階調データＤＡＴＡをラッチする。図２に示すように、複数のラッチ回路３１は、第１群のラッチ回路３１ａと、第２群のラッチ回路３１ｂとを含んでも良い。
第１群のラッチ回路３１ａは、１ブロックのデータ線の数（Ｌ）に対応して設けられ、１水平同期期間内の複数の所定の期間の各々において、１ブロックのデータ線を駆動するために用いられる階調データＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込む。例えば、階調データＤＡＴＡの各色のビット数がＫビットである場合に、第１群のラッチ回路３１ａは、Ｌ個のＫビットラッチ回路で構成される。
第２群のラッチ回路３１ｂは、１ブロックのデータ線の数（Ｌ）に対応して設けられ、所定の期間毎に、第１群のラッチ回路３１ａから出力される階調データＤＡＴＡを保持する。例えば、階調データＤＡＴＡの各色のビット数がＫビットである場合に、第２群のラッチ回路３１ｂは、Ｌ個のＫビットラッチ回路で構成される。
このように、２段のラッチ回路を設けることにより、第２群のラッチ回路３１ｂに保持されている階調データＤＡＴＡに基づいて１ブロックのデータ線を駆動している間に、第１群のラッチ回路３１ａが、次の１ブロックのデータ線を駆動するために用いられる階調データＤＡＴＡを取り込むことができる。
また、１ブロックのデータ線の数（Ｌ）に対応して、Ｌ個のＤＡＣ３２及びＬ個の増幅器３３が設けられている。Ｌ個のＤＡＣ３２は、複数のラッチ回路３１にラッチされている階調データＤＡＴＡをＬ個のアナログ信号に変換する。例えば、Ｌ個のＤＡＣ３２は、第２群のラッチ回路３１ｂから出力される階調データＤＡＴＡをＬ個のアナログ信号に変換する。
Ｌ個の増幅器３３は、Ｌ個のＤＡＣ３２から出力されるＬ個のアナログ信号をそれぞれ増幅して、Ｌ個の階調信号Ｖd(1)〜Ｖd(L)を生成する。ここで、ＤＡＣ３２及び増幅器３３は、ラッチ回路３１にラッチされている階調データをアナログの階調信号に変換する変換回路に相当する。
スキャナー回路３４は、１ブロックのデータ線の数（Ｌ）に対応して設けられたＬ個の伝送路３５と、選択回路３６と、出力回路３７とを含んでいる。Ｌ個の伝送路３５は、例えば、シリコン基板上に絶縁膜を介して形成されたアルミニウム（Ａｌ）又は銅（Ｃｕ）等のＬ本の配線（バスライン）で構成され、Ｌ個の増幅器３３から出力されるＬ個の階調信号をそれぞれ伝送する。
選択回路３６は、例えば、シフトレジスター又はデコーダー等で構成され、複数のデータ線１３の内から１ブロックのデータ線を順次選択する複数の選択信号Ｓel(1)、Ｓel(2)、・・・を生成する。
出力回路３７は、例えば、トランスミッションゲート等の複数のスイッチ回路で構成され、Ｌ個の伝送路３５と各ブロックのデータ線との間に接続されて、複数の選択信号Ｓel(1)、Ｓel(2)、・・・によって順次選択された１ブロックのデータ線にＬ個の階調信号を出力する。本願においては、上記のようなデータ線の駆動方式をスキャン駆動方式という。なお、図２において、スイッチ回路に供給される反転選択信号は省略されている。
制御回路２２は、外部装置６の画像データ用コントローラー６ａから供給されるデータイネーブル信号ＤＥの活性化タイミングに関する情報を格納部２３に格納し、格納部２３に格納されている情報に基づいて、走査信号の変化タイミングを表す走査タイミング信号を生成してゲート線駆動回路４０に供給する。例えば、制御回路２２は、組み合わせ回路又は順序回路を含む論理回路等で構成され、格納部２３は、メモリー又はレジスター等で構成される。
ゲート線駆動回路４０は、例えば、組み合わせ回路又は順序回路を含む論理回路等で構成され、制御信号Ｃtr又は走査タイミング信号に従って、１垂直同期期間内にＭ本の走査線１２を順次駆動するためのＭ個の走査信号Ｇwr(1)〜Ｇwr(M)を生成する。ここで、１垂直同期期間とは、表示部１０が１コマの画像を表示するのに要する期間（１フレーム期間）をいう。また、ゲート線駆動回路４０は、走査信号の他にも、走査信号に同期した各種の制御信号を行毎に生成して、それらの制御信号を制御線（図３参照）に供給する。
＜画素回路の構成例＞
図３は、図２に示す画素回路の構成例を示す回路図である。複数の画素回路の回路的な構成は同一であるので、図３においては、第ｉ行第ｊ列の１つの画素回路の構成例が示されている。なお、図２には示されていないが、走査信号Ｇwr(i)が供給される各々の走査線１２と平行に３本の制御線１５〜１７が第１の方向（図中のＸ軸方向）に延在して設けられている。各々の画素回路１１は、走査信号Ｇwr(i)が供給される１本の走査線１２と、１本のデータ線１３と、１本のリセット線１４と、３本の制御線１５〜１７と、１本の電源給電線１８とに電気的に接続される。
図３に示す例において、画素回路１１は、発光素子Ｄ１と、ＰチャネルＭＯＳトランジスターＱＰ１〜ＱＰ５と、保持容量Ｃpixとを含んでいる。発光素子Ｄ１は、例えば、シリコン基板に形成されたアノードと光透過性を有するカソードとによって白色の有機ＥＬ層を挟持したＯＬＥＤである。発光素子Ｄ１のアノードは、画素回路毎に個別に設けられる画素電極である。これに対して、発光素子Ｄ１のカソードは、全ての画素回路に共通に設けられる共通電極であり、表示部１０における低電位側の電源電位Ｖctに保たれる。
発光素子Ｄ１の出射側（カソード側）には、ＲＧＢのいずれかに対応したカラーフィルターが設けられている。なお、白色の有機ＥＬ層を挟んで配置される２つの反射層間の光学距離を調整してキャビティ構造を形成し、発光素子Ｄ１から出射される光の波長を設定しても良い。この場合には、カラーフィルターが設けられても良いし、設けられなくても良い。
そのような発光素子Ｄ１において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、表示部１０から出射される。
図２に示すゲート線駆動回路４０は、第ｉ行の走査線１２に走査信号Ｇwr(i)を供給する。また、ゲート線駆動回路４０は、第ｉ行の制御線１５に制御信号Ｇcmp(i)を供給し、第ｉ行の制御線１６に制御信号Ｇel(i)を供給し、第ｉ行の制御線１７に制御信号Ｇorst(i)を供給する。
トランジスターＱＰ２のソース及びドレインの内の一方は、データ線１３に電気的に接続されており、ソース及びドレインの内の他方は、保持容量Ｃpixの一方の電極と、駆動トランジスターＱＰ１のゲートとに電気的に接続されている。トランジスターＱＰ２のゲートは、走査線１２に電気的に接続されており、走査信号Ｇwr(i)が供給される。トランジスターＱＰ２は、データ線１３と駆動トランジスターＱＰ１のゲートとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
保持容量Ｃpixの他方の電極は、表示部１０における高電位側の電源電位Ｖelが供給される電源給電線１８に電気的に接続されている。それにより、保持容量Ｃpixは、駆動トランジスターＱＰ１のゲート・ソース間の電圧を保持する容量として機能する。
駆動トランジスターＱＰ１のソースは、電源給電線１８に電気的に接続されており、ドレインは、トランジスターＱＰ４のソースに電気的に接続されている。駆動トランジスターＱＰ１は、ソース・ゲート間の電圧に応じたドレイン電流を流して発光素子Ｄ１を駆動する。
トランジスターＱＰ３のソース及びドレインは、駆動トランジスターＱＰ１のゲートとドレインとの間に電気的に接続されている。トランジスターＱＰ３のゲートは、制御線１５に電気的に接続されており、制御信号Ｇcmp(i)が供給される。トランジスターＱＰ３は、駆動トランジスターＱＰ１のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。なお、トランジスターＱＰ３は、データ線１３と駆動トランジスターＱＰ１のドレインとの間に接続しても良い。
トランジスターＱＰ４のドレインは、発光素子Ｄ１のアノードと、トランジスターＱＰ５のソースとに電気的に接続されている。トランジスターＱＰ４のゲートは、制御線１６に電気的に接続されており、制御信号Ｇel(i)が供給される。トランジスターＱＰ４は、駆動トランジスターＱＰ１のドレインと発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
トランジスターＱＰ５のドレインは、リセット線１４に電気的に接続されており、リセット電位Ｖorstに保たれている。トランジスターＱＰ５のゲートは、制御線１７に電気的に接続されており、制御信号Ｇorst(i)が供給される。トランジスターＱＰ５は、リセット線１４と発光素子Ｄ１のアノードとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。
図３においては、画素回路１１においてＰチャネルＭＯＳトランジスターが用いられているが、ＰチャネルＭＯＳトランジスターの替りにＮチャネルＭＯＳトランジスターを用いても良い。画素回路１１においてＮチャネルＭＯＳトランジスターを用いる場合には、トランジスターのソース及びドレインの接続関係が上記とは逆になり、走査信号、制御信号、及び、階調信号の極性も逆になる。あるいは、ＰチャネルＭＯＳトランジスターとＮチャネルＭＯＳトランジスターとを適宜組み合わせて用いても良い。また、画素回路１１のトランジスターは、薄膜トランジスターであっても良い。
保持容量Ｃpixとしては、駆動トランジスターＱＰ１のゲートに付随する寄生容量を用いても良い。あるいは、保持容量Ｃpixとして、シリコン基板上に設けられた複数の異なる配線層における配線で層間絶縁膜を挟持することによって形成されたキャパシターを用いても良い。
＜表示装置の動作例＞
図２及び図３に示す表示装置の動作例について、図４を参照しながら説明する。図４は、図２及び図３に示す表示装置の動作例を示すタイミングチャートである。図４には、フルＨＤクラスのＳｉ−ＯＬＥＤをスキャン駆動方式で駆動する場合における階調データの取り込みタイミング、増幅器を駆動するための階調データの保持タイミング、及び、スキャン駆動のためのイネーブル信号等が示されている。
表示コントロール回路２０は、画像データ、及び、同期信号（垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、データイネーブル信号ＤＥ、データクロック信号ＤＣＬＫ）を外部装置６から入力して、階調データＤＡＴＡ、及び、内部取り込み用のクロック信号ＣＬＫをデータ線駆動回路３０に送信する。
図４に示す例においては、１水平同期期間内の複数の所定の期間Ｔ１、Ｔ２、Ｔ３、・・・の各々において、１ブロックに含まれている１０８ドット（ｄｏｔ）分の階調データＤＡＴＡが送信される。それにより、１水平同期期間において、１０８ドット×５４回＝５８３２ドット分、即ち、ＲＧＢの各々について１９４４ドット分の階調データＤＡＴＡが送信される。表示コントロール回路２０から送信される階調データＤＡＴＡは、画素の順番に並べられている。
データクロック信号ＤＣＬＫの１周期において３ドット（ＲＧＢ）分の階調データＤＡＴＡが送受信されるので、所定の期間Ｔ１、Ｔ２、Ｔ３、・・・の各々は、データクロック信号ＤＣＬＫの周期の３６倍の固定長を有している。
第１群のラッチ回路３１ａは、１水平同期期間内の複数の所定の期間Ｔ１、Ｔ２、Ｔ３、・・・の各々において、１ブロックのデータ線を駆動するために用いられる階調データを受信して取り込む。例えば、所定の期間Ｔ１において、第１群のラッチ回路３１ａは、第１ブロックの１０８ドット分の階調データＤＡＴＡをクロック信号ＣＬＫの立ち上がりエッジに同期して取り込む。
バスイネーブル信号ＢＥは、第１の期間Ｔ１が終了して第２の期間Ｔ２が開始するときにハイレベルに活性化され、第２の期間Ｔ２が終了するよりも期間Ｔ０だけ先立ってローレベルに非活性化される。期間Ｔ０は、データクロック信号ＤＣＬＫを１／２分周して得られる分周クロック信号１／２ＤＣＬＫを用いて調整可能となっている。その後、バスイネーブル信号ＢＥは、１ライン分の画素回路１１に対する階調信号の書き込みが終了するまで、所定の期間毎に活性化される。
第２の期間Ｔ２において、第２群のラッチ回路３１ｂは、バスイネーブル信号ＢＥの立ち上がりエッジに同期して、第１群のラッチ回路３１ａから出力される第１ブロックの１０８ドット分の階調データＤＡＴＡを保持する。その後、第１群のラッチ回路３１ａは、第２ブロックの１０８ドット分の階調データＤＡＴＡをクロック信号ＣＬＫの立ち上がりエッジに同期して取り込む。
バスイネーブル信号ＢＥが活性化されると、１０８個のＤＡＣ３２は、第２群のラッチ回路３１ｂに保持されている階調データＤＡＴＡを１０８個のアナログ信号に変換する。また、１０８個の増幅器３３は、１０８個のＤＡＣ３２から出力される１０８個のアナログ信号をそれぞれ増幅して、１０８個の階調信号を生成する。それにより、１０８個のＤＡＣ３２及び１０８個の増幅器３３は、所定の期間毎に、第２群のラッチ回路３１ｂに保持されている階調データＤＡＴＡを１０８個のアナログの階調信号に変換する。
選択回路３６は、所定の期間毎に、複数のデータ線１３の内から１ブロックのデータ線を順次選択する複数の選択信号Ｓel(1)、Ｓel(2)、・・・を生成する。また、出力回路３７は、所定の期間毎に、複数の選択信号Ｓel(1)、Ｓel(2)、・・・によって順次選択された１ブロックのデータ線に１０８個の階調信号を出力する。
例えば、第２の期間Ｔ２において、バスイネーブル信号ＢＥが活性化されると、選択回路３６は、複数のデータ線１３の内から第１ブロックのデータ線を選択する選択信号Ｓel(1)を活性化する。それにより、出力回路３７において、１０８個の伝送路３５と第１ブロックのデータ線との間に接続された１０８個のスイッチ回路がオンして、１０８個の階調信号Ｖd(1)〜Ｖd(108)を第１ブロックのデータ線に出力する。
このように、第２の期間Ｔ２において、第１ブロックに含まれている第１列から第１０８列までのデータ線が駆動され、第３の期間Ｔ３において、第２ブロックに含まれている第１０９列から第２１６列までのデータ線が駆動される。以上の動作が、第３の期間Ｔ３及びそれに続く複数の所定の期間においても繰り返される。
それにより、１水平同期期間において、表示部１０の１ライン分の画素回路１１に１ライン分の階調信号を書き込むことができる。図４において、信号ＧＣＰは、１ライン分の階調信号の書き込みが完了したタイミングを表している。また、「垂直方向変化」は、階調信号が書き込まれる画素回路１１の行が変化するタイミングを表している。
ここで、ＤＡＣ３２〜スキャナー回路３４は、水平同期信号ＨＳＹＮＣの活性化タイミングに同期して動作するのではなく、１水平同期期間において第１群のラッチ回路３１ａが階調データＤＡＴＡを取り込み始めてから複数ブロックのデータ線１３の駆動を順次開始する。従って、階調データＤＡＴＡの取り込みが１水平同期期間の終了時点近くまで行われる場合には、第（３Ｎ）列のデータ線を駆動する期間が、次の水平同期期間にかかってしまう。
そこで、第１群のラッチ回路３１ａが外部からのデータイネーブル信号ＤＥの活性化タイミングに同期して階調データＤＡＴＡを取り込む場合には、水平同期信号ＨＳＹＮＣの活性化タイミングではなく、データイネーブル信号ＤＥの活性化タイミングに同期して、ゲート線駆動回路４０が走査信号Ｇwrを生成する必要がある。
しかしながら、通常の画像データ用コントローラー６ａは、ブランキング期間においてデータイネーブル信号ＤＥを活性化しない。その場合には、制御回路２２が、画像データ用コントローラー６ａから供給されるデータイネーブル信号ＤＥの活性化タイミングに基づいて、走査信号の変化タイミングを表す走査タイミング信号を生成することにより、走査信号Ｇwrの生成を制御する。
このようにして、ゲート線駆動回路４０は、１水平同期期間において第１群のラッチ回路３１ａが階調データＤＡＴＡを取り込み始めるタイミングに基づいて走査信号Ｇwrを生成する。それにより、ブランキング期間においてデータイネーブル信号ＤＥが活性化されない場合においても、表示コントロール回路２０の内部で走査信号Ｇwrの変化タイミングを発生させることができる。
再び図３を参照すると、初期状態として、走査信号Ｇwr(i)、制御信号Ｇcmp(i)、及び、制御信号Ｇorst(i)がハイレベルに非活性化されており、制御信号Ｇel(i)がローレベルに活性化されているものとする。従って、トランジスターＱＰ２、ＱＰ３、ＱＰ５がオフ状態となっており、トランジスターＱＰ４がオン状態となっている。
１垂直同期期間内の第ｉ番目の水平同期期間が開始すると、図２に示すゲート線駆動回路４０は、第ｉ行の制御線１７に供給される制御信号Ｇorst(i)をローレベルに活性化し、第ｉ行の制御線１６に供給される制御信号Ｇel(i)をハイレベルに非活性化する。それにより、トランジスターＱＰ５がオン状態となり、トランジスターＱＰ４がオフ状態となって、第ｉ行の画素回路１１の発光素子Ｄ１がリセット状態になる（初期化期間）。
次に、ゲート線駆動回路４０は、第ｉ行の走査線１２に供給される走査信号Ｇwr(i)をローレベルに活性化し、第ｉ行の制御線１５に供給される制御信号Ｇcmp(i)をローレベルに活性化する。それにより、トランジスターＱＰ２及びＱＰ３がオン状態となって、駆動トランジスターＱＰ１のゲート電位が一定値に設定される（補償期間）。その後、制御信号Ｇcmp(i)が再びハイレベルに非活性化されて、トランジスターＱＰ３がオフ状態となる。
次に、図４に示す第２の期間Ｔ２において、第１ブロックのデータ線１３に接続された１０８個のスイッチ回路がオンして、データ線駆動回路３０が、第１列〜第１０８列のデータ線１３に階調信号Ｖd(1)〜Ｖd(108)を出力する。それにより、第１ブロックの画素回路１１において、駆動トランジスターＱＰ１のゲートに階調信号が印加されると共に、保持容量Ｃpixに階調電圧が充電される（第１ブロックの書込期間）。
次に、第３の期間Ｔ３において、第２ブロックのデータ線１３に接続された１０８個のスイッチ回路がオンして、データ線駆動回路３０が、第１０９列〜第２１６列のデータ線１３に階調信号Ｖd(109)〜Ｖd(216)を出力する。それにより、第２ブロックの画素回路１１において、駆動トランジスターＱＰ１のゲートに階調信号が印加されると共に、保持容量Ｃpixに階調電圧が充電される（第２ブロックの書込期間）。
以下同様に、第４の期間〜第５５の期間において、第３ブロック〜第５４ブロックのデータ線１３に接続されたスイッチ回路が順次オンして、データ線駆動回路３０が、第２１７列〜第５８３２列のデータ線１３に階調信号Ｖd(217)〜Ｖd(5832)を出力する。それにより、第３ブロック〜第５４ブロックの画素回路１１において、駆動トランジスターＱＰ１のゲートに階調信号が印加されると共に、保持容量Ｃpixに階調電圧が充電される（第３ブロック〜第５４ブロックの書込期間）。第ｉ行の画素回路１１に対する階調信号の書き込みが終了すると、ゲート線駆動回路４０は、第ｉ行の走査線１２に供給される走査信号Ｇwr(i)をハイレベルに非活性化する。
１垂直同期期間内の第（ｉ＋１）番目の水平同期期間が終了した後に、ゲート線駆動回路４０は、第ｉ行の制御線１６に供給される制御信号Ｇel(i)をローレベルに活性化し、第ｉ行の制御線１７に供給される制御信号Ｇorst(i)をハイレベルに非活性化する。それにより、第（ｉ＋２）番目の水平同期期間以降において、トランジスターＱＰ４がオン状態となり、トランジスターＱＰ５がオフ状態となって、駆動トランジスターＱＰ１が階調信号に従って発光素子Ｄ１に電流を供給するので、第ｉ行の画素回路１１の発光素子Ｄ１が発光する（発光期間）。
このようにして、第ｉ番目の水平同期期間において、第ｉ行の画素回路１１の駆動期間（初期化期間、補償期間、及び、書込期間）が設けられ、第（ｉ＋２）番目の水平同期期間以降において、第ｉ行の画素回路１１の発光期間が設けられる。そして、１つのラインについて、駆動期間の開始から１垂直同期期間が経過した後に、再び駆動期間が設けられる。
本実施形態によれば、ブロック毎に複数のラッチ回路３１にラッチされる階調データをアナログの複数の階調信号に変換して、表示部１０の複数のデータ線１３をブロック毎に順次駆動するようにしたので、ラッチ回路３１、ＤＡＣ３２、及び、増幅器３３の個数を削減してチップサイズを縮小することができる。その結果、表示装置のコストを削減することができる。
ただし、複数の増幅器３３をシリコンチップの外部に配置し、ＦＰＣ基板等を介してスキャナー回路３４に接続する場合には、アナログの階調信号に歪が生じて画質に影響を及ぼす。特に、高精細パネルを使用する場合には、画質に及ぼす影響が大きくなる。本実施形態においては、複数の増幅器３３がシリコンチップに搭載されるので、画質に及ぼす影響が問題にならない範囲となっている。
図５は、従来の表示装置のレイアウトと本発明の第１の実施形態に係る表示装置のレイアウトとを比較して示す平面図である。図５（Ａ）は、１つの増幅器によって１８本のデータ線が時分割で駆動されるデマルチ駆動方式による従来の表示装置のレイアウトを示しており、図５（Ｂ）は、本発明の第１の実施形態に係る表示装置のレイアウトを示している。
シリコンチップの各辺と表示部１０との間には、ＯＬＥＤの封止やガラスのエッチングのための制約によって、一定の間隔（例えば、１．３ｍｍ程度）を確保する必要がある。その条件の下で、表示部１０のＸ軸方向における両側にゲート線駆動回路４０が配置され、表示部１０のＹ軸方向における一方の側（図中下側）にデータ線駆動回路が配置されている。
図５（Ａ）に示すように、従来の表示装置においては、表示部１０の長手方向（図中のＸ軸方向）に延在する４つの領域に、表示部１０に近い方から、複数の増幅器８３、複数のＤＡＣ８２、複数のラッチ回路８１、及び、表示コントロール回路７０が、この順で配置されている。
図５（Ｂ）に示すように、第１の実施形態に係る表示装置においては、表示部１０の長手方向（図中のＸ軸方向）に延在する第１の領域に、スキャナー回路３４が配置されている。例えば、表示部１０に近い方から、図２に示す出力回路３７、選択回路３６、及び、複数の伝送路３５が、この順で配置されている。
また、表示部１０の反対側において第１の領域に隣り合う第２の領域及び第３の領域に、表示コントロール回路２０と、複数のラッチ回路３１〜複数の増幅器３３とが、並べて配置されている。例えば、第３の領域において、表示部１０に近い方から、複数の増幅器３３、複数のＤＡＣ３２、及び、複数のラッチ回路３１が、この順で配置されている。
第１の実施形態においては、複数のラッチ回路３１〜複数の増幅器３３のＸ軸方向における長さが、従来の１／３に短縮される。従って、表示コントロール回路２０と、複数のラッチ回路３１〜複数の増幅器３３とを、Ｘ軸方向に並べて配置することが可能になる。それにより、表示部１０の長手方向と直交する方向（Ｙ軸方向）において、表示コントロール回路２０の幅、又は、複数のラッチ回路３１〜複数の増幅器３３の幅の分だけチップサイズを縮小することができる。さらに、図５（Ｂ）に示すように、Ｘ軸方向において空いたスペースに、温度補償回路５０及び安定化電源回路（静電気保護回路を含む）６０を配置するようにしても良い。
図６は、従来の表示装置の各部の幅と本発明の第１の実施形態に係る表示装置の各部の幅とを比較して示している。図６においては、データ線駆動回路の各部の幅と表示コントロール回路の幅とが示されている。表示コントロール回路は、ゲートアレイ（Ｇ／Ａ）で構成されるものとする。また、各部の幅は、図５に示すＹ軸方向における幅である。
第１の実施形態においては、複数のＤＡＣ３２の幅が、従来の４５０μｍから２２５μｍに短縮されている。ＤＡＣ３２の階調配線長が短くなるため、従来ダブルで必要だった回路がひとつで済むからである。新たにスキャナー回路の幅２００μｍが必要になるが、図５（Ｂ）に示すように、表示コントロール回路２０と複数のラッチ回路３１〜複数の増幅器３３とをＸ軸方向に並べて配置することにより、表示コントロール回路２０の幅は合計に影響しなくなる。
その結果、従来の表示装置においては、データ線駆動回路の各部の幅と表示コントロール回路の幅との合計が４１９５μｍであるのに対し、第１の実施形態においては、データ線駆動回路の各部の幅と表示コントロール回路の幅との合計が３２７０μｍになる。従って、Ｙ軸方向におけるチップサイズを約９２５μｍ短縮することができる。
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る表示装置のデータ線駆動回路のレイアウトを示す平面図である。第２の実施形態に係る表示装置のデータ線駆動回路は、スキャン駆動方式に用いられる構成要素に加えて、デマルチ駆動方式に用いられる構成要素を含んでいる。その他の点に関しては、第２の実施形態は第１の実施形態と同様でも良い。以下においては、５８３２本のデータ線が５４のブロックに分けられ、１つのブロックには１０８本のデータ線が含まれるものとする。
図７に示すように、データ線駆動回路は、スキャン駆動方式のために、１０８組の２段ラッチ回路３１と、１０８個の変換回路（ＤＡＣ３２及び増幅器３３）と、１０８個の伝送路３５と、選択回路３６と、出力回路３７とを含んでいる。これらの内で、１０８個の変換回路３２及び３３は、デマルチ駆動方式においても使用される。また、出力回路３７は、デマルチ駆動方式において使用される複数のスイッチ回路及び複数のキャパシターを含んでいる。
また、データ線駆動回路は、デマルチ駆動方式のために、１９４４×３組の２段ラッチ回路９１と、１０８×２個の変換回路（ＤＡＣ及び増幅器）９２とをさらに含んでいる。第２の実施形態によれば、スキャン駆動方式とデマルチ駆動方式とを、用途に応じて使い分けることができる。一方、デマルチ駆動方式を使用しない場合には、少なくとも１９４４×３組の２段ラッチ回路９１と、１０８×２個の変換回路９２とを削減することが可能になる。
＜電子機器＞
次に、本発明のいずれかの実施形態に係る表示装置を備える電子機器について説明する。図１に示す表示装置１は、画素が小サイズなので高精細な表示を行う用途に向いており、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。
図８は、ヘッドマウント・ディスプレイの外観を示す斜視図であり、図９は、ヘッドマウント・ディスプレイの光学的な構成例を示す平面図である。図８に示すように、ヘッドマウント・ディスプレイ１００は、一般的な眼鏡と同様に、テンプル１１０と、ブリッジ１２０と、レンズ１０１Ｌ及び１０１Ｒとを備えている。また、図９に示すように、ヘッドマウント・ディスプレイ１００には、ブリッジ１２０の近傍であってレンズ１０１Ｌ及び１０１Ｒの奥側（図中下側）に、左眼用の表示装置１Ｌと、右眼用の表示装置１Ｒとが設けられている。
表示装置１Ｌの画像表示面は、図９において左側となるように配置されている。それにより、表示装置１Ｌの表示画像は、光学レンズ１０２Ｌを介して図中Ｌ方向に出射する。ハーフミラー１０３Ｌは、表示装置１Ｌの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。
表示装置１Ｒの画像表示面は、表示装置１Ｌとは反対に、図９において右側となるように配置されている。それにより表示装置１Ｒの表示画像は、光学レンズ１０２Ｒを介して図中Ｒ方向に出射する。ハーフミラー１０３Ｒは、表示装置１Ｒの表示画像を図中Ｂ方向に反射させる一方、図中Ｆ方向から入射した光を透過させる。
このような構成によって、ヘッドマウント・ディスプレイ１００のユーザーは、表示装置１Ｌ及び１Ｒの表示画像を、外部の風景と重ね合わせたシースルー状態で観察することができる。また、ヘッドマウント・ディスプレイ１００において、視差を伴う両眼用画像の内の左眼用画像を表示装置１Ｌに表示させ、右眼用画像を表示装置１Ｒに表示させることにより、表示された画像があたかも奥行や立体感を持つかのようにユーザーに知覚させることができる（３Ｄ表示）。
図１に示す表示装置１は、ヘッドマウント・ディスプレイ１００の他にも、ビデオカメラやレンズ交換式のデジタルカメラにおける電子式ビューファインダー等の電子機器に適用することが可能である。本実施形態によれば、ラッチ回路等の個数を削減してチップサイズが縮小された表示装置を用いて、電子機器のサイズ又はコストを低減することができる。
上記の実施形態においては、発光素子としてＯＬＥＤを用いる場合について説明したが、本発明においては、例えば、無機発光ダイオードやＬＥＤ（Light Emitting Diode）等のように、電流に応じた輝度で発光する発光素子を用いることができる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。
１、１Ｌ、１Ｒ…表示装置、２…表示パネル、３…ケース、４…ＦＰＣ基板、５…端子、６…外部装置、６ａ…画像データ用コントローラー、６ｂ…電圧生成回路、１０…表示部、１１…画素回路、１２…走査線、１３…データ線、１４…リセット線、１５〜１７…制御線、１８…電源給電線、２０…表示コントロール回路、２１…電圧生成回路、２２…制御回路、２３…格納部、２４…ルックアップテーブル、３０…データ線駆動回路、３１、３１ａ、３１ｂ、９１…ラッチ回路、３２…ＤＡＣ、３３…増幅器、３４…スキャナー回路、３５…伝送路、３６…選択回路、３７…出力回路、４０…ゲート線駆動回路、５０…温度補償回路、６０…安定化電源回路、９２…変換回路、１００…ヘッドマウント・ディスプレイ、１０１Ｌ、１０１Ｒ…レンズ、１０２Ｌ、１０２Ｒ…光学レンズ、１０３Ｌ、１０３Ｒ…ハーフミラー、１１０…テンプル、１２０…ブリッジ、Ｄ１…発光素子、ＱＰ１〜ＱＰ５…ＰチャネルＭＯＳトランジスター、Ｃpix…保持容量

Claims (7)

  1. 同一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、前記表示部には複数列の画素回路に対応して複数のデータ線が設けられており、前記駆動回路が、
    前記複数のデータ線をブロック毎に順次駆動するために、ブロック毎に階調データをラッチする複数のラッチ回路と、
    １ブロックのデータ線の数に対応して設けられ、前記複数のラッチ回路にラッチされている階調データをアナログの複数の階調信号に変換する複数の変換回路と、
    １ブロックのデータ線の数に対応して設けられ、前記複数の階調信号をそれぞれ伝送する複数の伝送路と、
    前記複数のデータ線の内から１ブロックのデータ線を順次選択する複数の選択信号を生成する選択回路と、
    前記複数の伝送路と各ブロックのデータ線との間に接続され、前記複数の選択信号によって順次選択された１ブロックのデータ線に前記複数の階調信号を出力する出力回路と、
    を備える表示装置。
  2. 前記表示部の長手方向に延在する第１の領域に、前記出力回路、前記選択回路、及び、前記複数の伝送路が配置されており、前記表示部の反対側において前記第１の領域に隣り合う第２の領域及び第３の領域に、前記表示部における表示タイミングを制御する表示コントロール回路と、前記複数の変換回路及び前記複数のラッチ回路とが、並べて配置されている、請求項１記載の表示装置。
  3. 前記複数のラッチ回路が、
    １ブロックのデータ線の数に対応して設けられ、１水平同期期間内の複数の所定の期間の各々において、１ブロックのデータ線を駆動するために用いられる階調データを順次取り込む第１群のラッチ回路と、
    １ブロックのデータ線の数に対応して設けられ、前記所定の期間毎に、前記第１群のラッチ回路から出力される階調データを保持する第２群のラッチ回路と、
    を含む、請求項１又は２記載の表示装置。
  4. 前記複数の変換回路が、前記所定の期間毎に、前記第２群のラッチ回路に保持されている階調データをアナログの複数の階調信号に変換し、
    前記選択回路が、前記所定の期間毎に、前記複数のデータ線の内から１ブロックのデータ線を順次選択する複数の選択信号を生成し、
    前記出力回路が、前記所定の期間毎に、前記複数の選択信号によって順次選択された１ブロックのデータ線に前記複数の階調信号を出力する、
    請求項３記載の表示装置。
  5. １水平同期期間において前記第１群のラッチ回路が階調データを取り込み始めるタイミングに基づいて走査信号を生成するゲート線駆動回路をさらに備える、請求項３又は４記載の表示装置。
  6. 同一半導体基板上に少なくとも表示部及び駆動回路が搭載された表示装置であって、
    所定の本数毎に、ブロックに区分される複数のデータ線と、
    前記複数のデータ線のいずれかに接続され、前記表示部に設けられた画素回路と、
    を有し、
    前記駆動回路は、
    前記所定の本数に対応した数の回路と、
    前記複数のデータ線をブロック単位で選択する選択信号を生成する選択回路と、
    を備え、
    前記所定の本数に対応した数の回路の各々は、
    階調データをラッチするラッチ回路と、
    前記ラッチ回路にラッチされている前記階調データをアナログの階調信号に変換する変換回路と、
    前記階調信号を伝送する伝送路と、
    前記複数のデータ線の内のいずれか１つのデータ線と前記伝送路との間に接続され、前記選択信号によって制御される出力回路と、
    を備える表示装置。
  7. 請求項１〜６のいずれか１項記載の表示装置を備える電子機器。
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