KR102627267B1 - 데이터 구동부 및 이를 포함한 표시장치 - Google Patents

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Abstract

본 발명은 다수의 픽셀들로 이루어진 픽셀라인이 둘 이상 배치된 표시패널; 및 영상데이터를 입력받아 데이터전압을 생성하고, 데이터전압을 픽셀들에 인가하는 데이터 구동부를 포함한다. 픽셀라인은 제1 픽셀 그룹 및 제2 픽셀 그룹을 포함한다. 데이터 구동부의 제1 래치부는 제1 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 래치하고, 제2 기간 동안 제2 픽셀 그룹에 기입되는 영상데이터를 래치한다. 데이터 구동부의 제2 래치부는 제2 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 래치한다.

Description

데이터 구동부 및 이를 포함한 표시장치{Data Driver and Display Device having the Same}
본 발명은 데이터 구동부 및 이를 포함한 표시장치에 관한 것이다.
평판표시장치는 액정표시장치(Liquid Crystal Display: LCD), 전계 방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 및 유기 발광다이오드소자(Organic Light Emitting Diode Device, OLED) 등으로 구분될 수 있다. 평판표시장치는 데이터라인들과 게이트라인들이 직교되도록 배치되고, 데이터라인과 게이트라인이 직교하는 영역이 하나의 픽셀로 정의된다. 픽셀들은 패널에서 매트릭스 형태로 복수 개가 형성된다.
각 픽셀들을 구동하기 위해서, 데이터 구동부는 외부로부터 입력되는 영상데이터를 바탕으로 데이터전압을 생성하고, 이를 데이터라인들에 공급한다. 데이터 구동부는 픽셀라인 단위로 입력 영상데이터를 래치하는 래치부를 포함한다. 래치부는 픽셀라인 단위로 입력 영상데이터를 래치하기 때문에, 하나의 픽셀라인에 속한 픽셀들의 개수에 해당하는 래치를 보유하여야 한다. 근래에는 해상도가 높아지면서 픽셀라인에 속한 픽셀들의 개수가 많아지면서 래치부의 사이즈가 증가하는 추세에 있다. 데이터 구동부의 사이즈 및 제조 비용을 줄이기 위해서 래치부의 사이즈를 줄이는 방안이 모색되고 있다.
본 발명은 사이즈 및 제조 비용을 줄일 수 있는 데이터 구동부 및 이를 포함한 표시장치를 제공하기 위한 것이다.
본 발명은 다수의 픽셀들로 이루어진 픽셀라인이 둘 이상 배치된 표시패널 및 영상데이터를 입력받아 데이터전압을 생성하고, 데이터전압을 픽셀들에 인가하는 데이터 구동부를 포함한다. 픽셀라인은 제1 픽셀 그룹 및 제2 픽셀 그룹을 포함한다. 데이터 구동부의 제1 래치부는 제1 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 래치하고, 제2 기간 동안 제2 픽셀 그룹에 기입되는 영상데이터를 래치한다. 데이터 구동부의 제2 래치부는 제2 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 래치한다.
본 발명은 하나의 픽셀라인에 기입되는 영상데이터를 그룹 단위로 래치하는 래치부를 이용하여 데이터 구동부의 전체 사이즈를 줄일 수 있다.
본 발명은 영상데이터를 전송받는 속도는 기존과 동일하게 유지하기 때문에, 구동 주파수를 변경하지 않으면서 데이터 구동부의 사이즈를 줄일 수 있다.
도 1은 본 발명의 유기발광 표시장치를 나타내는 도면이다.
도 2는 픽셀을 나타내는 도면이다.
도 3은 제1 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 4는 제1 실시 예에 따른 픽셀 그룹 간의 구분을 나타내는 도면이다.
도 5는 제1 실시 예에 따른 영상데이터 래치 타이밍을 나타내는 도면이다.
도 6 내지 도 11은 제1 실시 예에 따른 데이터 구동부의 동작을 나타내는 도면이다.
도 12는 제2 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 13은 제2 실시 예에 따른 픽셀 그룹 간의 구분을 나타내는 도면이다.
도 14는 제2 실시 예에 따른 영상데이터 래치 타이밍을 나타내는 도면이다.
도 15 내지 도 22는 제2 실시 예에 따른 데이터 구동부의 동작을 나타내는 도면이다.
도 23은 제3 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 24는 제3 실시 예에 따른 영상데이터 래치 타이밍을 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.
도 1은 유기발광 표시장치를 개략적으로 나타낸 블록도이다.
도 1을 참조하면, 본 발명에 따른 유기발광 표시장치는 픽셀(P)들이 형성된 표시패널(100), 타이밍 콘트롤러(200), 게이트라인들(GL1~GLm)(m은 자연수)을 구동시키기 위한 게이트 구동부(300) 및 데이터라인들(DL1~DLn)(n은 짝수 또는 3의 배수인 자연수)을 구동시키기 위한 데이터 구동부(400)를 구비한다.
표시패널(100)은 픽셀(P)들이 배치되어 영상을 표시하는 표시영역(AA) 및 영상 표시를 하지 않는 비표시영역(NAA)를 포함한다. 표시영역(AA)은 픽셀 어레이로 일컬어질 수 있고, 비표시영역(NAA)은 표시영역(AA)을 둘러싸는 베젤(bezel)로 일컬어질 수 있다.
표시패널(100)의 표시영역(AA)에는 다수의 데이터라인들(DL1~DLn)과 다수의 게이트라인들(GL1~GLm)이 교차되고, 이 교차영역마다 픽셀(P)들이 매트릭스 형태로 배치된다. 각 픽셀라인들(HL1~HLm)은 동일한 행에 배치된 픽셀들을 포함한다. 이하, 본 명세서에서 도 1에 도시된 X방향을 행 방향, Y방향을 열 방향이라고 지칭하기로 한다. 표시영역(AA)에 배치된 픽셀(P)들이 mХn개일 때, 표시영역(AA)은 m개의 픽셀라인들을 포함한다.
제1 픽셀라인(HL1)에 배치된 픽셀(P)들은 제1 게이트라인(GL1)과 접속되고, 제n 픽셀라인(HLm)에 배치된 픽셀(P)들은 제m 게이트라인(GLm)과 접속된다. 게이트라인(GL1~GLm)들은 각각의 게이트신호들을 제공하는 다수의 라인들을 포함할 수 있다. 또한, 더블 레이트 구동(Double Rate Driving; 이하, DRD) 방식에서는 하나의 픽셀라인에 픽셀들을 구동하기 위해서 두 개의 게이트라인이 배치될 수도 있다.
픽셀(P)들을 구성하는 트랜지스터들은 산화물 반도체층을 포함한 산화물 트랜지스터로 구현될 수 있다. 산화물 트랜지스터는 전자 이동도, 공정 편차 등을 모두 고려할 때 표시패널(100)의 대면적화에 유리하다. 다만, 본 발명은 이에 한정되지 않고 트랜지스터의 반도체층을 아몰포스 실리콘 또는, 폴리 실리콘 등으로 형성할 수도 있다.
타이밍 콘트롤러(200)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 도트클럭신호(DCLK) 및 데이터 인에이블신호(DE) 등의 타이밍 신호들에 기초하여 데이터 구동부(400)의 동작 타이밍을 제어하기 위한 데이터 제어신호와, 게이트 구동부(300)의 동작 타이밍을 제어하기 위한 클럭신호(MCLK)를 생성한다.
또한, 타이밍 콘트롤러(200)는 호스트(20)로부터 입력되는 영상데이터(DATA)를 표시패널(100)의 해상도에 맞게 재정렬하여 데이터 구동부(400)에 공급한다. 특히, 타이밍 콘트롤러(200)는 픽셀라인 단위로 입력받는 영상데이터(DATA)를 그룹 단위로 데이터 구동부(400)에 전송한다. 픽셀라인은 둘 이상의 그룹을 포함할 수 있다. 예컨대, 하나의 픽셀라인이 제1 및 제2 픽셀 그룹을 포함할 경우에, 타이밍 콘트롤러(200)는 (1/2)H 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 전송하고, 이어지는 (1/2)H 기간 동안 제2 픽셀 그룹에 기입되는 영상데이터를 전송할 수 있다. 이에 대한 구체적인 실시 예는 후술하기로 한다.
게이트 구동부(300)는 클럭신호(MCLK)를 기반으로 게이트신호들을 생성할 수 있다. 이러한 게이트 구동부(300)는 GIP(Gate-driver In Panel) 방식에 따라 표시패널(100)의 비 표시영역 상에 직접 형성될 수 있다.
데이터 구동부(400)는 데이터 제어신호(DDC)를 기반으로 타이밍 콘트롤러(200)로부터 입력되는 영상데이터(DATA)를 아날로그 데이터전압으로 변환한다. 데이터 구동부(400)의 구체적인 실시 예는 후술하기로 한다.
도 2는 픽셀의 일례를 나타내는 도면이다.
도 2를 참조하면, 실시 예에 의한 픽셀(P)은 구동 트랜지스터(DT), 스토리지 커패시터(Cst), 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 포함한다. 도 2는 도 1에 도시된 게이트라인(GL)이 스캔라인(SCL) 및 센스라인(SEL)을 포함하는 실시 예를 도시하고 있다.
구동 트랜지스터(DT)는 게이트-소스 간의 전압 차이(Vgs)에 따라 유기발광다이오드(OLED)에 흐르는 구동전류를 제어한다. 구동 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트전극, 고전위 구동전압(EVDD)의 입력단에 접속된 드레인전극, 및 제2 노드(N2)에 접속된 소스전극을 포함한다. 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제1 트랜지스터(T1)는 스캔신호(SCAN)의 입력단에 연결되는 게이트전극, 데이터라인(DL)에 연결되는 드레인전극, 및 제1 노드(N1)에 연결되는 소스전극을 포함한다. 제2 트랜지스터(T2)는 센스신호(SENSE)의 입력단에 연결되는 게이트전극, 제2 노드(N2)에 연결되는 드레인전극, 및 기준전압라인(REFL)에 연결되는 소스전극을 포함한다. 유기발광다이오드(OLED)는 제2 노드(N2)에 접속된 애노드와, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드와, 애노드와 캐소드 사이에 위치하는 유기화합물층을 포함한다.
도 2에 도시된 픽셀은 제2 노드(N2)의 전압을 센싱 전압으로 획득하고, 획득된 센싱 전압을 바탕으로 구동 특성을 보상하는 외부 보상 방식에 적용되는 회로를 도시하고 있다. 본 발명에 의한 픽셀은 도 2에 도시된 실시 예에 한정되지 않는다. 예컨대, 픽셀은 유기발광 다이오드에 흐르는 전류가 구동 트랜지스터의 문턱전압 영향을 받지 않도록 픽셀 내부에서 자동으로 보상하는 내부 보상 방식에 적용되는 픽셀로 구성될 수도 있다.
도 3은 본 발명의 제1 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 3을 참조하면, 제1 실시 예에 따른 데이터 구동부(400)는 제1 래치부(411), 제2 래치부(412), 디지털 아날로그 변환부(420), 스위치부(425) 및 출력부(430)를 포함한다.
제1 래치부(411)는 타이밍 콘트롤러(200)로부터 영상데이터(DATA)를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 제1 래치부(411)는 제1 내지 제k(2k=n을 만족하는 자연수) 래치들(L1_1~L1_[K])을 포함하고, 제1 내지 제k 래치들(L1_1~L1_[K]) 각각은 한 개 픽셀의 영상데이터를 래치한다.
제2 래치부(412)는 제1 래치(411)로부터 제공받은 데이터들을 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치부(412)는 제1 내지 제k 래치들(L2_1~L2_[k])을 포함하고, 제1 내지 제k 래치들(L2_1~L2_[K]) 각각은 한 개 픽셀의 영상데이터를 래치한다.
디지털 아날로그 변환부(420)는 제2 래치부(412)로부터 제공받는 영상데이터를 아날로그 형태의 데이터전압으로 변환한다. 디지털 아날로그 변환부(420)는 제1 내지 제n 디지털 아날로그 변환기(Digital Analog Converter; 이하, DAC)(DAC1~DAC[n])를 포함하고, 제1 내지 제n 디지털 아날로그 변환기(DAC1~DAC[n]) 각각은 하나의 픽셀라인에 배치된 n 개의 픽셀들에 기입되는 영상데이터들 중에서 하나의 영상데이터를 영상데이터전압으로 변환한다.
스위치부(425)는 디지털 아날로그 변환부(420)와 버퍼부(430)의 출력버퍼들을 선택적으로 연결시킨다. 기수 번째 스위치들(SW1,SW3,SW5)은 제1 SOE(SOE1)에 응답하여, 기수 번째 DAC(DAC1,DAC3,DAC5,DAC[n-1])와 출력버퍼들(BUF1~BUF[k])을 일대일로 연결시킨다. 예컨대, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 DAC(DAC1)와 제1 출력버퍼(BUF1)를 연결시킨다. 우수 번째 스위치들(SW2,SW4,SW6)은 제2 SOE(SOE2)에 응답하여, 우수 번째 DAC(DAC2,DAC4,DAC6,DAC[n])와 출력버퍼들(BUF1~BUF[n])을 일대일로 연결시킨다. 예컨대, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제2 DAC(DAC2)와 제1 출력버퍼(BUF1)를 연결시킨다.
버퍼부(430)는 디지털 아날로그 변환부(420)에서 출력하는 아날로그 형태의 데이터전압을 데이터라인(DL)들에 제공한다. 이를 위해서 버퍼부(430)는 저전위전압(GND)과 고전위입력단을 통해서 입력받는 전압을 구동전압으로 이용하여 데이터전압을 출력하는 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 포함한다.
멀티플렉서(430)는 제1 내지 제k 출력버퍼들(BUF1~BUF[k])이 출력하는 데이터전압을 n 개의 데이터라인(DL)들에 시분할로 분배한다. 이를 위해서, 멀티플렉서(430)는 제1 내지 제n 먹스 스위치(M1~M[n])를 포함한다. 기수 번째 먹스 스위치(M1,M3,M5)는 제1 제어신호(MUX1)에 응답하여, 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 기수 번째 데이터라인들(DL1,DL3,DL5)을 일대일로 연결시킨다. 예컨대, 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결시킨다. 우수 번째 먹스 스위치(M2,M4,M6)는 제2 제어신호(MUX2)에 응답하여, 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 우수 번째 데이터라인들(DL2,DL4,DL6)을 일대일로 연결시킨다. 예컨대, 제2 먹스 스위치(M2)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제2 데이터라인(DL2)을 연결시킨다.
도 3에서 멀티플렉서(430)는 표시패널(100)에 배치된 것으로 도시되었지만, 멀티플렉서(430)의 위치는 이에 한정되지 않는다.
제1 실시 예에 따른 데이터 구동부의 동작을 살펴보면 다음과 같다.
도 4는 제1 실시 예에 따른 픽셀 그룹을 모식화 한 도면이다. 도 4는 m 번째 픽셀라인에서 n 번째 열에 배치된 픽셀들에 기입되는 영상데이터를 D[m,n]으로 표시하고 있다.
도 4를 참조하면, 제1 실시 예에 따른 픽셀 그룹은 제1 픽셀 그룹과 제1 픽셀 그룹을 포함한다. 제1 픽셀 그룹은 각 픽셀라인에서 기수 번째 픽셀들, 즉 (2k-1)(2k=n을 만족하는 자연수) 번째 열에 배치된 픽셀들을 포함한다. 제2 픽셀 그룹은 각 픽셀라인에서 우수 번째 픽셀들, 즉 2k 번째 열에 배치된 픽셀들을 포함한다.
따라서, 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들은 D[1,2k-1]로 표시될 수 있고, 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들은 D[1,2k]로 표시될 수 있다. 마찬가지로, 제m 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들은 D[m,2k-1]로 표시될 수 있고, 제m 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들은 D[m,2k]로 표시될 수 있다.
도 5는 타이밍 콘트롤러가 데이터 구동부로 전송하는 영상데이터 및 구동신호들의 타이밍을 나타내는 도면이다.
도 4 및 도 5를 참조하면, 타이밍 콘트롤러(200)는 (1/2)H 단위로 픽셀 그룹에 기입될 영상데이터를 전송한다.
제1 기간(t1) 동안, 타이밍 콘트롤러(200)는 제1 픽셀라인(HL1)의 제1 픽셀 그룹에 기입되는 영상데이터를 전송한다.
제2 기간(t2) 동안, 타이밍 콘트롤러(200)는 제1 픽셀라인(HL1)의 제2 픽셀 그룹에 기입되는 영상데이터를 전송한다.
제1 기간(t1) 및 제2 기간(t2)은 각각 (1/2)H 기간에 해당한다. 결국, 타이밍 콘트롤러(200)는 1H 기간 동안 하나의 픽셀라인에 기입될 영상데이터(DATA)를 데이터 구동부(400)에 전송한다. 즉, 타이밍 콘트롤러(200)가 영상데이터(DATA)를 전송하는 속도는 종래와 동일하다.
제3 기간(t3) 동안, 타이밍 콘트롤러(200)는 제2 픽셀라인(HL2)의 제1 픽셀 그룹에 기입되는 영상데이터를 전송한다.
이하, 제1 기간(t1) 내지 제3 기간(t3)에서 데이터 구동부의 동작을 살펴보면 다음과 같다.
도 6은 제1 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 7은 제1 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 8은 제2 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 9는 제2 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 10은 제3 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 11은 제3 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 7, 도 9 및 도 11는 데이터 구동부의 일부를 도시하고 있다.
도 6 및 도 7을 참조하면, 제1 기간(t1)에서 데이터 구동부(400)는 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[1,1]”를 래치한다. 제1 래치부(411)의 제2 래치(L1_2)는 “D[1,3]”를 래치하고, 제1 래치부(411)의 제3 래치(L1_3)는 “D[1,5]”를 래치한다.
제2 래치부(412)는 이전 타이밍에 전송받은 영상데이터들을 래치하여 디지털 아날로그 변환부(420)로 전송한다.
도 8 및 도 9를 참조하면, 제2 기간(t2)에서 데이터 구동부(400)는 제1 픽셀라인(HL1)의 제2 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[1,2]”를 래치한다. 제1 래치부(411)의 제2 래치(L1_2)는 “D[1,4]”를 래치하고, 제1 래치부(411)의 제3 래치(L1_3)는 “D[1,6]”을 래치한다.
제2 래치부(412)는 제1 래치부(411)로부터 전송받은 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치하고, 래치한 영상데이터들을 동시에 출력한다.
제2 기간(t2)에서, 제1 SOE(SOE1)는 턴-온 전압이 되고, 기수 번째 스위치들은 기수 번째 DAC들과 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 일대일로 연결한다. 예컨대, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 DAC(DAC1)와 제1 출력버퍼(BUF1)를 연결한다.
제1 제어신호(MUX1)는 턴-온 전압이 되고, 기수 번째 먹스 스위치들(M1,M3,M5)은 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 기수 번째 데이터라인들(DL1,DL3,DL5)을 일대일로 연결한다. 예컨대, 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결한다.
결과적으로, 제2 기간(t2) 동안, 제1 픽셀라인(HL1)의 제1 픽셀 그룹은 데이터전압을 제공받는다.
도 10 및 도 11을 참조하면, 제3 기간(t3)에서 데이터 구동부(400)는 제2 픽셀라인(HL2)의 제1 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제2 픽셀라인(HL2)의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[2,1]”를 래치한다. 제1 래치부(411)의 제2 래치(L1_2)는 “D[2,3]”를 래치하고, 제1 래치부(411)의 제3 래치(L1_3)는 “D[2,5]”를 래치한다.
제3 기간(t3)에서, 제2 래치부(412)는 제1 래치부(411)로부터 전송받은 제1 픽셀라인(HL1)의 제2 픽셀 그룹에 기입되는 영상데이터들을 래치하고, 래치한 영상데이터들을 동시에 출력한다.
제3 기간(t3)에서, 제2 SOE(SOE2)는 턴-온 전압이 되고, 우수 번째 스위치들은 우수 번째 DAC들과 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 일대일로 연결한다. 예컨대, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제2 DAC(DAC2)와 제1 출력버퍼(BUF1)를 연결한다.
그리고, 제2 제어신호(MUX2)는 턴-온 전압이 되고, 우수 번째 먹스 스위치들은 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 우수 번째 데이터라인들을 일대일로 연결한다. 예컨대, 제2 먹스 스위치(M2)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제2 데이터라인(DL2)을 연결한다.
결과적으로, 제3 기간(t3) 동안, 제1 픽셀라인(HL1)의 제2 픽셀 그룹은 데이터전압을 제공받는다.
상술한 바와 같이, 제1 실시 예의 데이터 구동부(400)는 n개의 픽셀들에 기입되는 영상데이터들을 (1/2)n 개에 해당하는 제1 래치들로 이루어지는 제1 래치부를 이용하여 시분할로 전송받는다. 그리고, 제1 래치부(411)로부터의 영상데이터를 제공받기 위한 제2 래치부(412)의 개수도 (1/2)n 개에 해당한다. 즉, 제1 실시 예의 데이터 구동부는 종래에 대비하여, 래치들의 개수를 1/2 수준으로 줄일 수 있다.
도 12는 본 발명의 제2 실시 예에 따른 데이터 구동부를 나타내는 도면이다.
도 12 참조하면, 제2 실시 예에 따른 데이터 구동부(400)는 제1 래치부(411), 제2 래치부(412), 디지털 아날로그 변환부(420), 스위치부(425) 및 출력부(430)를 포함한다.
제1 래치부(411)는 타이밍 콘트롤러(200)로부터 영상데이터(DATA)를 샘플링하여 래치하고, 래치한 데이터들을 동시에 출력한다. 제1 래치부(411)는 제1 내지 제k(3k=n을 만족하는 자연수) 래치들(L1_1~L1_[k])을 포함하고, 제1 내지 제k 래치들(L1_1~L1_[k]) 각각은 한 개 픽셀의 영상데이터를 래치한다.
제2 래치부(412)는 제1 래치(411)로부터 제공받은 데이터들을 래치하고, 래치한 데이터들을 동시에 출력한다. 제2 래치부(412)는 제1 내지 제k 래치들(L2_1~L2_[k])을 포함하고, 제1 내지 제k 래치들(L2_1~L2_[k]) 각각은 한 개 픽셀의 영상데이터를 래치한다.
디지털 아날로그 변환부(420)는 제2 래치부(412)로부터 제공받는 영상데이터(DATA)를 아날로그 형태의 데이터전압으로 변환한다. 디지털 아날로그 변환부(420)는 제1 내지 제n 디지털 아날로그 변환기(DAC1~DAC[n])를 포함하고, 제1 내지 제n 디지털 아날로그 변환기(DAC1~DAC[n]) 각각은 하나의 픽셀라인에 배치된 n 개의 픽셀들에 기입되는 영상데이터들 중에서 하나의 영상데이터를 영상데이터전압으로 변환한다.
스위치부(425)는 디지털 아날로그 변환부(420)와 버퍼부(430)의 출력버퍼들을 선택적으로 연결시킨다. (3k-2) 번째 스위치들은 제1 SOE(SOE1)에 응답하여, (3k-2) 번째 DAC와 출력버퍼들을 일대일로 연결시킨다. 예컨대, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 DAC(DAC1)와 제1 출력버퍼(BUF1)를 연결시킨다. (3k-1) 번째 스위치들은 제2 SOE(SOE2)에 응답하여, (3k-1) 번째 DAC와 출력버퍼들을 일대일로 연결시킨다. 예컨대, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제2 DAC(DAC2)와 제1 출력버퍼(BUF1)를 연결시킨다. 3k 번째 스위치들은 제3 SOE(SOE3)에 응답하여, 3k 번째 DAC와 출력버퍼들을 일대일로 연결시킨다. 예컨대, 제3 스위치(SW3)는 제3 SOE(SOE3)에 응답하여, 제3 DAC(DAC3)와 제1 출력버퍼(BUF1)를 연결시킨다.
버퍼부(430)는 디지털 아날로그 변환부(420)에서 출력하는 아날로그 형태의 데이터전압을 데이터라인(DL)들에 제공한다. 이를 위해서 버퍼부(430)는 저전위전압(GND)과 고전위입력단을 통해서 입력받는 전압을 구동전압으로 이용하여 데이터전압을 출력하는 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 포함한다.
멀티플렉서(430)는 제1 내지 제k 출력버퍼들(BUF1~BUF[k])이 출력하는 데이터전압을 n 개의 데이터라인들에 시분할로 분배한다. 이를 위해서, 멀티플렉서(430)는 제1 내지 제n 먹스 스위치(M1~M[n])를 포함한다. (3k-2) 번째 먹스 스위치는 제1 제어신호(MUX1)에 응답하여, 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 (3k-2) 번째 데이터라인들을 일대일로 연결시킨다. 예컨대, 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결시킨다. (3k-1) 번째 먹스 스위치는 제2 제어신호(MUX2)에 응답하여, 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 (3k-1) 번째 데이터라인들을 일대일로 연결시킨다. 예컨대, 제2 먹스 스위치(M2)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제2 데이터라인(DL2)을 연결시킨다. 3k 번째 먹스 스위치는 제3 제어신호(SOE3)에 응답하여, 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 3k 번째 데이터라인들을 일대일로 연결시킨다. 예컨대, 제2 먹스 스위치(M2)는 제3 제어신호(SOE3)에 응답하여, 제1 출력버퍼(BUF1)와 제3 데이터라인(DL3)을 연결시킨다.
제2 실시 예에 따른 데이터 구동부의 동작을 살펴보면 다음과 같다.
도 13은 제2 실시 예에 따른 픽셀 그룹을 모식화 한 도면이다. 도 13은 m 번째 픽셀라인에서 n 번째 열에 배치된 픽셀들에 기입되는 영상데이터를 D[m,n]으로 표시하고 있다.
도 13을 참조하면, 제1 실시 예에 따른 픽셀 그룹은 제1 픽셀 그룹 내지 제3 픽셀 그룹을 포함한다. 제1 픽셀 그룹은 각 픽셀라인에서 (3k-2)(k는 3k=n을 만족하는 자연수) 번째 열에 배치된 픽셀들을 포함한다. 제2 픽셀 그룹은 각 픽셀라인에서 (3k-1) 번째 열에 배치된 픽셀들을 포함하고, 제3 픽셀 그룹은 각 픽셀라인에서 3k 번째 열에 배치된 픽셀들을 포함한다.
따라서, 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들은 D[1,3k-2]로 표시될 수 있고, 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들은 D[1,3k-1]로 표시될 수 있고, 제1 픽셀라인의 제3 픽셀 그룹에 기입되는 영상데이터들은 D[1,3k]로 표시될 수 있다.
도 14는 타이밍 콘트롤러가 데이터 구동부로 전송하는 영상데이터 및 구동신호들의 타이밍을 나타내는 도면이다.
도 13 및 도 14를 참조하면, 타이밍 콘트롤러(200)는 (1/3)H 단위로 픽셀 그룹에 기입될 영상데이터를 전송한다.
제1 기간(t1) 동안, 타이밍 콘트롤러(200)는 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터를 전송한다.
제2 기간(t2) 동안, 타이밍 콘트롤러(200)는 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터를 전송하고, 제3 기간(t3) 동안, 타이밍 콘트롤러(200)는 제1 픽셀라인의 제3 픽셀 그룹에 기입되는 영상데이터를 전송한다.
제1 기간(t1), 제2 기간(t2) 및 제3 기간(t3)은 각각 (1/3)H 기간에 해당한다. 결국, 타이밍 콘트롤러(200)는 1H 기간 동안 하나의 픽셀라인에 기입될 영상데이터(DATA)를 데이터 구동부(400)에 전송한다.
이어서 제4 기간(t4) 동안, 타이밍 콘트롤러(200)는 제2 픽셀라인(HL2)의 제1 픽셀 그룹에 기입되는 영상데이터를 전송한다.
이하, 제1 기간(t1) 내지 제4 기간(t4)에서 데이터 구동부의 동작을 살펴보면 다음과 같다.
도 15는 제1 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 16은 제1 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 17은 제2 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 18은 제2 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 19는 제3 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 20은 제3 기간에서 데이터 구동부의 동작을 설명하는 도면이다. 도 21은 제4 기간에서 데이터 구동부가 전송받는 영상데이터를 나타내는 도면이고, 도 22는 제4 기간에서 데이터 구동부의 동작을 설명하는 도면이다.
도 15 및 도 16을 참조하면, 제1 기간(t1)에서 데이터 구동부(400)는 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[1,1]”를 래치하고, 제1 래치부(411)의 제2 래치(L1_2)는 “D[1,4]”를 래치한다.
제2 래치부(412)는 이전 타이밍에 전송받은 영상데이터들을 래치하여 디지털 아날로그 변환부(420)로 전송한다.
도 17 및 도 18을 참조하면, 제2 기간(t2)에서 데이터 구동부(400)는 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[1,2]”를 래치한다. 제1 래치부(411)의 제2 래치(L1_2)는 “D[1,5]”를 래치한다.
제2 래치부(412)는 제1 래치부(411)로부터 전송받은 제1 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치하고, 래치한 영상데이터들을 동시에 출력한다.
제2 기간(t2)에서, 제1 SOE(SOE1)는 턴-온 전압이 되고, (3k-2) 번째 스위치들은 (3k-2) 번째 DAC들과 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 일대일로 연결한다. 예컨대, 제1 스위치(SW1)는 제1 SOE(SOE1)에 응답하여, 제1 DAC(DAC1)와 제1 출력버퍼(BUF1)를 연결한다.
제1 제어신호(MUX1)는 턴-온 전압이 되고, (3k-2) 번째 먹스 스위치들은 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 (3k-2) 번째 데이터라인들을 일대일로 연결한다. 예컨대, 제1 먹스 스위치(M1)는 제1 제어신호(MUX1)에 응답하여, 제1 출력버퍼(BUF1)와 제1 데이터라인(DL1)을 연결한다.
결과적으로, 제2 기간(t2) 동안, 제1 픽셀라인의 제1 픽셀 그룹은 데이터전압을 제공받는다.
도 19 및 도 20을 참조하면, 제3 기간(t3)에서 데이터 구동부(400)는 제1 픽셀라인의 제3 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제1 픽셀라인의 제3 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[1,3]”를 래치하고, 제1 래치부(411)의 제2 래치(L1_2)는 “D[1,6]”를 래치한다.
제3 기간(t3)에서, 제2 래치부(412)는 제1 래치부(411)로부터 전송받은 제1 픽셀라인의 제2 픽셀 그룹에 기입되는 영상데이터들을 래치하고, 래치한 영상데이터들을 동시에 출력한다.
제3 기간(t3)에서, 제2 SOE(SOE2)는 턴-온 전압이 되고, (3k-1) 번째 스위치들은 (3k-1) 번째 DAC들과 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 일대일로 연결한다. 예컨대, 제2 스위치(SW2)는 제2 SOE(SOE2)에 응답하여, 제2 DAC(DAC2)와 제1 출력버퍼(BUF1)를 연결한다.
그리고, 제2 제어신호(MUX2)는 턴-온 전압이 되고, (3k-1) 번째 먹스 스위치들은 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 (3k-1) 번째 데이터라인들을 일대일로 연결한다. 예컨대, 제2 먹스 스위치(M2)는 제2 제어신호(MUX2)에 응답하여, 제1 출력버퍼(BUF1)와 제2 데이터라인(DL2)을 연결한다.
결과적으로, 제3 기간(t3) 동안, 제1 픽셀라인의 제2 픽셀 그룹은 데이터전압을 제공받는다.
도 21 및 도 22를 참조하면, 제4 기간(t4)에서 데이터 구동부(400)는 제2 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 제공받는다.
제1 래치부(411)는 제2 픽셀라인의 제1 픽셀 그룹에 기입되는 영상데이터들을 래치한다. 예컨대, 제1 래치부(411)의 제1 래치(L1_1)는 “D[2,1]”를 래치하고, 제1 래치부(411)의 제2 래치(L1_2)는 “D[2,4]”를 래치한다.
제4 기간(t4)에서, 제2 래치부(412)는 제1 래치부(411)로부터 전송받은 제1 픽셀라인의 제3 픽셀 그룹에 기입되는 영상데이터들을 래치하고, 래치한 영상데이터들을 동시에 출력한다.
제4 기간(t4)에서, 제3 SOE(SOE3)는 턴-온 전압이 되고, 3k 번째 스위치들은 3k 번째 DAC들과 제1 내지 제k 출력버퍼들(BUF1~BUF[k])을 일대일로 연결한다. 예컨대, 제3 스위치(SW3)는 제3 SOE(SOE3)에 응답하여, 제3 DAC(DAC3)와 제1 출력버퍼(BUF1)를 연결한다.
그리고, 제3 제어신호(SOE3)는 턴-온 전압이 되고, 3k 번째 먹스 스위치들은 제1 내지 제k 출력버퍼들(BUF1~BUF[k])과 3k 번째 데이터라인들을 일대일로 연결한다. 예컨대, 제3 먹스 스위치(M3)는 제3 제어신호(SOE3)에 응답하여, 제1 출력버퍼(BUF1)와 제3 데이터라인(DL3)을 연결한다.
결과적으로, 제4 기간(t4) 동안, 제1 픽셀라인의 제2 픽셀 그룹은 데이터전압을 제공받는다.
상술한 바와 같이, 제2 실시 예의 데이터 구동부(400)는 n개의 픽셀들에 기입되는 영상데이터들을 (1/3)n 개에 해당하는 제1 래치들로 이루어지는 제1 래치부(411)를 이용하여 시분할로 전송받는다. 그리고, 제1 래치부(411)로부터의 영상데이터를 제공받기 위한 제2 래치부(412)의 개수도 (1/3)n 개에 해당한다. 즉, 제2 실시 예의 데이터 구동부는 종래에 대비하여, 래치들의 개수를 1/3 수준으로 줄일 수 있다.
도 23은 제1 실시 예의 변형 예를 나타내는 도면이고, 도 24는 도 23에 도시된 데이터 구동부 및 표시패널에 인가되는 구동신호들의 타이밍을 나타내는 도면이다.
도 23에 도시된 데이터 구동부(400)는 전술한 제1 실시 예와 동일한 제1 래치부(411), 제2 래치부(412), 디지털 아날로그 변환부(420), 스위치부(425) 및 출력부(430)를 포함한다. 따라서, 도 23에 도시된 데이터 구동부(400)에 영상데이터를 전송하는 방법 및 이를 이용하여 데이터 구동부(400)의 출력부(430)가 데이터전압을 출력하는 방법은 전술한 제1 실시 예와 실질적으로 동일하다.
도 23에 도시된 실시 예에서 표시패널(100)의 픽셀들은 DRD 방식으로 데이터전압을 시분할로 분배받는다.
도 23에 도시된 표시패널(100)은 인접하는 한 쌍의 픽셀들이 데이터라인을 공유한다. 그리고, 기수 번째 픽셀들(P1,P3,P5,P[n-1])은 제1 게이트라인(GL1)에 연결되고, 우수 번째 픽셀들(P2,P4,P6,P[n-1])은 제2 게이트라인(GL2)에 연결된다.
제1 게이트라인(GL1)은 제1 SOE(SOE1)와 동기되는 제1 게이트펄스(Gout1)를 인가받는다. 즉, 제1 게이트라인(GL1)과 연결되는 기수 번째 픽셀들은 제2 기간(t2)에서 제1 내지 제k 출력버퍼들(BUF1~BUF[k])이 출력하는 데이터전압을 제공받는다.
제2 게이트라인(GL2)은 제2 SOE(SOE2)와 동기되는 제2 게이트펄스(Gout2)를 인가받는다. 즉, 제2 게이트라인(GL2)과 연결되는 우수 번째 픽셀들은 제3 기간(t3)에서 제1 내지 제k 출력버퍼들(BUF1~BUF[k])이 출력하는 데이터전압을 제공받는다.
도 23에 도시된 실시 예에 의한 데이터 구동부의 래치들은 제1 실시 예와 마찬가지로 픽셀라인의 픽셀들 개수의 절반에 해당하기 때문에, 래치들의 사이즈를 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.
10: 호스트 100: 표시패널
200: 타이밍 콘트롤러 300: 게이트 구동회로
400: 데이터 구동회로 411: 제1 래치부
412: 제2 래치부 420: 디지털 아날로그 변환부
430: 출력부

Claims (13)

  1. 다수의 픽셀들로 이루어진 픽셀라인이 둘 이상 배치된 표시패널; 및
    영상데이터를 입력받아 데이터전압을 생성하고, 상기 데이터전압을 상기 픽셀들에 인가하는 데이터 구동부를 포함하고,
    상기 픽셀라인은 제1 픽셀 그룹 및 제2 픽셀 그룹을 포함하며,
    상기 데이터 구동부는
    제1 기간 동안 제1 픽셀 그룹에 기입되는 영상데이터를 래치하고, 제2 기간 동안 상기 제2 픽셀 그룹에 기입되는 영상데이터를 래치하는 제1 래치부;
    상기 제2 기간 동안 상기 제1 픽셀 그룹에 기입되는 영상데이터를 래치하는 제2 래치부;
    상기 제2 래치부가 출력하는 상기 영상데이터를 상기 데이터전압으로 변환하는 디지털 아날로그 변환부; 및
    상기 디지털 아날로그 변환부가 변환한 상기 데이터전압을 상기 픽셀들과 연결된 데이터라인에 제공하는 버퍼부를 포함하고,
    상기 데이터라인은 먹스 스위치로 동작하는 표시장치.
  2. 제 1 항에 있어서,
    외부로부터의 상기 영상데이터를 상기 데이터 구동부에 제공하는 타이밍 콘트롤러를 더 포함하고,
    상기 타이밍 콘트롤러는
    상기 제1 기간 동안, 상기 제1 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하고,
    상기 제2 기간 동안, 상기 제2 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하는 표시장치.
  3. 제 1 항에 있어서,
    상기 버퍼부는
    상기 제2 기간 동안 상기 제1 픽셀 그룹에 제공되는 상기 데이터전압을 출력하고, 제3 기간 동안 상기 제2 픽셀 그룹에 제공되는 상기 데이터전압을 출력하는 표시장치.
  4. 제 3 항에 있어서,
    상기 디지털 아날로그 변환부는
    상기 제2 기간 동안 상기 제1 픽셀 그룹에 기입되는 영상데이터를 상기 데이터전압으로 변환하는 제1 DAC; 및
    상기 제3 기간 동안 상기 제2 픽셀 그룹에 기입되는 영상데이터를 상기 데이터전압으로 변환하는 제2 DAC를 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 버퍼부는 상기 제1 DAC 및 제2 DAC가 출력하는 상기 데이터전압을 제공받는 제1 버퍼를 포함하고,
    상기 데이터 구동부는
    상기 제2 기간 동안, 상기 제1 DAC를 상기 제1 버퍼와 연결시키는 제1 스위치; 및
    상기 제3 기간 동안, 상기 제2 DAC를 상기 제1 버퍼와 연결시키는 제2 스위치를 더 포함하는 표시장치.
  6. 제 5 항에 있어서,
    상기 제1 버퍼는 상기 제1 픽셀 그룹의 제1 픽셀 및 상기 제2 픽셀 그룹의 제2 픽셀에 시분할로 상기 데이터전압을 제공하는 표시장치.
  7. 제 6 항에 있어서,
    상기 데이터라인은 상기 제1 픽셀과 연결된 제1 데이터라인 및 상기 제2 픽셀과 연결된 제2 데이터라인을 포함하고,
    상기 표시패널은
    상기 제2 기간 동안, 상기 제1 버퍼와 상기 제1 데이터라인을 연결하는 제1 먹스 스위치; 및
    상기 제3 기간 동안, 제2 버퍼와 상기 제2 데이터라인을 연결하는 제2 먹스 스위치를 더 포함하는 표시장치.
  8. 제 6 항에 있어서,
    상기 데이터라인은 상기 제1 및 제2 픽셀과 연결된 제1 데이터라인을 포함하고,
    게이트라인은
    상기 제1 픽셀과 연결되며, 상기 제2 기간 동안 턴-온 전압의 게이트신호를 인가받는 제1 게이트라인 및
    상기 제2 픽셀과 연결되며, 상기 제3 기간 동안 턴-온 전압의 게이트신호를 인가받는 제2 게이트라인을 포함하는 표시장치.
  9. 제 1 항에 있어서,
    상기 픽셀라인은 n(n은 짝수인 자연수) 개의 상기 픽셀들을 포함하고,
    상기 제1 픽셀 그룹은 (2k-1)(2k=n을 만족하는 자연수) 번째 픽셀들을 포함하고,
    상기 제2 픽셀 그룹은 2k 번째 픽셀들을 포함하며,
    상기 제1 래치부 및 상기 제2 래치부는 각각 k 개의 래치들을 포함하는 표시장치.
  10. 제 9 항에 있어서,
    외부로부터의 상기 영상데이터를 상기 데이터 구동부에 제공하는 타이밍 콘트롤러를 더 포함하고,
    상기 타이밍 콘트롤러는
    제1 기간 동안, 상기 제1 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하고,
    상기 제2 기간 동안, 상기 제2 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하며,
    상기 제1 기간 및 제2 기간의 합은 1H 인 표시장치.
  11. 제 1 항에 있어서,
    n(n은 3의 배수인 자연수) 개의 상기 픽셀들을 포함하는 상기 픽셀라인은 제3 픽셀 그룹을 더 포함하고,
    상기 제1 픽셀 그룹은 (3k-2)(3k=n을 만족하는 자연수) 번째 픽셀들을 포함하고,
    상기 제2 픽셀 그룹은 (3k-1) 번째 픽셀들을 포함하며,
    상기 제3 픽셀 그룹은 3k 번째 픽셀들을 포함하며,
    상기 제1 래치부 및 상기 제2 래치부는 각각 k 개의 래치들을 포함하는 표시장치.
  12. 제 11 항에 있어서,
    외부로부터의 상기 영상데이터를 상기 데이터 구동부에 제공하는 타이밍 콘트롤러를 더 포함하고,
    상기 타이밍 콘트롤러는
    제1 기간 동안, 상기 제1 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하고,
    상기 제2 기간 동안, 상기 제2 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하며,
    상기 제2 기간에 이어지는 제3 기간 동안, 상기 제3 픽셀 그룹에 기입되는 영상데이터를 상기 데이터 구동부에 전송하고,
    상기 제1 기간 내지 제3 기간의 합은 1H 인 표시장치.
  13. 제1 기간 동안, 제1 게이트라인에 연결된 픽셀들 중에서 제1 픽셀 그룹에 기입되는 영상데이터를 래치하고, 제2 기간 동안 상기 제1 게이트라인에 연결된 픽셀들 중에서 제2 픽셀 그룹에 기입되는 영상데이터를 래치하는 제1 래치부;
    상기 제2 기간 동안 상기 제1 픽셀 그룹에 기입되는 영상데이터를 래치하는 제2 래치부;
    상기 제1 기간에 이어지는 상기 제2 기간에서, 상기 제1 픽셀 그룹에 기입되는 상기 영상데이터를 데이터전압으로 변환하는 제1 DAC;
    상기 제2 기간에 이어지는 제3 기간에서, 상기 제2 픽셀 그룹에 기입되는 상기 영상데이터를 데이터전압으로 변환하는 제2 DAC; 및
    상기 제1 DAC 및 상기 제2 DAC가 변환한 상기 데이터전압을 상기 픽셀들과 연결된 데이터라인에 제공하는 버퍼부를 포함하고,
    상기 데이터라인은 먹스 스위치로 동작하는 데이터 구동부.
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