KR101177907B1 - 전류 데이터 드라이버 및 그 구동 방법 - Google Patents

전류 데이터 드라이버 및 그 구동 방법 Download PDF

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Abstract

본 발명은 회로 면적을 줄일 수 있는 EL 표시 패널의 전류 데이터 드라이버와 그의 구동 방법에 관한 것이다.
본 발명의 전류 데이터 드라이버는 서로 다른 가중치를 갖는 다수의 기준 전류를 데이터 라인별로 메모리한 다음, 메모리된 다수의 기준 전류를 이용하여 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 다수의 데이터 라인으로 공급하는 데이터-전류 변환부를 구비한다.

Description

전류 데이터 드라이버 및 그 구동 방법{CURRENT DATA DIRVER AND DRIVING METHOD THEREOF}
도 1은 종래의 EL 표시 패널의 구성을 도시한 블록도.
도 2는 도 1에 도시된 한 화소의 상세 회로도.
도 3은 본 발명의 제1 실시 예에 따른 전류 데이터 드라이버를 도시한 회로도.
도 4는 도 3에 도시된 전류 데이터 드라이버의 구동 파형도.
도 5는 본 발명의 제2 실시 예에 따른 전류 데이터 드라이버를 도시한 회로도.
도 6은 도 5에 도시된 전류 데이터 드라이버의 구동 파형도.
도 7은 본 발명의 제3 실시 예에 따른 전류 데이터 드라이버를 도시한 회로도.
도 8은 도 7에 도시된 전류 데이터 드라이버의 구동 파형도.
도 9는 도 7에 도시된 MUX, 홀더, 출력 스위치의 상세 회로도.
＜도면의 주요 부분에 대한 부호의 간단한 설명＞
20 : 화소 매트릭스 22 : 게이트 드라이버
24 : 데이터 드라이버 32, 62, 72 : 쉬프트 레지스터
34 : 기준 전류원 40, 50, 74 : 데이터-전류 변환(DCC)부
42, 42A, 42B, 52, 76 : 6비트-DCC 44 : 1비트-DCC
45 : 메모리부 46, 48 : 셀렉터
77 : 멀티플렉서(MUX) 78 : MUX부
80 : 홀딩부 82 : 홀더
84 : 출력부 86 : 출력 스위치
본 발명은 일렉트로-루미네센스(Electro-Luminescence : 이하, EL이라 함) 표시 패널에 관한 것으로, 특히 데이터 라인의 시분할 구동으로 데이터 드라이버의 구성을 단순화시킬 수 있는 EL 표시 패널의 데이터 구동 방법 및 장치에 관한 것이다.
음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 대두되고 있다. 이러한 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전계 방출 표시 장치(Field Emission Display), 플라즈마 표시 패널(Plasma Display Panel) 및 EL 표시 패널 등이 있다.
이들 중 EL 표시 패널은 전자와 정공의 재결합으로 형광체를 발광시키는 자발광 소자로, 그 형광체로 무기 화합물을 사용하는 무기 EL과 유기 화합물을 사용 하는 유기 EL로 대별된다. 이러한 EL 표시 패널은 다른 표시 장치들과 달리 낮은 구동 전압(10V)으로 구동할 수 있고, 자체 발광을 이용하므로 인식성이 뛰어나며, LCD와 달리 백라이트가 필요없으므로 초박막화가 가능하다. 또한, LCD와 대비하여 넓은 시야각, 빠른 응답 속도 등과 같은 장점들을 가지고 있어 차세대 표시 장치로 기대되고 있다.
유기 EL 소자는 통상 음극과 양극 사이에 적층된 전자 주입층, 전자 수송층, 발광층, 정공 수송층, 정공 주입층으로 구성된다. 이러한 유기 EL 소자에서는 양극과 음극 사이에 소정의 전압을 인가하는 경우 음극으로터 발생된 전자가 전자 주입층 및 전자 수송층을 통해 발광층 쪽으로 이동하고, 양극으로부터 발생된 정공이 정공 주입층 및 정공 수송층을 통해 발광층 쪽으로 이동한다. 이에 따라, 발광층에서는 전자 수송층과 정공 수송층으로부터 공급되어진 전자와 정공이 재결합함에 의해 빛을 방출하게 된다.
이러한 유기 EL 소자를 이용하는 액티브 매트릭스 EL 표시 패널은 도 1에 도시된 바와 같이 게이트 라인(GL)과 데이터 라인(DL)의 교차로 정의된 영역에 각각 배열되어진 화소들(PE)을 구비하는 화소 매트릭스(20)와, 화소 매트릭스(20)의 게이트 라인들(GL)을 구동하는 게이트 드라이버(22)와, 화소 매트릭스(20)의 데이터 라인들(DL)을 구동하는 데이터 드라이버(24)를 구비한다.
화소들(PE) 각각은 게이트 라인(GL)에 스캔 펄스가 공급될 때 데이터 라인(DL)으로부터 비디오 데이터 신호(이하, 데이터 신호)를 공급받아 그 데이터 신호에 상응하는 빛을 발생하게 된다.
이를 위하여, 화소들(PE) 각각은 도 2에 도시된 바와 같이 기저 전압원(GND)라인에 음극이 접속된 EL 셀(OLED)과, 게이트 라인(GL) 및 데이터 라인(DL)과 전원(VDD) 라인에 접속되고 EL 셀(OLED)의 양극에 접속되어 그 EL 셀(OLED)을 구동하기 위한 셀 구동부(16)를 구비한다.
EL 셀 구동부(16)는 전원(VDD) 라인에 접속된 제1 박막 트랜지스터(이하, TFT)(T1)와, 전원(VDD) 라인 및 EL 셀(OLED)의 양극 사이에 접속되어 제1 TFT(T1)와 전류 미러(Currnet Mirror)를 형성하는 제2 TFT(T2)와, 데이터 라인(DL)과 제1 TFT 사이에 접속되어 게이트 라인(GL)에 의해 제어되는 스위치용 제3 TFT(T3)와, 제3 TFT(T3)와 제1 및 제2 TFT(T1, T2)의 게이트 전극 사이에 접속되어 게이트 라인(GL)에 의해 제어되는 스위치용 제4 TFT(T4)와, 전원(VDD) 라인과 제1 및 제2 TFT(T1, T2)의 게이트 전극 사이에 접속된 스토리지 캐패시터(Cst)를 구비한다.
제3 및 제4 TFT(T3, T4)는 게이트 라인(GL)에 스캔 펄스가 공급되면 동시에 턴-온되어 데이터 라인(DL) 상의 데이터 신호(예를 들면, 전류 신호)가 제1 및 제2 TFT(T1, T2)의 게이트 전극으로 공급됨으로써 스토리지 캐패시터(Cst)에는 제1 및 제2 TFT(T1, T2)를 구동하기 위한 구동 전압이 충전된다. 이에 따라, 제1 TFT(T1)는 스토리지 캐패시터(Cst)에 충전된 구동 전압에 해당하는 전류가 흐르게 하고, 제2 TFT(T2)는 제1 TFT(T1)를 흐르는 전류를 복사하여 EL 셀(OLED)로 공급함으로써 EL 셀(OLED)이 공급된 전류에 비례하는 빛으로 발광하게 한다. 그리고, 스위칭용 제3 및 제4 TFT(T3, T4)가 턴-오프되더라도 스토리지 캐패시터(Cst)에 충전된 구동전압에 의해 제1 및 제2 TFT(T1, T2)는 다음 프레임의 데이터 신호가 공급되기 이 전까지 일정한 전류를 공급하여 EL 셀(OLED)이 발광을 유지하게 한다.
게이트 드라이버(22)는 스캔 펄스를 공급하여 게이트 라인들(GL1 내지 GLm)을 순차적으로 구동한다.
데이터 드라이버(24)는 상기 스캔 펄스가 공급될 때마다 해당 데이터 신호, 즉 전류 신호를 데이터 라인(DL1 내지 DLn)으로 공급한다. 이 경우, 데이터 드라이버(24)는 타이밍 컨트롤러(미도시)로부터 입력된 디지털 비디오 데이터 신호를 아날로그 신호, 즉 전류 신호로 변환하여 데이터 라인(DL1 내지 DLn)으로 공급한다.
이를 위하여, 데이터 드라이버(24)는 디지털 신호의 각 비트에 대응하여 서로 다른 가중치를 갖는 다수의 기준 전류를 이용하여 디지털 데이터를 아날로그 신호, 즉 전류 신호로 변환하여 공급하는 디지털 커런트 컨버터(Digital Current Converter; 이하, DCC)부를 포함하게 된다. 그런데, DCC부가 복잡한 회로 구조를 갖음에 따라 데이터 드라이버(24)의 회로 면적이 커져서 패널 내부에 내장하기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 데이터 드라이버의 구성을 단순화하여 회로 면적을 줄임으로써 EL 표시 패널에 내장할 수 있는 EL 표시 패널의 데이터 드라이버와 그의 구동 방법을 제공하는 것이다.
상기 목적들을 달성하기 위하여, 본 발명의 한 실시 예에 따른 EL 표시 패널의 전류 데이터 드라이버는 서로 다른 가중치를 갖는 다수의 기준 전류를 데이터 라인별로 메모리한 다음, 메모리된 다수의 기준 전류를 이용하여 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 다수의 데이터 라인으로 공급하는 데이터-전류 변환부를 구비한다.
상기 데이터-전류 변환부는 N(여기서, N은 양의 정수)비트 비디오 데이터를 전류 신호로 변환하여 해당 데이터 라인으로 공급하는 다수의 N 비트 데이터-전류 변환기를 구비한다.
상기 N비트 데이터-전류 변환기는 그의 출력 라인에 병렬 접속된 상기 N개의 1비트 데이터-전류 변환기를 구비한다.
그리고, 상기 전류 데이터 드라이버는 상기 다수의 기준 전류를 생성하여 공급하는 기준 전류원을 추가로 구비하고; 상기 기준 전류원은 상기 N개의 1비트 데이터-전류 변환기 각각에 공급되어질 N개의 기준 전류를 생성한다.
상기 1비트 데이터-전류 변환기는 샘플링 신호에 응답하여 상기 다수의 기준 전류 중 어느 하나의 기준 전류를 복사하여 메모리하는 메모리부와; 상기 비디오 데이터 중 어느 하나의 비트에 응답하여 상기 메모리된 기준 전류를 출력하는 출력부를 구비한다.
상기 N비트 데이터-전류 변환기는 상기 N개의 1비트 데이터-전류 변환기 각각으로부터 상기 비디오 데이터의 해당 비트에 따라 선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환한다.
상기 메모리부는, 상기 샘플링 신호에 응답하여 상기 어느 하나의 기준 전류를 복사하는 제1 박막 트랜지스터와; 상기 샘플링 신호에 응답하여 상기 복사된 기 준 전류에 대응하는 전압을 스토리지 캐패시터에 충전하는 제2 박막 트랜지스터와; 상기 스토리지 캐패시터에 충전된 전압에 대응하는 기준 전류를 공급하는 제3 박막 트랜지스터를 구비한다.
상기 출력부는 상기 어느 하나의 비트에 응답하여 상기 제3 박막 트랜지스터로부터의 기준 전류를 선택적으로 출력하는 출력 스위치를 구비한다.
상기 전류 데이터 드라이버는 상기 샘플링 신호를 발생하는 쉬프트 레지스터를 추가로 구비한다.
상기 다수의 N비트 데이터-전류 변환기는 상기 쉬프트 레지스터로부터 순차적으로 공급되는 샘플링 신호에 응답하여 상기 다수의 기준 전류를 순차적으로 메모리한 다음, 메모리된 다수의 기준 전류를 상기 비디오 데이터의 각 비트에 따라 선택하고 가산하여 상기 전류 신호로 동시에 변환한다.
상기 전류 데이터 드라이버는 상기 비디오 데이터를 래치하여 상기 데이터-전류 변환부로 동시에 공급하는 래치부를 추가로 구비한다.
그리고, 본 발명의 다른 실시 예에 따른 전류 데이터 드라이버는 서로 다른 가중치를 갖는 다수의 기준 전류를 이용하여 시분할된 디지털 비디오 데이터를 전류 신호로 변환하여 공급하는 데이터-전류 변환부와; 상기 전류 신호를 시분할하여 상기 데이터 라인으로 공급하는 멀티플렉서부를 구비한다.
상기 전류 데이터 드라이버는 상기 시분할된 전류 신호를 순차적으로 홀딩하는 홀딩부와; 상기 홀딩된 전류 신호를 동시에 상기 데이터 라인으로 공급하는 출력부를 추가로 구비한다.
상기 데이터-전류 변환부는 상기 다수의 기준 전류를 그의 출력 라인별로 메모리한 다음, 메모리된 다수의 기준 전류를 이용하여 상기 시분할된 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 상기 출력 라인 각각으로 공급한다.
상기 데이터-전류 변환부는 상기 기준 전류를 메모리하는 기간과, 상기 전류 신호로 변환하는 기간을 상기 디지털 비디오 데이터의 시분할 수 K(여기서, K는 양의 정수)만큼 반복한다.
상기 데이터-전류 변환부는 N(여기서, N은 양의 정수)비트 비디오 데이터를 전류 신호로 변환하여 해당 출력 라인으로 공급하는 M(여기서, M은 양의 정수)개의 N 비트 데이터-전류 변환기를 구비한다.
상기 M은 상기 데이터 라인수*(1/K)이다.
상기 N비트 데이터-전류 변환기는 그의 출력 라인에 병렬 접속된 상기 N개의 1비트 데이터-전류 변환기를 구비한다.
상기 전류 데이터 드라이버는 상기 다수의 기준 전류를 생성하여 공급하는 기준 전류원을 추가로 구비하고; 상기 기준 전류원은 상기 N개의 1비트 데이터-전류 변환기 각각에 공급되어질 N개의 기준 전류를 생성한다.
상기 1비트 데이터-전류 변환기는 샘플링 신호에 응답하여 상기 다수의 기준 전류 중 어느 하나의 기준 전류를 복사하여 메모리하는 메모리부와; 상기 비디오 데이터 중 어느 하나의 비트에 응답하여 상기 메모리된 기준 전류를 출력하는 출력부를 구비한다.
상기 N비트 데이터-전류 변환기는 상기 N개의 1비트 데이터-전류 변환기 각 각으로부터 상기 비디오 데이터의 해당 비트에 따라 선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환한다.
상기 메모리부는, 상기 샘플링 신호에 응답하여 상기 어느 하나의 기준 전류를 복사하는 제1 박막 트랜지스터와; 상기 샘플링 신호에 응답하여 상기 복사된 기준 전류에 대응하는 전압을 스토리지 캐패시터에 충전하는 제2 박막 트랜지스터와; 상기 스토리지 캐패시터에 충전된 전압에 대응하는 기준 전류를 공급하는 제3 박막 트랜지스터를 구비한다.
상기 출력부는 상기 어느 하나의 비트에 응답하여 상기 제3 박막 트랜지스터로부터의 기준 전류를 선택적으로 출력하는 출력 스위치를 구비한다.
상기 전류 데이터 드라이버는 상기 샘플링 신호를 발생하는 쉬프트 레지스터를 추가로 구비한다.
상기 쉬프트 레지스터는 M개의 샘플링 신호를 발생하기 위한 M개의 스테이지를 구비한다.
상기 다수의 N비트 데이터-전류 변환기는 상기 쉬프트 레지스터로부터 순차적으로 공급되는 샘플링 신호에 응답하여 상기 다수의 기준 전류를 순차적으로 메모리한 다음, 메모리된 다수의 기준 전류를 상기 비디오 데이터의 각 비트에 따라 선택하고 가산하여 상기 전류 신호로 동시에 변환한다.
상기 전류 데이터 드라이버는 입력된 비디오 데이터를 래치한 후 시분할하고 시분할된 데이터를 상기 데이터-전류 변환부로 동시에 공급하는 래치부를 추가로 구비한다.
상기 멀티플렉서부는 상기 M개의 N비트 데이터-전류 변환기와 각각 접속된 상기 M개의 멀티플렉서를; 상기 홀딩부는 상기 데이터 라인의 수에 해당되는 J(여기서, J는 양의 정수＞M)개의 홀더를; 상기 출력부는 상기 J개의 홀더에 각각 접속된 J개의 출력 스위치를 구비한다.
상기 M개의 멀티플렉서 각각은, 해당 N비트 데이터-전류 변환기의 출력 신호를 시분할하여 상기 J개의 홀더 중 M개의 홀더에 순차적으로 공급하기 위한 M개의 제1 박막 트랜지스터를 구비한다.
상기 J개의 홀더 각각은 상기 M개의 제1 박막 트랜지스터로부터 공급된 전류 신호에 대응하는 전압을 스토리지 캐패시터에 충전하는 제2 박막 트랜지스터와; 상기 스토리지 캐패시터에 충전된 전압에 대응되는 전류 신호를 출력하는 제3 박막 트랜지스터를 구비한다.
상기 J개의 출력 스위치 각각은 상기 제3 박막 트랜지스터와 직렬 접속된 제4 박막 트랜지스터를 구비한다.
상기 M개의 제1 박막 트랜지스터는 M개의 제어 신호 각각에 의해 제어되고, 상기 J개의 홀더 중 M개의 홀더에 포함된 M개의 제2 박막 트랜지스터는 상기 M개의 제어 신호 각각에 의해 제어되며, 제4 박막 트랜지스터는 다른 제어 신호에 의해 제어되어 턴-온된다.
그리고, 본 발명의 실시 예에 따른 전류 데이터 드라이버의 구동 방법은 서로 다른 가중치를 갖는 다수의 기준 전류를 데이터 라인별로 메모리하는 메모리 단계와; 메모리된 다수의 기준 전류를 이용하여 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 다수의 데이터 라인으로 공급하는 전류 변환 단계를 포함한다.
상기 구동 방법은 상기 비디오 데이터의 비트 수에 해당하는 N(여기서, N은 양의 정수)개의 기준 전류를 생성하여 공급하는 단계를 추가로 포함한다.
상기 전류 변환 단계는 메모리된 상기 N개의 기준 전류를 상기 디지털 비디오 데이터의 각 비트에 대응하여 선택적으로 출력하는 단계와; 선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환하는 단계를 포함한다.
상기 구동 방법은 샘플링 신호를 순차적으로 발생하는 단계를 추가로 포함하고; 상기 메모리 단계는 상기 순차적인 샘플링 신호에 응답하여 상기 N개의 기준 전류를 복사하여 메모리하는 단계를 포함한다.
그리고, 본 발명의 다른 실시 예에 따른 전류 데이터 드라이버 구동 방법은 서로 다른 가중치를 갖는 다수의 기준 전류를 이용하여 시분할된 디지털 비디오 데이터를 전류 신호로 변환하여 단계와; 상기 전류 신호를 시분할하여 상기 데이터 라인으로 공급하는 단계를 포함한다.
상기 구동 방법은 상기 시분할된 전류 신호를 순차적으로 홀딩하는 단계와; 상기 홀딩된 전류 신호를 동시에 상기 데이터 라인으로 공급하는 단계를 추가로 포함한다.
상기 디지털 비디오 데이터를 상기 전류 신호로 변환하는 단계는 서로 다른 가중치를 갖는 다수의 기준 전류를 데이터 라인별로 메모리하는 메모리 단계와; 메모리된 다수의 기준 전류를 이용하여 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 다수의 데이터 라인으로 공급하는 전류 변환 단계를 포함한다.
상기 구동 방법은 상기 비디오 데이터의 비트 수에 해당하는 N(여기서, N은 양의 정수)개의 기준 전류를 생성하여 공급하는 단계를 추가로 포함한다.
상기 전류 변환 단계는 메모리된 상기 N개의 기준 전류를 상기 디지털 비디오 데이터의 각 비트에 대응하여 선택적으로 출력하는 단계와; 선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환하는 단계를 포함한다.
상기 구동 방법은 샘플링 신호를 순차적으로 발생하는 단계를 추가로 포함하고;
상기 메모리 단계는 상기 순차적인 샘플링 신호에 응답하여 상기 N개의 기준 전류를 복사하여 메모리하는 단계를 포함한다.
상기 디지털 비디오 데이터를 상기 전류 신호로 변환하는 단계는 상기 메모리 단계와 전류 변환 단계를 상기 디지털 비디오 데이터의 시분할 수 K(여기서, K는 양의 정수)만큼 반복한다.
상기 구동 방법은 입력된 비디오 데이터를 래치한 후 시분할하고 상기 시분할된 데이터를 공급하는 단계를 추가로 포함한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 3 내지 도 9를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 제1 실시 예에 따른 EL 표시 패널의 전류 데이터 드라이버를 도시한 회로도이고, 도 4는 도 3에 도시된 전류 데이터 드라이버의 구동 파형도 이다.
도 3에 도시된 전류 데이터 드라이버는 샘플링 신호를 생성하여 공급하는 쉬프트 레지스터(32), 다수의 기준 전류 신호를 생성하여 공급하는 기준 전류원(34), 쉬프트 레지스터(32)로부터의 샘플링 신호에 응답하여 기준 전류원(34)으로부터의 기준 전류 신호를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 다수의 데이터 라인 각각에 공급하는 DCC부(40)를 구비한다. 그리고, 전류 데이터 드라이버는 외부로부터 순차적으로 공급된 비디오 데이터를 래치하여 DCC부(40)에 동시에 공급하기 위한 래치부(미도시)를 더 구비한다. 이하, 전류 데이터 드라이버가 6비트 비디오 데이터를 이용하여 120개의 데이터 라인(DL1 내지 DL120)을 구동하는 경우를 예로 들어 설명하기로 한다.
쉬프트 레지스터(32)는 다수의 샘플링 신호를 발생하고, 발생된 샘플링 신호를 DCC부(40)에 공급한다. 구체적으로, 쉬프트 레지스터(32)는 DCC부(40)에 포함된 60개의 DCC_A(42A)와, 60개의 DCC_B(42B)에 교번적으로 샘플링 신호를 공급한다. 예를 들면, 쉬프트 레지스터(32)는 도 4에 도시된 바와 같이 샘플링 신호(MSA1 내지 MSA60)를 순차적으로 발생하여 60개의 DCC_A(42A) 각각에 공급하고, 다음 샘플링 신호(MSB1 내지 MSB6)를 순차적으로 발생하여 60개의 DCC_B(42B) 각각에 공급한다. 그리고, 쉬프트 레지스터(32)는 이러한 동작을 프레임마다 반복한다.
기준 전류원(Standard Current Source)(34)은 6비트 비디오 데이터의 각 비트에 대응하여 서로 다른 가중치를 갖는 6개의 기준 전류(SI0 내지 SI5)를 생성하여 DCC부(40)에 병렬로 공급한다. 이때, 기준 전류 신호(SI0 내지 SI5)는 각 비트 에 대응하여 1, 2, 4, 8, 16, 32 순으로 증가하는 가중치를 갖는다.
DCC부(40)는 120개의 데이터 라인(DL1 내지 DL120)에 대응하여 120개의 6비트-DCC, 즉 60 쌍의 DCC_A(42A) 및 DCC_B(42B)와, 한 쌍의 DCC_A(42A) 및 DCC_B(42B)로부터의 출력 전류를 교번적으로 출력하기 위한 60개의 제1 셀렉터(46)와, 제1 셀렉터(46)의 출력 전류를 한 쌍의 데이터 라인에 교번적으로 공급하기 위한 60개의 제2 셀렉터(48)를 구비한다.
한 쌍의 DCC_A(42A) 및 DCC_B(42B)는 한 쌍의 데이터 라인에 공급되어질 전류 신호를 교번적으로 공급한다. 다시 말하여, 한 쌍의 DCC_A(42A) 및 DCC_B(42B)는 기준 전류를 메모리하는 메모리 기능과, 메모리된 기준 전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 공급하는 데이터-커런트 변환 기능을 교번적으로 수행하면서 한 쌍의 데이터 라인에 공급되어질 전류 신호를 교번적으로 출력하게 된다. 제1 및 제2 셀렉터(46, 48)는 한 쌍의 DCC_A(42A) 및 DCC_B(42B)으로부터 교번적으로 공급된 전류 신호를 한 쌍의 데이터 라인에 교번적으로 공급하게 된다.
예를 들면, 한 프레임(1F) 중 T1 기간에서 60개의 DCC_A(42A)가 도 4와 같이 쉬프트 레지스터(32)로부터 출력된 샘플링 신호(MSA1 내지 MSA60)에 응답하여 기준 전류원(34)으로부터 기준 전류(SI0 내지 SI5)를 순차적으로 메모리한다. 이렇게 60개의 DCC_A(42A)가 기준 전류 신호를 순차적으로 메모리하는 기간(T1)에, 60개의 DCC_B(42B)는 이전 프레임에서 메모리된 기준 신호를 이용하여 래치부(미도시)로부터 입력된 디지털 비디오 데이터(DB[0:5])를 전류 신호로 변환하여 출력한다. 이에 따라, 제1 및 제2 셀렉터(46, 48)는 DCC_B(42B)로부터 공급된 전류 신호를 이븐 데이터 라인(DL2, DL4, ..., DL120 : 이하, DLe) 각각에 공급하게 된다.
그리고, 한 프레임(1F) 중 T2 기간에서 60개의 DCC_B(42B)가 도 4와 같이 쉬프트 레지스터(32)로부터 출력된 샘플링 신호(MSB1 내지 MSB60)에 응답하여 기준 전류원(34)으로부터 기준 전류(SI0 내지 SI5)를 순차적으로 메모리한다. 이렇게 60개의 DCC_B(42B)가 기준 전류 신호를 순차적으로 메모리하는 기간(T2)에, 60개의 DCC_A(42A)는 이전 기간(T1)에 메모리된 기준 신호를 이용하여 래치부(미도시)로부터 입력된 디지털 비디오 데이터(DA[0:5])를 전류 신호로 변환하여 출력한다. 이에 따라, 제1 및 제2 셀렉터(46, 48)는 DCC_A(42A)로부터 공급된 전류 신호를 오드 데이터 라인(DL1, DL3, ..., DL119 : 이하, DLo) 각각에 공급하게 된다.
이를 위하여, 한 쌍의 DCC_A(42A)와 DCC_B(42B), 즉 한 쌍의 6비트-DCC(42A, 42B) 각각은 6비트 비디오 데이터의 각 비트에 대응하여 출력 라인에 병렬 접속된 6개의 1비트-DCC(44)를 구비한다. 1비트-DCC(44)는 기준 전류원(32)로부터 공급된 6개의 기준 전류(SI0 내지 SI5) 중 해당 가중치의 기준 전류를 복사하여 메모리하고, 메모리된 기준 전류를 비디오 데이터의 해당 비트에 응답하여 출력 라인으로 공급한다. 그리고, 한 쌍의 6비트-DCC(42A, 42B) 각각은 6개의 1비트-DCC(44)로부터 해당 비트에 따라 선택적으로 출력된 서로 다른 가중치의 기준 전류 신호를 가산하여 해당 전류 신호로 출력하게 된다.
구체적으로, 1비트-DCC(44)는 쉬프트 레지스터(32)의 샘플링 신호에 응답하여 입력된 기준 전류를 복사하고 메모리하기 위하여 제1 내지 제3 TFT(T1 내지 T3) 와 스토리지 캐패시터(C)를 구비하는 메모리부(45)와, 메모리된 기준 전류를 비디오 데이터의 해당 비트에 응답하여 선택적으로 출력하는 제4 스위치(T4)를 구비한다.
메모리부(45)의 제1 및 제2 TFT(T1, T2)는 샘플링 신호에 의해 턴-온되어 기준 전류원(34)로부터 공급된 기준 전류를 복사하여 스토리지 캐패시터(C)로 공급한다. 스토리지 캐패시터(C)는 제1 및 제2 TFT(T1, T2)를 통해 공급된 기준 전류에 대응하는 전압을 충전한다. 제3 TFT(T3)는 제1 및 제2 TFT(T1, T2)가 턴-오프되고, 제4 TFT(T4)가 턴-오프 상태를 유지하는 동안 스토리지 캐패시터(C)에 충전된 전압이 유지되게 한다. 이와 같이, 메모리부(45)는 샘플링 신호에 응답하여 기준 전류, 즉 기준 전류에 대응하는 전압이 스토리지 캐패시터(C)에 메모리되게 한다. 그리고, 제3 TFT(T3)는 제1 및 제2 TFT(T1, T2)가 턴-오프 상태를 유지하고 제4 TFT(T4)가 비디오 데이터의 해당 비트에 의해 턴-온되면, 캐패시터(C)에 충전된 전압에 대응하는 전류, 즉 기준 전류가 제4 TFT(T4)를 경유하여 출력 라인으로 공급되게 한다.
그리고, 6비트-DCC(42A, 42B) 각각은 6개의 1비트-DCC(44)로부터 해당 비트에 따라 선택적으로 출력된 서로 다른 가중치의 기준 전류 신호를 가산하여 해당 전류 신호로 출력하게 된다.
60개의 제1 셀렉터(46) 각각은 한 쌍의 DCC_A(42A) 및 DCC_B(42B)과 하나의 출력 라인 사이에 접속된 DEMUX, 즉 제1 및 제2 스위치(SW_A, SW_B)를 구비한다.
60개의 제2 셀렉터(48) 각각은 제1 셀렉터(46)의 출력 라인과 한 쌍의 데이 터 라인 사이에 접속된 MUX, 즉 제1 및 제2 스위치(SW_A, SW_B)를 구비한다.
예를 들면, T1 기간에서 60개의 DCC_A(42A)에 포함된 1비트-DCC(44)의 메모리부(45)는 순차적으로 공급된 샘플링 신호(MSA1 내지 MSA60)에 응답하여 기준 전류(SI0 내지 SI5)를 메모리한다. 그리고, T2 기간에서 1비트-DCC(44)의 제4 스위치(T4)는 비디오 데이터의 해당 비트에 응답하여 선택적으로 해당 기준 전류를 출력한다. 이에 따라, 60개의 DCC_A(42A) 각각은 6개의 1비트-DCC(44)로부터 해당 비트에 따라 선택적으로 출력된 서로 다른 가중치의 기준 전류 신호를 가산하여 해당 전류 신호로 출력하고, 제1 및 제2 셀렉터(46, 48)의 제1 스위치(SW_A)는 DCC_A(42A)로부터 공급된 전류 신호를 오드 데이터 라인(DLo) 각각에 공급하게 된다.
이와 같이, 도 3에 도시된 전류 데이터 드라이버의 DCC부(40)는 한 쌍의 데이터 라인당 한 쌍의 DCC_A(42A) 및 DCC_B(42B)를 구비함으로써 데이터 라인 수(120)*비디오 데이터 비트 수(6)에 해당하는 1비트-DCC(44)를 포함하게 된다. 이에 따라, 데이터 라인당 한 쌍의 6비트-DCC를 구비하여 데이터 라인 수(120)*비디오 데이터 비트 수(6)*2에 해당하는 1비트-DCC(44)를 포함하는 경우 보다 도 3에 도시된 DCC부(40)의 회로 면적을 감소시킬 수 있게 된다.
도 5는 본 발명의 제2 실시 예에 따른 EL 표시 패널의 전류 데이터 드라이버를 도시한 회로도이고, 도 6은 도 5에 도시된 전류 데이터 드라이버의 구동 파형도이다.
도 5에 도시된 전류 데이터 드라이버는 도 3에 도시된 데이터 드라이버와 대 비하여 6비트-DCC(52) 각각이 직접 데이터 라인(DL1 내지 DL120) 각각과 접속된다는 점에서 큰 차이를 갖는다. 이하, 도 3과 중복된 구성 요소들에 대한 상세한 설명은 생략하기로 한다.
도 5에 도시된 전류 데이터 드라이버에서 쉬프트 레지스터(62)는 샘플링 신호(MS1 내지 MS120)를 순차적으로 발생한다.
DCC부(50)는 120개의 데이터 라인(DL1 내지 DL120) 각각과 접속된 120개의 6비트-DCC(52)를 구비한다. 120개의 6비트-DCC(52)는 기준 전류 신호를 메모리하는 기간(T1)과, 메모리된 기준 전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 기간(T2)으로 구분되어 동작하게 된다.
예를 들면, 한 프레임(1F) 중 메모리 기간(T1)에서 120개의 6비트-DCC(52)는 도 6과 같이 쉬프트 레지스터(32)로부터 출력된 샘플링 신호(MS1 내지 MS120)에 응답하여 기준 전류원(34)으로부터 기준 전류(SI0 내지 SI5)를 순차적으로 메모리한다. 이때, 6비트-DCC(52)에 포함된 1비트-DCC(44)의 메모리부(45)가 해당 샘플링 신호에 응답하여 해당 기준 전류를 메모리하게 된다.
그리고, 한 프레임(1F) 중 전류 출력 기간(T2)에서 120개의 6비트-DCC(52)는 메모리된 기준 신호를 이용하여 입력된 디지털 비디오 데이터를 전류 신호로 변환하여 데이터 라인(DL1 내지 DL120) 각각으로 공급한다. 이때, 6비트-DCC(52)에 포함된 1비트-DCC(44)의 제4 스위치(T4)가 비디오 데이터의 해당 비트에 응답하여 선택적으로 해당 기준 전류를 출력한다. 그리고, 6비트-DCC(52) 각각은 6개의 1비트-DCC(44)로부터 해당 비트에 따라 선택적으로 출력된 서로 다른 가중치의 기준 전류 신호를 가산하여 해당 전류를 데이터 라인(DL1 내지 DL120) 각각으로 출력하게 된다.
이와 같이, 도 5에 도시된 전류 데이터 드라이버의 DCC부(50)는 도 3에 도시된 전류 데이터 드라이버의 DCC부(40)에 포함된 60개씩의 제1 및 제2 셀렉터(46, 48)을 구비하지 않으므로 회로 면적을 더 감소시킬 수 있게 된다.
도 7는 본 발명의 제3 실시 예에 따른 EL 표시 패널의 전류 데이터 드라이버를 도시한 회로도이고, 도 8은 도 7에 도시된 전류 데이터 드라이버의 구동 파형도이다.
도 7에 도시된 전류 데이터 드라이버는 샘플링 신호를 생성하여 공급하는 쉬프트 레지스터(72), 다수의 기준 전류 신호를 생성하여 공급하는 기준 전류원(34), 쉬프트 레지스터(72)로부터의 샘플링 신호에 응답하여 기준 전류원(34)으로부터의 기준 전류 신호를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 DCC부(74)와, DCC부(74)로부터의 전류 신호를 시분할하여 다수의 출력 라인에 선택적으로 공급하는 멀티플렉서부(이하, MUX부)(78), MUX부(78)를 통해 시분할된 전류 신호를 메모리하는 홀딩부(80)와, 홀딩부(80)에 메모리된 전류 신호를 다수의 데이터 라인에 동시에 공급하는 출력부(84)를 구비한다. 그리고, 전류 데이터 드라이버는 DCC부(40)에 외부로부터 공급된 비디오 데이터를 공급하기 위한 래치부(미도시)를 더 구비한다. 이하, 전류 데이터 드라이버가 6비트 비디오 데이터를 이용하여 120개의 데이터 라인(DL1 내지 DL120)을 구동하는 경우를 예로 들어 설명하기로 한다.
쉬프트 레지스터(72)는 샘플링 신호(MS1 내지 MS20)를 순차적으로 발생한다.
기준 전류원(34)은 6비트 비디오 데이터의 각 비트에 대응하여 서로 다른 가중치를 갖는 6개의 기준 전류(SI0 내지 SI5)를 생성하여 DCC부(80)에 병렬로 공급한다.
DCC부(74)는 20개의 6비트-DCC(76)를 구비한다. 20개의 6비트-DCC(76)는 기준 전류 신호를 순차적으로 메모리하는 기간(T1)과, 메모리된 기준 전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 기간(T2)으로 구분되어 동작하게 된다. 특히, 20개의 6비트-DCC(76) 각각은 한 프레임(1F) 동안 상기 T1 및 T2 기간을 6회 반복함으로써 120개의 데이터 라인(DL1 내지 DL120)에 공급되어질 전류 신호를 변환하여 공급하게 된다. 이를 위하여, DCC부(74)에는 120개의 데이터 라인(DL1 내지 DL120)에 공급되어질 비디오 데이터가 시간적으로 6분할되어 공급된다.
예를 들면, 도 8에 도시된 바와 같이 제1 DCC(76)는 제1 내지 제6 T2 기간으로 시분할되어 공급된 제1 내지 제6 R 비디오 데이터를, T1 기간에서 메모리된 기준 전류 신호를 이용하여 제1 내지 제6 R 전류 신호(R1 내지 R6)로 변환하여 출력하게 된다. 이와 동일하게, 제2 DCC(76)는 시분할되어 공급된 제1 내지 제6 G 비디오 데이터를 제1 내지 제6 G 전류 신호(G1 내지 G6)로 변환하여 출력하고, 제3 DCC(76)는 시분할되어 공급된 제1 내지 제6 B 비디오 데이터를 제1 내지 제6 B 전류 신호(B1 내지 B6)로 변환하여 출력하게 된다.
MUX부(78)는 DCC부(74)로부터 공급된 전류 신호를 6분할하여 홀딩부(80)에 나누어 공급한다. 이를 위하여, MUX부(78)는 20개의 6비트-DCC(76) 각각과 접속된 20개의 MUX(77)를 구비하고, MUX(77) 각각은 각 6비트-DCC(76)의 출력 라인과, 6개의 홀더(82) 사이에 접속되어 6개의 제어 신호(C1 내지 C6) 각각에 의해 순차적으로 스위칭되는 6개의 스위치(S1 내지 S6)를 구비한다. 이에 따라, MUX(77) 각각은 6비트-DCC(76)로부터 출력된 전류 신호를 시분할하고, 시분할된 전류 신호를 6개의 홀더(82)에 순차적으로 공급하게 된다.
예를 들면, 도 8에 도시된 제1 내지 제6 제어 신호(C1 내지 C6)에 응답하여 제1 MUX(77)는 제1 6비트-DCC(76)의 출력 신호(R1 내지 R6)를 시분할하여 해당되는 6개의 홀더(82)에 순차적으로 공급하고, 제2 MUX(77)는 제2 6비트-DCC(76)의 출력신호(G1 내지 G6)를 시분할하여 해당되는 6개의 홀더(82)에 순차적으로 공급하며, 제3 MUX(77)도 제3 6비트-DCC(76)의 출력 신호(B1 내지 B6)를 시분할하여 해당되는 6개의 홀더(82)에 순차적으로 공급한다.
홀딩부(80)는 MUX부(78)로부터 시분할되어 공급된 전류 신호를 순차적으로 홀딩하게 된다. 이를 위하여, 홀딩부(80)는 MUX(77)의 제1 내지 제6 스위치(S1 내지 S6) 각각과 접속된 120개의 홀더(82)를 구비한다. 이러한 홀더(82)는 MUX부(78)를 통해 제1 내지 제6 T2 기간으로 시분할되어 공급된 전류 신호를 순차적으로 홀딩하게 된다.
출력부(84)는 홀딩부(80)에 120개의 전류 신호가 모두 홀딩되면, 홀딩된 전류 신호를 동시에 120개의 데이터 라인(DL1 내지 DL120) 각각으로 공급하게 된다. 이를 위하여, 출력부(84)는 120개의 홀더(82)와, 120개의 데이터 라인(DL1 내지 DL120) 사이에 직렬 접속된 120개의 출력 스위치(86)를 구비한다. 120개의 출력 스위치(86)는 도 8에 도시된 바와 같이 T1 및 T2 기간이 6회 반복된 이후의 출력 기간(T3)에서 제7 제어 신호(C7)에 의해 동시에 턴-온되어 홀더(82)에 홀딩된 전류 신호를 데이터 라인(DL1 내지 DL120) 각각으로 공급하게 된다.
여기서, MUX(77)에 포함된 제1 내지 제6 스위치(S1 내지 S6) 각각과, 하나의 홀더(82) 및 출력 스위치(86)는 도 5에 도시된 1비트-DCC(44)와 동일한 구성을 갖게 된다.
도 9는 제1 6비트-DCC(76)와 6개의 데이터 라인(DL1, DL4, DL7, DL10, DL13, DL16) 사이에 직렬 접속된 제1 MUX(77)와, 6개의 홀더(82) 및 6개의 출력 스위치(86)의 상세 회로가 도시한 것이다.
제1 MUX(77)는 제1 6비트-DCC(76)의 출력 라인과 병렬 접속된 제1 내지 제6 스위치(S1 내지 S6)를 구비한다. 제1 내지 제6 스위치(S1 내지 S6) 각각은 제1 내지 제6 제어 신호(C1 내지 C6) 각각에 의해 순차적으로 턴-온되어 제1 내지 제6 R 전류 신호(R1 내지 R6)를 시분할하여 6개의 홀더(82)에 순차적으로 공급한다. 이러한 제1 내지 제6 스위치(S1 내지 S6) 각각은 도 5에 도시된 1비트-DCC(44)에 포함된 제1 TFT(T1)와 대응하게 된다.
6개의 홀더(82)는 제1 MUX(77)로부터 출력된 제1 내지 제6 R 전류 신호(R1 내지 R6)를 순차적으로 입력으로 홀딩하고, 6개의 출력 스위치(86)는 홀딩된 제1 내지 제6 R 전류 신호(R1 내지 R6)를 동시에 6개의 데이터 라인(DL1, DL4, DL7, DL10, DL13, DL16)으로 공급한다. 이를 위하여, 6개의 홀더(82) 각각은 제1 내지 제6 제어 신호(C1 내지 C6) 각각에 응답하여 제1 내지 제6 R 신호(R1 내지 R6) 각각을 복사하여 메모리하는 제2 및 제3 TFT(T2, T3)와, 스토리지 캐패시터(C)를 구비한다. 그리고, 6개의 출력 스위치(86), 즉 제4 TFT(T1) 각각은 제7 제어 신호(CS)에 응답하여 6개의 홀더(82)에 메모리된 제1 내지 제6 R 신호(R1 내지 R6)를 동시에 6개의 데이터 라인(DL1, DL4, DL7, DL10, DL13, DL16)으로 공급한다. 이러한 홀더(82) 각각은 도 5에 도시된 1비트-DCC(44)에 포함된 제2 및 제3 TFT(T2, T3)와, 스토리지 캐패시터(C)와 대응하고, 출력 스위치(86) 각각은 제4 TFT(T4)와 대응하게 된다.
예를 들면, 제1 홀더(82)의 제2 TFT(T2)는 제1 제어 신호에 응답하여 MUX(77)의 제1 스위치(S1), 즉 제1 TFT(T1)과 동시에 턴-온되어 제1 DCC(76)로부터의 제1 R 전류 신호(R1)를 복사하여 그에 대응되는 전압을 스토리지 캐패시터(C)에 충전한다. 제3 TFT(T2)는 제1 출력 스위치(86), 즉 제4 TFT(T4)가 제7 제어 신호(C7)에 의해 턴-온되면 스토리지 캐패시터(C)에 충전된 전압에 대응하는 제1 R 전류 신호(R1)를 제4 TFT(T4)를 경유하여 제1 데이터 라인(DL1)으로 공급한다. 그리고, 제6 홀더(82)의 제2 TFT(T2)는 제6 제어 신호에 응답하여 MUX(77)의 제6 스위치(S6), 즉 제1 TFT(T1)과 동시에 턴-온되어 제1 DCC(76)로부터의 제6 R 전류 신호(R6)를 복사하여 그에 대응되는 전압을 스토리지 캐패시터(C)에 충전한다. 제3 TFT(T2)는 제6 출력 스위치(86), 즉 제4 TFT(T4)가 제7 제어 신호(C7)에 의해 턴-온되면 스토리지 캐패시터(C)에 충전된 전압에 대응하는 제6 R 전류 신호(R6)를 제4 TFT(T4)를 경유하여 제16 데이터 라인(DL16)으로 공급한다.
이와 같이, 도 7에 도시된 전류 데이터 드라이버는 비디오 데이터를 시분할하여 전류 신호로 변환하고, 변환된 전류 신호를 순차적으로 홀딩한 다음, 홀딩된 전류 신호를 데이터 라인(DL1 내지 DL120) 각각에 동시에 공급하게 된다. 이에 따라, 6개의 1비트-DCC가 병렬 접속된 6비트-DCC(76)의 수는 데이터 라인(DL1 내지 DL120)의 수의 1/6로 감소할 수 있게 된다. 다시 말하여, 도 5에 도시된 전류 데이터 드라이버는 120개의 6비트-DCC(52)를 포함하는 반면에, 도 7에 도시된 전류 데이터 드라이버는 20개의 6비트-DCC(76)만을 포함하게 된다. 또한, 도 5에 도시된 전류 데이터 드라이버의 쉬프트 레지스터(62)는 120개의 샘플링 신호를 공급하기 위하여 120개의 스테이지를 구비해야 하는 반면, 도 7에 도시된 쉬프트 레지스터(72)는 20개의 스테이지만을 구비하게 된다. 이에 따라, 도 7에 도시된 전류 데이터 드라이버의 회로 면적을 더욱 감소시킬 수 있게 된다.
상술한 바와 같이, 본 발명의 한 실시 예에 따른 EL 표시 패널의 전류 데이터 드라이버 및 그 구동 방법은 기준 전류 신호를 순차적으로 메모리한 다음, 메모리된 기준 전류 신호를 이용하여 비디오 데이터를 전류 신호로 동시에 변환하여 출력하게 된다. 이에 따라, 6비트-DCC가 데이터 라인과 직접 연결되므로 제1 및 제2 셀렉터를 이용하는 경우 보다 회로 면적을 감소시킬 수 있게 된다.
또한, 본 발명의 다른 실시 예에 따른 전류 데이터 드라이버는 비디오 데이터를 시분할하여 전류 신호로 변환하고, 변환된 전류 신호를 순차적으로 홀딩한 다음, 홀딩된 전류 신호를 데이터 라인에 동시에 공급하게 된다. 이에 따라, 쉬프트 레지스터의 스테이지 수와, 6비트-DCC의 수는 데이터 라인의 수의 (1/시분할 수)로 감소하게 됨으로써 회로 면적을 더욱 감소시킬 수 있게 된다.
이 결과, 본 발명에 따른 전류 데이터 드라이버는 회로 면적 감소로 EL 표시 패널에 내장할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (44)

  1. 서로 다른 가중치를 갖는 복수의 기준 전류를 생성하여 출력하는 기준 전류원과;
    1프레임의 제 1 기간 동안 복수의 제 1 샘플링 신호를 순차적으로 생성하고, 상기 제 1 기간 후의 제 2 기간 동안 복수의 제 2 샘플링 신호를 순차적으로 생성하여 출력하는 쉬프트 레지스터와;
    상기 쉬프트 레지스터로부터 출력되는 상기 제 1 샘플링 신호에 응답하여 상기 기준 전류원으로부터 공급되는 상기 복수의 기준전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 복수의 제 1 의 1비트 데이터 전류 변환부와, 상기 제 1 샘플링 신호에 응답하여 상기 기준 전류원으로부터 공급되는 상기 복수의 기준전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 복수의 제 2의 1비트 데이터 전류 변환부와, 상기 제 1 및 제 2의 1비트 데이터 전류 변환부들로부터의 출력 전류를 교번적으로 출력하는 제 1 셀렉터와, 상기 제 1 셀렉터로부터의 출력전류를 한 쌍의 데이터 라인에 번갈아 공급하는 제 2 셀렉터를 포함하는 데이터-전류 변환부를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  2. 제 1 항에 있어서,
    상기 데이터-전류 변환부의 제 1의 1비트 데이터 전류 변환부는 상기 제 1 기간 동안에는 상기 제 1 샘플림 신호에 응답하여 상기 기준전류원으로부터의 기준전류를 메모리하고, 상기 제 2 기간 동안에는 상기 메모리된 기준 신호를 이용하여 상기 디지털 비디오 데이터를 전류신호로 변환하여 출력하며,
    상기 제 2 의 1비트 데이터 전류 변환부는 상기 제 1 기간 동안에는 이전 프레임에 메모리된 기준전류를 이용하여 상기 디지털 비디오 데이터를 전류신호로 변환하여 출력하고, 상기 제 2 기간 동안에는 상기 제 2 샘플링 신호에 응답하여 상기 기준전류원으로부터의 기준전류를 메모리하는 것을 특징으로 하는 전류 데이터 드라이버.
  3. 제 2 항에 있어서,
    상기 복수의 제 1의 1비트 데이터-전류 변환기는 제 1 출력라인에 병렬 접속되고, 상기 복수의 제 2의 1비트 데이터-전류 변환기는 제 2 출력라인에 병렬 접속되며,
    상기 제 1 셀렉터는 상기 제 1 출력라인으로부터의 출력전류와 상기 제 2 출력라인으로부터의 출력전류를 번갈아 출력하는 것을 특징으로 하는 전류 데이터 드라이버.
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  9. 삭제
  10. 삭제
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 비디오 데이터를 래치하여 상기 데이터-전류 변환부로 동시에 공급하는 래치부를 추가로 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  12. 서로 다른 가중치를 갖는 다수의 기준 전류를 이용하여 시분할된 디지털 비디오 데이터를 전류 신호로 변환하여 공급하는 데이터-전류 변환부와;
    상기 전류 신호를 시분할하여 상기 데이터 라인으로 공급하는 멀티플렉서부와;
    상기 시분할된 전류 신호를 순차적으로 홀딩하는 홀딩부와;
    상기 홀딩된 전류 신호를 동시에 상기 데이터 라인으로 공급하는 출력부를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 데이터-전류 변환부는
    상기 다수의 기준 전류를 그의 출력 라인별로 메모리한 다음, 메모리된 다수의 기준 전류를 이용하여 상기 시분할된 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 상기 출력 라인 각각으로 공급하는 것을 특징으로 하는 전류 데이터 드라이버.
  15. 제 12 항에 있어서,
    상기 데이터-전류 변환부는
    상기 기준 전류를 메모리하는 기간과, 상기 전류 신호로 변환하는 기간을 상기 디지털 비디오 데이터의 시분할 수 K(여기서, K는 양의 정수)만큼 반복하는 것을 특징으로 하는 전류 데이터 드라이버.
  16. 제 15 항에 있어서,
    상기 데이터-전류 변환부는
    N(여기서, N은 양의 정수)비트 비디오 데이터를 전류 신호로 변환하여 해당 출력 라인으로 공급하는 M(여기서, M은 양의 정수)개의 N 비트 데이터-전류 변환기를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  17. 제 16 항에 있어서,
    상기 M은 상기 데이터 라인수*(1/K)인 것을 특징으로 하는 전류 데이터 드라이버.
  18. 제 16 항에 있어서,
    상기 N비트 데이터-전류 변환기는 그의 출력 라인에 병렬 접속된 N개의 1비트 데이터-전류 변환기를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  19. 제 18 항에 있어서,
    상기 다수의 기준 전류를 생성하여 공급하는 기준 전류원을 추가로 구비하고;
    상기 기준 전류원은 상기 N개의 1비트 데이터-전류 변환기 각각에 공급되어질 N개의 기준 전류를 생성하는 것을 특징으로 하는 전류 데이터 드라이버.
  20. 제 18 항에 있어서,
    상기 1비트 데이터-전류 변환기는
    샘플링 신호에 응답하여 상기 다수의 기준 전류 중 어느 하나의 기준 전류를 복사하여 메모리하는 메모리부와;
    상기 비디오 데이터 중 어느 하나의 비트에 응답하여 상기 메모리된 기준 전류를 출력하는 출력부를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  21. 제 20 항에 있어서,
    상기 N비트 데이터-전류 변환기는
    상기 N개의 1비트 데이터-전류 변환기 각각으로부터 상기 비디오 데이터의 해당 비트에 따라 선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환하는 것을 특징으로 하는 전류 데이터 드라이버.
  22. 제 20 항에 있어서,
    상기 메모리부는,
    상기 샘플링 신호에 응답하여 상기 어느 하나의 기준 전류를 복사하는 제1 박막 트랜지스터와;
    상기 샘플링 신호에 응답하여 상기 복사된 기준 전류에 대응하는 전압을 스토리지 캐패시터에 충전하는 제2 박막 트랜지스터와;
    상기 스토리지 캐패시터에 충전된 전압에 대응하는 기준 전류를 공급하는 제3 박막 트랜지스터를 구비하며,
    상기 출력부는 상기 어느 하나의 비트에 응답하여 상기 제3 박막 트랜지스터로부터의 기준 전류를 선택적으로 출력하는 출력 스위치를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  23. 삭제
  24. 제 20 항에 있어서,
    상기 샘플링 신호를 발생하는 쉬프트 레지스터를 추가로 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  25. 제 24 항에 있어서,
    상기 쉬프트 레지스터는 M개의 샘플링 신호를 발생하기 위한 M개의 스테이지를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  26. 제 24 항에 있어서,
    상기 다수의 N비트 데이터-전류 변환기는
    상기 쉬프트 레지스터로부터 순차적으로 공급되는 샘플링 신호에 응답하여 상기 다수의 기준 전류를 순차적으로 메모리한 다음, 메모리된 다수의 기준 전류를 상기 비디오 데이터의 각 비트에 따라 선택하고 가산하여 상기 전류 신호로 동시에 변환하는 것을 특징으로 하는 전류 데이터 드라이버.
  27. 청구항 27은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    입력된 비디오 데이터를 래치한 후 시분할하고 시분할된 데이터를 상기 데이터-전류 변환부로 동시에 공급하는 래치부를 추가로 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  28. 제 16 항에 있어서,
    상기 멀티플렉서부는 상기 M개의 N비트 데이터-전류 변환기와 각각 접속된 상기 M개의 멀티플렉서를;
    상기 홀딩부는 상기 데이터 라인의 수에 해당되는 J(여기서, J는 양의 정수＞M)개의 홀더를;
    상기 출력부는 상기 J개의 홀더에 각각 접속된 J개의 출력 스위치를 구비하는 것을 특징으로 하는 전류 데이터 드라이버.
  29. 제 28 항에 있어서,
    상기 M개의 멀티플렉서 각각은 해당 N비트 데이터-전류 변환기의 출력 신호를 시분할하여 상기 J개의 홀더 중 M개의 홀더에 순차적으로 공급하기 위한 M개의 제1 박막 트랜지스터를 구비하고,
    상기 J개의 홀더 각각은 상기 M개의 제1 박막 트랜지스터로부터 공급된 전류 신호에 대응하는 전압을 스토리지 캐패시터에 충전하는 제2 박막 트랜지스터와, 상기 스토리지 캐패시터에 충전된 전압에 대응되는 전류 신호를 출력하는 제3 박막 트랜지스터를 구비하며,
    상기 J개의 출력 스위치 각각은 상기 제3 박막 트랜지스터와 직렬 접속된 제4 박막 트랜지스터를 구비하고,
    상기 M개의 제1 박막 트랜지스터는 M개의 제어 신호 각각에 의해 제어되고, 상기 J개의 홀더 중 M개의 홀더에 포함된 M개의 제2 박막 트랜지스터는 상기 M개의 제어 신호 각각에 의해 제어되며, 상기 제4 박막 트랜지스터는 다른 제어 신호에 의해 제어되어 턴-온되는 것을 특징으로 하는 전류 데이터 드라이버.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 서로 다른 가중치를 갖는 복수의 기준 전류를 생성하여 출력하는 단계와;
    1프레임의 제 1 기간 동안 복수의 제 1 샘플링 신호를 순차적으로 생성하고, 상기 제 1 기간 후의 제 2 기간 동안 복수의 제 2 샘플링 신호를 순차적으로 생성하여 출력하는 단계와;
    상기 제 1 샘플링 신호에 응답하여 상기 기준 전류원으로부터 공급되는 상기 복수의 기준전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 제 1 전류신호 출력단계와;
    상기 제 2 샘플링 신호에 응답하여 상기 기준 전류원으로부터 공급되는 상기 복수의 기준전류를 이용하여 디지털 비디오 데이터를 전류 신호로 변환하여 출력하는 제 2 전류신호 출력단계와;
    상기 제 1 및 제 2의 전류신호들을 번갈아 출력하는 단계와;
    상기 출력된 상기 제 1 전류신호 또는 제 2 전류신호를 한 쌍의 데이터 라인에 번갈아 출력하는 단계를 포함하는 것을 특징으로 하는 전류 데이터 드라이버의 구동 방법.
  34. 제 33 항에 있어서,
    상기 제 1 전류신호 출력단계는 상기 제 1 기간 동안에는 상기 제 1 샘플림 신호에 응답하여 상기 기준전류를 메모리하고, 상기 제 2 기간 동안에는 상기 메모리된 기준 신호를 이용하여 상기 디지털 비디오 데이터를 전류신호로 변환하여 출력하는 단계를 포함하고,
    상기 제 2 전류신호 출력단계는 상기 제 1 기간 동안에는 이전 프레임에 메모리된 기준전류를 이용하여 상기 디지털 비디오 데이터를 전류신호로 변환하여 출력하고, 상기 제 2 기간 동안에는 상기 제 2 샘플링 신호에 응답하여 상기 기준전류를 메모리하는 단계를 추가로 포함하는 것을 특징으로 하는 전류 데이터 드라이버 구동 방법.
  35. 삭제
  36. 삭제
  37. 서로 다른 가중치를 갖는 다수의 기준 전류를 이용하여 시분할된 디지털 비디오 데이터를 전류 신호로 변환하여 단계와;
    상기 전류 신호를 시분할하여 상기 데이터 라인으로 공급하는 단계와;
    상기 시분할된 전류 신호를 순차적으로 홀딩하는 단계와;
    상기 홀딩된 전류 신호를 동시에 상기 데이터 라인으로 공급하는 단계를 포함하는 것을 특징으로 하는 전류 데이터 드라이버의 구동 방법.
  38. 삭제
  39. 제 37 항에 있어서,
    상기 디지털 비디오 데이터를 상기 전류 신호로 변환하는 단계는
    서로 다른 가중치를 갖는 다수의 기준 전류를 데이터 라인별로 메모리하는 메모리 단계와;
    메모리된 다수의 기준 전류를 이용하여 디지털 비디오 데이터를 동시에 전류 신호로 변환하여 다수의 데이터 라인으로 공급하는 전류 변환 단계를 포함하는 것을 특징으로 하는 전류 데이터 드라이버의 구동 방법.
  40. 제 39 항에 있어서,
    상기 비디오 데이터의 비트 수에 해당하는 N(여기서, N은 양의 정수)개의 기준 전류를 생성하여 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 전류 데이터 드라이버 구동 방법.
  41. 제 40 항에 있어서,
    상기 전류 변환 단계는
    메모리된 상기 N개의 기준 전류를 상기 디지털 비디오 데이터의 각 비트에 대응하여 선택적으로 출력하는 단계와;
    선택적으로 출력된 기준 전류를 가산하여 상기 전류 신호로 변환하는 단계를 포함하는 것을 특징으로 하는 전류 데이터 드라이버 구동 방법.
  42. 제 40 항에 있어서,
    샘플링 신호를 순차적으로 발생하는 단계를 추가로 포함하고;
    상기 메모리 단계는 상기 순차적인 샘플링 신호에 응답하여 상기 N개의 기준 전류를 복사하여 메모리하는 단계를 포함하는 것을 특징으로 하는 전류 데이터 드라이버 구동 방법.
  43. 제 39 항에 있어서,
    상기 디지털 비디오 데이터를 상기 전류 신호로 변환하는 단계는
    상기 메모리 단계와 전류 변환 단계를 상기 디지털 비디오 데이터의 시분할 수 K(여기서, K는 양의 정수)만큼 반복하는 것을 특징으로 하는 전류 데이터 드라이버의 구동 방법.
  44. 제 37 항에 있어서,
    입력된 비디오 데이터를 래치한 후 시분할하고 상기 시분할된 데이터를 공급하는 단계를 추가로 포함하는 것을 특징으로 하는 전류 데이터 드라이버의 구동 방법.
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