JP2003195812A

JP2003195812A - 電流負荷デバイス駆動用半導体装置及びそれを備えた電流負荷デバイス

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Publication number: JP2003195812A
Application number: JP2002252191A
Authority: JP
Inventors: Katsumi Abe; 勝美安部
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-08-29
Filing date: 2002-08-29
Publication date: 2003-07-09
Anticipated expiration: 2022-08-29
Also published as: JP4193452B2

Abstract

(57)【要約】【課題】入力されるデジタル画像データに対し、精度
の高い出力電流を供給することができ、出力電流値が低
い場合でも高速で電流負荷デバイスを駆動することがで
きる。【解決手段】発光表示装置駆動用半導体装置のＤ／Ｉ
変換部２１０ｅにおいては、各１出力Ｄ／Ｉ変換部２３
０ｅの後段に、夫々プリチャージ回路２５０が設けられ
ている。プリチャージ回路２５０には、プリチャージ信
号ＰＣ入力される。Ｄ／Ｉ変換部２３０ｅは、内部に２
つ出力ブロックを有し、１フレームごとに電流を記憶、
出力するという役割を変えることで画素を駆動する期間
を長く確保することができる。また、駆動時には、プリ
チャージ回路２５０にて、出力電流に対応する電圧を画
素に印加した後に、電流駆動を行うため、高速に画素を
駆動できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流負荷素子を含
んだセルを複数備える電流負荷デバイスを駆動するため
の電流負荷デバイス駆動用半導体装置及びそれを備えた
電流負荷デバイスに関し、特に電流負荷素子が供給され
る電流値により階調表示を行う電流負荷デバイス駆動用
半導体装置及びそれを備えた電流負荷デバイスに関す
る。

【０００２】

【従来の技術】供給される電流により動作が決定される
電流負荷素子含んだセルをマトリックス状に複数備える
電流負荷デバイスが開発されている。その応用は、例え
ば、電流負荷素子が発光素子である発光表示装置であ
り、また、発光素子として有機ＥＬ素子が用いられてい
る有機ＥＬ表示装置である。

【０００３】以下、電流負荷デバイスとして、発光表示
装置を例にとって説明する。図３５はマトリックス型発
光表示装置の構成を示す。

【０００４】表示装置は、水平駆動回路２００、垂直走
査（駆動）回路３００及び表示部４００から構成され
る。階調表示は、表示部４００の１画素表示部１００内
にある発光素子に流れる電流を調節することで実現され
る。多種の電流により輝度が決定される発光素子では、
電流と輝度とは比例関係にある。また、１画素表示部１
００の構成と水平駆動回路２００及び垂直走査回路３０
０から印加される電流又は電圧との組み合わせによっ
て、発光表示装置の駆動方法は単純マトリックス駆動と
アクティブマトリックス駆動とに分類される。

【０００５】図３６は単純マトリックス駆動の場合の１
画素表示部の構成を示す回路図である。単純マトリック
ス駆動の場合の１画素表示部１０１では、制御線１１０
と信号線１２０との各交点において、発光素子１３０が
制御線１１０と信号線１２０との間に接続されている。
図３５に示すように、制御線１１０は垂直走査回路３０
０により駆動され、信号線１２０は水平駆動回路２００
により駆動される。

【０００６】そして、垂直走査回路３００により制御線
１１０が１本毎に順次選択され、第Ｋ番目の制御線１１
０を走査している期間に、水平駆動回路２００から第Ｌ
番目の信号線１２０に電流又は電圧が出力されると、第
Ｋ行第Ｌ列目の発光素子に流れる電流が決定され、その
発光素子がその電流に対応する強度で発光する。その
後、第（Ｋ＋１）番目の走査が開始されると、第Ｋ行目
の発光素子の発光は終了する。

【０００７】図３７はアクティブマトリックス駆動の場
合の１画素表示部の構成を示す回路図である。アクティ
ブマトリックス駆動の場合の１画素表示部１０２では、
制御線１１０と信号線１２０との各交点において、制御
線１１０の電位により制御されるスイッチＳＷ１００が
信号線１１０に接続され、スイッチＳＷ１００の他端に
ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）Ｔ
１００のゲート及び容量素子Ｃ１００の一端が接続され
ている。ＴＦＴＴ１００のソース及び容量素子Ｃ１００
の他端は接地され、ＴＦＴＴ１００のドレインと電位が
ＶＥＬの信号線との間に発光素子１３０が接続されてい
る。

【０００８】そして、垂直走査回路３００により制御線
１１０が１本毎に順次選択され、第Ｋ番目の制御線１１
０が選択されると、１画素表示部１０２内のスイッチＳ
Ｗ１００がオンとなる。このときに水平駆動回路２００
の第Ｌ番目の出力電圧がＴＦＴＴ１００のゲート電圧と
なり、ＴＦＴＴ１００が飽和領域で動作するようなゲー
ト電圧が印加されると、ＴＦＴＴ１００のインピーダン
スが決定される。この結果、発光素子１３０に流れる電
流が決定され、発光素子１３０がその電流に対応する強
度で発光する。

【０００９】アクティブマトリックス駆動の場合には、
１画素表示部は他の構成をとることもある。図３８
（ａ）及び図３８（ｂ）はアクティブマトリックス駆動
の場合の１画素表示部の他の構成を示す回路図である。
図３８（ａ）に示すように、他の構成の１画素表示部１
０３では、制御線１１０の電位により制御されるスイッ
チＳＷ１０２が信号線１１０に接続され、スイッチＳＷ
１０２の他端にＰチャネルＴＦＴＴ１０２のゲート及び
ドレインが接続されている。このゲート及びドレインに
は、制御線１１０の電位により制御されるスイッチＳＷ
１０１が接続され、その他端にＰチャネルＴＦＴＴ１０
１のゲート及び容量素子Ｃ１００の一端が接続されてい
る。ＴＦＴＴ１０１及びＴ１０２のソース及び容量素子
Ｃ１００の他端には、定電位ＶＥＬが供給される。ＴＦ
ＴＴ１０１のドレインと接地電位ＧＮＤとの間に発光素
子１３０が接続されている。

【００１０】そして、垂直走査回路３００により第Ｋ番
目の制御線１１０が選択され、スイッチＳＷ１０１及び
ＳＷ１０２がオンとなると、水平駆動回路２００の第Ｌ
番目の出力電流を信号線１２０から流すように、ＴＦＴ
Ｔ１０２のゲート電圧が決まる。ＴＦＴＴ１０２及びＴ
ＦＴＴ１０１はカレントミラー構成を採っているため、
ＴＦＴＴ１０２及びＴＦＴＴ１０１の電流能力が互いに
等しい場合には、ＴＦＴＴ１０１を通して、発光素子１
３０に水平駆動回路２００の出力電流値と同じ電流が流
れ、発光素子１３０がその電流値に応じた強度で発光す
る。

【００１１】図３８（ｂ）に示すように、ＰチャネルＴ
ＦＴＴ１０１及びＴ１０２の代わりにＮチャネルＴＦＴ
Ｔ１０３及びＴ１０４を使用した場合にも、同様の動作
が行われる。

【００１２】単純マトリックス駆動とアクティブマトリ
ックス駆動とを比べると、アクティブマトリックス駆動
の場合には、次の行が選択された後でも電圧が容量素子
に蓄積されているため、電流を流し続けることができ
る。従って、瞬間的に発光するのみの単純マトリックス
駆動の場合に比べ、発光素子に流す電流は小さくなる。

【００１３】このように、電流又は電圧の絶対値が異な
ったとしても、単純マトリックス駆動及びアクティブマ
トリックス駆動の駆動方法の種類に関わらず、階調表示
を行う場合には、水平駆動回路２００はデジタル階調デ
ータを電流又は電圧に変換する機能を有する。しかし、
電圧出力であると、画素回路（１画素表示部）内にトラ
ンジスタのしきい値のばらつき並びに発光素子の電圧−
電流特性及び電流−輝度特性のばらつきが存在するた
め、同じ電圧を印加しても輝度がばらつく可能性が高
い。一方、電流出力の場合には、発光素子の電流−輝度
特性のばらつきのみの影響を受けるので、輝度のばらつ
きは小さく、精度の高い表示が可能となる。

【００１４】図３９は表示部４００に電流を出力するた
めの水平駆動回路２００の構成の一例を示すブロック図
である。この構成では、デジタル階調データをデータロ
ジック部２０１にて出力数分に展開した後、それらのデ
ジタル階調データを、デジタル／電流変換部２１０に入
力することで、出力数分の電流出力を得る。

【００１５】図４０は１出力分のデジタル／電流変換部
の第１の従来例を示す回路図である。階調データが３ビ
ット（Ｄ０乃至Ｄ２）の場合、夫々これらにより制御さ
れるスイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２が電
流Ｉｄａｔａを出力する出力端に共通接続されている。
スイッチＳＷ１１０、ＳＷ１１１、ＳＷ１１２と接地電
位ＶＧにある接地線との間に、夫々ゲートに入力電圧Ｖ
Ａが供給されるＮチャネルＴＦＴＴ１１０、Ｔ１１１、
Ｔ１１２が接続されている。なお、発光素子の電流−輝
度特性は比例関係にあるものとする。また、水平駆動回
路２００、垂直走査回路３００を共にガラス基板上に形
成する場合を想定しており、トランジスタはすべてＴＦ
Ｔとなっている。なお、階調データが３ビット以上の場
合でも同様に構成される。

【００１６】また、第１の従来例では、ＴＦＴＴ１１
０、Ｔ１１１及びＴ１１２について、各チャネル長
（Ｌ）が一定となり、チャネル幅（Ｗ）の比が１：２：
４となるように設計されている。ＴＦＴＴ１１０乃至Ｔ
１１２においては、ゲート電圧が電圧ＶＡ、ソース電圧
が電圧ＶＧといずれも共通になっているので、ＴＦＴＴ
１１０乃至ＴＴ１１２が飽和領域で動作している場合に
は、電流比が１：２：４となる。よって、適当な入力電
圧ＶＡを選択すれば、階調データＤ０乃至Ｄ２に基づい
てスイッチＳＷ１１０乃至ＳＷ１１２をオン／オフする
ことで、出力電流Ｉｄａｔａについて、電流比が０〜７
となる８階調の電流出力が可能となる。また、電流の絶
対値は、入力電圧ＶＡを変更することで調整することが
できる。

【００１７】図４１は１出力分のデジタル／電流変換部
の第２の従来例を示す回路図である。第２の従来例で
は、ＮチャネルＴＦＴＴ１１０乃至Ｔ１１２のゲートに
デジタル階調データＤ０乃至Ｄ２が入力される。ＴＦＴ
Ｔ１１０乃至Ｔ１１２のドレインは出力端に共通接続さ
れ、ソースには電源電圧ＶＤが供給される。なお、ＴＦ
ＴＴ１１０乃至Ｔ１１２のチャネル幅の比は、第１の従
来例と同様に、１：２：４に設定されている。

【００１８】このような第２の従来例では、スイッチを
設ける代わりに、デジタル階調データ入力のハイレベル
を予め適当な電圧に設定しておき、ロウレベルを薄膜ト
ランジスタがオフするレベルとすることで、第１の従来
例と同様に、電流比が０〜７となる８階調の電流出力が
可能となる。また、電流の絶対値は、デジタル階調デー
タ入力のハイレベルを変更することで調整することがで
きる。

【００１９】

【発明が解決しようとする課題】しかしながら、トラン
ジスタ、特にＴＦＴでは、異なるＴＦＴ間で同じゲート
電圧が印加された場合の電流能力のばらつきが大きいた
め、精度の高い電流出力を出すことが難しいという問題
点がある。従来のデジタル／電流変換部では、ほぼ電流
負荷デバイス幅全域にてＴＦＴの特性ばらつきがある
と、ＴＦＴのサイズが均一で、かつゲート−ソース間電
圧が均一であっても、ばらついた部分では電流値が他の
領域と異なるために、表示むらが発生してしまう。ま
た、近接領域にあるようなＴＦＴ間でも電流能力がばら
つき、そのばらつきが大きくなると、隣接画素との間で
表示むらが発生したり、同じ出力に使用されるＴＦＴの
特性がばらつくと階調の単調性も満足しなくなったりす
る。

【００２０】また、従来のデジタル／電流変換部では、
特にアクティブマトリックス駆動において、出力電流値
が低い場合に、駆動に時間がかかるという問題点もあ
る。これは、電流駆動によるアクティブマトリックス駆
動を採用すると、画素内のＴＦＴに、駆動回路であるデ
ジタル／電流変換部の出力電流と同じ電流が流れた時点
で駆動が完了するのであるが、表示部４００内の信号線
１１０には、必ず配線負荷、特に寄生容量が存在し、発
光素子も容量値を持つため、一定電流である出力電流で
それらの容量負荷を充放電する必要があるためである。
つまり、それらの容量をある電圧に充放電してはじめ
て、画素内のＴＦＴに駆動回路であるデジタル／電流変
換回路の出力電流と同じ電流が流れるため、それまでに
長い時間がかかる。

【００２１】本発明はかかる問題点に鑑みてなされたも
のであって、入力されるデジタル画像データに対し、精
度の高い出力電流を供給することができ、好ましくは出
力電流値が低い場合でも高速で発光表示装置を駆動する
ことができる発光表示装置駆動用半導体装置及びそれを
備えた発光表示装置を提供し、更に一般的な電流負荷デ
バイス駆動用半導体装置及びそれを備えた電流負荷デバ
イスを提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明に係る電流負荷デ
バイス駆動用半導体装置は、電流負荷素子を含んだセル
を複数備える電流負荷デバイスの駆動用半導体装置にお
いて、入力される１種又は複数種の基準電流により決定
されるｎ（ｎは自然数）種の電流値を記憶する機能と、
前記記憶電流値から得られる２^ｎレベルの電流値の内、
入力されるｎビットデジタルデータに従って１つの電流
を出力する機能を備えるｎビットデジタル／電流変換回
路を、１つ又は複数の前記セルへの供給端子毎に少なく
とも一つ備えることを特徴とする。

【００２３】本発明に係る他の電流負荷デバイス駆動用
半導体装置は、電流負荷素子を含んだセルを複数備える
電流負荷デバイスの駆動用半導体装置において、複数の
電流出力回路と、プリチャージ回路と、を有し、前記プ
リチャージ回路は、前記電流負荷デバイス内のデータ線
を経由して、前記データ線上のセルに、前記電流出力回
路の出力電流により決まる電圧を供給すること、及び前
記電流出力回路の出力電流をそのまま供給することが可
能であることを特徴とする。

【００２４】本発明に係る更に他の電流負荷デバイス駆
動用半導体装置は、電流負荷素子を含んだセルを複数備
える電流負荷デバイスの駆動用半導体装置において、１
つ又は複数の基準電流値を記憶し、ｎビットデジタルデ
ータに従って電流を出力する複数のｎビットデジタル／
電流変換回路と、順々に行われる前記ｎビットデジタル
／電流変換回路の前記基準電流の記憶動作と同期する走
査信号を出力する電流記憶用シフトレジスタと、ｎビッ
トデジタルデータをｎビットデータセレクタに伝えるｎ
ビットデータラッチと、前記ｎビットデジタル／電流変
換回路が前記基準電流を記憶する動作を行うか、電流を
出力する動作を行うかにより、前記ｎビットデータラッ
チからのｎビットデジタルデータをｎビットデジタル／
電流変換回路に伝えるか否かを決めるｎビットデータセ
レクタと、を少なくとも備えることを特徴とする。

【００２５】そして、本発明を、発光表示装置駆動用半
導体装置又は発光表示装置に適用したときの構成は、以
下のとおりである。

【００２６】即ち、本発明に係る第１の発光表示装置駆
動用半導体装置は、供給される電流によって輝度が決ま
る発光素子が各画素に設けられた発光表示装置を駆動す
る発光表示装置駆動用半導体装置において、１ビット分
の基準電流値を記憶するｎ個の１ビットデジタル／電流
変換回路を備え夫々が１個の前記１ビットデジタル／電
流変換回路に記憶される前記発光素子の電流−輝度特性
に対応したｎ種の基準電流を入力しｎビットのデジタル
画像データに基づいて選択した１又は２以上の１ビット
デジタル／電流変換回路に前記基準電流を出力させるこ
とにより２^ｎ種の電流を出力するｎビットデジタル／電
流変換回路を前記発光表示装置に電流を出力する出力端
子毎に有し、前記ｎ種の基準電流の電流値は、夫々最も
低い電流値に対して順次２倍したものに設定されている
ことを特徴とする。

【００２７】なお、前記１ビットデジタル／電流変換回
路は、前記基準電流が流れる信号線と、前記デジタル画
像データの１ビットが伝達されるデータ線と、制御線
と、第１及び第２の電圧供給線と、ソースが前記第１の
電圧供給線に接続された第１のトランジスタと、前記第
１のトランジスタのゲートと前記第２の電圧供給線との
間に接続された容量素子と、前記第１のトランジスタの
ドレインと前記出力端子との間に接続され前記データ線
を伝達する信号により制御される第１のスイッチと、前
記第１のトランジスタのゲートと前記信号線又は前記第
１のトランジスタのドレインとの間に接続され前記制御
線を伝達する信号により制御される第２のスイッチと、
前記第１のトランジスタのドレインと前記信号線との間
に接続され前記制御線を伝達する信号により制御される
第３のスイッチと、を有してもよく、前記基準電流が流
れる信号線と、前記デジタル画像データの１ビットが伝
達されるデータ線と、第１及び第２の制御線と、第１及
び第２の電圧供給線と、ソースが前記第１の電圧供給線
に接続された第１のトランジスタと、前記第１のトラン
ジスタのゲートと前記第２の電圧供給線との間に接続さ
れた容量素子と、前記第１のトランジスタのドレインと
前記出力端子との間に接続され前記データ線を伝達する
信号により制御される第１のスイッチと、前記第１のト
ランジスタのゲートと前記信号線又は前記第１のトラン
ジスタのドレインとの間に接続され前記第２の制御線を
伝達する信号により制御される第２のスイッチと、前記
第１のトランジスタのドレインと前記信号線との間に接
続され前記第１の制御線を伝達する信号により制御され
る第３のスイッチと、を有してもよい。

【００２８】又は、前記第１のトランジスタと前記第１
の電圧供給線との間に、ゲートがバイアスされた第２の
トランジスタを有しても良い。

【００２９】また、前記第１のスイッチがオフ状態で前
記第２及び第３のスイッチがオン状態のときに、前記ト
ランジスタは、そのゲート−ドレイン間が短絡されて飽
和領域で動作し、その動作が安定した段階における前記
トランジスタのゲート−ソース間電圧は、前記基準電流
をドレイン−ソース間に流すために必要な電圧となり、
その値は前記トランジスタの電流能力に従い決定され、
その後前記第２及び第３のスイッチがオフ状態となる
と、前記容量素子に前記トランジスタのゲート−ソース
間電圧が保持され、この保持されたゲート−ソース間電
圧に基づく基準電流を出力するか否かが前記第１のスイ
ッチの動作により決定されれば、各出力にｎ個の前記１
ビットデジタル／電流変換回路があるため、前記ｎビッ
トデジタル画像データに従い、前記発光素子の電流−輝
度特性に従う２^ｎレベルの電流が出力できる。従って、
前記１ビットデジタル／電流変換回路は、前記電流を記
憶・出力するトランジスタの電流能力ばらつきに関わら
ず、高い精度の電流を出力することができる。

【００３０】更に、前記第３のスイッチは、前記第２の
スイッチがオフ状態になった後にオフ状態になれば、前
記第３のスイッチとしてのトランジスタのオフ動作によ
るノイズの影響が小さくなるため、前記１ビットデジタ
ル／電流変換回路は、より高精度に電流を記憶・出力す
ることができる。

【００３１】前記第１乃至第３のスイッチがトランジス
タから構成されていてもよい。

【００３２】また、前記１ビットデジタル／電流変換回
路に、前記第２の制御線を伝達する信号の反転信号がゲ
ートに入力されゲートの長さと幅との積が前記第２のス
イッチを構成するトランジスタのゲートの長さと幅との
積の１／２でありドレインが前記トランジスタのゲート
に接続されソースがドレインに短絡されたダミートラン
ジスタを設けることにより、前記第２のスイッチとして
のトランジスタがオフする際の電荷の移動を補償できる
ため、前記１ビットデジタル／電流変換回路は、より高
精度に電流を記憶・出力することができる。

【００３３】本発明においては、電流記憶期間におい
て、各ｎビットデジタル／電流変換回路にあるｎ個の電
流を記憶する第１のトランジスタは、ゲート−ドレイン
間を短絡して飽和領域で動作しており、ゲートーソース
間電圧は、基準電流が安定して流れる電圧となってい
る。電流記憶期間の終了時に、ゲート−ドレイン間を短
絡しているスイッチをオフし、前記ゲート−ソース間電
圧を容量に保存する。この時、前記ｎ個の第１のトラン
ジスタは、それぞれの電流能力に従い、基準電流を流す
ゲート−ソース間電圧を記憶するため、前記ｎ個の第１
のトランジスタの電流能力ばらつきに関わらず、基準電
流を流すようなゲート−ソース間電圧を保持すること
で、電流を記憶する。駆動期間において、前記ｎ個の電
流を記憶した第１のトランジスタは、画像デジタルデー
タに従い、前記ｎ個の電流を記憶した第１のトランジス
タの夫々のドレインと前記デジタル／電流変換回路の出
力との間にあるｎ個のスイッチをオン／オフすること
で、記憶した電流を出力するか否かを決める。このよう
に出力された電流は、前記ｎ個の電流を記憶したトラン
ジスタ自身より出力されるため、電流能力ばらつきの影
響のない、精度の高いものとなる。以上のような動作に
より、本発明のｎビットデジタル／電流変換回路は、電
流比が０、１、２、・・・、２^ｎ−１となる精度の高い
電流を出力することが可能となる。この場合、ｎビット
デジタル／電流変換回路を構成するためには、ｎ個の基
準電流源が必要となる。

【００３４】また、前記ゲートがバイアスされた第２の
トランジスタを有する際には、前記第１のトランジスタ
と第２のトランジスタは、カスコード接続されており、
共に飽和領域で動作する場合、ドレイン電流のドレイン
電圧依存性を抑えることができるため、発光素子の特性
がばらついても、供給される電流のばらつきを抑えるこ
とができる。

【００３５】本発明に係る第２の発光表示装置駆動用半
導体装置は、供給される電流によって輝度が決まる発光
素子が各画素に設けられた発光表示装置を駆動する発光
表示装置駆動用半導体装置において、１種の基準電流値
を記憶しｎビットのデジタル画像データに基づいて前記
記憶された基準電流から前記発光素子の電流−輝度特性
に対応した２^ｎ種の電流を生成して出力するｎビットデ
ジタル／電流変換回路を前記発光表示装置に電流を出力
する出力端子毎に有することを特徴とする。

【００３６】なお、前記ｎビットデジタル／電流変換回
路は、前記基準電流が流れる信号線と、夫々に前記デジ
タル画像データの１ビットが伝達されるｎ本のデータ線
と、制御線と、第１及び第２の電圧供給線と、ソースが
前記第１の電圧供給線に接続された電流記憶用トランジ
スタと、互いにゲートが短絡されソースが第１の電圧供
給線に共通接続されたｎ個の電流出力用トランジスタ
と、前記電流出力用トランジスタのゲートと前記第２の
電圧供給線との間に接続された容量素子と、夫々前記ｎ
個の電流出力用トランジスタのドレインと前記出力端子
との間に接続され前記データ線を伝達する信号のいずれ
かにより制御されるｎ個の出力制御用スイッチと、前記
電流記憶用トランジスタのドレインと前記信号線との間
に接続され前記制御線を伝達する信号により制御される
第１の記憶制御用スイッチと、前記電流記憶用トランジ
スタのゲートと前記電流出力用トランジスタのゲートと
の間に接続され前記制御線を伝達する信号により制御さ
れる第２の記憶制御用スイッチと、を有し、前記ｎ個の
電流出力用トランジスタの電流能力は、夫々最も低い電
流能力に対して順次２倍したものに設定されていてもよ
く、ｎビットデジタル／電流変換回路は、前記基準電流
が流れる信号線と、夫々に前記デジタル画像データの１
ビットが伝達されるｎ本のデータ線と、第１及び第２の
制御線と、第１及び第２の電圧供給線と、ソースが前記
第１の電圧供給線に接続された電流記憶用トランジスタ
と、互いにゲートが短絡されソースが第１の電圧供給線
に共通接続されたｎ個の電流出力用トランジスタと、前
記電流出力用トランジスタのゲートと前記第２の電圧供
給線との間に接続された容量素子と、夫々前記ｎ個の電
流出力用トランジスタのドレインと前記出力端子との間
に接続され前記データ線を伝達する信号のいずれかによ
り制御されるｎ個の出力制御用スイッチと、前記電流記
憶用トランジスタのドレインと前記信号線との間に接続
され前記第２の制御線を伝達する信号により制御される
第１の記憶制御用スイッチと、前記電流記憶用トランジ
スタのゲートと前記電流出力用トランジスタのゲートと
の間に接続され前記第１の制御線を伝達する信号により
制御される第２の記憶制御用スイッチと、を有し、前記
ｎ個の電流出力用トランジスタの電流能力は、夫々最も
低い電流能力に対して順次２倍したものに設定されてい
てもよい。

【００３７】又は、前記電流記憶用トランジスタや前記
電流出力用トランジスタと前記第１の電圧供給線との間
に、夫々、ゲートがバイアスされたバイアストランジス
タを有しても良い。

【００３８】また、前記出力制御用スイッチがオフの状
態で前記第１及び第２の記憶制御用スイッチがオン状態
のときに、前記電流記憶用トランジスタは、そのゲート
−ドレイン間が短絡されて飽和領域で動作し、その動作
が安定した段階における前記電流記憶用トランジスタの
ゲート−ソース間電圧は、前記基準電流をドレイン−ソ
ース間に流すために必要な電圧となり、その値は前記電
流記憶用トランジスタの電流能力に従い決定され、その
後前記第１及び第２の記憶制御用スイッチがオフ状態に
なると、前記容量素子に前記電流記憶用トランジスタの
ゲート−ソース間電圧が保持され、この保持されたゲー
ト−ソース間電圧に基づく基準電流から前記ｎ個の電流
出力用トランジスタが夫々の電流能力に基づいた総計で
ｎ種の電流を流すことができる状態となり、前記電流出
力用トランジスタが流すことができる電流を出力するか
否かが前記ｎビットのデジタル画像データによって決定
されてもよい。

【００３９】更に、前記第２の記憶制御用スイッチは、
前記第１の記憶制御用スイッチがオフ状態になった後に
オフ状態になることが好ましい。

【００４０】前記出力制御用スイッチ並びに第１及び第
２の記憶制御用スイッチがトランジスタから構成されて
いてもよい。

【００４１】また、前記ｎビットデジタル／電流変換回
路は、前記第２の制御線を伝達する信号の反転信号がゲ
ートに入力されゲートの長さと幅との積が前記第１の記
憶制御用スイッチを構成するトランジスタのゲートの長
さと幅との積の１／２でありドレインが前記電流記憶用
トランジスタのゲートに接続されソースがドレインに短
絡されたダミートランジスタを有することが好ましい。

【００４２】本発明は、近接領域にあるトランジスタの
電流能力ばらつきが小さい場合に用いることができる。
前記ｎビットデジタル／電流変換回路にある電流を記憶
するトランジスタは、上述の本発明に係わる第１の半導
体装置と同様な手段で電流を記憶する。ここで、前記電
流を記憶するトランジスタと、前記電流を出力するトラ
ンジスタとカレントミラー構成であり、電流能力比が
１：２：４：・・・：２ ^ｎ−１であるｎ個の出力用トラ
ンジスタのうち、最も電流能力が大きいトランジスタと
の電流能力比を、１：１又は２：１のように、電流を記
憶するトランジスタを等しく、又は大きくすると、基準
電流値が大きくなり、基準電流が流れる配線負荷を充放
電する期間が短縮されるため、電流記憶期間を短くでき
る。この時、前記電流を記憶するトランジスタは、基準
電流が流れた状態のゲート−ソース電圧を記憶するた
め、電流能力のばらつきによらず、高い精度で電流を記
憶できる。よって、近接領域にあるトランジスタの電流
能力ばらつきが小さい場合、前記出力用トランジスタの
ドレインと前記ｎビットデジタル／電流変換回路の出力
との間にデジタル入力画像データに従ってオン／オフす
るｎ個のスイッチを手段として備えることで、電流比が
０、１、２、・・・、２^ｎ−１となる精度の高い電流を
出力することが可能となる。また、この場合、１つの基
準電流源でｎビットデジタル／電流変換回路を構成で
き、必要な入力を少なくすることができる。

【００４３】ここで、前記ゲートがバイアスされたバイ
アストランジスタを有する際には、前記電流記憶用トラ
ンジスタや前記電流出力用トランジスタと前記バイアス
トランジスタは、カスコード接続されており、共に飽和
領域で動作する場合、ドレイン電流のドレイン電圧依存
性を抑えることができるため、発光素子の特性がばらつ
いても、供給される電流のばらつきを抑えることができ
る。

【００４４】本発明に係る第３の発光表示装置駆動用半
導体装置は、供給される電流によって輝度が決まる発光
素子が各画素に設けられた発光表示装置を駆動する発光
表示装置駆動用半導体装置において、前記発光素子の電
流−輝度特性に対応したｋ種の基準電流を記憶し前記記
憶されたｋ種の基準電流から（ｎ−ｋ）種の電流を生成
しこれらの電流の組み合わせからｎビットのデジタル画
像データに基づいて２ ^ｎ種の電流を出力するｎビットデ
ジタル／電流変換回路を前記発光表示装置に電流を出力
する出力端子毎に有することを特徴とする。

【００４５】なお、前記ｎビットデジタル／電流変換回
路は、前記基準電流が流れるｋ本の信号線と、夫々に前
記デジタル画像データの１ビットが伝達されるｎ本のデ
ータ線と、制御線と、第１及び第２の電圧供給線と、ソ
ースが前記第１の電圧供給線に接続されたｋ個の電流記
憶出力用トランジスタと、ゲートが前記ｋ個の電流記憶
出力用トランジスタのうちのいずれか１つのゲートに短
絡された（ｎ−ｋ）個の電流出力用トランジスタと、前
記電流記憶出力用トランジスタのゲートと前記第２の電
圧供給線との間に接続された１又は複数の容量素子と、
夫々前記電流記憶出力用トランジスタ及び前記電流出力
用トランジスタのドレインと出力端子との間に接続され
前記データ線を伝達する信号のいずれかにより制御され
るｎ個の出力制御用スイッチと、前記電流記憶出力用ト
ランジスタのドレインと前記信号線との間に接続され前
記制御線を伝達する信号により制御されるｋ個の第１の
記憶制御用スイッチと、前記電流記憶出力用トランジス
タのゲートとドレインとの間に接続され前記制御線を伝
達する信号により制御されるｋ個の第２の記憶制御用ス
イッチと、を有し、前記各電流出力用トランジスタの電
流能力は、全ての前記電流記憶出力用トランジスタのそ
れよりも低く、前記電流出力用トランジスタ及び前記電
流記憶出力用トランジスタの電流能力は、夫々最も低い
電流能力に対して順次２倍したものに設定されていても
よく、前記ｎビットデジタル／電流変換回路は、前記基
準電流が流れるｋ本の信号線と、夫々に前記デジタル画
像データの１ビットが伝達されるｎ本のデータ線と、第
１及び第２の制御線と、第１及び第２の電圧供給線と、
ソースが前記第１の電圧供給線に接続されたｋ個の電流
記憶出力用トランジスタと、ゲートが前記ｋ個の電流記
憶出力用トランジスタのうちのいずれか１つのゲートに
短絡された（ｎ−ｋ）個の電流出力用トランジスタと、
前記電流記憶出力用トランジスタのゲートと前記第２の
電圧供給線との間に接続された１又は複数の容量素子
と、夫々前記電流記憶出力用トランジスタ及び前記電流
出力用トランジスタのドレインと出力端子との間に接続
され前記データ線を伝達する信号のいずれかにより制御
されるｎ個の出力制御用スイッチと、前記電流記憶出力
用トランジスタのドレインと前記信号線との間に接続さ
れ前記第２の制御線を伝達する信号により制御されるｋ
個の第１の記憶制御用スイッチと、前記電流記憶出力用
トランジスタのゲートとドレインとの間に接続され前記
第１の制御線を伝達する信号により制御されるｋ個の第
２の記憶制御用スイッチと、を有し、前記各電流出力用
トランジスタの電流能力は、全ての前記電流記憶出力用
トランジスタのそれよりも低く、前記電流出力用トラン
ジスタ及び前記電流記憶出力用トランジスタの電流能力
は、夫々最も低い電流能力に対して順次２倍したものに
設定されていてもよい。

【００４６】あるいは、前記電流記憶用トランジスタや
前記電流出力用トランジスタと前記第１の電圧供給線と
の間に、それぞれ、ゲートがバイアスされたバイアスト
ランジスタを有しても良い。

【００４７】また、前記出力制御用スイッチがオフ状態
で前記第１及び第２の記憶制御用スイッチがオン状態の
ときに、前記電流記憶出力用トランジスタは、そのゲー
ト−ドレイン間が短絡されて飽和領域で動作し、その動
作が安定した段階における前記電流記憶出力用トランジ
スタのゲート−ソース間電圧は、前記基準電流をドレイ
ン−ソース間に流すために必要な電圧となり、その値は
前記電流かつ記憶出力用トランジスタの電流能力に従い
決定され、その後前記第１及び第２の記憶制御用スイッ
チがオフ状態になると、前記容量素子に前記電流記憶出
力用トランジスタのゲート−ソース間電圧が保持され、
この保持されたゲート−ソース間電圧に基づく基準電流
から前記電流出力用トランジスタ及び電流記憶かつ出力
用トランジスタが夫々の電流能力に基づいた総計でｎ種
の電流を流すことができる状態となり、前記電流出力用
トランジスタ及び電流記憶出力用トランジスタが流すこ
とができる電流を出力するか否かが前記ｎビットのデジ
タル画像データによって決定されてもよい。

【００４８】更に、前記第２の記憶制御用スイッチは、
前記第１の記憶制御用スイッチがオフ状態になった後に
オフ状態になることが好ましい。

【００４９】前記出力制御用スイッチ並びに第１及び第
２の記憶制御用スイッチがトランジスタから構成されて
いてもよい。

【００５０】また、前記ｎビットデジタル／電流変換回
路は、前記第２の制御線を伝達する信号の反転信号がゲ
ートに入力されゲートの長さと幅との積が前記第１の記
憶制御用スイッチを構成するトランジスタのゲートの長
さと幅との積の１／２でありドレインが前記電流記憶か
つ出力用トランジスタのゲートに接続されソースがドレ
インに短絡されたダミートランジスタを有することが好
ましい。

【００５１】本発明は、近接領域にあるトランジスタの
電流能力ばらつきがやや小さい場合に用いることができ
る。電流記憶期間において、ｎビットデジタル／電流変
換回路手段にある１乃至数個の前記電流記憶かつ出力用
トランジスタは、トランジスタと同数の基準電流を、上
述と同様な手段で記憶する。従って、前記電流を記憶す
る１〜数個のトランジスタは、高い精度の電流を出力で
きる。一方、前記電流を記憶かつ出力するトランジスタ
とカレントミラー構成である１〜数個の出力用トランジ
スタは、前記基準電流よりも低い電流を出力するように
することで、電流能力がばらついた場合でも、全体の中
での影響を小さくできる。以上のような構成により、電
流比が１：２：４：・・・：２^ｎ−１である電流を高い
精度で供給でき、前記電流を記憶かつ出力するトランジ
スタや前記出力用トランジスタのドレインと前記デジタ
ル／電流変換回路の出力との間にデジタル入力画像デー
タに従ってオン／オフするｎ個のスイッチを手段として
備えることで、電流比が０、１、２、・・・、２^ｎ−１
となる精度の高い電流を出力することが可能となる。ま
た、この場合、１乃至数個の基準電流源でデジタル／電
流変換回路を構成でき、外部からの入力を少なくするこ
とができる。

【００５２】ここで、前記ゲートがバイアスされたバイ
アストランジスタを有する際には、前記電流記憶用トラ
ンジスタや前記電流出力用トランジスタと前記バイアス
トランジスタは、カスコード接続されており、共に飽和
領域で動作する場合、ドレイン電流のドレイン電圧依存
性を抑えることができるため、発光素子の特性がばらつ
いても、供給される電流のばらつきを抑えることができ
る。

【００５３】本発明は、上述の第１から３のいずれかの
デジタル／電流変換回路手段を組み合わせて、ｎビット
デジタル／電流変換回路手段を構成することができる。
例えば、最も電流値の高いビットには第１の発明の前記
１ビットデジタル／電流変換回路を用い、それ以下のビ
ットには第２の発明の（ｎ−１）ビットデジタル／電流
変換回路を用いることで、ばらつきの影響の大きい最も
電流値が高いビットの精度が高い一方、基準電流が２種
類であるｎビットデジタル／電流変換回路を構成でき
る。

【００５４】更に、本発明において、前記第１及び第２
の電圧供給線が共通の電源線とされていてもよい。

【００５５】更にまた、前記出力端子の数がａ、前記発
光表示装置の画素の発光色がｂ色である場合、基準電流
値はｎ×ｂ種必要となるが、この時、電流記憶動作がａ
／ｂ回に分けて行われてもよく、１出力に相当するデジ
タル／電流変換回路が２個の前記ｎビットデジタル／電
流変換回路を有することで、任意のフレームにおいて、
一方を電流出力用回路とし、他方を電流記憶用回路と
し、電流の記憶は各フレーム内で同じ基準電流を用いて
ａ／ｂ回に分けて行われ、フレーム毎に電流出力と電流
記憶との役割が入れ替えられることがより好ましい。１
フレームごとに枠割りを入れ替えることにより、発光表
示装置を駆動する期間の他に電流を記憶するための期間
を必要としない。よって、駆動する期間は、フレーム期
間全体と考えることができ、１ラインを駆動する１水平
期間を長く取ることができ、画素回路に高精度な電流を
駆動することが可能となる。上述の動作は、例えば、前
記１出力に相当するデジタル／電流変換回路が前記ｎビ
ットデジタル／電流変換回路を３個以上備えた場合で
も、同様である。また、電流出力と電流記憶の役割の入
れ替えを行うのは、複数フレーム毎でも良い。

【００５６】本発明は、前記ｎビットデジタル／電流変
換回路のような電流出力回路から出力される電流が入力
されることで適当な電圧を出力するプリチャージ回路を
有し、前記プリチャージ回路は、前記発光表示装置が単
純マトリックス形式ならば前記発光素子と同等な負荷と
なり、前記発光表示装置がアクティブマトリックス方式
ならば画素回路と同等な負荷となる擬似負荷回路と、前
記擬似負荷回路に前記電流出力回路からの出力電流が流
れた場合の電圧を入力とするボルテージフォロワと、前
記電流出力回路の出力と前記擬似負荷回路との間に接続
された第１のプリチャージ用スイッチと、前記第１のプ
リチャージ用スイッチを制御する信号を伝達する第１の
プリチャージ用制御線と、前記電流出力回路の出力と前
記発光表示装置とを接続する第２のプリチャージ用スイ
ッチと、前記第２のプリチャージ用スイッチを制御し前
記第１のプリチャージ用スイッチを制御する信号の反転
信号を伝達する第２のプリチャージ用制御線と、前記ボ
ルテージフォロワの出力と前記発光表示装置の間に接続
され前記第１のプリチャージ用制御線を伝達する信号に
より制御される第３のスイッチと、を有することが好ま
しい。

【００５７】更に、１水平期間の初期にプリチャージ動
作として前記擬似負荷回路に前記電流出力回路の出力電
流を供給し、その電圧をボルテージフォロワを介して前
記発光表示装置内の前記画素内の発光素子又は前記画素
回路に印加し、その後電流駆動動作として前記電流出力
回路の出力電流を直接前記発光表示装置内の前記画素内
の発光素子又は前記画素回路に供給することにより、前
記電流出力回路の出力電流が小さな場合でも、前記発光
表示装置内の配線負荷等を充放電のための時間が短縮す
ることができるため、前記発光表示装置内の前記画素内
の発光素子又は前記画素回路をより安定かつ高速、高精
度に駆動することができる。

【００５８】更にまた、前記プリチャージ回路に、前記
ボルテージフォロワのオフセット電圧をキャンセルする
構成を設けることにより、前記ボルテージフォロワのオ
フセット電圧をキャンセルする動作を、前記電流駆動動
作時に行うことで、余分な時間が必要ない上に、前記電
流を記憶・出力する回路の出力電流を前記擬似負荷回路
に供給した場合と実際の前記発光表示装置内の画素（回
路）に供給した場合の差が小さくなるため、前記発光表
示装置内の前記画素内の発光素子又は前記画素回路を、
より安定かつ高速、高精度に駆動することができる。

【００５９】プリチャージ回路を設けることにより、前
記擬似の画素（回路）は、前記デジタル／電流変換回路
の近くにあるため、その間の配線負荷は小さく、出力さ
れる電流が小さい場合でも、前記擬似の画素（回路）
は、出力された電流を短い時間で安定に流すようにな
る。前記擬似の画素（回路）に電流が安定に流れている
状態でのゲート電圧をボルテージフォロワに入力し、前
記ボルテージフォロワの出力を発光表示装置のデータ線
に接続することで、前記電流出力回路の出力電流が、前
記表示部内の画素（回路）に安定に流れている状態の電
圧に近い電圧が、前記信号線や前記表示部内の画素（回
路）に印加される。以上のようなプリチャージ動作は、
定電流で前記データ線の負荷を充放電するのに比べ、高
速に行うことが可能である。プリチャージ動作により前
記データ線と前記表示部内の画素（回路）の電圧が安定
した後、前記電流出力回路と前記擬似の画素（回路）を
切り離し、前記電流出力回路から直接前記データ線に電
流を出力する。この場合、前記電流出力回路の出力であ
る定電流による前記データ線の負荷や前記表示部内の画
素（回路）の充放電は、既にプリチャージが行われてい
るため、わずかに行うだけでよく、また、プリチャージ
前の前記信号線の負荷や前記表示部内の画素（回路）の
電圧などから影響を受けない。更に、駆動時間を短くす
ることができる。従って、以上のような２段階の駆動動
作を行うことで、駆動前の発光表示部内の配線負荷や画
素（回路）の負荷の電圧の影響を受けずに、安定、高速
かつ高精度に画素（回路）を電流駆動することが可能と
なる。

【００６０】本発明に係る発光表示装置駆動用半導体装
置は、出力ごとに、基準電流を記憶し、ｎビットデジタ
ルデータに従って２^ｎ種の電流を出力する前記ｎビット
デジタル／電流変換回路を１つ又は複数備え、かつ、前
記ｎビットデジタル／電流変換回路が電流の出力又は記
憶動作を行うかにより、ｎビットデータラッチと、前記
ｎビットデータラッチからのデータを前記ｎビットデジ
タル／電流変換回路に伝えるか否かを行うデータセレク
タを備え、更に、装置全体として、前記基準電流を記憶
する動作と同期した走査信号を出力する電流記憶用シフ
トレジスタを備える。更にまた、前記発光表示装置駆動
用半導体装置は、出力ごとに前記プリチャージ回路を有
する。更に、前記発光表示装置駆動用半導体装置は、外
部から入力される入力されるｎビットデジタルデータを
データ保持用シフトレジスタの走査信号に同期して保持
するｎビットデータレジスタを出力ごとに備え、装置全
体として、前記データ保持用シフトレジスタを備える。
また、１水平期間において前記ｎビットデジタル／電流
回路又は前記プリチャージ回路の出力を、発光表示装置
の複数のデータ線にセレクタ信号に従って順々に接続で
きる出力セレクタ回路をさらに備えることで、前記発光
表示装置駆動用半導体装置は、より少ない回路規模で、
発光表示装置を駆動することができる。

【００６１】なお、前記基準電流を生成する回路と共に
１つのチップに集積されていてもよい。さらに、トラン
ジスタが薄膜トランジスタで構成されても良い。

【００６２】本発明に係る発光表示装置は、前記発光素
子と同じ基板に形成され前記基準電流を生成する回路と
共に１つのチップに集積された上述のいずれかの発光表
示装置駆動用半導体装置を有することを特徴とする。

【００６３】特に、前記発光素子と発光表示装置駆動用
半導体装置が同じ基板に形成された場合には、前記プリ
チャージ回路内の擬似負荷（回路）は、表示装置の画素
内の負荷（回路）と同一のサイズ、形状で構成できるた
め、得られるプリチャージ電圧の精度を高くすることが
できる。この時、上述のプリチャージ動作と電流出力動
作を組み合わせた駆動法は、より安定、高速かつ高精度
に駆動することができる。

【００６４】本発明の発光表示装置駆動用半導体装置及
び発光表示装置は、前述の通り、発光素子の代わりに電
流負荷素子で構成される、より一般的な、電流負荷素子
や電流負荷デバイスを駆動するための半導体装置や電流
負荷デバイスにも適用できる。

【００６５】

【発明の実施の形態】本発明の実施例に係る電流負荷デ
バイス用半導体装置について、上述と同様に発光表示装
置用半導体装置を例にとり、添付の図面を参照して具体
的に説明する。なお、以下の説明において、同じ構成要
素で順序が設定されている場合は、アンダーバー及び数
字を付して示し、個々に注目する場合には、アンダーバ
ー及び数字を付さずに示している。

【００６６】図１は本発明の第１の実施例に係る発光表
示装置用半導体装置の構成を示すブロック図である。第
１の実施例には、デジタル／電流（Ｄ／Ｉ）変換部２１
０が設けられており、このＤ／Ｉ変換部２１０に、発光
表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部
２３０、及び３出力毎に設けられたｎ個のフリップフロ
ップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成され
たシフトレジスタが設けられている。シフトレジスタに
は、電流を記憶するタイミング制御のためのスタート信
号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック信号
ＩＣＬの反転信号ＩＣＬＢが入力される。また、１出力
Ｄ／Ｉ変換部２３０には、各出力のデジタル画像データ
Ｄ０乃至Ｄ２が入力され、参照するための基準電流ＩＲ
０乃至ＩＲ２、ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２の
いずれかがそれに割り当てられた発光色に応じて入力さ
れる。また、基準電流は、発光色が赤、青、緑である夫
々の発光素子の電流−輝度特性にあった電流値であり、
基準電流ＩＲ０の電流値ｉｒ０は発光色が赤の発光素子
の１階調目に対応し、基準電流ＩＲ１の電流値ｉｒ１は
発光色が赤の発光素子の２階調目に対応し、基準電流Ｉ
Ｒ２の電流値ｉｒ２は発光色が赤の４階調目に対応す
る。同様に、基準電流ＩＧ０乃至ＩＧ２の電流値は、夫
々発光色が緑の１階調目、２階調目、４階調目に対応
し、基準電流ＩＢ０乃至ＩＢ２は、夫々発光色が青の１
階調目、２階調目、４階調目に対応する。１個のＦ／Ｆ
２９０と、このＦ／Ｆ２９０から出力された信号ＭＳＷ
が入力される３個の１出力Ｄ／Ｉ変換部２３０とから１
個のＲＧＢＤ／Ｉ変換部２２０が構成されている。

【００６７】図２は１出力Ｄ／Ｉ変換部２３０の構成を
示すブロック図である。１出力Ｄ／Ｉ変換部２３０は３
個の１ビットＤ／Ｉ変換部２３１から構成されている。
これらの１ビットＤ／Ｉ変換部２３１には、夫々画像デ
ータＤ０及び基準電流Ｉ０の組み合わせ、画像データＤ
１及び基準電流Ｉ１の組み合わせ、画像データＤ２及び
基準電流Ｉ２の組み合わせのいずれかが入力されると共
に、Ｆ／Ｆの出力信号である信号ＭＳＷが入力される。
なお、基準電流Ｉ０乃至Ｉ２は、基準電流ＩＲ０乃至Ｉ
Ｒ２の組み合わせ、基準電流ＩＧ０乃至ＩＧ２の組み合
わせ、基準電流ＩＢ０乃至ＩＢ２の組み合わせのいずれ
かに対応する。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ
変換部２３０において、デジタル階調データＤ０が入力
される１ビットＤ／Ｉ変換部２３１に供給される基準電
流は、赤表示用の発光素子の１階調目の輝度に対応する
基準電流ＩＲ０である。また、デジタル階調データＤ１
が入力される１ビットＤ／Ｉ変換部２３１に供給される
基準電流は、赤表示用の発光素子の２階調目の輝度に対
応する基準電流ＩＲ１であり、デジタル階調データＤ２
が入力される１ビットＤ／Ｉ変換部２３１に供給される
基準電流は、赤表示用の発光素子の４階調目の輝度に対
応する基準電流ＩＲ２である。但し、発光素子の電流−
輝度特性が比例関係を有するので、ｉｒ１＝２×ｉｒ０
及びｉｒ２＝４×ｉｒ０の関係が成り立つ。同様に、緑
（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ変換部
２３０に設けられている１ビットＤ／Ｉ変換部２３１で
あって、階調データＤ０、Ｄ１、Ｄ２が入力されるもの
には、夫々基準電流ＩＧ０又はＩＢ０、基準電流ＩＧ１
又はＩＢ１、基準電流ＩＧ２又はＩＢ２が入力される。

【００６８】図３は１ビットＤ／Ｉ変換部２３１の構成
を示すブロック図である。１ビットＤ／Ｉ変換部２３１
には、電流記憶・出力用のトランジスタＮチャネル薄膜
トランジスタ（ＴＦＴ）Ｔ１、スイッチＳＷ１乃至ＳＷ
３及び容量素子Ｃ１が設けられている。スイッチＳＷ１
はＴＦＴＴ１のドレインに接続されており、階調データ
Ｄ＊により制御される。スイッチＳＷ１の他端から、出
力電流Ｉｏｕｔが出力される。スイッチＳＷ２は、スイ
ッチＳＷ１とＴＦＴＴ１との接点と、容量素子Ｃ１の一
端及びＴＦＴＴ１のゲートとの間に接続されており、信
号ＭＳＷにより制御される。スイッチＳＷ３の一端は基
準電流Ｉ＊が供給される信号線に接続され、その他端は
スイッチＳＷ１とＴＦＴＴ１との接点と容量素子Ｃ１の
一端との間に接続されており、信号ＭＳＷにより制御さ
れる。また、ＴＦＴＴ１のソース及び容量素子Ｃ１の他
端は、例えば接地されているが、動作上問題がない場合
には、接地電圧ＧＮＤよりも高い電圧が供給されてもよ
い。なお、階調データＤ＊及び基準電流Ｉ＊は、階調デ
ータＤ０及び基準電流Ｉ０、階調データＤ１及び基準電
流Ｉ１、階調データＤ２及び基準電流Ｉ２のいずれかに
相当する。

【００６９】次に、上述のように構成された第１の実施
例に係る発光表示装置用半導体装置の動作について説明
する。図４は本発明の第１の実施例に係る発光表示装置
用半導体装置の動作を示すタイミングチャートである。
図４中のＹ＿１及びＹ＿２は、夫々垂直走査回路３００
（図３５参照）の第１行目、第２行目の出力信号を示
し、Ｄ０、Ｄ１、Ｄ２は３ビットデジタル画像データ
（階調データ）を示し、Ｉｏｕｔは１出力Ｄ／Ｉ変換部
２３０の出力信号を示し、ＩＳＴはｎ個のフリップフロ
ップ２９０から構成されるシフトレジスタのスタート信
号を示し、ＩＣＬはシフトレジスタのクロック信号を示
し、ＭＳＷ＿１、ＭＳＷ＿２は、夫々シフトレジスタの
第１段目、第２段目の出力信号を示す。

【００７０】表示部４００（図３５参照）を垂直走査し
始めてから、次の垂直走査が始まるまでを１フレームと
する。１フレームは、電流駆動期間（第１の動作期間）
及び電流記憶期間（第２の動作期間）から構成される。

【００７１】先ず、電流記憶期間（第２の動作期間）に
ついて説明する。電流記憶期間において、各１ビットＤ
／Ｉ変換部２３１は夫々に基準電流源から供給された基
準電流を記憶する。ここで、本期間においては、全デジ
タル階調データをロウレベルとし、１ビットＤ／Ｉ変換
部２３１のスイッチＳＷ１は、オフである。

【００７２】電流記憶期間の開始と共に、スタート信号
ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１
に入力され、このパルス信号の入力と同時に、クロック
信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９
０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構
成されるシフトレジスタが動作し始める。第１段目のＦ
／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルにな
ると、この出力信号ＭＳＷ＿１が入力される１出力Ｄ／
Ｉ変換部２３０に設けられた各１ビットＤ／Ｉ変換部２
３１のスイッチＳＷ２及びＳＷ３がオンとなる。スイッ
チＳＷ２及びＳＷ３がオンになると、その１ビットＤ／
Ｉ変換部２３１内の電流記憶・出力用ＴＦＴＴ１は、そ
のゲート−ドレイン間がショートされるため、飽和領域
で動作する。そして、本動作が安定した状態では、ＴＦ
ＴＴ１のドレイン−ソース間に基準電流源からの基準電
流が流れるように、ＴＦＴＴ１の電流能力に合わせてそ
のゲート電圧が設定される。

【００７３】安定状態になった後に、信号ＭＳＷ＿１が
ロウレベルになると共に、第２段目のＦ／Ｆの出力信号
ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が
設けられたＲＧＢＤ／Ｉ変換部２２０内の各１ビット
Ｄ／Ｉ変換部２３１のスイッチＳＷ２及びＳＷ３がオフ
になる。この時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢ
Ｄ／Ｉ変換部２２０内のＴＦＴＴ１のゲート電圧は、
容量素子Ｃ１によって基準電流が流れるような電圧に保
持される。この結果、ＴＦＴＴ１には、夫々の電流能力
に関わらず、基準電流が記憶される。このような、信号
ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ
Ｄ／Ｉ変換部２２０における３出力電流記憶期間とす
る。一方、第２段目のＦ／Ｆが設けられたＲＧＢＤ／
Ｉ変換部２２０内の各スイッチＳＷ２及びＳＷ３はオン
となり、安定した状態では、ＴＦＴＴ１のドレイン−ソ
ース間に基準電流が流れるように飽和領域で動作し、そ
の基準電流が流れるように、ＴＦＴＴ１の電流能力に合
わせてゲート電圧が設定される。

【００７４】電流記憶期間では、上述のような３出力電
流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０につ
いて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０に基
準電流が記憶される。

【００７５】次に、電流駆動期間（第１の動作期間）に
ついて説明する。電流駆動期間において、垂直走査回路
３００が１行ずつ制御線（走査線）を選択していく。図
４には、第１行目、第２行目の出力である走査パルスＹ
＿１及びＹ＿２を示している。

【００７６】走査パルスＹ＿１がハイレベルになると、
第１行目の制御線が選択され、これに同期して出力数分
の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２
が出力毎に１出力Ｄ／Ｉ変換部２３０に入力される。デ
ジタル階調データＤ０乃至Ｄ２が入力されると、これら
のレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に応
じて１ビットＤ／Ｉ変換部２３１内のスイッチＳＷ１の
オン／オフが制御され、直前のフレームの電流駆動期間
でＴＦＴＴ１に記憶されていた電流が出力される。下記
表１に入力デジタル階調データＤ０乃至Ｄ２と階調（出
力電流値）との関係を示す。

【００７７】

【表１】

【００７８】表１に示すように、出力電流値は、０から
７×ｉ０まで、入力されるデジタル階調データによっ
て、調整することができる。また、電流記憶期間（第２
の動作期間）でＴＦＴＴ１の電流能力に合わせて、基準
電流源と同等な電流が流れるようにゲート電圧が設定さ
れ、同じＴＦＴＴ１を使用して電流が出力されているた
め、電流能力のばらつきに関係なく、出力電流のばらつ
きは小さく、高い精度が得られる。

【００７９】一方、電流駆動期間（第１の動作期間）で
は、シフトレジスタは動作せず、全てのスイッチＳＷ２
及びＳＷ３は常にオフのままである。

【００８０】そして、以上のような動作を各フレームに
ついて繰り返すことにより、表示部４００において階調
データＤ０乃至Ｄ２に応じた表示が行われ、その際、高
精度な電流が画素回路に供給される。

【００８１】このような第１の実施例によれば、図３８
（ａ）に示すようなＰチャネルＴＦＴを有する発光表示
装置に対し、高速かつ高い精度で電流を供給することが
できる。

【００８２】次に、本発明の第２の実施例について説明
する。第２の実施例は、第１の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ｂ）に示す画素回路に対して適用されるものであ
る。図５は本発明の第２の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【００８３】第２の実施例における１ビットＤ／Ｉ変換
部２３１ａには、第１の実施例におけるＮチャネルＴＦ
ＴＴ１に代わってＰチャネルＴＦＴＴ２が設けられてお
り、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤ
が供給される。電圧ＶＤは、電圧ＶＥＬと同程度か、又
は低い電圧で、動作に問題がないレベルとする。

【００８４】第１の実施例は、図３８（ａ）に示すよう
な画素回路の電流を流すトランジスタがＰチャネルＴＦ
Ｔである場合に適用可能なものであるが、第２の実施例
は、図３８（ｂ）に示すようなＮチャネルＴＦＴに適用
可能である。つまり、画素回路内のＴＦＴがＰチャネル
ＴＦＴである場合には、そのソース電圧は電圧ＶＥＬで
あるが、ＮチャネルＴＦＴとした場合には、そのソース
電圧を接地レベルＧＮＤにする必要があり、本実施例は
これに対応することができる。

【００８５】なお、第２の実施例の動作は、出力電流の
極性が変わることを除き、第１の実施例と同様であり、
同様の効果が得られる。

【００８６】次に、本発明の第３の実施例について説明
する。第３の実施例は、第１の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ａ）に示す画素回路に対して適用されるものであ
る。図６は本発明の第３の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【００８７】第３の実施例における１ビットＤ／Ｉ変換
部２３１ｂにおいては、容量素子Ｃ１の一端に接地電位
ＧＮＤではなく、適当な安定電圧ＶＢが供給される。

【００８８】第３の実施例の動作は、第１の実施例と同
様であり、同様の効果が得られる。このことは、容量素
子Ｃ１に供給される電圧は、安定したものであれば、ど
のような電圧でも良いことを示している。

【００８９】次に、本発明の第４の実施例について説明
する。第４の実施例は、第１の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ｂ）に示す画素回路に対して適用されるものであ
る。図７は本発明の第４の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【００９０】第４の実施例における１ビットＤ／Ｉ変換
部２３１ｃにおいては、第３の実施例と同様に、容量素
子Ｃ１の一端に接地電位ＧＮＤではなく、適当な安定電
圧ＶＢが供給される。また、第２の実施例と同様に、第
１の実施例におけるＮチャネルＴＦＴＴ１に代わってＰ
チャネルＴＦＴＴ２が設けられており、そのソース及び
容量素子Ｃ１の一端に電源電位ＶＤが供給される。

【００９１】このように、第４の実施例は第２の実施例
に第３の実施例を適用したようなものであり、第３の実
施例と同様に、容量素子Ｃ１に供給される電圧は、安定
したものであれば、どのような電圧でも良いことを示し
ている。

【００９２】次に、本発明の第５の実施例について説明
する。第５の実施例は、第１の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ａ）に示す画素回路に対して適用されるものであ
る。図８は本発明の第５の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【００９３】第５の実施例における１ビットＤ／Ｉ変換
部２３１ｄには、第１の実施例におけるスイッチＳＷ１
乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ
１１乃至Ｔ１３が設けられている。

【００９４】このような第５の実施例によっても、図４
に示すタイミングチャートに基づいて第１の実施例と同
様の動作が行われ、同様の効果が得られる。なお、Ｎチ
ャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャ
ネルトランジスタを使用することもできる。この場合に
は、タイミングチャートは、Ｆ／Ｆの出力信号を図４に
示すものを反転したものとすればよい。

【００９５】次に、本発明の第６の実施例について説明
する。第６の実施例は、第１の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ｂ）に示す画素回路に対して適用されるものであ
る。図９は本発明の第６の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【００９６】第６の実施例における１ビットＤ／Ｉ変換
部２３１ｅには、第２の実施例におけるスイッチＳＷ１
乃至ＳＷ３に代わって、夫々ＮチャネルトランジスタＴ
１１乃至Ｔ１３が設けられている。

【００９７】このような第６の実施例によっても、図４
に示すタイミングチャートに基づいて第２の実施例と同
様の動作が行われ、同様の効果が得られる。なお、Ｎチ
ャネルトランジスタＴ１１乃至Ｔ１３の代わりにＰチャ
ネルトランジスタを使用することもできる。この場合に
は、タイミングチャートは、Ｆ／Ｆの出力信号を図４に
示すものを反転したものとすればよい。

【００９８】次に、本発明の第７の実施例について説明
する。第７の実施例は、例えば図３８（ａ）に示す画素
回路に対して適用されるものである。図１０は本発明の
第７の実施例に係る発光表示装置用半導体装置の構成を
示すブロック図である。

【００９９】第７の実施例には、Ｄ／Ｉ変換部２１０ａ
が設けられており、このＤ／Ｉ変換部２１０ａに、発光
表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部
２３０ａ、及び３出力毎に設けられたｎ個のフリップフ
ロップ（Ｆ／Ｆ）２９０ａ＿１乃至２９０ａ＿ｎから構
成されたシフトレジスタが設けられている。シフトレジ
スタには、電流を記憶するタイミング制御のためのスタ
ート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信
号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング
信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３
０ａには、各出力のデジタル画像データＤ０乃至Ｄ２が
入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、
ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれ
に割り当てられた発光色に応じて入力される。１個のＦ
／Ｆ２９０ａと、このＦ／Ｆ２９０ａから出力された信
号ＭＳＷ１及びＭＳＷ２が入力される３個の１出力Ｄ／
Ｉ変換部２３０ａとから１個のＲＧＢＤ／Ｉ変換部２
２０ａが構成されている。

【０１００】図１１は１出力Ｄ／Ｉ変換部２３０ａの構
成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０
ａは３個の１ビットＤ／Ｉ変換部２３１ｆから構成され
ている。これらの１ビットＤ／Ｉ変換部２３１ｆには、
夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画
像データＤ１及び基準電流Ｉ１の組み合わせ、画像デー
タＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力
されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１及
びＭＳＷ２が入力される。

【０１０１】図１２は１ビットＤ／Ｉ変換部２３１ｆの
構成を示すブロック図である。１ビットＤ／Ｉ変換部２
３１ｆには、第５の実施例と同様に、電流記憶・出力用
のトランジスタＮチャネルＴＦＴＴ１、Ｎチャネルトラ
ンジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられ
ている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲート
には、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ
１が入力され、各トランジスタはこれらの信号により制
御される。

【０１０２】次に、上述のように構成された第７の実施
例に係る発光表示装置用半導体装置の動作について説明
する。図１３は本発明の第７の実施例に係る発光表示装
置用半導体装置の動作を示すタイミングチャートであ
る。

【０１０３】本実施例においては、図１３に示すよう
に、電流記憶期間において、信号ＭＳＷ１は、第１の実
施例における信号ＭＳＷと同様に変化する。また、電流
記憶タイミング信号ＩＴは、いずれかの信号ＭＳＷ１の
立ち上がりに同期して立ち上がり、その信号ＭＳＷ１よ
りも早いタイミングで立ち下がる。そして、信号ＭＳＷ
２は、信号ＭＳＷ１と同じタイミングで立ち上がり、電
流記憶タイミング信号ＩＴの立ち下がりに同期して立ち
下がる。信号ＭＳＷ２が立ち上がっている期間を、その
ＲＧＢＤ／Ｉ変換部２２０ａにおける３出力電流記憶
期間とする。

【０１０４】このような第７の実施例では、１ビットＤ
／Ｉ変換部２３１ｆは、３出力電流記憶期間終了時にト
ランジスタＴ１２のみがオフし、その後トランジスタＴ
１３がオフする。従って、ドレイン−ソース間に基準電
流を安定に流している状態のＴＦＴＴ１のゲート電圧
は、トランジスタＴ１３がオフする際のノイズの影響を
受けず、より正確に保持される。このため、本実施例
は、第５の実施例と比してより一層精度の高い電流を供
給することができる。

【０１０５】次に、本発明の第８の実施例について説明
する。第８の実施例は、第７の実施例における１ビット
Ｄ／Ｉ変換部の構成を変更したものであり、例えば図３
８（ｂ）に示す画素回路に対して適用されるものであ
る。図１４は本発明の第８の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【０１０６】第８の実施例における１ビットＤ／Ｉ変換
部２３１ｇには、第７の実施例におけるＮチャネルＴＦ
ＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられてお
り、そのソース及び容量素子Ｃ１の一端に電源電位ＶＤ
が供給される。

【０１０７】なお、第８の実施例の動作は、出力電流の
極性が変わることを除き、第７の実施例と同様であり、
同様の効果が得られる。例えば第６の実施例と比してよ
り一層精度の高い電流を供給することができる。

【０１０８】次に、本発明の第９の実施例について説明
する。第９の実施例は、例えば図３８（ａ）に示す画素
回路に対して適用されるものである。図１５は本発明の
第９の実施例に係る発光表示装置用半導体装置の構成を
示すブロック図である。

【０１０９】第９の実施例には、Ｄ／Ｉ変換部２１０ｂ
が設けられており、このＤ／Ｉ変換部２１０ｂに、発光
表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換部
２３０ｂ、及び３出力毎に設けられたｎ個のフリップフ
ロップ（Ｆ／Ｆ）２９０ｂ＿１乃至２９０ｂ＿ｎから構
成されたシフトレジスタが設けられている。シフトレジ
スタには、電流を記憶するタイミング制御のためのスタ
ート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック信
号ＩＣＬの反転信号ＩＣＬＢ、及び電流記憶タイミング
信号ＩＴが入力される。また、１出力Ｄ／Ｉ変換部２３
０ｂには、各出力のデジタル画像データＤ０乃至Ｄ２が
入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、
ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれ
に割り当てられた発光色に応じて入力される。１個のＦ
／Ｆ２９０ｂと、このＦ／Ｆ２９０ｂから出力された信
号ＭＳＷ１、ＭＳＷ２及びＭＳＷ２Ｂが入力される３個
の１出力Ｄ／Ｉ変換部２３０ｂとから１個のＲＧＢＤ
／Ｉ変換部２２０ｂが構成されている。なお、信号ＭＳ
Ｗ２Ｂは信号ＭＳＷ２の反転信号である。

【０１１０】図１６は１出力Ｄ／Ｉ変換部２３０ｂの構
成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０
ｂは３個の１ビットＤ／Ｉ変換部２３１ｈから構成され
ている。これらの１ビットＤ／Ｉ変換部２３１ｈには、
夫々画像データＤ０及び基準電流Ｉ０の組み合わせ、画
像データＤ１及び基準電流Ｉ１の組み合わせ、画像デー
タＤ２及び基準電流Ｉ２の組み合わせのいずれかが入力
されると共に、Ｆ／Ｆの出力信号である信号ＭＳＷ１、
ＭＳＷ２及びＭＳＷ２Ｂが入力される。

【０１１１】図１７は１ビットＤ／Ｉ変換部２３１ｈの
構成を示すブロック図である。１ビットＤ／Ｉ変換部２
３１ｈには、第７の実施例と同様に、電流記憶・出力用
のトランジスタＮチャネルＴＦＴＴ１、Ｎチャネルトラ
ンジスタＴ１１乃至Ｔ１３及び容量素子Ｃ１が設けられ
ている。トランジスタＴ１１、Ｔ１２、Ｔ１３のゲート
には、夫々階調データＤ０、信号ＭＳＷ２、信号ＭＳＷ
１が入力され、各トランジスタはこれらの信号により制
御される。また、本実施例においては、Ｎチャネルトラ
ンジスタＴ１２と容量素子Ｃ１の一端との間にＮチャネ
ルトランジスタＴ１４が接続されている。Ｎチャネルト
ランジスタ１４のソース及びドレインは、互いに短絡さ
れており、そのゲートには信号ＭＳＷ２Ｂが入力され
る。そして、ＴＦＴＴ１のゲートは、Ｎチャネルトラン
ジスタ１４のドレインと容量素子Ｃ１の一端との接点に
接続されている。また、トランジスタＴ１４のトランジ
スタ長Ｌとトランジスタ幅Ｗとの積は、トランジスタＴ
１２のトランジスタ長Ｌとトランジスタ幅Ｗとの積の半
分である。

【０１１２】このように構成された第９の実施例に係る
発光表示装置用半導体装置は、第７の実施例と同様に、
図１３に示すタイミングチャートに基づいて動作する。
但し、信号ＭＳＷ２Ｂの波形は、信号ＭＳＷ２の波形を
反転させたものである。

【０１１３】従って、１ビットＤ／Ｉ変換部２３１ｈ
は、３出力電流記憶期間終了時にトランジスタＴ１２が
オフすると同時にトランジスタＴ１４がオンし、これに
遅れてトランジスタＴ１３がオフする。このため、ドレ
イン−ソース間に基準電流を安定に流している状態のＴ
ＦＴＴ１のゲート電圧は、トランジスタＴ１３がオフす
る際のノイズの影響を受けず、また、トランジスタＴ１
２がオフする際に生じる電荷の移動もトランジスタＴ１
４のオンにより吸収され、より一層正確に保持される。
このように、本実施例は、第７の実施例と比してより一
層精度の高い電流を供給することができる。

【０１１４】次に、本発明の第１０の実施例について説
明する。第１０の実施例は、第９の実施例における１ビ
ットＤ／Ｉ変換部の構成を変更したものであり、例えば
図３８（ｂ）に示す画素回路に対して適用されるもので
ある。図１８は本発明の第１０の実施例における１ビッ
トＤ／Ｉ変換部の構成を示すブロック図である。

【０１１５】第１０の実施例における１ビットＤ／Ｉ変
換部２３１ｉには、第９の実施例におけるＮチャネルＴ
ＦＴＴ１の代わってＰチャネルＴＦＴＴ２が設けられて
おり、そのソース及び容量素子Ｃ１の一端に電源電位Ｖ
Ｄが供給される。

【０１１６】なお、第１０の実施例の動作は、出力電流
の極性が変わることを除き、第９の実施例と同様であ
り、同様の効果が得られる。例えば第８の実施例と比し
てより一層精度の高い電流を供給することができる。

【０１１７】次に、本発明の第１１の実施例について説
明する。第１１の実施例は、第１の実施例における１ビ
ットＤ／Ｉ変換部の構成を変更したものであり、例えば
図３８（ａ）に示す画素回路に対して適用されるもので
ある。図３０は本発明の第１１の実施例における１ビッ
トＤ／Ｉ変換部の構成を示すブロック図である。

【０１１８】第１１の実施例における１ビットＤ／Ｉ変
換部２３１ｊにおいては、ＳＷ２の両端が、それぞれ、
スイッチＳＷ１とＴＦＴ１の接点とＴＦＴＴ１のゲート
に接続されるのではなく、基準電流Ｉ＊が供給される信
号線とＴＦＴＴ１のゲートに接続されている。

【０１１９】第１１の実施例の動作は、第１の実施例と
同様であり、同様の効果が得られる。また第１の実施例
に対する第２乃至第１０の実施例のような変更を行うこ
とができる。

【０１２０】次に、本発明の第１２の実施例について説
明する。第１２の実施例は、第１の実施例における１ビ
ットＤ／Ｉ変換部の構成を変更したものであり、例えば
図３８（ａ）に示す画素回路に対して適用されるもので
ある。図３１は本発明の第１２の実施例における１ビッ
トＤ／Ｉ変換部の構成を示すブロック図である。

【０１２１】第１２の実施例における１ビットＤ／Ｉ変
換部２３１ｋにおいては、ＴＦＴＴ１とＧＮＤ線の間に
ＴＦＴＴ１５が追加され、ＴＦＴ１５のゲートには適当
な電圧ＶＳ１が印加されている。

【０１２２】第１２の実施例の動作は、第１の実施例と
同様であり、同様の効果が得られる。また実施例は、追
加されたＴＦＴＴ１５とＴＦＴＴ１がカスコード接続さ
れているため、ＴＦＴ１の飽和領域におけるドレイン電
流のドレイン電圧依存性が平坦化され、出力電流Ｉｏｕ
ｔの精度を高めることが可能となる。されに本実施例
は、第１の実施例に対する第２乃至第１０の実施例のよ
うな変更を行うことができる。

【０１２３】次に、本発明の第１３の実施例について説
明する。第１１の実施例は、例えば図３８（ａ）に示す
画素回路に対して適用されるものであり、近接領域の電
流能力ばらつきが小さい場合に使用することができる。
図１９は本発明の第１３の実施例に係る発光表示装置用
半導体装置の構成を示すブロック図である。

【０１２４】第１３の実施例には、Ｄ／Ｉ変換部２１０
ｃが設けられており、このＤ／Ｉ変換部２１０ｃに、発
光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換
部２３０ｃ、及び３出力毎に設けられたｎ個のフリップ
フロップ（Ｆ／Ｆ）２９０＿１乃至２９０＿ｎから構成
されたシフトレジスタが設けられている。シフトレジス
タには、電流を記憶するタイミング制御のためのスター
ト信号ＩＳＴ、クロック信号ＩＣＬ、及びこのクロック
信号ＩＣＬの反転信号ＩＣＬＢが入力される。また、１
出力Ｄ／Ｉ変換部２３０ｃには、各出力のデジタル画像
データＤ０乃至Ｄ２が入力され、参照するための基準電
流ＩＲ２、ＩＧ２、ＩＢ２のいずれかがそれに割り当て
られた発光色に応じて入力される。１個のＦ／Ｆ２９０
と、このＦ／Ｆ２９０から出力された信号ＭＳＷが入力
される３個の１出力Ｄ／Ｉ変換部２３０ｃとから１個の
ＲＧＢＤ／Ｉ変換部２２０ｃが構成されている。

【０１２５】なお、基準電流の電流値は、発光色が赤、
青、緑である夫々の電流輝度特性に合わせており、基準
電流ＩＲ２の電流値ｉｒ２は発光色が赤の４階調目に対
応し、基準電流ＩＧ２の電流値ｉｇ２は発光色が緑の４
階調目に対応し、基準電流ＩＢ２の電流値ｉｂ２は、発
光色が青の４階調目に対応している。つまり、赤（Ｒ）
表示用の１出力Ｄ／Ｉ変換部２３０ｃに供給される基準
電流は赤表示用の発光素子の４階調目の輝度に対応する
基準電流ＩＲ２である。但し、発光素子の電流−輝度特
性が比例関係を有するので、１階調目に対応する電流値
をｉｒ０とすると、ｉｒ２＝４×ｉｒ０となる。同様
に、緑（Ｇ）表示用又は青（Ｂ）表示用の１出力Ｄ／Ｉ
変換部２３０ｃには、夫々基準電流ＩＧ２又はＩＢ２が
入力される。従って、本実施例では、入力される基準電
流の最小値は、第１の実施例の４倍となる。なお、基準
電流を４階調目に対応させた理由は、後述のように、１
出力Ｄ／Ｉ変換部２３０ｃに設けられる電流を記憶する
ＮチャネルＴＦＴＴ２３の電流能力と、４階調目に相当
する電流を出力するＮチャネルＴＦＴＴ２２の電流能力
とを等しくなるように設計したためである。

【０１２６】図２０は１出力Ｄ／Ｉ変換部２３０ｃの構
成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０
ｃには、信号ＭＳＷにより制御されその一端に基準電流
Ｉ＊が供給されるスイッチＳＷ２３ａが設けられてい
る。スイッチ２３ａの他端には、ＮチャネルＴＦＴＴ２
３のドレイン及びゲートが共通接続されている。ＴＦＴ
Ｔ２３のソースは接地されている。ＮチャネルＴＦＴＴ
２３のドレイン及びゲートに、信号ＭＳＷにより制御さ
れるスイッチＳＷ２３ｂの一端が接続され、他端にＮチ
ャネルＴＦＴＴ２０乃至Ｔ２２のゲート及び容量素子Ｃ
２の一端が共通接続されている。ＴＦＴＴ２０乃至Ｔ２
２のソース及び容量素子Ｃ２の他端は接地されている。
ＴＦＴＴ２０、Ｔ２１、Ｔ２２のドレインには、夫々階
調データＤ０、Ｄ１、Ｄ２により制御されるスイッチＳ
Ｗ２０、ＳＷ２１、ＳＷ２２が接続されており、これら
のスイッチＳＷ２０乃至ＳＷ２２の他端が共通接続され
ている。この共通接続点から、出力電流Ｉｏｕｔが出力
される。なお、ＴＦＴＴ２０、Ｔ２１、Ｔ２２の電流能
力比は１：２：４となっている。また、ＴＦＴＴ２２の
電流能力とＴＦＴＴ２３の電流能力とは、互いに同じに
なるように設計する。なお、動作上問題がない場合に
は、ＴＦＴＴ２０乃至Ｔ２３のソース及び容量素子Ｃ２
の一端には接地電位ＧＮＤではなく、接地電位ＧＮＤよ
りも高い電圧が供給されても良い。例えば容量素子Ｃ２
のみが異なる信号線に接続されていてもよい。

【０１２７】このように構成された第１３の実施例に係
る発光表示装置用半導体装置は、第１の実施例と同様
に、図４に示すタイミングチャートに基づいて動作す
る。

【０１２８】第１３の実施例における電流記憶期間（第
２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０
ｃは夫々に基準電流源から供給された基準電流（ＩＲ
２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここ
で、本期間においては、全デジタル階調データをロウレ
ベルとし、１出力Ｄ／Ｉ変換部２３０ｃのスイッチＳＷ
２０乃至ＳＷ２２は、オフである。

【０１２９】電流記憶期間の開始と共に、スタート信号
ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１
に入力され、このパルス信号の入力と同時に、クロック
信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９
０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構
成されるシフトレジスタが動作し始める。第１段目のＦ
／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルにな
ると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ
Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｃ
に設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂが
オンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオン
となると、１出力Ｄ／Ｉ変換部２３０ｃの電流記憶用Ｔ
ＦＴＴ２３は、そのゲート−ドレイン間がショートされ
ているため、飽和領域で動作する。その後、安定状態に
なると、ＴＦＴＴ２３のドレイン−ソース間に基準電流
源からの基準電流が流れるように、ＴＦＴＴ２３の電流
能力に合わせてそのゲート電圧が設定される。

【０１３０】安定状態になった後に、信号ＭＳＷ＿１が
ロウレベルになると共に、第２段目のＦ／Ｆの出力信号
ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が
設けられたＲＧＢＤ／Ｉ変換部２２０ｃ内の１出力Ｄ
／Ｉ変換部２３０ｃのスイッチＳＷ２３ａ及びＳＷ２３
ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられ
たＲＧＢＤ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換
部２３０ｃの容量素子Ｃ２によって、ＴＦＴＴ２３が基
準電流を流すような電圧が保持される。容量素子Ｃ２の
一端は、出力用ＴＦＴＴ２０乃至Ｔ２２のゲートに接続
されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、Ｔ
ＦＴＴ２３に対する夫々の電流能力比に対応して、夫々
１階調目に対応する電流、２階調目に対応する電流、４
階調目に対応する電流を流すことができる。このよう
な、信号ＭＳＷがハイレベルとなっている期間を、その
ＲＧＢＤ／Ｉ変換部２２０ｃにおける３出力電流記憶
期間とする。一方、第２段目のＦ／Ｆが設けられたＲＧ
ＢＤ／Ｉ変換部２２０ｃ内のスイッチＳＷ２３ａ及び
ＳＷ２３ｂはオンとなり、安定した状態では、ＴＦＴＴ
２３のドレイン−ソース間に基準電流が流れるように飽
和領域で動作し、その基準電流が流れるように、ＴＦＴ
Ｔ２３の電流能力に合わせてゲート電圧が設定される。

【０１３１】電流記憶期間では、上述のような３出力電
流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０ｃに
ついて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｃ
に基準電流が記憶される。

【０１３２】電流駆動期間（第１の動作期間）において
は、垂直走査回路３００が１行ずつ制御線を選択してい
く。

【０１３３】走査パルスＹ＿１がハイレベルになると、
第１行目の制御線が選択され、これに同期して出力数分
の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２
が出力毎に１出力Ｄ／Ｉ変換部２３０ｃに入力される。
デジタル階調データＤ０乃至Ｄ２が入力されると、これ
らのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に
応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制
御され、直前のフレームの電流駆動期間で記憶されてい
た電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて
出力される。この結果、表１に示すような階調表現が可
能となる。従って、出力電流値は、０から７×ｉ０ま
で、入力されるデジタル階調データによって、調整する
ことができる。また、電流記憶期間（第２の動作期間）
で電流能力のばらつきに合わせて基準電流を記憶し、近
接領域では電流能力のばらつきが小さいとしているの
で、大きな領域での電流能力ばらつきに関係なく、電流
ばらつきは小さく、高い精度が得られる。

【０１３４】一方、電流駆動期間（第１の動作期間）で
は、シフトレジスタは動作せず、全てのスイッチＳＷ２
３ａ及びＳＷ２３ｂは常にオフのままである。

【０１３５】そして、以上のような動作を各フレームに
ついて繰り返すことにより、表示部４００において階調
データＤ０乃至Ｄ２に応じた表示が行われ、その際、高
精度な電流が画素回路に供給される。

【０１３６】このような第１３の実施例によれば、基準
電流が第１の実施例における基準電流の最低値の４倍で
あるため、基準電流を流す配線の負荷の充放電を高速に
行うことができ、素早く安定状態にすることができる。
従って、電流記憶期間を短縮して電流駆動期間を長くす
ることができるため、より一層精度の高い電流を表示部
内の画素に供給することができる。

【０１３７】なお、第１３の実施例に対して、第２乃至
第１２の実施例のように、画素回路が図３８（ｂ）に示
すような構成の場合にトランジスタの極性を変えてもよ
く、スイッチとしてトランジスタを使用してもよく、ス
イッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを
互いにずらすことやトランジスタを追加することで出力
電流精度を上げてもよい。更に、例えばＴＦＴＴ２３の
電流能力をＴＦＴＴ２２の電流能力よりも大きくするこ
とで、基準電流の最低値をより大きくすることができ
る。この場合、電流記憶期間を短縮し、電流駆動期間を
長くすることができるため、表示部内の画素への配線が
持つ負荷等の充放電時間をより長く確保することができ
るようになり、より一層高い精度の電流を画素に供給す
ることができる。

【０１３８】次に、本発明の第１４の実施例について説
明する。第１４の実施例は、第１３の実施例における１
出力Ｄ／Ｉ変換部の構成を変更したものであり、例えば
図３８（ａ）に示す画素回路に対して適用されるもので
あり、近接領域の電流能力ばらつきがやや小さい場合に
使用することができる。図２１は本発明の第１４の実施
例における１ビットＤ／Ｉ変換部の構成を示すブロック
図である。

【０１３９】第１４の実施例における１出力Ｄ／Ｉ変換
部２３０ｄにおいては、ＴＦＴＴ２３が設けられておら
ず、スイッチＳＷ２３ａの一端がＴＦＴＴ２２のドレイ
ンに接続されている。また、スイッチＳＷ２３ｂはＴＦ
ＴＴ２２のドレインとソースとの間に接続されている。

【０１４０】なお、第１３の実施例と同様に、基準電流
の電流値は、発光色が赤、青、緑である夫々の電流輝度
特性に合わせており、基準電流ＩＲ２の電流値ｉｒ２は
発光色が赤の４階調目に対応し、基準電流ＩＧ２の電流
値ｉｇ２は発光色が緑の４階調目に対応し、基準電流Ｉ
Ｂ２の電流値ｉｂ２は、発光色が青の４階調目に対応し
ている。つまり、赤（Ｒ）表示用の１出力Ｄ／Ｉ変換部
２３０ｄに供給される基準電流は赤表示用の発光素子の
４階調目の輝度に対応する基準電流ＩＲ２である。但
し、発光素子の電流−輝度特性が比例関係を有するの
で、１階調目に対応する電流値をｉｒ０とすると、ｉｒ
２＝４×ｉｒ０となる。同様に、緑（Ｇ）表示用又は青
（Ｂ）表示用の１出力Ｄ／Ｉ変換部２３０ｃには、夫々
基準電流ＩＧ２又はＩＢ２が入力される。従って、本実
施例では、入力される基準電流の最小値は、第１の実施
例の４倍となる。なお、基準電流を４階調目に対応させ
た理由は、後述のように、１出力Ｄ／Ｉ変換部２３０ｄ
の出力用ＴＦＴＴ２０、Ｔ２１の電流能力と電流を記憶
・出力するＴＦＴＴ２２の電流能力とを１：２：４にな
るように設計したためである。

【０１４１】このように構成された第１４の実施例に係
る発光表示装置用半導体装置も、第１の実施例と同様
に、図４に示すタイミングチャートに基づいて動作す
る。

【０１４２】第１４の実施例における電流記憶期間（第
２の動作期間）において、各１出力Ｄ／Ｉ変換部２３０
ｄは夫々に基準電流源から供給された基準電流（ＩＲ
２、ＩＧ２又はＩＢ２のいずれか）を記憶する。ここ
で、本期間においては、全デジタル階調データをロウレ
ベルとし、１出力Ｄ／Ｉ変換部２３０ｄのスイッチＳＷ
２０乃至ＳＷ２２は、オフである。

【０１４３】電流記憶期間の開始と共に、スタート信号
ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０＿１
に入力され、このパルス信号の入力と同時に、クロック
信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ２９
０＿１に入力されることで、ｎ個のＦ／Ｆ２９０から構
成されるシフトレジスタが動作し始める。第１段目のＦ
／Ｆ２９０＿１の出力信号ＭＳＷ＿１がハイレベルにな
ると、このＦ／Ｆ２９０＿１が設けられているＲＧＢ
Ｄ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換部２３０ｄ
に設けられているスイッチＳＷ２３ａ及びＳＷ２３ｂが
オンとなる。スイッチＳＷ２３ａ及びＳＷ２３ｂがオン
となると、１出力Ｄ／Ｉ変換部２３０ｄの電流記憶・出
力用ＴＦＴＴ２２は、そのゲート−ドレイン間がショー
トされるため、飽和領域で動作する。その後、安定状態
になると、ＴＦＴＴ２２のドレイン−ソース間に基準電
流源からの基準電流が流れるように、ＴＦＴＴ２２の電
流能力に合わせてそのゲート電圧が設定される。

【０１４４】安定状態になった後に、信号ＭＳＷ＿１が
ロウレベルになると共に、第２段目のＦ／Ｆの出力信号
ＭＳＷ＿２がハイレベルになると、Ｆ／Ｆ２９０＿１が
設けられたＲＧＢＤ／Ｉ変換部２２０ｃ内の１出力Ｄ
／Ｉ変換部２３０ｄのスイッチＳＷ２３ａ及びＳＷ２３
ｂがオフになる。この時、Ｆ／Ｆ２９０＿１が設けられ
たＲＧＢＤ／Ｉ変換部２２０ｃ内の１出力Ｄ／Ｉ変換
部２３０ｄの容量素子Ｃ２によって、ＴＦＴＴ２２が基
準電流を流すような電圧が保持される。容量素子Ｃ２の
一端は、出力用ＴＦＴＴ２０及びＴ２１のゲートに接続
されているので、出力用ＴＦＴＴ２０乃至Ｔ２２は、夫
々の電流能力比に対応して、１階調目に対応する電流、
２階調目に対応する電流、４階調目に対応する電流を流
すことができる。このような、信号ＭＳＷがハイレベル
となっている期間を、そのＲＧＢＤ／Ｉ変換部２２０ｃ
における３出力電流記憶期間とする。一方、第２段目の
Ｆ／Ｆが設けられたＲＧＢＤ／Ｉ変換部２２０ｃ内の
スイッチＳＷ２３ａ及びＳＷ２３ｂはオンとなり、安定
した状態では、ＴＦＴＴ２２のドレイン−ソース間に基
準電流が流れるように飽和領域で動作し、その基準電流
が流れるように、ＴＦＴＴ２２の電流能力に合わせてゲ
ート電圧が設定される。

【０１４５】電流記憶期間では、上述のような３出力電
流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０ｃに
ついて繰り返され、全ての１出力Ｄ／Ｉ変換部２３０ｄ
に基準電流が記憶される。

【０１４６】電流駆動期間（第１の動作期間）において
は、垂直走査回路３００が１行ずつ制御線を選択してい
く。

【０１４７】走査パルスＹ＿１がハイレベルになると、
第１行目の制御線が選択され、これに同期して出力数分
の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２
が出力毎に１出力Ｄ／Ｉ変換部２３０ｄに入力される。
デジタル階調データＤ０乃至Ｄ２が入力されると、これ
らのレベル（ハイレベル（Ｈ）／ロウレベル（Ｌ））に
応じてスイッチＳＷ２０乃至ＳＷ２２のオン／オフが制
御され、直前のフレームの電流駆動期間で記憶されてい
た電流が各ＴＦＴＴ２０乃至Ｔ２２の電流能力に応じて
出力される。この結果、表１に示すような階調表現が可
能となる。従って、出力電流値は、０から７×ｉ０ま
で、入力されるデジタル階調データによって、調整する
ことができる。また、電流記憶期間（第２の動作期間）
で４階調目に対応する基準電流をＴＦＴＴ２電流能力ば
らつきに合わせて記憶し、ＴＦＴＴ２２にて４階調目に
対応する電流を出力しているため、４階調目に対応する
電流として高い精度の電流を出力できる。更に、ＴＦＴ
Ｔ２０及びＴ２１にて出力する電流は、夫々１階調目、
２階調目に対応するものであるが、これらの電流値は、
４階調目の電流の半分以下であり、電流能力ばらつきに
よって電流値が変動しても、その影響は、４階調目がば
らついた場合と比較すれば小さい。従って、近接領域に
電流ばらつきがいくらかある場合でも、精度の高い電流
を供給することができる。

【０１４８】一方、電流駆動期間（第１の動作期間）で
は、シフトレジスタは動作せず、全てのスイッチＳＷ２
３ａ及びＳＷ２３ｂは常にオフのままである。

【０１４９】そして、以上のような動作を各フレームに
ついて繰り返すことにより、表示部４００において階調
データＤ０乃至Ｄ２に応じた表示が行われ、その際、高
精度な電流が画素回路に供給される。

【０１５０】このような第１４の実施例によれば、基準
電流が第１の実施例における基準電流の最低値の４倍で
あるため、基準電流を流す配線の負荷の充放電を高速に
行うことができ、素早く安定状態にすることができる。
従って、電流記憶期間を短縮して電流駆動期間を長くす
ることができるため、表示部内の画素への配線が持つ負
荷等の充放電時間を長く確保することが可能である。こ
のため、より一層高い精度の電流を画素に供給すること
ができる。

【０１５１】なお、第１４の実施例に対して、第２乃至
第１０の実施例のように、画素回路が図３８（ｂ）に示
すような構成の場合にトランジスタの極性を変えてもよ
く、スイッチとしてトランジスタを使用してもよく、ス
イッチＳＷ２３ａ及びＳＷ２３ｂのオフのタイミングを
互いにずらすことやトランジスタを追加することで出力
電流精度を上げてもよい。更に、ＴＦＴＴ２２のみ電流
を記憶・出力するトランジスタとするのではなく、ＴＦ
ＴＴ２１をも電流を記憶・出力するようにし、基準電流
を増やすことで、更に近接領域がばらついた場合でも、
より高い精度の電流を供給することができるようにな
る。また、例えば、第１３又は第１４の実施例の発光表
示装置用半導体装置において、第１３又は１４の実施例
の１出力Ｄ／Ｉ変換回路に第１乃至１２の実施例の１ビ
ットＤ／Ｉ変換回路を１又は複数追加することで、１又
は複数ビット分の精度を高めることが可能となる。

【０１５２】次に、本発明の第１５の実施例について説
明する。第１５の実施例は、例えば図３８（ａ）に示す
画素回路に対して適用されるものである。図２２は本発
明の第１５の実施例に係る発光表示装置用半導体装置の
構成を示すブロック図である。

【０１５３】第１５の実施例には、Ｄ／Ｉ変換部２１０
ｄが設けられており、このＤ／Ｉ変換部２１０ｄに、発
光表示装置への出力数（３×ｎ）分の１出力Ｄ／Ｉ変換
部２３０ｅ、及び３出力毎に設けられたｎ個のフリップ
フロップ（Ｆ／Ｆ）２９０ｃ＿１乃至２９０ｃ＿ｎから
構成されたシフトレジスタが設けられている。シフトレ
ジスタには、電流を記憶するタイミング制御のためのス
タート信号ＩＳＴ、クロック信号ＩＣＬ、このクロック
信号ＩＣＬの反転信号ＩＣＬＢ及び電流セレクタ信号Ｉ
ＳＥＬ１が入力される。また、１出力Ｄ／Ｉ変換部２３
０ｅには、各出力のデジタル画像データＤ０乃至Ｄ２が
入力され、参照するための基準電流ＩＲ０乃至ＩＲ２、
ＩＧ０乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれかがそれ
に割り当てられた発光色に応じて入力される。基準電流
は、発光色が赤、青、緑である夫々の発光素子の電流−
輝度特性にあった電流値であり、基準電流ＩＲ０の電流
値ｉｒ０は発光色が赤の発光素子の１階調目に対応し、
基準電流ＩＲ１の電流値ｉｒ１は発光色が赤の発光素子
の２階調目に対応し、基準電流ＩＲ２の電流値ｉｒ２は
発光色が赤の４階調目に対応する。同様に、基準電流Ｉ
Ｇ０乃至ＩＧ２の電流値は、夫々発光色が緑の１階調
目、２階調目、４階調目に対応し、基準電流ＩＢ０乃至
ＩＢ２は、夫々発光色が青の１階調目、２階調目、４階
調目に対応する。また、１出力Ｄ／Ｉ変換部２３０ｅに
は、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２が入力
される。１個のＦ／Ｆ２９０ｃと、このＦ／Ｆ２９０ｃ
から出力された信号ＭＳＷＡ及びＭＳＷＢが入力される
３個の１出力Ｄ／Ｉ変換部２３０ｅとから１個のＲＧＢ
Ｄ／Ｉ変換部２２０ｄが構成されている。

【０１５４】図２３は１出力Ｄ／Ｉ変換部２３０ｅの構
成を示すブロック図である。１出力Ｄ／Ｉ変換部２３０
ｅは、夫々３個の１ビットＤ／Ｉ変換部２３１により構
成される出力ブロック２４０ａ及び２４０ｂ並びにデー
タ作成回路２３２が設けられている。また、夫々電流セ
レクタ信号ＩＳＥＬ１及びＩＳＥＬ２により制御され、
出力ブロック２４０ａ及び２４０ｂのうち、どちらのブ
ロックから電流を出力するかを選択するスイッチＳＷ３
１、ＳＷ３２が設けられている。データ作成回路２３２
は、１出力分のデジタル階調データＤ０乃至Ｄ２並びに
電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２に基づい
て、データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂ
を生成する。データ信号Ｄ０Ａ乃至Ｄ２Ａは出力ブロッ
ク２４０ａに入力され、データ信号Ｄ０Ｂ乃至Ｄ２Ｂは
出力ブロック２４０−2に入力される。また、出力ブロ
ック２４０ａには、Ｆ／Ｆ２９０ｃの出力信号ＭＳＷＡ
が入力され、出力ブロック２４０ｂには、Ｆ／Ｆ２９０
ｃの出力信号ＭＳＷＢが入力される。また、出力ブロッ
ク２４０ａ及び２４０ｂには、参照するための基準電流
Ｉ０乃至Ｉ２が入力される。なお、１ビットＤ／Ｉ変換
部２３１は、第１の実施例のものと同様の構成を有して
おり、発光素子の電流−輝度特性が比例関係を有するの
で、ｉｒ１＝２×ｉｒ０及びｉｒ２＝４×ｉｒ０の関係
が成り立つ。同様に、緑（Ｇ）表示用又は青（Ｂ）表示
用の１出力Ｄ／Ｉ変換部２３０に設けられている１ビッ
トＤ／Ｉ変換部２３１であって、階調データＤ０、Ｄ
１、Ｄ２が入力されるものには、夫々基準電流ＩＧ０又
はＩＢ０、基準電流ＩＧ１又はＩＢ１、基準電流ＩＧ２
又はＩＢ２が入力される。

【０１５５】図２４はデータ作成回路２３２の一例の構
成を示す回路図である。データ作成回路２３２には、例
えば電流セレクタ信号ＩＳＥＬ１を１入力とするナンド
ゲートＮＡＮＤ０Ａ乃至ＮＡＮＤ２Ａ、夫々これらの出
力を反転するインバータＩＶ０Ａ乃至ＩＶ２Ａ、電流セ
レクタ信号ＩＳＥＬ２を１入力とするナンドゲートＮＡ
ＮＤ０Ｂ乃至ＮＡＮＤ２Ｂ、夫々これらの出力を反転す
るインバータＩＶ０Ｂ乃至ＩＶ２Ｂが設けられている。
ナンドゲートＮＡＮＤ０Ａ及びＮＡＮＤ０Ｂには、階調
データＤ０が更に入力され、ナンドゲートＮＡＮＤ１Ａ
及びＮＡＮＤ１Ｂには、階調データＤ１が更に入力さ
れ、ナンドゲートＮＡＮＤ２Ａ及びＮＡＮＤ２Ｂには、
階調データＤ２が更に入力される。そして、インバータ
ＩＶ０Ａ乃至ＩＶ２Ａ及びＩＶ０Ｂ乃至ＩＶ２Ｂから、
夫々データ信号Ｄ０Ａ乃至Ｄ２Ａ及びＤ０Ｂ乃至Ｄ２Ｂ
が出力される。但し、この構成は一例であり、同様の信
号を出力できれば、他の構成をとってもよい。

【０１５６】次に、上述のように構成された第１５の実
施例に係る発光表示装置用半導体装置の動作について説
明する。図２５は本発明の第１５の実施例に係る発光表
示装置用半導体装置の動作を示すタイミングチャートで
ある。

【０１５７】表示部４００（図３５参照）を垂直走査し
始めてから、次の垂直走査が始まるまでを１フレームと
する。本実施例の場合、互いに排他的な電流セレクタ信
号ＩＳＥＬ１及びＩＳＥＬ２の一方がハイレベルになる
２種類のフレームが交互に現れる。

【０１５８】先ず、第１のフレームについて説明する。
第１のフレームでは、電流セレクタ信号ＩＳＥＬ１がハ
イレベル、電流セレクタ信号ＩＳＥＬ２がロウレベルに
なる。この場合、出力ブロック２４０ａ及び２４０ｂに
おいて、デジタル画像データＤＡ０乃至ＤＡ２が入力さ
れる第１の出力ブロック２４０ａでは、スイッチＳＷ１
がオンし、電流を出力する。一方、デジタル画像データ
ＤＢ０乃至ＤＢ２が入力される第２の出力ブロック２４
０ｂでは、スイッチＳＷ２がオフし、電流を記憶する。
より詳細には、出力ブロック２４０ｂ内の１ビットＤ／
Ｉ変換部２３１が、基準電流ＩＲ０乃至ＩＲ２、ＩＧ０
乃至ＩＧ２、ＩＢ０乃至ＩＢ２のいずれか１つを記憶す
る。但し、本フレームにおいて、デジタル階調データＤ
Ｂ０乃至ＤＢ２はロウレベルにあり、出力ブロック２４
０ｂ内の１ビットＤ／Ｉ変換部２３１のスイッチＳＷ１
はオフとなっている。

【０１５９】次に、出力ブロック２４０ｂの電流を記憶
する動作について説明する。

【０１６０】第１のフレームの開始と共に、スタート信
号ＩＳＴとしてパルス信号が第１段目のＦ／Ｆ２９０ｃ
＿１に入力され、このパルス信号の入力と同時に、クロ
ック信号ＩＣＬ及びクロック反転信号ＩＣＬＢがＦ／Ｆ
２９０ｃ＿１に入力されることで、ｎ個のＦ／Ｆ２９０
から構成されるシフトレジスタが動作し始める。第１段
目のＦ／Ｆ２９０ｃ＿１の出力信号ＭＳＷＢ＿１がハイ
レベルになると、この出力信号ＭＳＷＢ＿１が入力され
る１出力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロッ
ク２４０ｂの各１ビットＤ／Ｉ変換部２３１のスイッチ
ＳＷ２及びＳＷ３がオンとなる。スイッチＳＷ２及びＳ
Ｗ３がオンになると、その１ビットＤ／Ｉ変換部２３１
内の電流記憶・出力用ＴＦＴＴ１は、そのゲート−ドレ
イン間がショートされるため、飽和領域で動作する。そ
して、本動作が安定した状態では、ＴＦＴＴ１のドレイ
ン−ソース間に基準電流が流れるように、ＴＦＴＴ１の
電流能力に合わせてそのゲート電圧が設定される。

【０１６１】安定状態になった後に、信号ＭＳＷＢ＿１
がロウレベルになると共に、第２段目のＦ／Ｆの出力信
号ＭＳＷＢ＿２がハイレベルになると、Ｆ／Ｆ２９０＿
１が設けられたＲＧＢＤ／Ｉ変換部２２０ｄ内の１出
力Ｄ／Ｉ変換部２３０ｅに設けられた出力ブロック２４
０ｂ内のスイッチＳＷ２及びＳＷ３がオフとなる。この
時、Ｆ／Ｆ２９０＿１が設けられたＲＧＢＤ／Ｉ変換
部２２０ｄ内の出力ブロック２４０ｂのＴＦＴＴ１のゲ
ート電圧は、容量素子Ｃ１によって基準電流が流れるよ
うな電圧に保持される。この結果、ＴＦＴＴ１には、夫
々の電流能力に関わらず、基準電流が記憶される。この
ような、信号ＭＳＷがハイレベルとなっている期間を、
そのＲＧＢＤ／Ｉ変換部２２０ｄにおける３出力電流
記憶期間とする。一方、第２段目のＦ／Ｆが設けられた
ＲＧＢＤ／Ｉ変換部２２０ｄ内の出力ブロック２４０
ｂのスイッチＳＷ２及びＳＷ３はオンとなり、安定した
状態では、その１ビットＤ／Ｉ変換部２３１のＴＦＴＴ
１のドレイン−ソース間に基準電流が流れるように飽和
領域で動作し、その基準電流が流れるように、ＴＦＴＴ
１の電流能力に合わせてゲート電圧が設定される。

【０１６２】第１のフレーム期間では、上述のような３
出力電流記憶期間が、全てのＲＧＢＤ／Ｉ変換部２２０
ｄ内の第２の出力ブロック２４０ｂについて繰り返さ
れ、全ての１出力Ｄ／Ｉ変換部２３０ｅの第２の出力ブ
ロック２４０ｂに基準電流が記憶される。

【０１６３】次に、第１のフレームにおける第１の出力
ブロック２４０ａの動作について説明する。第１のフレ
ームで、垂直走査回路３００が１行ずつ制御線を選択し
ていく。図２５には、第１行目、第２行目の出力である
走査パルスＹ＿１、Ｙ＿２を示している。

【０１６４】走査パルスＹ＿１がハイレベルになると、
第１行目の制御線が選択され、これに同期して出力数分
の第１行目の３ビットデジタル階調データＤ０乃至Ｄ２
が出力毎に１出力Ｄ／Ｉ変換部２３０ｅ内の第１の出力
ブロック２４０ａに入力される。デジタル階調データＤ
０乃至Ｄ２が入力されると、これらのレベル（ハイレベ
ル（Ｈ）／ロウレベル（Ｌ））に応じて１ビットＤ／Ｉ
変換部２３１内のスイッチＳＷ１のオン／オフが制御さ
れ、直前のフレームの電流駆動期間でＴＦＴＴ１に記憶
されていた電流が出力され、階調表現が行われる。

【０１６５】表１に示すように、出力電流値は、０から
７×ｉ０まで、入力されるデジタル階調データによっ
て、調整することができる。また、直前のフレームでＴ
ＦＴＴ１の電流能力に合わせて、基準電流源と同等な電
流が流れるようにゲート電圧が設定され、同じＴＦＴＴ
１を使用して出力しているため、電流能力ばらつきに関
係なく、出力電流のばらつきは小さく、高い精度が得ら
れる。

【０１６６】一方、第１のフレームでは、シフトレジス
タの出力ＭＳＷＡは、常にロウレベルであり、全ての出
力ブロック２４０ａ内のスイッチＳＷ２及びＳＷ３は常
にオフのままである。

【０１６７】次の第２のフレームでは、電流セレクタ信
号ＩＳＥＬ１をロウレベル、電流セレクタ信号ＩＳＥＬ
２をハイレベルとすることで、第１の出力ブロック２４
０ａの動作と、第２の出力ブロック２４０ｂの動作とを
入れ替える。この結果、第１の出力ブロック２４０ａは
電流を記憶し、第２の出力ブロック２４０ｂは電流を出
力する。

【０１６８】２フレーム毎に以上の動作を繰り返すこと
により、本実施例は、高精度な電流を画素回路に供給す
ることができる。更に、本実施例では、１出力に２個の
出力ブロックが設けられているので、各フレームにおい
て、一方の出力ブロックを電流を出力するために使用
し、他方の出力ブロックは電流を記憶するために使用す
ることができ、電流記憶期間を別に設ける必要がない。
これにより、１フレーム期間がすべて電流駆動期間とな
り、表示部内の画素への配線が持つ負荷等の充放電時間
を長く確保することが可能となる。従って、より一層高
い精度の電流を画素に供給することができる。

【０１６９】なお、第１５の実施例に対して、第２乃至
第１４の実施例を適用してもよく、同様な効果を得るこ
とができる。

【０１７０】また、電流記憶の周期は、１フレーム毎に
限定されるものではなく、数フレーム毎となっていても
よい。電流記憶の周期を数フレーム毎にすることによ
り、電流記憶の期間が長くなるため、より一層高い精度
で電流を記憶することができるようになる。但し、記憶
時の電流に対応するゲート電圧に、トランジスタのリー
ク等により求められる精度以下の変動が生じないことが
必要とされる。

【０１７１】次に、本発明の第１６の実施例について説
明する。第１６の実施例は、１出力Ｄ／Ｉ変換部の後段
にプリチャージ回路を設けたものである。図２６は本発
明の第１６の実施例に係る発光表示装置用半導体装置の
構成を示すブロック図である。

【０１７２】第１６の実施例には、Ｄ／Ｉ変換部２１０
ｅが設けられている。Ｄ／Ｉ変換部２１０ｅは、各１出
力Ｄ／Ｉ変換部２３０ｅの後段に、夫々プリチャージ回
路２５０が設けられている点を除いて、第１６の実施例
におけるＤ／Ｉ変換部２１０ｄと同様の構成を有してい
る。プリチャージ回路２５０には、プリチャージ信号Ｐ
Ｃ入力される。

【０１７３】プリチャージ回路２５０は、プリチャージ
信号により設定される期間に、Ｄ／Ｉ変換部２１０ｄの
各出力おいて、１出力Ｄ／Ｉ変換部２３０ｅの出力電流
の代わりに、その１出力Ｄ／Ｉ変換部の出力電流により
決まる電圧を出力する。図２７はプリチャージ回路２５
０の構成例を示す回路図である。プリチャージ回路２５
０には、プリチャージ信号ＰＣにより制御されるＮチャ
ネルトランジスタＴ３１乃至Ｔ３３及びＰチャネルトラ
ンジスタＴ３４が設けられている。トランジスタＴ３１
及びＴ３２の一端には、１出力Ｄ／Ｉ変換部２３０ｅか
らの出力電流ＩＯＵＴが入力され、トランジスタＴ３１
の他端には、擬似負荷回路２５２及びオペアンプ２５１
の非反転入力端子が接続されている。擬似附加回路２５
２において、トランジスタＴ３３の一端がトランジスタ
Ｔ３１に接続され、トランジスタＴ３３の他端にＰチャ
ネルトランジスタＴ３５のゲートが接続されている。ト
ランジスタＴ３５のソースには電圧ＶＥＬが供給され、
他端はトランジスタＴ３１に接続されている。オペアン
プ２５１の反転入力端子には、オペアンプ２５１自体の
出力信号が入力され、トランジスタＴ３２の一端は、オ
ペアンプ２５１の出力端子に接続され、他端はトランジ
スタＴ３４の他端に接続されている。トランジスタＴ３
２及びＴ３４の共通接続点から発光素子の駆動電流が出
力される。

【０１７４】このようなプリチャージ回路２５０におい
ては、トランジスタＴ３４により、１出力Ｄ／Ｉ変換部
２３０ｅの出力電流ＩＯＵＴを出力電流Ｉｏｕｔとして
直接出力するか、擬似負荷回路２５２に出力するかが決
定される。また、トランジスタＴ３２により、オペアン
プ２５１の出力をＤ／Ｉ変換部２１０ｅの出力とするか
どうかが決定される。更に、オペアンプ２５１は、その
出力を反転入力に負帰還しているため、非反転入力に入
力される電圧をボルテージフォロワ出力する。また、ト
ランジスタＴ３５は、表示部４００内の画素回路（図３
８（ａ））のＴＦＴＴ１０２と同じトランジスタ、又は
同等の電流能力を有するトランジスタである。但し、擬
似負荷回路２５２としては、トランジスタＴ３５のゲー
ト−ドレイン間を短絡し、トランジスタＴ３３を設けな
い構成としてもよい。また、トランジスタＴ３１、Ｔ３
２及びＴ３４は、スイッチとして作用するため、例えば
プリチャージ信号ＰＣの極性によっては、逆の極性のト
ランジスタとすることもでき、また、プリチャージ信号
ＰＣ自体及びその反転信号を入力する構成とすれば、ど
のような極性のトランジスタを使用することも可能であ
る。

【０１７５】次に、プリチャージ回路２５０の動作につ
いて説明する。図２８はプリチャージ回路２５０の動作
を示すタイミングチャートである。

【０１７６】本実施例においては、１ライン選択期間が
プリチャージ信号ＰＣのレベルにより、第１の期間と第
２の期間とに分けられる。

【０１７７】第１の期間では、プリチャージ信号ＰＣが
ハイレベルとなっており、プリチャージ期間である。走
査パルスＹ＿１がハイレベルになると、第１行目の制御
線が選択され、これに同期して出力数分の第１行目の３
ビットデジタル階調データＤ０乃至Ｄ２が出力毎に１出
力Ｄ／Ｉ変換部２３０ｅに入力される。１出力Ｄ／Ｉ変
換部２３０ｅは、入力されたデジタル階調データＤＡ０
乃至ＤＡ２から表１に示す関係に従って電流を出力す
る。この時、プリチャージ信号ＰＣがハイベルとなって
いれば、プリチャージ回路２５０内のトランジスタＴ３
４がオフ、トランジスタＴ３１及びＴ３２がオンとな
る。よって、プリチャージ回路２５０において、１出力
Ｄ／Ｉ変換部２３０ｅの出力電流が擬似負荷回路２５２
に流れる。擬似負荷回路２５２には、トランジスタＴ３
５が設けられているため、出力電流Ｉｏｕｔが安定して
流れた場合、トランジスタＴ３５のゲート電圧は出力電
流Ｉｏｕｔが表示部内の画素回路に安定して流れた場合
のゲート電圧とほぼ同じ電圧となる。そして、この電圧
は、オペアンプ２５２により構成されたボルテージフォ
ロワの入力となり、このプリチャージ期間ではトランジ
スタＴ３２がオンとなっているため、ボルテージフォロ
ワの出力がＤ／Ｉ変換部２１０ｅの出力となる。よっ
て、本期間において、表示部内の画素回路にトランジス
タＴ３５のゲート電圧を印加することができる。

【０１７８】擬似負荷回路２５２は、画素回路よりも１
出力Ｄ／Ｉ変換部２３０ｅの近くにあり、充放電する必
要がある配線負荷等が極めて小さいため、１出力Ｄ／Ｉ
変換部２３０ｅの一定出力電流をトランジスタＴ３５に
安定して流すという動作は、１出力Ｄ／Ｉ変換回路の一
定出力電流で表示部内の画素回路を駆動する場合と比較
すると、出力電流値が低い場合でも、非常に高速に行う
ことができる。また、トランジスタＴ３５のゲート電圧
を表示部内の画素回路に印加するという動作も、ボルテ
ージフォロワという低インピーダンスの出力にて行われ
るため、高速に実現できる。

【０１７９】第２の期間は、プリチャージ信号ＰＣがロ
ウレベルとなっており、電流出力期間である。プリチャ
ージ信号ＰＣがロウレベルとなっている場合、プリチャ
ージ回路２５０内のトランジスタＴ３４がオン、トラン
ジスタＴ３１及びＴ３２がオフとなる。よって、プリチ
ャージ回路２５０において、１出力Ｄ／Ｉ変換部２３０
ｅの出力電流がそのまま出力され、表示部内の画素回路
が駆動される。この時、第１の期間で、プリチャージ動
作を行われているため、表示部内の画素回路には、１出
力Ｄ／Ｉ変換部２３０ｅの出力電流が安定して流れた場
合に近い電圧が印加されている。従って、第２の期間で
は、トランジスタＴ３５と表示部内の画素回路にあるト
ランジスタＴＦＴＴ１０２（図３８（ａ））の間の電流
能力ばらつきを補正するという動作、及び表示部内の画
素回路に出力電流Ｉｏｕｔを安定して流して駆動すると
いう動作が行われる。この結果、第２の期間において配
線負荷等を充放電する量は小さくて済む。従って、第２
の期間は、プリチャージ動作を行わない場合に比べ、期
間を短縮することができる。また、プリチャージ動作に
よって安定な電圧を出力した後、電流駆動を行うために
１ライン選択期間の前の状態に影響されることなく動作
が可能である。

【０１８０】その後、走査パルスＹ＿１がロウレベル、
走査パルスＹ＿２がハイレベルになり、第２行目の制御
線が選択され、同じ動作が繰り返される。以上の動作に
よって、表示部内の画素回路をより一層高い精度の電流
により高速に駆動できる。

【０１８１】なお、第１６の実施例の１出力Ｄ／Ｉ変換
部として第１乃至第１５の実施例を適用してもよく、ま
た、電流を供給する回路・半導体装置が、本発明に含ま
れていないような場合に適用しても、同様の効果を得る
ことができる。

【０１８２】次に、第１７の実施例について説明する。
第１７の実施例は、第１６の実施例におけるプリチャー
ジ回路の構成を変更したものである。図２９は本発明の
第１７の実施例におけるプリチャージ回路の構成を示す
ブロック図である。

【０１８３】第１７の実施例におけるプリチャージ回路
２５０ａには、プリチャージ信号ＰＣが入力されるＮチ
ャネルトランジスタＴ３６並びにＰチャネルトランジス
タＴ３７及びＴ３８が、プリチャージ回路２５０の構成
要素に加えて設けられている。トランジスタＴ３８は、
オペアンプ２５１の出力端子と反転入力端子との間に接
続されている。また、オペアンプ２５１の出力端子には
容量素子Ｃ３が入力され、その他端と反転入力端子との
間にトランジスタＴ３６が接続され、非反転入力端子と
の間にトランジスタＴ３７が接続されている。

【０１８４】このように構成されたプリチャージ回路２
５０ａは、よく知られたオペアンプ２５１のオフセット
電圧をキャンセルする回路を備え、電流駆動期間にオフ
セットキャンセル動作を行うことにより、オペアンプ２
５１のオフセット電圧の影響を受けず、プリチャージ動
作を行うことができる。他の動作は、第１６の実施例に
おけるプリチャージ回路２５０の動作と同様である。

【０１８５】次に、本発明の第１８の実施例を図３２に
示す。第１８の実施例は、入力されるデジタルデータ信
号を保持するデータレジスタ２０３と、その保持するタ
イミングと同期した走査信号を出力するデータシフトレ
ジスタ２０２と、ラッチ信号に同期して全データレジス
タの信号を保持し、Ｄ／Ｉ変換部２１０に出力するデー
タラッチ２０４と、デジタルデータ信号に従って電流を
出力するＤ／Ｉ変換部２１０とを備える水平駆動回路２
００である。Ｄ／Ｉ変換部２１０は、プリチャージ回路
を含んでも良い。さらに、Ｄ／Ｉ変換部２１０は、本発
明の第１乃至第１７のいずれかの実施例のＤ／Ｉ変換部
で構成されて良い。

【０１８６】次に、本発明の第１９の実施例を図３３に
示す。第１９の実施例は、第１８の実施例のＤ／Ｉ変換
部２１０の出力が、セレクタ回路２１１によって、順次
複数の表示部４００のデータ線に接続できるようにした
ことで、回路規模を増やすことなく駆動できるデータ
線、画素回路を増やすことができる。

【０１８７】次に、本発明の第２０の実施例を図３４に
示す。第２０の実施例は、第１８の実施例に基準電流を
作成する基準電流源２１２を水平駆動回路２００に内蔵
したものである。

【０１８８】本発明の第１乃至２０の実施例では、トラ
ンジスタをＴＦＴで説明しているが、より一般的なトラ
ンジスタで構成されて良く、１つの表示部に対し、複数
の水平駆動回路２００を使用しても良い。また、全ての
トランジスタをＴＦＴで作成することで、表示部４０
０、水平駆動回路２００及び垂直走査回路３００を同じ
基板上に形成してもよい。この場合、本発明の実施例に
おけるプリチャージ回路の負荷（回路）を表示部４００
の負荷と同じ構成の負荷（回路）を作成することで、よ
り高精度なプリチャージが実現できる。

【０１８９】また、本発明の第１乃至２０の実施例で
は、カラー（Ｒ、Ｇ、Ｂ）で電流−輝度特性が比例関係
である発光素子を備えた発光表示装置を、夫々０階調〜
７階調表示の３ビットデジタル階調データが入力する４
０９６色表示で駆動する実施例について説明している
が、単色の場合、又はより多ビットの場合にも、同様な
構成をそのまま拡張することができる。また、トランジ
スタを全てＴＦＴとしているが、より一般のトランジス
タでも、本発明は同様な構成により実現できる。さら
に、アクティブマトリックス方式の画素回路として、図
３８（ａ）を仮定しているが、他の電流駆動方式の画素
回路にも、また、単純マトリックス方式の画素に対して
も、本発明は、同様な構成によって実現できる。

【０１９０】以上のような実施例は、発光表示素子を備
える発光表示装置において説明しているが、より一般的
な電流負荷素子を備える電流負荷デバイスに対しても適
用される。

【０１９１】

【発明の効果】以上詳述したように、本発明によれば、
高精度の電流を電流負荷デバイスのセル（回路）に供給
することができる。これは、デジタル／電流変換装置内
のトランジスタのドレイン−ソース間に基準電流が安定
に流れる状態のゲート−ソース間電圧を記憶することに
より、トランジスタの電流能力ばらつきに影響を受ける
ことなく、精度の高い電流を記憶することができ、更に
電流を記憶したトランジスタにて電流を出力するためで
ある。また、近接領域における電流能力ばらつきに従っ
て、電流を記憶して出力するトランジスタの数を増減す
ることもできる。記憶する電流が少なく、その電流値が
大きい場合には、記憶する時間を短縮でき、出力する
（駆動する）時間を延ばすことで、電流負荷デバイス内
のデータ線や画素の負荷を充放電のための時間が長く確
保することができる。従って、より一層高精度の電流負
荷デバイスのセル（回路）に供給することができる。ま
た、出力端子毎に電流記憶用のトランジスタ及び電流出
力用のトランジスタを設け、それをフレームごとに入れ
替えることで、別途に記憶期間を必要としなくなり、出
力する（駆動する）時間を延ばすことができる。この結
果、更に高精度の電流を電流負荷デバイスのセル（回
路）に供給することができる。

【０１９２】また、デジタル／電流変換装置の出力と電
流負荷デバイスとの間に、擬似負荷回路を備えたプリチ
ャージ回路を備えることで、出力電流値が低い場合で
も、電流かデバイスの画素（回路）を高速に駆動するこ
とができる。これは、出力の初期段階には、デジタル／
電流変換装置の電流出力により、擬似負荷回路を高速に
駆動し、擬似負荷回路から得られる電圧をボルテージフ
ォロワにて電流負荷デバイス内のセル（回路）に供給し
て、ほぼデジタル／電流変換装置の電流出力が電流負荷
デバイス内のセル（回路）に印加された場合の電圧を高
速に印加することができ、その後、直接、デジタル／電
流変換装置の電流出力にて電流負荷デバイス内のセル
（回路）を駆動し、補正するという動作を行うことで、
定電流による電流負荷デバイス内の画素や信号線の負荷
の充放電量を減らすことができるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電流負荷デバイス
駆動用半導体装置の構成を示すブロック図である。

【図２】１出力Ｄ／Ｉ変換部２３０の構成を示すブロッ
ク図である。

【図３】１ビットＤ／Ｉ変換部２３１の構成を示すブロ
ック図である。

【図４】本発明の第１の実施例に係る電流負荷デバイス
駆動用半導体装置の動作を示すタイミングチャートであ
る。

【図５】本発明の第２の実施例における１ビットＤ／Ｉ
変換部の構成を示すブロック図である。

【図６】本発明の第３の実施例における１ビットＤ／Ｉ
変換部の構成を示すブロック図である。

【図７】本発明の第４の実施例における１ビットＤ／Ｉ
変換部の構成を示すブロック図である。

【図８】本発明の第５の実施例における１ビットＤ／Ｉ
変換部の構成を示すブロック図である。

【図９】本発明の第６の実施例における１ビットＤ／Ｉ
変換部の構成を示すブロック図である。

【図１０】本発明の第７の実施例に係る発光表示装置用
半導体装置の構成を示すブロック図である。

【図１１】１出力Ｄ／Ｉ変換部２３０ａの構成を示すブ
ロック図である。

【図１２】１ビットＤ／Ｉ変換部２３１ｆの構成を示す
ブロック図である。

【図１３】本発明の第７の実施例に係る電流負荷デバイ
ス駆動用半導体装置の動作を示すタイミングチャートで
ある。

【図１４】本発明の第８の実施例における１ビットＤ／
Ｉ変換部の構成を示すブロック図である。

【図１５】本発明の第９の実施例に係る電流負荷デバイ
ス駆動用半導体装置の構成を示すブロック図である。

【図１６】１出力Ｄ／Ｉ変換部２３０ｂの構成を示すブ
ロック図である。

【図１７】１ビットＤ／Ｉ変換部２３１ｈの構成を示す
ブロック図である。

【図１８】本発明の第１０の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【図１９】本発明の第１３の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図２０】１出力Ｄ／Ｉ変換部２３０ｃの構成を示すブ
ロック図である。

【図２１】本発明の第１４の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【図２２】本発明の第１５の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図２３】１出力Ｄ／Ｉ変換部２３０ｅの構成を示すブ
ロック図である。

【図２４】データ作成回路２３２の一例の構成を示す回
路図である。

【図２５】本発明の第１５の実施例に係る電流負荷デバ
イス駆動用半導体装置の動作を示すタイミングチャート
である。

【図２６】本発明の第１６の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図２７】プリチャージ回路２５０の構成を示す回路図
である。

【図２８】プリチャージ回路２５０の動作を示すタイミ
ングチャートである。

【図２９】本発明の第１７の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【図３０】本発明の第１１の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【図３１】本発明の第１２の実施例における１ビットＤ
／Ｉ変換部の構成を示すブロック図である。

【図３２】本発明の第１８の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図３３】本発明の第１９の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図３４】本発明の第２０の実施例に係る電流負荷デバ
イス駆動用半導体装置の構成を示すブロック図である。

【図３５】供給される電流により輝度が決定される発光
素子が各画素にある発光表示装置の構成を示す図であ
る。

【図３６】単純マトリックス駆動の場合の１画素表示部
の構成を示す回路図である。

【図３７】アクティブマトリックス駆動の場合の１画素
表示部の構成を示す回路図である。

【図３８】（ａ）及び（ｂ）はアクティブマトリックス
駆動の場合の１画素表示部の他の構成を示す回路図であ
る。

【図３９】表示部４００に電流を出力するための水平駆
動回路２００の構成の一例を示すブロック図である。

【図４０】１出力分のデジタル／電流変換部の第１の従
来例を示す回路図である。

【図４１】１出力分のデジタル／電流変換部の第２の従
来例を示す回路図である。

【符号の説明】

２１０、２１０ａ〜２１０ｄ：Ｄ／Ｉ変換部２２０、２２０ａ〜２２０ｃ：ＲＧＢＤ／Ｉ変換部２３０、２３０ａ〜２３０ｃ：１出力Ｄ／Ｉ変換部（１
出力Ｄ／Ｉ変換回路）２３１、２３１ａ〜２３１ｉ：１ビットＤ／Ｉ変換部
（１ビットＤ／Ｉ変換回路）２５０、２５０ａ：プリチャージ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｆ６２３Ｖ６４１６４１Ｄ６８０６８０ＧＨ０４Ｎ 5/70 Ｈ０４Ｎ 5/70 Ａ

Claims

【特許請求の範囲】

【請求項１】電流負荷素子を含んだセルを複数備える
電流負荷デバイスの駆動用半導体装置において、入力される１種又は複数種の基準電流により決定される
ｎ（ｎは自然数）種の電流値を記憶する機能と、前記記
憶電流値から得られる２^ｎレベルの電流値の内、入力さ
れるｎビットデジタルデータに従って１つの電流を出力
する機能を備えるｎビットデジタル／電流変換回路を、
１つ又は複数の前記セルへの供給端子毎に少なくとも一
つ備えることを特徴とする電流負荷デバイス駆動用半導
体装置。
【請求項２】前記基準電流は、前記電流負荷デバイス
駆動用半導体装置内にある基準電流生成回路により得ら
れることを特徴とする請求項１に記載の電流負荷デバイ
ス駆動用半導体装置。
【請求項３】前記ｎビットデジタル／電流変換回路
に、前記電流記憶時には電流が出力しないデジタルデー
タを伝え、電流出力時には目的の動作に対応した電流を
出力するデジタルデータを伝える回路を備えることを特
徴とする請求項１又は２に記載の電流負荷デバイス駆動
用半導体装置。
【請求項４】前記ｎビットデジタル／電流変換回路
は、１種の基準電流より１種の電流値を記憶し、入力さ
れる１ビットデジタルデータにより前記記憶電流を出力
するか否かを決める１ビットデジタル／電流変換回路を
ｎ個備えることを特徴とする請求項１乃至３のいずれか
１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項５】前記１ビットデジタル／電流変換回路
は、前記基準電流の電流値を記憶することを特徴とする
請求項４に記載の電流負荷デバイス駆動用半導体装置。
【請求項６】ｎ個の前記基準電流の電流値の比は、最
も低い電流値から順次２倍したものに設定されており、
前記ｎビットデジタル電流変換回路は、ｎ個の前記１ビ
ットデジタル／電流変換回路の出力を並列に接続したも
のを前記ｎビットデジタル／電流変換回路の出力とする
ことで、ｎビットデジタルデータに従って、２^ｎレベル
の電流値を出力することができることを特徴とする請求
項４又は５に記載の電流負荷デバイス駆動用半導体装
置。
【請求項７】前記１ビットデジタル／電流変換回路
は、前記基準電流が流れる信号線と、前記デジタル画像
データの１ビットが伝達されるデータ線と、第１及び第
２の制御線と、第１及び第２の電圧供給線と、ソースが
前記第１の電圧供給線に接続された第１のトランジスタ
と、前記トランジスタのゲートと前記第２の電圧供給線
との間に接続された容量素子と、前記第１のトランジス
タのドレインと前記出力端子との間に接続され前記デー
タ線を伝達する信号により制御される第１のスイッチ
と、前記第１のトランジスタのゲートと前記第１のトラ
ンジスタのドレイン又は前記信号線との間に接続され前
記第２の制御線を伝達する信号により制御される第２の
スイッチと、前記第１のトランジスタのドレインと前記
信号線との間に接続され前記第１の制御線を伝達する信
号により制御される第３のスイッチと、を有することを
特徴とする請求項４乃至６のいずれか１項に記載の電流
負荷デバイス駆動用半導体装置。
【請求項８】前記１ビットデジタル／電流変換回路
は、前記基準電流が流れる信号線と、前記デジタル画像
データの１ビットが伝達されるデータ線と、制御線と、
第１及び第２の電圧供給線と、ソースが前記第１の電圧
供給線に接続された第１のトランジスタと、前記第１の
トランジスタのゲートと前記第２の電圧供給線との間に
接続された容量素子と、前記第１のトランジスタのドレ
インと前記出力端子との間に接続され前記データ線を伝
達する信号により制御される第１のスイッチと、前記第
１のトランジスタのゲートと前記１のトランジスタのド
レイン又は前記信号線との間に接続され前記制御線を伝
達する信号により制御される第２のスイッチと、前記ト
ランジスタのドレインと前記信号線との間に接続され前
記制御線を伝達する信号により制御される第３のスイッ
チと、を有することを特徴とする請求項４乃至６のいず
れか１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項９】前記第１のトランジスタのソースと前記
第１の電圧供給線の間に、ゲートが第３の電圧供給線に
よりバイアスされている第２のトランジスタを追加され
た前記１ビットデジタル／電流変換回路を備えることを
特徴とする請求項７又は８に記載の電流負荷デバイス駆
動用半導体装置。
【請求項１０】前記第１のスイッチがオフ状態で前記
第２及び第３のスイッチがオン状態のときに、前記トラ
ンジスタは、そのゲート−ドレイン間が短絡されて飽和
領域で動作し、その動作が安定した段階における前記ト
ランジスタのゲート−ソース間電圧は、前記基準電流を
ドレイン−ソース間に流すために必要な電圧となり、そ
の値は前記トランジスタの電流能力に従い決定され、前
記トランジスタの電流能力に従った基準電流がドレイン
−ソース間に流れる電圧となり、その後前記第２及び第
３のスイッチがオフ状態となると、前記容量素子に前記
トランジスタのゲート−ソース間電圧が保持され、この
保持されたゲート−ソース間電圧に基づく基準電流を出
力するか否かが前記第１のスイッチの動作により決定さ
れることを特徴とする請求項７乃至９のいずれか１項に
記載の電流負荷デバイス駆動用半導体装置。
【請求項１１】前記第３のスイッチは、前記第２のス
イッチがオフ状態になった後にオフ状態になることを特
徴とする請求項１０に記載の電流負荷デバイス駆動用半
導体装置。
【請求項１２】前記第１乃至３のスイッチがトランジ
スタから構成されていることを特徴とする請求項７乃至
１１のいずれか１項に記載の電流負荷デバイス駆動用半
導体装置。
【請求項１３】前記１ビットデジタル／電流変換回路
は、前記第２のスイッチを構成するトランジスタのゲー
トに入力する信号の反転信号がゲートに入力され、ゲー
トの長さと幅との積が前記第２のスイッチを構成するト
ランジスタのゲートの長さと幅との積の１／２であり、
ドレインが前記第１のトランジスタのゲートに接続され
ソースがドレインに短絡されたダミートランジスタを有
することを特徴とする請求項１２に記載の電流負荷デバ
イス駆動用半導体装置。
【請求項１４】前記ｎビットデジタル／電流変換回路
は、入力される１種の前記基準電流よりｎ以下の複数の
電流値を記憶し、記憶した電流値数と同数ビットのデジ
タルデータにより前記複数の記憶電流を出力するか否か
を決めるデジタル／電流変換回路の記憶した電流値数が
ｎになるように、前記デジタル／電流変換回路を１又は
複数個備えることを特徴とする請求項１乃至３いずれか
１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１５】前記デジタル／電流変換回路は、１種
の基準電流より記憶する複数の電流値の内、１つが前記
入力される基準電流値であることを特徴とする請求項１
４に記載の電流負荷デバイス駆動用半導体装置。
【請求項１６】１又は複数の前記デジタル／電流変換
回路により構成される前記ｎビットデジタル／電流変換
回路のそれぞれの出力電流値の比は、最も低い電流値か
ら順次２倍したものに設定されており、出力を並列に接
続したものを前記ｎビットデジタル／電流変換回路の出
力とすることで、ｎビットデジタルデータに従って、２
^ｎレベルの電流値を出力することができることを特徴と
する請求項１４又は１５に記載の電流負荷デバイス駆動
用半導体装置。
【請求項１７】前記デジタル／電流変換回路は、前記
基準電流が流れる信号線と、夫々に前記デジタル画像デ
ータの１ビットが伝達されるｋ（ｋはｎ以下の自然数）
本のデータ線と、制御線と、第１及び第２の電圧供給線
と、ソースが前記第１の電圧供給線に接続された電流記
憶用トランジスタと、互いにゲートが短絡されソースが
第１の電圧供給線に共通接続されたｋ個の電流出力用ト
ランジスタと、前記電流出力用トランジスタのゲートと
前記第２の電圧供給線との間に接続された容量素子と、
夫々前記ｋ個の電流出力用トランジスタのドレインと前
記出力端子との間に接続され前記データ線を伝達する信
号のいずれかにより制御されるｋ個の出力制御用スイッ
チと、前記電流記憶用トランジスタのドレインと前記信
号線との間に接続され前記制御線を伝達する信号により
制御される第１の記憶制御用スイッチと、前記電流記憶
用トランジスタのゲートと前記電流出力用トランジスタ
のゲートとの間に接続され前記制御線を伝達する信号に
より制御される第２の記憶制御用スイッチと、を備えて
いることを特徴とする請求項１４乃至１６のいずれか１
項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１８】前記デジタル／電流変換回路は、前記
基準電流が流れる信号線と、夫々に前記デジタル画像デ
ータの１ビットが伝達されるｋ本のデータ線と、第１及
び第２の制御線と、第１及び第２の電圧供給線と、ソー
スが前記第１の電圧供給線に接続された電流記憶用トラ
ンジスタと、互いにゲートが短絡されソースが第１の電
圧供給線に共通接続されたｋ個の電流出力用トランジス
タと、前記電流出力用トランジスタのゲートと前記第２
の電圧供給線との間に接続された容量素子と、夫々前記
ｋ個の電流出力用トランジスタのドレインと前記出力端
子との間に接続され前記データ線を伝達する信号のいず
れかにより制御されるｋ個の出力制御用スイッチと、前
記電流記憶用トランジスタのドレインと前記信号線との
間に接続され前記第２の制御線を伝達する信号により制
御される第１の記憶制御用スイッチと、前記電流記憶用
トランジスタのゲートと前記電流出力用トランジスタの
ゲートとの間に接続され前記第１の制御線を伝達する信
号により制御される第２の記憶制御用スイッチと、を備
えていることを特徴とする請求項１４乃至１６のいずれ
か１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項１９】前記デジタル／電流変換回路は、前記
基準電流が流れる信号線と、夫々に前記デジタル画像デ
ータの１ビットが伝達されるｋ本のデータ線と、制御線
と、第１及び第２の電圧供給線と、電流記憶かつ出力用
トランジスタと、ゲートが前記電流記憶かつ出力用トラ
ンジスタのゲートと短絡されソースがｋ−１個の電流出
力用トランジスタと、前記電流出力用トランジスタのゲ
ートと前記第２の電圧供給線との間に接続された容量素
子と、夫々前記電流記憶かつ出力用トランジスタとｋ−
１個の電流出力用トランジスタのドレインと前記出力端
子との間に接続され前記データ線を伝達する信号のいず
れかにより制御されるｋ個の出力制御用スイッチと、前
記電流記憶かつ出力用トランジスタのドレインと前記信
号線との間に接続され前記制御線を伝達する信号により
制御される第１の記憶制御用スイッチと、前記電流記憶
かつ出力用トランジスタのゲートと前記電流記憶かつ出
力用トランジスタのドレイン又は信号線との間に接続さ
れ前記制御線を伝達する信号により制御される第２の記
憶制御用スイッチと、を備えていることを特徴とする請
求項１４乃至１６のいずれか１項に記載の電流負荷デバ
イス駆動用半導体装置。
【請求項２０】前記デジタル／電流変換回路は、前記
基準電流が流れる信号線と、夫々に前記デジタル画像デ
ータの１ビットが伝達されるｋ本のデータ線と、第１及
び第２の制御線と、第１及び第２の電圧供給線と、ソー
スが前記第１の電圧供給線に接続された電流記憶かつ出
力用トランジスタと、ゲートが前記電流記憶かつ出力用
トランジスタのゲートと短絡されソースが第１の電圧供
給線に共通接続されたｋ−１個の電流出力用トランジス
タと、前記電流出力用トランジスタのゲートと前記第２
の電圧供給線との間に接続された容量素子と、夫々前記
電流記憶かつ出力用トランジスタとｋ−１個の電流出力
用トランジスタのドレインと前記出力端子との間に接続
され前記データ線を伝達する信号のいずれかにより制御
されるｋ個の出力制御用スイッチと、前記電流記憶かつ
出力用トランジスタのドレインと前記信号線との間に接
続され前記第２の制御線を伝達する信号により制御され
る第１の記憶制御用スイッチと、前記電流記憶かつ出力
用トランジスタのゲートと前記電流記憶かつ出力用トラ
ンジスタのドレイン又は信号線との間に接続され前記第
１の制御線を伝達する信号により制御される第２の記憶
制御用スイッチと、を備えていることを特徴とする請求
項１４乃至１６のいずれか１項に記載の電流負荷デバイ
ス駆動用半導体装置。
【請求項２１】前記電流記憶用又は電流記憶かつ出力
用トランジスタと、前記出力用トランジスタのそれぞれ
のソースと前記第１の電圧供給線の間に、ゲートが第３
の電圧供給線によりバイアスされている複数の第２のト
ランジスタを追加された前記１ビットデジタル／電流変
換回路を備えることを特徴とする請求項１７乃至２０の
いずれか１項に記載の電流負荷デバイス駆動用半導体装
置。
【請求項２２】前記電流記憶かつ出力用トランジスタ
の電流能力は、前記電流出力用トランジスタにおける最
も電流能力が高いトランジスタと同じかそれ以上である
ことを特徴とする請求項１７乃至２１のいずれか１項に
記載の電流負荷デバイス駆動用半導体装置。
【請求項２３】前記出力制御用スイッチがオフの状態
で前記第１及び第２の記憶制御用スイッチがオン状態の
ときに、前記電流記憶用トランジスタは、そのゲート−
ドレイン間が短絡されて飽和領域で動作し、その動作が
安定した段階における前記電流記憶用トランジスタのゲ
ート−ソース間電圧は、前記基準電流をドレイン−ソー
ス間に流すために必要な電圧となり、その値は前記電流
記憶用トランジスタの電流能力に従い決定され、その後
前記第１及び第２の記憶制御用スイッチがオフ状態にな
ると、前記容量素子に前記電流記憶用トランジスタのゲ
ート−ソース間電圧が保持され、この保持されたゲート
−ソース間電圧に基づく基準電流から前記ｎ個の電流出
力用トランジスタが夫々の電流能力に基づいた総計でｎ
種の電流を流すことができる状態となり、前記電流出力
用トランジスタが流すことができる電流を出力するか否
かが前記ｎビットのデジタル画像データによって決定さ
れることを特徴とする請求項１７乃至２２のいずれか１
項に記載の電流負荷デバイス駆動用半導体装置。
【請求項２４】前記第２の記憶制御用スイッチは、前
記第１の記憶制御用スイッチがオフ状態になった後にオ
フ状態になることを特徴とする請求項２３に記載の電流
負荷デバイス駆動用半導体装置。
【請求項２５】前記出力制御用スイッチ並びに第１及
び第２の記憶制御用スイッチがトランジスタから構成さ
れていることを特徴とする請求項１４乃至２４のいずれ
か１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項２６】前記デジタル／電流変換回路は、前記
第２の制御線を伝達する信号の反転信号がゲートに入力
されゲートの長さと幅との積が前記第１の記憶制御用ス
イッチを構成するトランジスタのゲートの長さと幅との
積の１／２でありドレインが前記電流記憶用トランジス
タのゲートに接続されソースがドレインに短絡されたダ
ミートランジスタを有することを特徴とする請求項２５
に記載の電流負荷デバイス駆動用半導体装置。
【請求項２７】前記ｎビットデジタル／電流変換回路
は、請求項７乃至１３のいずれかに記載のｐビットデジ
タル／電流変換回路と、請求項１７乃至２６のいずれか
に記載のｍビットデジタル／電流変換回路とを（ｐ、ｍ
は自然数。ｐ＋ｍ＝ｎ）組み合わせることにより構成さ
れていることを特徴とする電流負荷デバイス駆動用半導
体装置。
【請求項２８】前記第１及び第２の電源線が共通の電
源線とされていることを特徴とする請求項７乃至１３、
及び１７乃至２７のいずれか１項に記載の電流負荷デバ
イス駆動用半導体装置。
【請求項２９】前記ｎビットデジタル／電流変換回路
の数がａ、前記電流負荷デバイス内の電流負荷素子の電
流と動作の関係が異なる種類がｂであり、１又は複数種
の前記基準電流は、ｂ種の電流負荷素子にそれぞれ対応
するものが準備されており、前記基準電流値を記憶する
電流記憶動作がａ／ｂ回に分けて行われることを特徴と
する請求項１乃至２８のいずれか１項に記載の電流負荷
デバイス駆動用半導体装置。
【請求項３０】前記ｎビットデジタル／電流変換回路
の数がａである群が２つ以上あり、前記電流負荷デバイ
ス内の電流負荷素子の電流と動作の関係が異なる種類が
ｂであり、任意のフレームにおいて、ある群を電流出力
用回路とし、他の群のいずれかを電流記憶用回路とし、
電流の記憶は各フレーム内で同じ基準電流を用いてａ／
ｂ回に分けて行われ、フレーム毎又は数フレーム毎に電
流出力と電流記憶との役割を変更することを特徴とする
請求項１乃至２８のいずれか１項に記載の電流負荷デバ
イス駆動用半導体装置。
【請求項３１】前記記憶動作は、前記電流負荷デバイ
ス駆動用半導体装置内にあるシフト数がａ／ｂビット以
上のシフトレジスタの出力信号に同期して行われること
を特徴とする請求項１乃至３０いずれか１項に記載の電
流負荷デバイス駆動用半導体装置。
【請求項３２】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、複数
の電流出力回路と、プリチャージ回路と、を有し、前記
プリチャージ回路は、前記電流負荷デバイス内のデータ
線を経由して、前記データ線上のセルに、前記電流出力
回路の出力電流により決まる電圧を供給すること、及び
前記電流出力回路の出力電流をそのまま供給することが
可能であることを特徴とする電流負荷デバイス駆動用半
導体装置。
【請求項３３】前記プリチャージ回路は、前記電流出
力回路からの出力電流により駆動される電流負荷デバイ
ス内の負荷と同等な負荷である擬似負荷回路と、前記疑
似負荷に前記電流出力回路の出力電流が供給された際に
生じる電圧をインピーダンス変換して出力するボルテー
ジフォロワと、を有することを特徴とする請求項３２に
記載の電流負荷デバイス駆動用半導体装置。
【請求項３４】前記プリチャージ回路の擬似負荷回路
は、電流負荷素子と同等な負荷、あるいは、電流を保持
・供給するセル回路負荷と同等な回路負荷とすることを
特徴とする請求項３３に記載の電流負荷デバイス駆動用
半導体装置。
【請求項３５】１水平期間の初期にプリチャージ動作
として前記擬似負荷回路に前記電流出力回路の出力電流
を供給して得られた電圧を、前記プリチャージ回路内の
ボルテージフォロワによってインピーダンス変換し、前
記電流負荷デバイスのデータ線を経由して、前記電流負
荷デバイス内のセル内の電流負荷素子又はセル回路負荷
に印加し、その後電流駆動動作として、前記電流出力回
路の出力電流を、前記電流負荷デバイスのデータ線を経
由して、直接前記電流負荷デバイス内のセル内の電流負
荷素子又はセル回路負荷に供給することを特徴とする請
求項３３又は３４に記載の電流負荷デバイス駆動用半導
体装置。
【請求項３６】前記プリチャージ回路は、前記ボルテ
ージフォロワのオフセット電圧をキャンセルする構成を
有することを特徴とする請求項３３乃至３５のいずれか
１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項３７】前記プリチャージ回路内のボルテージ
フォロワのオフセット電圧をキャンセルする動作は、１
又は数フレームに一度行うことを特徴とする請求項３６
に記載の電流負荷デバイス駆動用半導体装置。
【請求項３８】前記電流出力回路は、請求項１乃至３
１のいずれかに記載のｎビットデジタル／電流変換回路
であることを特徴とする請求項３２乃至３７のいずれか
１項に記載の電流負荷デバイス駆動用半導体装置。
【請求項３９】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、１つ
又は複数の基準電流値を記憶し、ｎビットデジタルデー
タに従って電流を出力する複数のｎビットデジタル／電
流変換回路と、順々に行われる前記ｎビットデジタル／
電流変換回路の前記基準電流の記憶動作と同期する走査
信号を出力する電流記憶用シフトレジスタと、ｎビット
デジタルデータをｎビットデータセレクタに伝えるｎビ
ットデータラッチと、前記ｎビットデジタル／電流変換
回路が前記基準電流を記憶する動作を行うか、電流を出
力する動作を行うかにより、前記ｎビットデータラッチ
からのｎビットデジタルデータをｎビットデジタル／電
流変換回路に伝えるか否かを決めるｎビットデータセレ
クタと、を少なくとも備えることを特徴とする電流負荷
デバイス駆動用半導体装置。
【請求項４０】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、前記
基準電流を生成する回路を備えることを特徴とする請求
項３９に記載の電流負荷デバイス駆動用半導体装置。
【請求項４１】前記ｎビットデジタル／電流変換回路
が請求項１乃至３１のいずれかに記載のｎビットデジタ
ル／電流変換回路であることを特徴とする請求項４０に
記載の電流負荷デバイス駆動用半導体装置。
【請求項４２】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、電流
を出力する前に電圧を出力するプリチャージ動作を行う
プリチャージ回路を備えることを特徴とする請求項３９
乃至４１のいずれか１項に記載の電流負荷デバイス駆動
用半導体装置。
【請求項４３】前記プリチャージ回路が請求項３２乃
至３８のいずれか１項に記載のプリチャージ回路である
ことを特徴とする請求項４２に記載の電流負荷デバイス
駆動用半導体装置。
【請求項４４】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、入力
されるｎビットデジタルデータを保持する動作と前記デ
ータラッチに出力するｎビットデータレジスタと、順々
に行われる前記ｎビットデータレジスタのｎビットデジ
タルデータの保持動作と同期する信号を出力するデータ
保持用シフトレジスタと、を少なくとも備えることを特
徴とする請求項３９乃至４３いずれか１項に記載の電流
負荷デバイス駆動用半導体装置。
【請求項４５】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、前記
電流出力回路やプリチャージ回路の出力と、電流負荷デ
バイスの複数のデータ線のいずれか１つを接続する出力
セレクタを備えることを特徴とする請求項３９乃至４４
のいずれか１項に記載の電流負荷デバイス駆動用半導体
装置。
【請求項４６】電流負荷素子を含んだセルを複数備え
る電流負荷デバイスの駆動用半導体装置において、前記
出力セレクタにより、１水平期間において、複数のデー
タ線を順々に選択し駆動することで、データ線数よりも
少ない前記電流出力回路やプリチャージ回路数により電
流負荷デバイスを駆動することを特徴とする請求項４５
に記載の電流負荷デバイス駆動用半導体装置。
【請求項４７】全てのトランジスタが薄膜トランジス
タとして１つのチップに集積された請求項１乃至４６の
いずれか１項に記載の電流負荷デバイス駆動用半導体装
置。
【請求項４８】前記電流負荷素子が発光素子である請
求項１乃至４７のいずれか１項に記載の発光表示装置駆
動用半導体装置。
【請求項４９】前記電流負荷素子が有機ＥＬ素子であ
る請求項１乃至４７のいずれか１項に記載の有機ＥＬ表
示装置駆動用半導体装置。
【請求項５０】電流負荷素子と同一基板上に請求項１
乃至４９のいずれか１項に記載の電流負荷デバイス駆動
用半導体装置が作成された電流負荷デバイス。
【請求項５１】各前記電流負荷セル内の前記電流負荷
素子又は前記電流を保持・供給するセル回路と同一な構
成・サイズを持つ負荷を前記プリチャージ回路内の疑似
負荷として備えることを特徴とする電流負荷デバイス駆
動用半導体装置を備えた請求項５０に記載の電流負荷デ
バイス。
【請求項５２】前記電流負荷素子が発光素子であるこ
とを特徴とする電流負荷デバイス駆動用半導体装置を備
えた請求項５０又は５１に記載の電流負荷デバイス。
【請求項５３】前記電流負荷素子が有機ＥＬ素子であ
ることを特徴とする電流負荷デバイス駆動用半導体装置
を備えた請求項５０又は５１に記載の電流負荷デバイ
ス。