JP2005142070A - 電流負荷デバイス駆動用半導体装置及び表示装置 - Google Patents

Abstract

【課題】 トランジスタ特性にばらつきがあっても、高精度に電流を出力することができ、出力される基準電流の調節が容易な電流負荷デバイス駆動用半導体装置及びそれを備えた表示装置を提供する。
【解決手段】 トランジスタＴｒ１及びＴｒ２のソースが電源電極ＶＤＤに、ゲートが相互に接続されると共にトランジスタＴｒ１のドレインに接続され、トランジスタＴｒ２のソースが出力端子になるカレントミラー回路部２と、演算増幅器４の非反転入力端子に電流制御電圧Ｖｃが入力され、反転入力端子が一方の端子が接地電極ＧＮＤに接続されている可変抵抗素子Ｒｖの他方の端子に、出力端子がドレインがトランジスタＴｒ１のドレインに、ソースが可変抵抗素子Ｒｖの他方の端子に接続されているトランジスタＴｒ３のゲートに接続されているＶ−Ｉ変換部３とを含み、出力電流が異なる６個のＶ−Ｉ変換回路ブロックＩ０乃至Ｉ５により構成される定電流回路を設ける。
【選択図】 図１

Description

本発明は、有機電界発光素子等の電流駆動型の素子に電流を供給する電流負荷デバイス駆動用半導体装置及びそれを備えた表示装置に関し、特に、定電流出力回路が設けられた電流負荷デバイス駆動用半導体装置及びそれを備えた表示装置に関する。

自発光し、発光応答が速い有機ＥＬ（Electro-Luminescence：電界発光）素子を使用した有機ＥＬ表示装置は、薄型、軽量、広視野角であり、且つ動画表示性能が優れている等の特徴がある。図１２は有機ＥＬ表示装置の構成を示すブロック図である。図１２に示すように、パッシブマトリックス（ＰＭ）型有機ＥＬ表示装置では、表示部１００における各画素１０１には有機ＥＬ素子１１０並びに走査線１１２及びデータ線１１１等の配線のみが形成されており、アクティブマトリックス（ＡＭ）型有機ＥＬ表示装置では、表示部１００における各画素１０１には有機ＥＬ素子１１０並びに走査線１１２及びデータ線１１１等の配線の他に、この有機ＥＬ素子に電流を供給する画素回路１１３が形成されている。

このような有機ＥＬ表示装置は、水平走査回路１０３からの信号に従って、各ライン上の有機ＥＬ素子１１０又は画素回路１１３を選択する水平走査を行う。そして、ライン選択された期間において、有機ＥＬ表示装置用駆動回路の各出力から、各データ線１１１を経由して、選択されたライン上の各有機ＥＬ素子１１０又は各画素回路１１３に、適当な電圧又は電流が供給される。この供給された電圧又は電流によって有機ＥＬ素子１１０に流れる電流が決まり、有機ＥＬ素子１１０の発光輝度が調節されて画像が表示される。このため、有機ＥＬ素子１１０の発光輝度は、有機ＥＬ素子１１０に供給された電流値又は印加された電圧値によって決定する。そして、有機ＥＬ素子１１０における発光輝度と供給電流は線形関係にあり、発光輝度と印加電圧とは非線形関係にある。

従来の有機ＥＬ素子においては、発光時間の経過と共に素子に劣化が生じ、印加電圧に対する輝度が発光時間の経過に伴い低下するという問題がある。しかしながら、供給電流に対する輝度の時間変化は、印加電圧に対する変化よりも小さいため、有機ＥＬ素子に電圧を印加する方法よりも、電流を供給する駆動方法の方が高い表示品質を維持することができる。

前述のＡＭ型の有機ＥＬ表示装置において表示品質の低下を抑えるためには、画素回路１１３内に設けられており、有機ＥＬ素子１１０に電流を供給する駆動トランジスタの電流特性が、各画素１０１間で異なっている場合でも各駆動トランジスタから供給される電流が設計値通りになるようにすることが重要である。図１３は電圧書き込み電流駆動型の画素回路を示す回路図である。図１３に示す電圧書き込み電流駆動型の画素回路１１３ａは、外部の駆動回路からデータ線１１１を介して電圧が供給される。この画素回路１１３ａにおける駆動トランジスタ１１４の特性が画素毎にばらついた場合、有機ＥＬ素子１１０に供給される電流も画素毎にばらつき、有機ＥＬ素子１１０の発光輝度も画素毎にばらつく。有機ＥＬ素子１１０の発光輝度が画素毎に異なると、表示画像にむらが生じるため、表示品質が低下する。

一方、電流書き込み電流駆動型の画素回路は、データ線１１１を介して外部の駆動回路から電流が供給される。図１４は電流書き込み電流駆動型の画素回路を示す回路図である。この画素回路１１３ｂでは、駆動トランジスタ１１４が第１の制御線１１５によってゲート−ドレインが短絡された状態、即ち、スイッチ乃至１１９を導通させた状態で、データ線１１１から供給される電流を記憶し、次に、スイッチ１１７乃至１１９を導通させずに、第２の制御線１１６によりスイッチ１２０を導通状態にして、記憶した電流を有機ＥＬ素子１１０に流す。このように、画素回路にカレントコピア回路を設けることにより、１つの駆動トランジスタで、電流の記憶と電流の出力の両方を行うことができるため、駆動トランジスタの特性のばらつきによる有機ＥＬ素子への供給電流の変化を抑えることができ、表示品質を高めることができる。

図１４に示す電流書き込み電流駆動型の画素回路１１３ｂに対応可能な電流を出力する駆動回路としては、階調に応じた数のカレントコピア回路が設けられた駆動回路がある（例えば、非特許文献１参照）。図１５は非特許文献１に記載の駆動回路の動作を示すブロック図である。図１５に示すように、駆動回路１２８には基準電流源１２７から供給される基準電流の種類と同じ数のカレントコピア回路が設けられている。即ち、基準電流源１２７からｎ（ｎは自然数）種の基準電流が出力される場合、駆動回路にはｎ個のカレントコピア回路が設けられている。そして、このｎ個のカレントコピア回路が並列に接続されている。駆動回路１２８には電流記憶状態と電流出力状態とがあり、電流記憶状態では、カレントコピア回路の出力トランジスタ１２１に、ゲート及びドレインを短絡させた状態で基準電流源１２７から基準電流ｉを供給し、このときの出力トランジスタ１２１のゲート電圧（基準電流ｉに相当する電圧）をキャパシタ１２９で記憶する。一方、電流出力状態では、出力トランジスタ１２１のゲート及びドレインの短絡を解消し、キャパシタ１２９から出力トランジスタ１２１のゲートに基準電流ｉに相当する電圧を入力することにより、出力トランジスタ１２１から基準電流ｉと同じ大きさの電流を出力する。

そこで、駆動回路１２８においては、各カレントコピア回路に異なる基準電流を供給して基準電流を記憶させ、その後電流出力状態すると共に、外部から入力される表示デジタルデータに応じて、各カレントコピア回路に設けられたスイッチ素子１３０を導通又は非導通にすることにより、各カレントコピア回路からの電流出力の有無を決定する。このように、駆動回路１２８内の各カレントコピア回路から出力される電流を組み合わせることにより、所定の電流を駆動回路から出力することができる。例えば、駆動回路１２８に３このカレントコピア回路が設けられており、各カレントコピア回路に夫々電流比が２倍ずつ異なる３種類の基準電流ｉ０乃至ｉ２を供給した場合、各カレントコピア回路からは電流比が２倍ずつ異なる３種類の電流ｉ０乃至ｉ２が出力される。そして、各カレントコピア回路に設けられたスイッチ素子１３０の導通又は非導通を組み合わせることにより、出力電流ｉ０乃至ｉ２を組み合わせ、電流が０の場合を含み、８種類の電流を出力することができる。なお、駆動回路１２８は表示部に設けられたデータ線１３１毎に設けられており、各駆動回路１２８からの出力電流はデータ線１３１を介して画素回路に供給される。

また、前記特許文献１には、駆動回路に基準電流を出力する基準電力供給源として、適当な電流比を持つ複数の基準電流を供給する定電流回路が提案されている。図１６は特許文献１に記載の定電流回路を示す回路図である。図１６に示すように、この定電流回路は、有機ＥＬ表示装置用の駆動回路用として、複数の基準電流を生成することができる回路構成になっており、ＣＭＯＳオペアンプ等の演算増幅器１２２、トランジスタＴｒ１０１及び抵抗値がＲｃである抵抗素子１２３からなるＶ−Ｉ変換部１２４と、ミラートランジスタＴｒ１０２及び電流源トランジスタＴｒ１０３乃至Ｔｒ１０５からなるカレントミラー回路部１２５を備えている。

この定電流回路におけるＶ−Ｉ変換部１２４は、演算増幅器１２２の非反転入力に入力される電圧Ｖｉｎを抵抗素子１２３の抵抗値Ｒｃで除することにより求められる電流ｉ（＝Ｖｉｎ／Ｒｃ）を、トランジスタＴｒ１０１、Ｔｒ１０２及び抵抗素子１２３に流すように動作する。このとき、カレントミラー回路部１２５におけるトランジスタＴｒ１０２乃至Ｔｒ１０５のゲート・ソース間電圧は等しいため、３つの電流源トランジスタＴｒ１０３乃至Ｔｒ１０５は、ミラートランジスタＴｒ１０２に対する電流能力の比と、ミラートランジスタＴｒ１０２に流れている電流によって決まる電流を流す。従って、例えば、３つの電流源トランジスタＴｒ１０３乃至Ｔｒ１０５のチャネル長をミラートランジスタＴｒ１０２のチャネル長と等しくし、チャネル幅をミラートランジスタＴｒ１０２のチャネル幅に対して、夫々１倍、２倍及び４倍にすると、電流源トランジスタＴｒ１０３乃至Ｔｒ１０５から出力される電流ｉ１乃至ｉ３は、夫々、ミラートランジスタＴｒ２に流れる電流ｉ（＝Ｖｉｎ／Ｒｃ）の１倍、２倍及び４倍になる。

特開２０００−２９３２４５号公報 （第５頁、第３図） K. Abe、外９名，「16-1 : A Poly-Si TFT 6-bit Current Data Driver for Active Matrix Organic Light Emitting Diode Displays」，EURODISPLAY 2002 Proceeding，ｐ．２７９−２８１

しかしながら、前述の従来の技術には以下に示す問題点がある。特許文献１に記載の定電流回路における出力電流は、ミラートランジスタＴｒ１０２の電流能力と電流源トランジスタＴｒ１０３乃至Ｔｒ１０５の電流能力との比で決まるが、電流源トランジスタＴｒ１０３乃至Ｔｒ１０５のチャネル幅を変えることによって各トランジスタの電流能力の比を設定しても、製造プロセス等に起因して電流能力が設計通りにならないことがある。その場合、電流源トランジスタは、設定した電流比と異なる電流を出力するため、この出力電流を基に生成される駆動回路の出力電流の精度が低下するという問題点がある。

特に、低温多結晶シリコン薄膜トランジスタ（Low Temperature Poly-crystal Silicon Thin Film Transistor：ＬＴＰＳ ＴＦＴ）及び非結晶シリコン薄膜トランジスタ（Amorphous Silicon Thin Film Transistor：ａ−Ｓｉ ＴＦＴ）等は電流特性ばらつきが大きく、これらのトランジスタを使用して定電流回路を形成すると、精度の低下が大きくなる。

そこで、カレントミラー回路を複数個設け、各回路毎に入力電圧を調節することにより、トランジスタ特性のばらつきによる出力電流比のばらつきを調節可能にした定電流回路もある。図１７は出力電流の比を調節可能な従来の定電流回路を示す回路図である。この定電流回路１２６は、出力電流が異なる６個の回路ブロックＩ０乃至Ｉ５が、相互に並列に接続されており、回路ブロックＩ０では、電源電極ＶＤＤにＰ型トランジスタＴｒ１２１＿Ｉ０及びトランジスタＴｒ１２２＿Ｉ０のソース端子が接続され、これらのゲート端子は相互に接続されると共に、トランジスタＴｒ１２１＿Ｉ０のドレイン端子に接続されて、１のゲート端子は外部電源に接続され、ソース端子は接地電極ＧＮＤに接続されている。更に、トランジスタＴｒ１２２＿Ｉ０のドレイン端子が出力端子になる。定電流回路１２６における回路ブロックＩ１乃至Ｉ５は、トランジスタのチャネル幅が出力電流の比に応じた幅、例えば、回路ブロックＩ０に設けられているトランジスタのチャネル幅の２倍、４倍、８倍、１６倍及び３２倍になっている以外は、回路ブロックＩ０と同様である。

この定電流回路１２６は、電源電極ＶＤＤに電源電位が印加され、接地電極ＧＮＤに負電源電位を印加されると共に、トランジスタＴｒ１２３のゲート端子に外部電源から電圧ＶＲを入力される。これにより、回路ブロックＩ０においては、トランジスタＴｒ１２３で、電圧ＶＲ０に応じた電流ｉ０が生成する。この電流ｉ０は、トランジスタＴｒ１２３に接続されているトランジスタＴｒ１２１に流れる。そして、トランジスタＴｒ１２１とゲート・ソース間電圧が等しく、サイズが等しいトランジスタＴｒ１２２にも同じ電流が流れるため、回路ブロックＩ０からは電流ｉ０が出力される。回路ブロックＩ１乃至Ｉ５の動作も回路ブロックＩ０と同様であるため、各トランジスタの特性にばらつきが無い場合は、入力電圧ＶＲ０乃至ＶＲ５を等しくすることにより、所定の比率、例えば、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２である電流ｉ０乃至ｉ５を出力することができる。但し、トランジスタＴｒ１２１、Ｔｒ１２２及びＴｒ１２３の特性がばらつくと、設定通りの電流比が得られないため、定電流回路１２６においては、入力電圧ＶＲ０乃至ＶＲ５を調節して、電流ｉ０乃至ｉ５が設定した値になるように調節する。

一般に、有機ＥＬ素子等の表示素子の電流負荷デバイス駆動用半導体装置には、ＲＧＢ毎にこのような定電流回路が設けられており、各定電流回路内の電流比を調節した後、各回路から出力される基準電流及びＲＧＢ間のバランス（ホワイトバランス）が調節される。図１７に示す定電流回路１２６では、この基準電流及びホワイトバランスの調節を入力電圧ＶＲ０乃至ＶＲ５を調節することにより行うため、電流ｉ０乃至ｉ５の電流比が設定値から外れやすく、この電流比を保持したまま基準電流及びホワイトバランスを調節することが難しいという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、トランジスタ特性にばらつきがあっても、高精度に電流を出力することができ、出力される基準電流の調節が容易な電流負荷デバイス駆動用半導体装置及びそれを備えた表示装置を提供することを目的とする。

本願第１発明に係る電流負荷デバイス駆動用半導体装置は、１又は複数の電流負荷素子を備えるセルと、ｎ（ｎは自然数）種の基準電流を出力する１又は複数の定電流回路と、前記各定電流回路から出力された基準電流に基づいた電流を前記セルに出力する１又は複数の駆動回路と、を有する電流負荷デバイス駆動用半導体装置であって、前記各定電流回路には、電流制御電圧が入力され、この電流制御電圧に応じた電流を出力するｎ個の電圧−電流変換回路が設けられており、前記各定電流回路内の全ての電圧−電流変換回路には共通の電流制御電圧が入力されることを特徴とする。

本発明においては、前記定電流回路にｎ個の電圧−電流変換回路を設けることにより、定電流回路毎に電流調節が可能になるため、トランジスタの特性のばらつきによる電流出力のばらつきを抑制することができ、高精度に複数の電流を出力することができる。また、前記各定電流回路内の全ての電圧−電流変換回路には共通の電流制御電圧が入力されるため、各定電流回路内のｎ個の電圧−電流変換回路から出力される電流の比を保持したままで、容易に全体の出力電流の増減を行うことができる。その結果、前記定電流回路を、表示装置の表示部の色毎に設けることにより、各色の輝度調節及びホワイトバランスの調節が容易になる。

前記電圧−電流変換回路は、例えば、トランジスタと、一方の端子に基準電位が印加され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから出力される。

また、前記電圧−電流変換回路はカレントミラー回路を有し、前記基準電流は前記カレントミラー回路から出力されてもよい。これにより、外来ノイズ等の影響を受けにくくなるため、高精度に基準電流を出力することができる。

更に、前記電圧−電流変換回路は、例えば、前記カレントミラー回路に電流を供給するトランジスタと、一方の端子が接地に接続され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから前記カレントミラー回路に供給される。

又は、前記電圧−電流変換回路は、例えば、一方の端子が接地に接続され他方の端子が前記カレントミラー回路に接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記カレントミラー回路のゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記カレントミラー回路に流れる。

前記抵抗素子は可変抵抗素子であり、この可変抵抗素子の抵抗値を変えることにより、各ブロックから出力される基準電流が調節してもよい。これにより、各ブロックから出力される基準電流の比を容易に調節することができる。

また、前記演算増幅器には、入力のオフセット電圧を補正するオフセットキャンセル回路を設けることができる。これにより、例えば、オフセットキャンセル回路が設けられた演算増幅器と、絶対精度の良い抵抗を組み合わせて使用することにより、所定の電流比を持った複数の定電流出力を、調節作業を行わずに出力することができる。その結果、作業工程を簡素化することができるため、表示装置の低価格化を実現できる。また、絶対精度は悪いが相対精度は良い抵抗素子を設けた場合、入力電圧を調節するだけで、設定通りの出力電流が得られる。即ち、電流比について調節する必要はなく、ホワイトバランスの調節のみ行えばよいため、電流比を調節するため作業を省略することができる。

更に、前記カレントミラー回路は、カスコード型カレントミラー回路であることが好ましい。これにより、電源変動及び電流負荷変動が生じても一定の電流出力を得られるため、より高精度な電流出力を得ることができる。

一方、前記電圧−電流変換回路はカレントコピア回路を有し、前記基準電流は前記カレントコピア回路から出力されてもよい。これにより、カレントコピア回路内に設けられたトランジスタが、電流記憶及び電流出力の２つの動作を行うため、トランジスタの特性ばらつきが出力電流に影響せず、高精度に複数の電流を出力することができる。

前記電圧−電流変換回路は、例えば、前記カレントコピア回路に電流を供給するトランジスタと、一方の端子が接地に接続され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから前記カレントコピア回路に供給される。

又は、前記電圧−電流変換回路は、例えば、一方の端子が接地に接続され他方の端子が前記カレントコピア回路に接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記カレントコピア回路のゲートに接続された演算増幅器とを有し、記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記カレントコピア回路に流れる。

前記抵抗素子は可変抵抗素子であり、この可変抵抗素子の抵抗値を変えることにより、各ブロックから出力される基準電流を調節してもよい。また、前記演算増幅器には、入力のオフセット電圧を補正するオフセットキャンセル回路が設けられていてもよい。

また、前記電圧−電流変換回路には１対のカレントコピア回路が設けられており、この１対のカレントコピア回路が一定期間毎に電流記憶動作と電流出力動作とを交互に行ってもよい。これにより、常に電流出力動作を行うことができる。

更に、前記カレントコピア回路は、カスコード型カレントコピア回路であることが好ましい。これにより、電源変動及び電流負荷変動が生じても一定の電流出力を得られるため、より高精度な電流出力を得ることができる。

この電流負荷デバイス駆動用半導体装置における前記電流負荷素子としては、例えば、有機ＥＬ素子を使用することができる。

本願第２発明に係る表示装置は、電流負荷素子が有機ＥＬ素子であり、前述の電流負荷デバイス駆動用半導体装置が搭載されていることを特徴とする。本発明においては、電流負荷デバイス駆動用半導体装置から電流負荷素子に対して、高精度に電流を出力することができるため、表示むらがなく、高画質な表示を行うことができると共に、表示部を構成する色毎に前記定電流回路を設けることにより、ホワイトバランスの調節が容易になる。

本発明によれば、電流負荷デバイス駆動用半導体装置の定電流回路にｎ個のＶ−Ｉ変換回路を設けることにより、回路内に設けられたトランジスタの特性にばらつきがあっても、ｎ種の基準電流を精度よく出力することができると共に、有機ＥＬ表示装置等の発光表示装置の表示部を構成する色毎に前記定電流回路を設け、各定電流回路内の全てのＶ−Ｉ変換回路に共通の電圧を入力することにより、容易に基準電流の増減及びホワイトバランスの調節を行うことができる。

以下、本発明の実施形態に係る電流負荷デバイス駆動用半導体装置について添付の図面を参照して具体的に説明する。先ず、本発明の第１実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置には、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図１は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路を示す回路図である。図１に示すように、本実施形態における定電流回路１には、Ｖ−Ｉ（電圧−電流）変換回路である回路ブロックＩ０乃至Ｉ５が、相互に並列に接続されている。この６個のＶ−Ｉ変換回路ブロックＩ０乃至Ｉ５には、カレントミラー回路部２とＶ−Ｉ変換部３とが設けられており、夫々異なる電流を出力する。

Ｖ−Ｉ変換回路ブロックＩ０のカレントミラー回路部２には、トランジスタＴｒ１＿Ｉ０及びトランジスタＴｒ２＿Ｉ０の２個のＰ型トランジスタが設けられており、Ｖ−Ｉ変換部３には、演算増幅器４、Ｎ型トランジスタＴｒ３＿Ｉ０及び抵抗値ｒが調節可能な可変抵抗素子Ｒｖが設けられている。そして、トランジスタＴｒ１＿Ｉ０及びトランジスタＴｒ２＿Ｉ０のソース端子は電源電極ＶＤＤに接続され、ゲート端子は相互に接続されると共にトランジスタＴｒ１＿Ｉ０のドレイン端子に接続されている。このトランジスタＴｒ１＿Ｉ０のドレイン端子は、トランジスタＴｒ３＿Ｉ０のドレイン端子に接続され、トランジスタＴｒ３＿Ｉ０のソース端子は、一方の端子が接地電極ＧＮＤに接続されている可変抵抗素子Ｒｖの他方の端子に接続されている。また、演算増幅器４の非反転入力端子には電流制御電圧Ｖｃが入力され、反転入力端子は可変抵抗素子Ｒｖの他方の端子に接続され、出力端子はトランジスタＴｒ３＿Ｉ０のゲート端子に接続されている。そして、トランジスタＴｒ２＿Ｉ０のソース端子が定電流の出力端子になる。この定電流回路１におけるＶ−Ｉ変換回路ブロックＩ１乃至Ｉ５の回路構成及び接続は、上述のＶ−Ｉ変換回路ブロックＩ０と同様である。なお、本実施形態の電流負荷デバイス駆動用半導体装置を有機ＥＬ表示装置に搭載する場合は、可変抵抗素子Ｒｖ以外の部分は表示部が形成されているガラス基板上に設けられ、可変抵抗素子Ｒｖは表示部以外の部分に設けられる。

次に、本実施形態における定電流回路１のトランジスタのサイズについて説明する。同一回路ブロック内のＰ型トランジスタＴｒ１及びＴｒ２は、チャネル長Ｌ及びチャネル幅Ｗが同じであり、従って、カレントミラー回路２内の電流比は１である。また、異なる回路ブロック間においては、トランジスタＴｒ１及びＴｒ２のチャネル幅Ｗが夫々異なっており、トランジスタＴｒ１のチャネル幅をＷＴｒ１、トランジスタＴｒ２のチャネル幅をＷＴｒ２としたとき、それらの比は、ＷＴｒ１＿Ｉ０：ＷＴｒ１＿Ｉ１：ＷＴｒ１＿Ｉ２：ＷＴｒ１＿Ｉ３：ＷＴｒ１＿Ｉ４：ＷＴｒ１＿Ｉ５＝ＷＴｒ２＿Ｉ０：ＷＴｒ２＿Ｉ１：ＷＴｒ２＿Ｉ２：ＷＴｒ２＿Ｉ３：ＷＴｒ２＿Ｉ４：ＷＴｒ２＿Ｉ５＝１：２：４：８：１６：３２である。なお、トランジスタＴｒ１及びＴｒ２のチャネル長Ｌは、全ての回路ブロックで同じである。

一方、Ｖ−Ｉ変換部３のＮ型トランジスタＴｒ３のチャネル幅ＷＴｒ３は、ＷＴｒ３＿Ｉ０：ＷＴｒ３＿Ｉ１：ＷＴｒ３＿Ｉ２：ＷＴｒ３＿Ｉ３：ＷＴｒ３＿Ｉ４：ＷＴｒ３＿Ｉ５＝１：２：４：８：１６：３２である。なお、トランジスタＴｒ３のチャネル長Ｌは、全ての回路ブロックで同じである。

図２は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路１から出力される基準電流値を示す図である。本実施形態の駆動用半導体装置の定電流回路１は、同一回路ブロック内のトランジスタＴｒ１及びＴｒ２のチャネル長Ｌ及びチャネル幅Ｗが等しく、且つＶ−Ｉ変換回路ブロックＩ０乃至Ｉ５におけるトランジスタのチャネル幅Ｗの比が、ＷＴｒ１＿Ｉ０：ＷＴｒ１＿Ｉ１：ＷＴｒ１＿Ｉ２：ＷＴｒ１＿Ｉ３：ＷＴｒ１＿Ｉ４：ＷＴｒ１＿Ｉ５＝ＷＴｒ２＿Ｉ０：ＷＴｒ２＿Ｉ１：ＷＴｒ２＿Ｉ２：ＷＴｒ２＿Ｉ３：ＷＴｒ２＿Ｉ４：ＷＴｒ２＿Ｉ５＝１：２：４：８：１６：３２になっているため、図２に示すように、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５における出力電流ｉ０乃至ｉ５の比が、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２である６種類の基準電流を出力することができる。

本実施形態電流負荷デバイス駆動用半導体装置における駆動回路としては、図１５に示す駆動回路を使用することができる。図３は横軸に階調をとり、縦軸に電流値をとって、本実施形態の電流負荷デバイス駆動用半導体装置の出力電流値を示すグラフ図である。例えば、定電流回路１と、この定電流回路１から出力される６種の出力電流ｉ０乃至ｉ５が夫々供給される６個のカレントコピア回路が設けられた駆動回路と組み合わせ、更に、６ビットの表示デジタルデータを入力することにより、図３に示すような６４レベル（０階調から６３階調）の電流出力が実現できる。そして、この電流負荷デバイス駆動用半導体装置を有機ＥＬ表示装置に設けることにより、６４階調表示が可能な有機ＥＬ表示装置を実現できる。

次に、本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路１の動作について説明する。本実施形態においては、電源電極ＶＤＤに電源電位を印加し、接地電極ＧＮＤに負電源電位を印加すると共に、演算増幅器４の反転入力端子に、電流制御電圧Ｖｃを入力する。これにより、Ｖ−Ｉ変換部３に、電流制御電圧Ｖｃ及び可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗値ｒ０乃至ｒ５によって決まる電流ｉが流れる。例えば、Ｖ−Ｉ変換回路ブロックＩ０の場合、（Ｖｃ／ｒ０）である電流ｉ０がトランジスタＴｒ３＿Ｉ０に流れるように、演算増幅器４からトランジスタＴｒ３＿Ｉ０のゲート端子に対して電圧を出力する。これにより、トランジスタＴｒ３＿Ｉ０に流れる電流ｉ０（＝Ｖｃ／ｒ０）が、カレントミラー回路部２のトランジスタＴｒ１＿Ｉ０に流れ、トランジスタＴｒ１＿Ｉ０のゲート・ソース間が電流ｉ０に対応した電圧になる。このとき、ゲート端子がトランジスタＴｒ１＿Ｉ０のゲート端子に接続されているトランジスタＴｒ２＿Ｉ０にも等しい電位が印加され、トランジスタＴｒ２＿Ｉ０のゲート・ソース間電圧は、トランジスタＴｒ１＿Ｉ０のゲート・ソース間電圧と等しくなる。本実施形態における定電流回路１においては、トランジスタＴｒ１＿Ｉ０及びトランジスタＴｒ２＿Ｉ０のサイズが等しいため、トランジスタＴｒ２＿Ｉ０にも電流ｉ０が流れ、これにより、Ｖ−Ｉ変換回路ブロックＩ０からは電流ｉ０が出力される。定電流回路１におけるＶ−Ｉ変換回路ブロックＩ１乃至Ｉ５の動作は、前述のＶ−Ｉ変換回路ブロックＩ０と同様である。

そこで、本実施形態の電流負荷デバイス駆動用半導体装置においては、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５における出力電流ｉ０乃至ｉ５の比が、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝（Ｖｃ／ｒ０）：（Ｖｃ／ｒ１）：（Ｖｃ／ｒ２）：（Ｖｃ／ｒ３）：（Ｖｃ／ｒ４）：（Ｖｃ／ｒ５）＝１：２：４：８：１６：３２になるように、予め、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５における可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗ｒ０乃至ｒ５を、ｒ０：ｒ１：ｒ２：ｒ３：ｒ４：ｒ５＝３２：１６：８：４：２：１に設定する。このとき、演算増幅器４のオフセット電圧の影響、並びにカレントミラー回路部２のトランジスタＴｒ１及びトランジスタＴｒ２間の特性ばらつき等の影響により、設定通りの電流比が得られないことがある。その場合、本実施形態の電流負荷デバイス駆動用半導体装置を有機ＥＬ表示装置に搭載する際は、表示画面の輝度又は有機ＥＬ素子に流れる電流を測定しながら抵抗ｒ０乃至ｒ５を調節することにより、出力される基準電流ｉ０乃至ｉ５を設定値通りにすることができる。

そして、この定電流回路１から出力された６種の基準電流ｉ０乃至ｉ６は夫々、駆動回路の各カレントコピア回路に供給される。そして、駆動回路において、各カレントコピア回路に設けられたスイッチ素子の導通又は非導通を組み合わせることにより、各カレントコピア回路から出力される電流ｉ０乃至ｉ６を組み合わせ、電流が０の場合を含み、６４種類の電流を出力する。なお、この電流はデータ線を介して画素回路に供給される。

本実施形態の電流負荷デバイス駆動用半導体装置においては、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５に設けられた全ての演算増幅器４に、共通の電流制御電圧Ｖｃを入力しているので、一旦、可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗ｒ０乃至ｒ５を調節して、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５から出力される電流ｉ０乃至ｉ５の比を、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２に設定した後は、容易に基準電流ｉ０乃至ｉ５の比を保持したまま全体の電流を増減させることができる。このため、例えば、有機ＥＬ表示装置の表示部がＲＧＢにより構成されている場合、このＲＧＢに対応する３個の定電流回路１を設け、各定電流回路１からＲＧＢに対応する各駆動回路に基準電流ｉ０乃至ｉ５を供給することにより、ＲＧＢの各色毎に基準電流ｉ０乃至ｉ５の比を変えずに全体の電流を増減させることができる。その結果、ＲＧＢ間の出力電流バランスの調節、即ち、ホワイトバランスの調節を容易に行うことができる。

なお、本実施形態においては、基準電流の出力数が６で、電流比が、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２である場合について述べたが、本発明はこれに限定されるものではなく、出力数及び電流比は適宜設定することができ、出力数及び電流比を変更しても本実施形態と同様の効果を得ることができる。

次に、本発明の第２実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１実施形態と同様に、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図４は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路を示す回路図である。前述の第１実施形態においては、Ｖ−Ｉ変換部３に、Ｎ型トランジスタＴｒ３、演算増幅器４及び抵抗値が調節可能な可変抵抗素子Ｒｖ０乃至Ｒｖ５が設けられた定電流回路１について述べたが、本実施形態の電流負荷デバイス駆動用半導体装置における定電流回路１１は、Ｖ−Ｉ変換部１３にはＮ型トランジスタを設けず、その代わりにカレントミラー回路部１２のＰ型トランジスタＴｒ１１及びＴｒ１２を利用する。それ以外の構成及び動作は前述の第１実施形態と同様である。以下、定電流回路１１について説明する。

図４に示すように、定電流回路１１は、カレントミラー回路部１２とＶ−Ｉ変換部１３とが設けられ、夫々異なる電流を出力する６個のＶ−Ｉ変換回路ブロックＩ０乃至Ｉ５が、相互に並列に接続されている。この定電流回路１１のＶ−Ｉ変換回路ブロックＩ０においては、Ｐ型トランジスタＴｒ１１＿Ｉ０及びＴｒ１２＿Ｉ０のソース端子が電源電極ＶＤＤに接続されており、これらのゲート端子が相互に接続されると共に演算増幅器１４の出力端子に接続されている。また、演算増幅器１４の反転入力端子には電流制御電圧Ｖｃが入力され、非反転入力端子はトランジスタＴｒ１１＿Ｉ０のドレイン端子及び可変抵抗素子Ｒｖ０の一方の端子が接続されている信号線１５に接続される。更に、可変抵抗素子Ｒｖ０の他方の端子は接地電極ＧＮＤに接続されている。そして、トランジスタＴｒ１２＿Ｉ０のソース端子が定電流の出力端子になる。このＶ−Ｉ変換回路ブロックＩ０においては、トランジスタＴｒ１１＿Ｉ０及びトランジスタＴｒ１２＿Ｉ０によりカレントミラー回路部１２が構成され、演算増幅器１４、可変抵抗素子Ｒｖ及びトランジスタＴｒ１１＿Ｉ０によりＶ−Ｉ変換部１３が構成されている。この定電流回路１１におけるＶ−Ｉ変換回路ブロックＩ１乃至Ｉ５の回路構成及び接続は上述のＶ−Ｉ変換回路ブロックＩ０と同様である。なお、本実施形態の電流負荷デバイス駆動用半導体装置を有機ＥＬ表示装置に搭載する場合、前述の第１実施形態と同様に、可変抵抗素子Ｒｖ以外の部分は表示部が形成されているガラス基板上に設けられ、可変抵抗素子Ｒｖは表示部以外の部分に設けられる。

次に、定電流回路１１に設けられたトランジスタのサイズについて説明する。同一Ｖ−Ｉ変換回路ブロック内のＰ型トランジスタＴｒ１１及びＴｒ１２は、チャネル長Ｌ及びチャネル幅Ｗが同じであり、従って、カレントミラー回路部１２内の電流比は１である。また、異なる回路ブロック間においては、トランジスタＴｒ１１及びＴｒ１２のチャネル幅Ｗが夫々異なっており、トランジスタＴｒ１１のチャネル幅をＷＴｒ１１、トランジスタＴｒ１２のチャネル幅をＷＴｒ１２としたとき、それらの比は、ＷＴｒ１１＿Ｉ０：ＷＴｒ１１＿Ｉ１：ＷＴｒ１１＿Ｉ２：ＷＴｒ１１＿Ｉ３：ＷＴｒ１１＿Ｉ４：ＷＴｒ１１＿Ｉ５＝ＷＴｒ１２＿Ｉ０：ＷＴｒ１２＿Ｉ１：ＷＴｒ１２＿Ｉ２：ＷＴｒ１２＿Ｉ３：ＷＴｒ１２＿Ｉ４：ＷＴｒ１２＿Ｉ５＝１：２：４：８：１６：３２である。である。なお、トランジスタＴｒ１１及びＴｒ１２のチャネル長Ｌは、全ての回路ブロックで同じである。

次に、定電流回路１１の動作について説明する。本実施形態においては、電源電極ＶＤＤに電源電位を印加し、接地電極ＧＮＤに負電源電位を印加すると共に、演算増幅器１４の反転入力端子に電流制御電圧Ｖｃを入力する。これにより、Ｖ−Ｉ変換部１３に、電流制御電圧Ｖｃ及び可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗値ｒ０乃至ｒ５によって決まる電流ｉが流れる。例えば、Ｖ−Ｉ変換回路ブロックＩ０の場合、（Ｖｃ／ｒ０）である電流ｉ０がトランジスタＴｒ１１＿Ｉ０に流れるように、演算増幅器１４からトランジスタＴｒ１１＿Ｉ０のゲート端子に対して電圧が出力され、トランジスタＴｒ１１＿Ｉ０に電流ｉ０（＝Ｖｃ／ｒ０）が流れる。これにより、前述の第１実施形態と同様に、トランジスタＴｒ１１＿Ｉ０とゲート・ソース間電圧及びサイズが等しいトランジスタＴｒ１２＿Ｉ０にも電流ｉ０が流れるため、Ｖ−Ｉ変換回路ブロックＩ０から電流ｉ０が出力される。この定電流回路１１におけるＶ−Ｉ変換回路ブロックＩ１乃至Ｉ５の動作は、Ｖ−Ｉ変換回路ブロックＩ０と同様である。

そこで、本実施形態の電流負荷デバイス駆動用半導体装置においては、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５における出力電流を夫々ｉ０乃至ｉ５としたとき、これらの比が、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝（Ｖｃ／ｒ０）：（Ｖｃ／ｒ１）：（Ｖｃ／ｒ２）：（Ｖｃ／ｒ３）：（Ｖｃ／ｒ４）：（Ｖｃ／ｒ５）＝１：２：４：８：１６：３２になるように、予め、可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗ｒ０乃至ｒ５を、ｒ０：ｒ１：ｒ２：ｒ３：ｒ４：ｒ５＝３２：１６：８：４：２：１に設定する。このとき、演算増幅器４のオフセット電圧の影響、並びにカレントミラー回路部１２のトランジスタＴｒ１１及びトランジスタＴｒ１２間の特性ばらつき等の影響で、設定通りの電流比が得られないことがある。その場合、本実施形態の電流負荷デバイス駆動用半導体装置を有機ＥＬ表示装置に搭載する際は、表示画面の輝度又は有機ＥＬ素子に流れる電流を測定しながら抵抗ｒ０乃至ｒ５を調節することにより、出力電流を設定値通りにすることができる。

本実施形態の電流負荷デバイス駆動用半導体装置においては、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５に設けられた全ての演算増幅器１４に、共通の電流制御電圧Ｖｃを入力しているので、一旦、可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗値ｒ０乃至ｒ５を調節して、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５から出力される電流ｉ０乃至ｉ５の比を、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２に設定した後は、容易にその比を保持したまま全体の出力電流を増減させることができる。このため、前述の第１実施形態と同様に、有機ＥＬ表示装置の表示部がＲＧＢにより構成されている場合、このＲＧＢに対応する３個の定電流回路１１を設け、各定電流回路１１からＲＧＢに対応する各駆動回路に基準電流ｉ０乃至ｉ５を供給することにより、ＲＧＢの各色毎に基準電流ｉ０乃至ｉ５の比を変えずに全体の電流を増減させることができる。その結果、ホワイトバランスの調節を容易に行うことができる。更に、本実施形態の電流負荷デバイス駆動用半導体装置は、Ｎ型トランジスタが不要であるため、回路が簡素化され、回路形成領域を小さくすることができる。

前述の第１及び第２実施形態の電流負荷デバイス駆動用半導体装置においては、Ｐ型トランジスタを使用して、電流を送り出す定電流回路を設けた場合について述べたが、本発明はこれに限定されるものではなく、例えば、定電流回路を以下に示す回路構成にすることにより、電流を引き込むこともできる。

電流を引き込む場合、例えば、第１実施形態の定電流回路１１では、トランジスタＴｒ１及びＴｒ２をＮ型トランジスタにし、トランジスタＴｒ３をＰ型トランジスタにする。そして、演算増幅器４の反転入力端子と非反転入力端子を逆に接続し、電源電極ＶＤＤに負電源電位を印加し、接地電極ＧＮＤに電源電位を印加すればよい。また、第２実施形態の定電流回路２１では、トランジスタＴｒ１及びＴｒ２をＮ型トランジスタにし、演算増幅器１４の反転入力端子と非反転入力端子を逆に接続して、電源電極ＶＤＤに負電源電位を印加し、接地電極ＧＮＤに電源電位を印加すればよい。

次に、本発明の第３実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１及び第２実施形態と同様に、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図５（ａ）は第１実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントミラー回路部２を示す回路図であり、図５（ｂ）は本発明の第３実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントミラー回路部を示す回路図である。本実施形態の電流負荷デバイス駆動用半導体装置は、定電流回路のカレントミラー回路部３２を、前述の第１実施形態で適用した一般的なカレントミラー回路ではなく、カスコード型カレントミラー回路としている。このカレントミラー回路部の回路構成以外は、前述の第１実施形態と同様である。以下、定電流回路のカレントミラー回路部３２についてのみ説明する。

図５（ａ）に示すように、第１実施形態における定電流回路のカレントミラー回路部２は、Ｐ型トランジスタＴｒ１及びＴｒ２のソース端子が電源電極ＶＤＤに接続され、ゲート端子は相互に接続されると共にトランジスタＴｒ１のドレイン端子に接続されている。一方、図６（ｂ）に示すように、本実施形態の電流負荷デバイス駆動用半導体装置における定電流回路のカレントミラー回路部は、カスコード型カレントミラー回路であり、Ｐ型トランジスタＴｒ３１及びＴｒ３２のソース端子と電源電極ＶＤＤとの間に、Ｐ型トランジスタＴｒ３３及びＴｒ３４が挿入されている。即ち、トランジスタＴｒ３３及びＴｒ３４のソース端子が電源電極ＶＤＤに接続され、ゲート端子は相互に接続されると共にトランジスタＴｒ３３のドレイン端子に接続されている。このトランジスタＴｒ３３のドレイン端子は、トランジスタＴｒ３１のソース端子に接続されており、トランジスタＴｒ３４のドレイン端子はトランジスタＴｒ３２のソース端子に接続されている。更に、トランジスタＴｒ３１及びＴｒ３２のゲート端子は相互に接続されると共に、トランジスタＴｒ３１のドレイン端子に接続されている。

本実施形態の電流負荷デバイス駆動用半導体装置においては、カレントミラー回路部３２を前述のような構成、即ち、カスコード型カレントミラー回路にすることにより、電源電圧の変動及び電流負荷特性変動に影響されず、一定の電流を出力することができる。図６（ａ）は出力電流特性のシミュレーション回路を示す図であり、図６（ｂ）は横軸に負荷電圧をとり、縦軸に出力電流をとって、図６（ｂ）に示す回路を使用してシミュレーションした結果を示すグラフ図である。本発明者等は、図６（ａ）に示すシミュレーション回路を使用して、図５（ａ）及び（ｂ）に示すカレントミラー回路について、電流が１μＡのとき、負荷電圧（電流出力端子における電圧）が２乃至１２Ｖまで変動したときの出力電流の変化について回路シミュレーションを行い、図７（ｂ）に示すように、カスコード型カレントミラー回路（図５（ｂ））は、前述の第１実施形態における定電流回路に適用したカレントミラー回路（図５（ａ））に比べて、負荷電圧依存性が極めて小さいことを見出した。従って、前述の第１及び第２実施形態の電流負荷デバイス駆動用半導体装置における定電流回路のカレントミラー部に、図５（ｂ）に示すカスコード型カレントミラー回路を適用することにより、電源電圧及び電流負荷特性の変動に影響されず、より高精度な電流を出力することが可能になる。

次に、本発明の第４実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１乃至第３実施形態と同様に、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図４に示す第２実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路１１は、Ｖ−Ｉ変換部１３の演算増幅器１４がオフセット電圧Ｖｏｆｆを持つ場合、出力電流ｉ０乃至ｉ５が、オフセット電圧Ｖｏｆｆの分だけずれることがある。また、このオフセット電圧Ｖｏｆｆは、演算増幅器１４の入力端子であるトランジスタの特性のばらつきにより生じるものであり、一般的には、印加される電位によって、オフセット電圧Ｖｏｆｆが異なる。例えば、非反転入力端子が反転入力端子よりもオフセット電圧がＶｏｆｆだけ高い場合、Ｖ−Ｉ変換回路ブロックＩ０においては、出力電流ｉ０＝（（Ｖｃ＋Ｖｏｆｆ）／ｒ０）となり、出力電流が理想の値からＶｏｆｆ分ずれることになる。

そこで、本実施形態の電流負荷デバイス駆動用半導体装置においては、このオフセット電圧分の電流を補正するために、Ｖ−Ｉ変換部の演算増幅器にオフセットキャンセル機能を付加している。図７（ａ）は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のＶ−Ｉ変換部の演算増幅器を示す回路図であり、図７（ｂ）はそのタイミング図である。図７（ａ）に示すように、本実施形態におけるＶ−Ｉ変換部の演算増幅器４４には、４個のスイッチ素子ＳＷ１乃至ＳＷ４と、オフセット電圧を保持するキャパシタＣｏｃと、出力電圧を保持するキャパシタＣｖｏとが設けられている。そして、演算増幅器４４の反転入力端子は、キャパシタＣｏｃに接続されており、このキャパシタＣｏｃを介して、電圧Ｖ（−）が入力される。一方、演算増幅器４４の非反転入力端子は、スイッチ素子ＳＷ３に接続されている。このスイッチＳＷ３は、カレントミラー部のＰ型トランジスタ（図示せず）のソース端子に接続されており、演算増幅器４４にはスイッチＳＷ３を介して電圧Ｖ（＋）が入力される。また、演算増幅器４４の出力端子は、スイッチＳＷ４を介して、カレントミラー部のＰ型トランジスタのゲート端子に接続されており、演算増幅器４４の出力端子から出力される電圧は、スイッチ素子ＳＷ４を介して出力される。そして、非反転入力端子と外部電源との間にはスイッチ素子ＳＷ１が接続されており、反転入力端子と出力端子との間にはスイッチ素子ＳＷ２が接続され、スイッチ素子ＳＷ４とカレントミラー部のＰ型トランジスタのゲート端子との間には、キャパシタＣｖｏが接続されている。なお、本実施形態の電流負荷デバイス駆動用半導体装置は、定電流回路のＶ−Ｉ変換部以外は前述の第２実施形態と同様である。

次に、この図７（ａ）に示す回路の動作について説明する。図７（ｂ）に示すように、この回路には、オフセット電圧をキャンセルするために必要となるオフセットキャンセル期間、及び通常の演算増幅器動作を行う期間の２つの動作状態がある。オフセットキャンセル期間は、スイッチ素子ＳＷ１及びＳＷ２が導通し、スイッチ素子ＳＷ３及びＳＷ４が導通していない状態のときであり、これにより、キャパシタＣｏｃの両端における電圧がオフセット電圧Ｖｏｆｆと等しくなる。キャパシタＣｖｏは、スイッチＳＷ４が非導通の状態でも出力の電圧を保持しているため、スイッチＳＷ４が非導通状態になるオフセットキャンセル期間においても、外部回路に電位を印加し続けている。一方、スイッチＳＷ３及びＳＷ４が導通状態になることにより、キャパシタＣｏｃの両端における電圧にはオフセット電圧Ｖｏｆｆが保持される。この結果、反転入力端子には常に入力電圧Ｖ（−）からオフセット電圧Ｖｏｆｆ分だけ低い電位が印加されることになるので、オフセットがキャンセルされた状態で演算増幅器４４を動作させることができる。即ち、このような回路構成のＶ−Ｉ変換部が設けられた定電流回路は、オフセット電圧の影響を受けないため、常に、電流制御電圧Ｖｃと抵抗値Ｒｖとにより決まる出力電流ｉを流すことができる。なお、オフセットキャンセル期間及び通常の演算増幅器動作期間は、例えば、有機ＥＬ表示装置の場合、表示画面の書き換え周期（フレーム周期）に合わせて、繰り返せばよい。

また、本実施形態の電流負荷デバイス駆動用半導体装置の定電流回路は、演算増幅器４４にオフセットキャンセル機能を付加し、オフセット電圧の影響を受けなくしているため、一旦、可変抵抗素子Ｒｖ０乃至Ｒｖ５の抵抗値ｒ０乃至ｒ５を調節して、Ｖ−Ｉ変換回路ブロックＩ０乃至Ｉ５における出力電流ｉ０乃至ｉ５の比を、ｉ０：ｉ１：ｉ２：ｉ３：ｉ４：ｉ５＝１：２：４：８：１６：３２に設定した後は、その比を保持したまま全体の電流の増減を、前述の第１及び第２実施形態の電流負荷デバイス駆動用半導体装置よりも高精度に調節することができる。このため、例えば、有機ＥＬ表示装置の表示部がＲＧＢにより構成されている場合、このＲＧＢに対応する３個の定電流回路を設け、各定電流回路からＲＧＢに対応する各駆動回路に基準電流ｉ０乃至ｉ５を供給することにより、ＲＧＢの各色毎に基準電流ｉ０乃至ｉ５の比を変えずに全体の電流を増減させることができる。その結果、ホワイトバランスの調節を容易に且つ高精度に行うことができる。

次に、本発明の第５実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１乃至第４実施形態と同様に、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図８（ａ）は本発明の第５実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図であり、図８（ｂ）はそのタイミング図である。本実施形態における定電流回路には、カレントミラー回路部の代わりに、カレントコピア回路部５２が設けられており、それ以外は前述の第１実施形態の電流負荷デバイス駆動用半導体装置と同様である。以下、このカレントコピア回路部５２について説明する。図８（ａ）に示すように、カレントコピア回路部５２は、回路構成が同じである回路５３ａ及び５３ｂにより構成されている。回路５３ａには、電流の記憶と出力の動作を行う駆動トランジスタＴｒ５１と、駆動トランジスタＴｒ５１のゲート・ソース電圧を保持するキャパシタＣ５１と、３個のスイッチ素子ＳＷ５１乃至ＳＷ５３とが設けられており、回路５３ｂには、電流の記憶と出力の動作を行う駆動トランジスタＴｒ５２と、駆動トランジスタＴｒ５２のゲート・ソース電圧を保持するキャパシタＣ５２と、３個のスイッチ素子ＳＷ５４乃至ＳＷ５６とが設けられている。

回路５３ａにおいては、駆動トランジスタＴｒ５１のソース端子が電源電極ＶＤＤに接続されており、ドレイン端子がスイッチ素子ＳＷ５３に接続されている。また、駆動トランジスタＴｒ５１のソース端子と電源電極ＶＤＤとの間には、キャパシタＣ５１の一方の端子が接続されており、このキャパシタＣ５１の他方の端子には、トランジスタＴｒ５１のゲート端子が接続されると共にスイッチ素子ＳＷ５１及びスイッチ素子ＳＷ５２がこの順に接続されている。一方、回路５３ｂにおいては、駆動トランジスタＴｒ５２のソース端子が電源電極ＶＤＤに接続されており、ドレイン端子がスイッチ素子ＳＷ５６に接続されている。また、駆動トランジスタＴｒ５２のソース端子と電源電極ＶＤＤとの間には、キャパシタＣ５２の一方の端子が接続されており、このキャパシタＣ５２の他方の端子には、トランジスタＴｒ５１のゲート端子が接続されると共にスイッチ素子ＳＷ５４及びスイッチ素子ＳＷ５５がこの順に接続されている。そして、スイッチ素子ＳＷ５２及びＳＷ５５はＶ−Ｉ変換部に接続され、スイッチ素子ＳＷ５３及びＳＷ５６は定電流出力端子に接続されている。

次に、このカレントコピア回路部５２の動作について説明する。図８（ｂ）に示すように、カレントコピア回路部５２は電流の記憶及び出力の２つの動作モードを持っているため、回路５３ａが電流を記憶する動作を実行しているときは、回路５３ｂが電流を出力する動作を行い、回路５３ａが電流を出力する動作を実行しているときは、回路５３ｂが電流を記憶する動作を行う。回路５３ａが電流記憶動作時には、スイッチ素子ＳＷ５１及びＳＷ５２が導通状態になると共にＳＷ５３が非導通状態になり、Ｖ−Ｉ変換部（図示せず）規定された電流が駆動トランジスタＴｒ５１に流れて、キャパシタＣ５１にはその電流に対応するゲート・ソース電圧が発生する。一方、回路５３ａが電流出力記憶動作には、スイッチ素子ＳＷ５１及びＳＷ５２が非導通状態になると共にスイッチ素子ＳＷ５３が導通状態になり、キャパシタＣ５１に保持されたゲート・ソース電圧に相当する電流、即ち、Ｖ−Ｉ変換部において規定された電流が、出力端子から外部に出力される。回路５３ｂの電流記憶動作時、電流出力動作時の回路動作は、前述の回路５３ａと同様である。これにより、トランジスタのばらつきの影響を受けることなく、より高精度な電流を出力することができる。

次に、本発明の第６実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１乃至第５実施形態と同様に、駆動回路と、この駆動回路に基準電流を出力する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図９は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路を示す回路図である。例えば、図４に示す第２実施形態の電流負荷デバイス駆動用半導体装置における定電流回路１１のカレントミラー回路部１２の代わりに、カレントコピア回路部を設ける場合、Ｖ−Ｉ変換部１３にカレントコピア回路部が含まれるため、図８（ａ）に示す構成の回路を適用することはできない。そこで、本実施形態の電流負荷デバイス駆動用半導体装置においては、カレントコピア回路部６２を、図９に示す回路構成が同じである回路６３ａ及び回路６３ｂにより構成する。

即ち、カレントコピア回路部６２は、ソース端子が電源電極ＶＤＤに接続された駆動トランジスタＴｒ６１及びＴｒ６２のゲート端子が、スイッチ素子ＳＷ６１及びＳＷ６４を介して相互に接続された後、Ｖ−Ｉ変換部に設けられた演算増幅器の出力端子に接続されている。また、駆動トランジスタＴｒ６１及びＴｒ６２のドレイン端子は、夫々スイッチ素子ＳＷ６２及びＳＷ６５を介して相互に接続された後、Ｖ−Ｉ変換部の演算増幅器の非反転入力端子及び可変抵抗素子Ｒｖの端子に接続されていると共に、スイッチ素子ＳＷ６３及びＳＷ６６を介して相互に接続された後、出力端子に接続されている。更に、電源電極ＶＤＤと駆動トランジスタＴｒ６１及びＴｒ６２のソース端子との間には、キャパシタＣ６１及びＣ６２の一方の端子が夫々接続されており、このキャパシタＣ６１及びＣ６２の他方の端子は、スイッチ素子ＳＷ６１及びＳＷ６４に接続されている。

図９に示すカレントコピア回路部６２と、図８（ａ）に示すカレントコピア回路部５２とは接続状態は異なるが、回路６３ａ及び回路６３ｂの動作の切り換え及び各動作モードにおけるスイッチ素子の導通又は非導通の状態は同じである。なお、電流記憶から電流出力に切り換える周期は、前述の第６実施形態及び本実施形態のカレントコピア回路共に、例えば、有機ＥＬ表示装置に搭載する場合であれば、表示画面の書き換え周期（フレーム周期）に合わせればよい。これにより、トランジスタのばらつきの影響を受けることなく、より高精度な電流を出力することができる。

定電流回路にカレントミラー回路部が設けられた第１及び第２実施形態の電流負荷デバイス駆動用半導体装置においては、カレントミラー回路部を構成する１対の駆動トランジスタの特性にばらつきがあると、出力電流の比が設定通りにならないことがあるが、定電流回路にカレントコピア回路部を設けた第５及び第６実施形態の電流負荷デバイス駆動用半導体装置においては、カレントコピア回路内の駆動トランジスタがＶ−Ｉ変換部で規定された電流を記憶すると共にこの記憶した電流値に等しい電流を出力するため、トランジスタの特性がばらついても影響を受けない。

また、定電流回路に、図７に示すオフセットキャンセル機能を付加した演算増幅器を設けたＶ−Ｉ変換部と、図８（ａ）又は図９に示すカレントコピア回路部と、絶対精度を持つ抵抗素子とを設けることにより、可変抵抗素子が不要、即ち、調節が不要で、且つ高精度に電流を出力することができる。なお、抵抗素子として、絶対精度が悪いが相対精度は良いものを設けた場合には、外部から入力される電流制御電圧Ｖｃを調節するだけで、設定値通りの出力電流が得られる。

次に、本発明の第７実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１乃至第６実施形態と同様に、駆動回路と、この駆動回路に基準電流を供給する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図１０（ａ）は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図であり、図１０（ｂ）はそのタイミング図である。前述の第３実施形態において述べたように、定電流回路におけるカレントコピア回路部をカスコード型にすることにより、電源電圧の変動及び電流負荷の変動に影響されずに、一定の電流出力を得ることができる。そこで、本実施形態の電流負荷デバイス駆動用半導体装置は、図８（ａ）に示すカレントコピア回路部５２の代わりに、カスコード型のカレントコピア回路部７２を設けたものであり、それ以外は前述の第５実施形態の電流負荷デバイス駆動用半導体装置と同様である。

図１０（ａ）に示すように、本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部７２は、カスコード型カレントコピア回路であり、回路７３ａにおいては、駆動トランジスタＴｒ７１のソース端子と電源電極ＶＤＤとの間に駆動トランジスタＴｒ７３が接続されており、キャパシタＣ７１と電源電極ＶＤＤとの間にはキャパシタＣ７３の一方の端子が接続されており、このキャパシタＣ７３の他方の端子は、トランジスタＴｒ７３のゲート端子に接続されると共にスイッチ素子ＳＷ７７を介してトランジスタＴｒ７１のソース端子とトランジスタＴｒ７３のドレイン端子との間に接続されている。一方、回路７３ｂにおいては、駆動トランジスタＴｒ７２のソース端子と電源電極ＶＤＤとの間に駆動トランジスタＴｒ７４が接続されており、キャパシタＣ７２と電源電極ＶＤＤとの間にはキャパシタＣ７４の一方の端子が接続されており、このキャパシタＣ７４の他方の端子は、トランジスタＴｒ７４のゲート端子に接続されると共にスイッチ素子ＳＷ７８を介してトランジスタＴｒ７２のソース端子とトランジスタＴｒ７４のドレイン端子との間に接続されている。このカレントコピア回路部７２は、駆動トランジスタＴｒ７３及びＴｒ７４、キャパシタＣ７３及びＣ７４並びにスイッチ素子ＳＷ７７及びＳＷ７８が追加された以外は、図８（ａ）に示すカレントコピア回路部５２と同様である。

このカレントコピア回路部７２は、前述の第５実施形態におけるカレントコピア回路部５２と同様に、回路７３ａが電流記憶動作を実行しているときは、回路７３ｂが電流出力動作を行い、回路７３ａが電流出力動作を実行しているときは、回路７３ｂが電流記憶動作を行うように動作する。そして、図１０（ｂ）に示すように、回路７３ａの電流記憶動作時には、スイッチＳＷ７１、ＳＷ７２及びＳＷ７７が導通状態になり、スイッチ素子ＳＷ７３が非導通状態になって、Ｖ−Ｉ変換部で規定された電流が駆動トランジスタＴｒ７１及び駆動トランジスタＴｒ７３に流れて、キャパシタＣ７１及びＣ７３にはその電流に相当するゲート・ソース電圧が生じる。一方、回路７３ａが電流出力記憶動作を実行するときは、スイッチ素子ＳＷ７１、ＳＷ７２及びＳＷ７７が非導通状態になり、スイッチ素子ＳＷ７３が導通状態となって、駆動トランジスタＴｒ７１及び駆動トランジスタＴｒ７３に記憶された電流、即ち、Ｖ−Ｉ変換部で作られた電流が、出力端子から外部に出力される。回路７３ｂにおける電流記憶時及び電流出力時の回路動作は、前述の回路７３ａと同様である。このように、カスコード型のカレントコピア回路部７２においては、回路７３ａでは駆動トランジスタＴｒ７１及びＴｒ７３が、回路７３ａでは駆動トランジスタＴｒ７２及びＴｒ７４が、カスコード接続されているため、電源電圧及び電流負荷の変動依存性が極めて小さくなり、より高精度な電流を出力することができる。

次に、本発明の第８実施形態に係る電流負荷デバイス駆動用半導体装置について説明する。本実施形態の電流負荷デバイス駆動用半導体装置は、前述の第１乃至第７実施形態と同様に、駆動回路と、この駆動回路に基準電流を供給する定電流回路とが設けられており、有機ＥＬ素子等の電流駆動型の素子に電流を供給する半導体装置である。図１１は本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図である。本実施形態の電流負荷デバイス駆動用半導体装置は、図９に示すカレントコピア回路部６２の代わりに、カスコード型のカレントコピア部８２を設けたものであり、それ以外は前述の第６実施形態の電流負荷デバイス駆動用半導体装置と同様である。

図１１に示すように、本実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部８２は、カスコード型カレントコピア回路であり、回路８３ａにおいては、駆動トランジスタＴｒ８１のソース端子と電源電極ＶＤＤとの間に駆動トランジスタＴｒ７３が接続されており、キャパシタＣ７１と電源電極ＶＤＤとの間にはキャパシタＣ７３の一方の端子が接続されており、このキャパシタＣ７３の他方の端子はトランジスタＴｒ７３のゲート端子に接続されると共に、スイッチ素子ＳＷ７７を介してトランジスタＴｒ７１のソース端子とトランジスタＴｒ７３のドレイン端子との間に接続されている。一方、回路８３ｂにおいては、駆動トランジスタＴｒ７２のソース端子と電源電極ＶＤＤとの間に駆動トランジスタＴｒ７４が接続されており、キャパシタＣ７２と電源電極ＶＤＤとの間にはキャパシタＣ７４の一方の端子が接続されており、このキャパシタＣ４の他方の端子は、トランジスタＴｒ４のゲート端子に接続されると共に、スイッチ素子ＳＷ７８を介してトランジスタＴｒ７２のソース端子とトランジスタＴｒ７４のドレイン端子との間に接続されている。そして、駆動トランジスタＴｒ７３及びＴｒ７４、キャパシタＣ７３及びＣ７４並びにスイッチ素子ＳＷ７７及びＳＷ７８が追加された以外は、図９に示すカレントコピア回路部６２と同様である。

このカスコード型カレントコピア回路部８２と、図１０（ａ）に示すカレントコピア回路部７２とは接続状態は異なるが、回路８３ａ及び回路８３ｂの動作の切り換え、及び各動作モードにおけるスイッチ素子の導通又は非導通の状態は同じである。従って、本実施形態の電流負荷デバイス駆動用半導体装置も電源電圧及び電流負荷変動に対する依存性が極めて小さく、より高精度な電流を出力することができる。

なお、前述の第１乃至第８実施形態の電流負荷デバイス駆動用半導体装置においては、図１５に示す非特許文献１に記載の駆動回路と組み合わせた場合について述べたが、本発明はこれに限定されるものではなく、他の駆動回路と組み合わせてもよく、組み合わされる駆動回路は、定電流回路から出力された基準電流に応じた電流を電流負荷素子に供給する回路であればよい。

また、前述の第１乃至第８実施形態の電流負荷デバイス駆動用半導体装置においては、Ｖ−Ｉ変換回路にカレントミラー回路部又はカレントコピア回路部が設けられている場合について述べたが、本発明はこれらに限定されるものではなく、例えば、Ｖ−Ｉ変換回路を、演算増幅器と、抵抗素子と、Ｐ型トランジスタとにより構成することもできる。この場合、抵抗素子の一方の端子には電源電位ＶＤＤが印加され、他方の端子はＰ型トランジスタのソース端子に接続される。また、演算増幅器の反転入力端子は抵抗素子の他方の端子に接続され、非反転入力端子には電流制御電圧Ｖｃが入力され、出力端子はＰ型トランジスタのゲート端子に接続される。そして、Ｐ型トランジスタのドレイン端子が出力端子になる。

このような構成のＶ−Ｉ変換回路が設けられた定電流回路も、前述の第１乃至第８実施形態の電流負荷デバイス駆動用半導体装置における定電流回路と同様に、抵抗素子の抵抗値を変更することにより、Ｖ−Ｉ変換回路から出力される電流値を調節することができるため、精度よく基準電流を出力することができると共に、定電流回路内の全ての演算増幅器に共通の電流制御電圧Ｖｃを入力することにより、定電流回路内の各Ｖ−Ｉ変換回路から出力される電流の比を保持したままで、容易に全体の出力電流の増減を行うことができる。

本発明の第１実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路を示す回路図である。 本発明の第１実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路から出力される基準電流値を示す図である。 横軸に階調をとり、縦軸に電流値をとって、本発明の第１実施形態の電流負荷デバイス駆動用半導体装置の出力電流値を示すグラフ図である。 本発明の第２実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路を示す回路図である。 （ａ）は第１実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントミラー回路部を示す回路図であり、（ｂ）は本発明の第３実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントミラー回路部を示す回路図である。 （ａ）は出力電流特性のシミュレーション回路を示す図であり、（ｂ）は横軸に負荷電圧をとり、縦軸に出力電流をとって、（ａ）に示す回路を使用してシミュレーションした結果を示すグラフ図である。 （ａ）は本発明の第４実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のＶ−Ｉ変換部の演算増幅器を示す回路図であり、（ｂ）はそのタイミング図である。 （ａ）は本発明の第５実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図であり、（ｂ）はそのタイミング図である。 本発明の第６実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図である。 （ａ）は本発明の第７実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図であり、（ｂ）はそのタイミング図である。 本発明の第８実施形態の電流負荷デバイス駆動用半導体装置に設けられた定電流回路のカレントコピア回路部を示す回路図である。 有機ＥＬ表示装置の構成を示すブロック図である。 電圧書き込み電流駆動型の画素回路を示す回路図である。 電流書き込み電流駆動型の画素回路を示す回路図である。 非特許文献１に記載の駆動回路の動作を示すブロック図である。 特許文献１に記載の定電流回路を示す回路図である。 従来の定電流回路を示す回路図である。

符号の説明

１、１１、３１、１２６；定電流回路
２、１２、３２、１２５；カレントミラー回路部
３、１３、１２４；Ｖ−Ｉ変換部
４、１４、４４、１２２；増幅器
１５；信号線
５２、６２、７２、８２；カレントコピア回路部
５３ａ、５３ｂ、６３ａ、６３ｂ、７２ａ、７２ｂ、８２ａ、８２ｂ；回路
１００；表示部
１０１；画素
１０２；垂直走査ドライバ回路
１０３；水平走査ドライバ回路
１１０；有機ＥＬ素子
１１１、１３１；データ線
１１２；走査線
１１３；画素回路
１１４；駆動トランジスタ
１１５、１１６；制御線
１１７〜１２０、１２９、ＳＷ１〜４；スイッチ
１２１；出力トランジスタ
１２３；抵抗素子
１２７；基準電流源
１２８；駆動回路
１２９、Ｃ、Ｃｏｃ、Ｃｏｖ；キャパシタ
ＧＮＤ；接地電極
Ｉ０〜Ｉ５；回路ブロック
Ｒｃ：電流設定抵抗素子
Ｒｖ：可変抵抗素子
Ｔｒ：トランジスタ
ＶＤＤ；電源電極

Claims (17)

1. １又は複数の電流負荷素子を備えるセルと、ｎ（ｎは自然数）種の基準電流を出力する１又は複数の定電流回路と、前記各定電流回路から出力された基準電流に基づいた電流を前記セルに出力する１又は複数の駆動回路と、を有する電流負荷デバイス駆動用半導体装置であって、前記各定電流回路には、電流制御電圧が入力され、この電流制御電圧に応じた電流を出力するｎ個の電圧−電流変換回路が設けられており、前記各定電流回路内の全ての電圧−電流変換回路には共通の電流制御電圧が入力されることを特徴とする電流負荷デバイス駆動用半導体装置。
2. 前記電圧−電流変換回路は、トランジスタと、一方の端子に基準電位が印加され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから出力されることを特徴とする請求項１に記載の電流負荷デバイス駆動用半導体装置。
3. 前記電圧−電流変換回路はカレントミラー回路を有し、前記基準電流は前記カレントミラー回路から出力されることを特徴とする請求項１に記載の電流負荷デバイス駆動用半導体装置。
4. 前記電圧−電流変換回路は、前記カレントミラー回路に電流を供給するトランジスタと、一方の端子が接地に接続され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから前記カレントミラー回路に供給されることを特徴とする請求項３に記載の電流負荷デバイス駆動用半導体装置。
5. 前記電圧−電流変換回路は、一方の端子が接地に接続され他方の端子が前記カレントミラー回路に接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記カレントミラー回路のゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記カレントミラー回路に流れることを特徴とする請求項３に記載の電流負荷デバイス駆動用半導体装置。
6. 前記抵抗素子は可変抵抗素子であり、この可変抵抗素子の抵抗値を変えることにより、各ブロックから出力される基準電流が調節されることを特徴とする請求項４又は５に記載の電流負荷デバイス駆動用半導体装置。
7. 前記演算増幅器には、入力のオフセット電圧を補正するオフセットキャンセル回路が設けられていることを特徴とする請求項４乃至６のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
8. 前記カレントミラー回路は、カスコード型カレントミラー回路であることを特徴とする請求項３乃至７のいずれか１項に記載の電流負荷デバイスの駆動用半導体装置。
9. 前記電圧−電流変換回路はカレントコピア回路を有し、前記基準電流は前記カレントコピア回路から出力されることを特徴とする請求項１に記載の電流負荷デバイス駆動用半導体装置。
10. 前記電圧−電流変換回路は、前記カレントコピア回路に電流を供給するトランジスタと、一方の端子が接地に接続され他方の端子が前記トランジスタに接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記トランジスタのゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記トランジスタから前記カレントコピア回路に供給されることを特徴とする請求項９に記載の電流負荷デバイス駆動用半導体装置。
11. 前記電圧−電流変換回路は、一方の端子が接地に接続され他方の端子が前記カレントコピア回路に接続された抵抗素子と、１対の入力端子が電流制御電圧及び前記抵抗素子の前記他方の端子に接続され出力端子が前記カレントコピア回路のゲートに接続された演算増幅器とを有し、前記電流制御電圧は前記各定電流回路内の全ての演算増幅器に入力され、前記電流制御電圧及び前記抵抗素子の抵抗値に基づく電流が前記カレントコピア回路に流れることを特徴とする請求項９に記載の電流負荷デバイス駆動用半導体装置。
12. 前記抵抗素子は可変抵抗素子であり、この可変抵抗素子の抵抗値を変えることにより、各ブロックから出力される基準電流が調節されることを特徴とする請求項１０又は１１に記載の電流負荷デバイス駆動用半導体装置。
13. 前記演算増幅器には、入力のオフセット電圧を補正するオフセットキャンセル回路が設けられていることを特徴とする請求項１０乃至１２のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
14. 前記電圧−電流変換回路には１対のカレントコピア回路が設けられており、この１対のカレントコピア回路が一定期間毎に電流記憶動作と電流出力動作とを交互に行うことを特徴とする請求項９乃至１３のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
15. 前記カレントコピア回路は、カスコード型カレントコピア回路であることを特徴とする請求項９乃至１４のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
16. 前記電流負荷素子が有機ＥＬ素子であることを特徴とする請求項１乃至１５のいずれか１項に記載の電流負荷デバイス駆動用半導体装置。
17. 電流負荷素子が有機ＥＬ素子であり、請求項１乃至１６に記載の電流負荷デバイス駆動用半導体装置が搭載されていることを特徴とする発光表示装置。
    

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