JP2005292387A - ディスプレイパネル駆動方法,ドライバ,及びディスプレイパネル駆動用プログラム - Google Patents
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Abstract
【解決手段】 本発明のディスプレイパネル駆動方法は,一の入力端子14あたり,N個の画素セットが設けられているディスプレイパネルの駆動方法である。当該駆動方法は,(A)第nラインに位置するR画素,G画素,及びB画素に,スイッチ13を介して画素データに対応する電圧を時分割で書き込むステップと,(B)第nラインに隣接する第n+1ラインに位置するR画素,G画素,及びB画素に,対応するスイッチ13を介して画素データに対応する電圧を時分割で書き込むステップとを含む。第n+1ラインの書き込み順序は,第nラインの書き込み順序と異なる。N個のG画素の書き込み順番は,N×3個の画素のうちでN+1番目以降であるように定められる。
【選択図】 図2
Description
具体的には,本発明の目的は,画素の書き込み電圧の変動に起因する縦筋ムラを一層に抑制するための技術を提供することにある。
本発明の更に他の目的は,ディスプレイパネルの色の均一性を向上しつつ,画素の書き込み電圧の変動に起因する輝度ムラを一層に抑制するための技術を提供することにある。
走査線方向に規定された複数のラインのそれぞれに順次に並べられた,赤,緑,青に対応するR画素,G画素,B画素をそれぞれに含む第1〜第N画素セット(Pij)(Nは2以上の整数)と,前記入力ノード(14)と,第1〜第N画素セットを構成するN×3個の前記画素との間に接続されたN×3個のスイッチ(13)とを含むディスプレイパネル(10)の駆動方法である。当該ディスプレイパネル駆動方法は,
(A)第kフレームにおいて,第nラインに位置する前記N×3個の画素に,入力ノード(14)とN×3個のスイッチ(13)とを介して画素データに対応する電圧を時分割で書き込むステップと,
(B)前記第kフレームにおいて,前記第nラインに隣接する第n+1ラインに位置する前記N×3個の画素に,入力ノード(14)と前記N×3個のスイッチ(13)とを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第n+1ラインに位置するN×3個の画素の書き込み順番の少なくとも一つは,第nラインに位置するN×3個の画素の書き込み順番の少なくとも一つと異なる。第1〜第N画素セット(Pij)に含まれるN個のG画素には,(N+1)番目以降の書き込み順番が割り当てられる。
第n+2ライン〜第(n+N−1)ラインの書き込み順序は,1以上K−1以下の任意の整数pについて,第(n+2p)ライン,第(n+2p+1)ラインの画素の書き込み順番が,それぞれ,第(n+2p−2)ライン,第(n+2p−1)ラインの画素の書き込み順番を,2つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定される。
第(n+N)ラインと第(n+N+1)ラインに位置するG画素の書き込み順番は,それぞれ,前記第nラインと前記第n+1ラインに位置するG画素の書き込み順番と同一に決定される。
第(n+N)ラインと第(n+N+1)ラインに位置するR画素,B画素の書き込み順番は,第nラインと第n+1ラインに位置するR画素,B画素の書き込み順番を,第2p−1画素セットと第2p画素セットとの間で入れ替えることによって決定される。
第(n+N+2)ライン〜第(n+2N−1)ラインの書き込み順序は,1以上K−1以下の任意の整数pについて,第(n+N+2p)ライン,第(n+N+2p+1)ラインの画素の書き込み順番が,それぞれ,第(n+N+2p−2)ライン,第(n+N+2p−1)ラインの画素の書き込み順番を,2つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定される。
(C)第kフレームに続く第(k+1)フレームにおいて,前記複数のラインの第nラインに位置する前記N×3個の画素に,前記入力ノード(14)と前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップと,
(D)前記第(k+1)フレームにおいて,前記第n+1ラインに位置する前記N×3個の画素に,前記入力ノード(14)と前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第(k+1)フレームにおける第nラインの書き込み順序は,第kフレームにおける前記第nラインの書き込み順序と異なり,第(k+1)フレームにおける第n+1ラインの書き込み順序は,第kフレームにおける第n+1ラインの書き込み順序と異なる。
(E)前記複数のラインのうちの第nラインの前記第1R画素,前記第1G画素,及び前記第1B画素に,第1入力ノード(141)と第1〜第3スイッチ(13)とを介して画素データに対応する電圧を時分割で書き込むステップと,
(F)前記複数のラインの前記第nラインに隣接する第n+1ラインの前記第1R画素,前記第1G画素,及び前記第1B画素に,第1入力ノード(141)と第1〜第3スイッチ(13)とを介して画素データに対応する電圧を時分割で書き込むステップ
とを含む。第n+1ラインの第1画素セット(Pi1)の書き込み順序は,第nラインの第1画素セット(Pi1)の書き込み順序と異なる。第1画素セット(Pi1)の第1G画素の書き込み順番は,3番目である。
(G)前記第kフレームにおいて,前記第nラインに属する前記第2R画素,前記第2G画素,及び前記第2B画素に,前記第2入力ノード(14)と前記第4〜第6スイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
を含無場合,
第2画素セット(Pi2)の第2G画素の書き込み順番は3番目であり,且つ,第nラインの第2画素セット(Pi2)の書き込み順序は,第nラインの第1画素セット(Pi1)の書き込み順序と異なることが好適である。
具体的には,本発明により,画素の書き込み電圧の変動に起因する縦筋ムラを一層に抑制するための技術が提供される。
また,本発明により,ディスプレイパネルの色の均一性を向上しつつ,画素の書き込み電圧の変動に起因する輝度ムラを一層に抑制するための技術が提供される。
1.表示装置の構成
実施の第1形態では,図2に示されているように,本発明のディスプレイパネル駆動方法が,6本の信号線を時分割で駆動する表示装置に適用される。本実施の形態の表示装置は,1つのアンプによって駆動される信号線の数が異なる点以外,その構成は図1の表示装置とほぼ同じである。図2において,図1の構成要素と同様の機能を有する構成要素には,同じ又は類似の符号が付されている。以下には,本実施の形態の表示装置が概略的に説明される。
本発明によるディスプレイパネル駆動方法は,各ラインに位置する6つの画素に書き込みを行う順序を適切に決定することにより,輝度ムラの抑制を図るものである。図3A〜図3D及び図4A〜図4Dは,本実施の形態のディスプレイパネル駆動方法の実施例を示している。各画素への書き込み電圧の書き込みは,図3A〜図3D及び図4A〜図4Dに示されている順序で行われる。この順序で書き込みを行うために,各画素の画素データが,図3A〜図3D及び図4A〜図4Dに示されている順序に対応する順序でラッチ23からD/Aコンバータ24に読み出され,これにより,各画素に書き込まれる書き込み電圧が,所望の順序でアンプ25から入力端子14に供給される。入力端子14に供給された書き込み電圧は,対応するスイッチ13を介して所望の画素に書き込まれる。以下,本発明のディスプレイパネル駆動方法の好適な実施形態が詳細に説明される。
本明細書で使用される語句及び記号の説明が,以下に与えられる。語句及び記号を一般的に定義するために,以下の説明では,必要に応じて,同一の入力端子14に対応する画素セットの数Nが導入される。
書き込み順番は,同一の入力端子14に接続されている第iラインのN×3個の画素への書き込みが行われる順番を示す値であり,1以上,N×3以下の整数である。Nが2である本実施の形態では,6つの画素,即ち,第iラインのR1画素,G1画素,B1画素,R2画素,G2画素,B2画素に,それぞれ,書き込み順番αi1 R,αi1 G,αi1 B,αi2 R,αi2 G,αi2 Bが定義される。αi1 R,αi1 G,αi1 B,αi2 R,αi2 G,αi2 Bは,互いに異なる1以上6以下の整数である。書き込み順番αi1 Rは,あるフレームにおいて,第iラインのR1画素への書き込みが,6つの画素のうちのαi1 R番目に行われることを意味している。他の書き込み順番αi1 G,αi1 B,αi2 R,αi2 G,αi2 Bについても同様である。例えば,図3Aに示されている実施例の第nラインのR1画素,G1画素,B1画素,R2画素,G2画素,B2画素の書き込み順番は,それぞれ,1,5,2,3,6,4である,即ち,下記式:
αi1 R=1,
αi1 G=5,
αi1 B=2,
αi2 R=3,
αi2 G=6,
αi2 B=4,
が成立する。
書き込み順番行列は,各画素の書き込み順番を要素とするp行N×3列の行列である。ここでpは,書き込み順番行列に書き込み順序が記述されているラインの数である。例えば,本実施の形態では,第nラインと第n+1ラインの各画素の書き込み順番は,下記式で表される2行6列の書き込み順番行列Xn,(n+1):
第iラインの書き込み順序とは,同一の入力端子14に接続されている第iラインのN×3個の画素への書き込みが行われる順序であり,1行N×3列の書き込み順番行列で表される。Nが2である本実施の形態では,第iラインの書き込み順番とは,6つの画素,即ち,R1画素,G1画素,B1画素,R2画素,G2画素,B2画素への書き込みが行われる順序を意味しており,1行6列の書き込み順番行列で表される。
書き込み順番部分行列は,書き込み順番行列の部分行列であり,ある一の色の画素の書き込み順番を示すp行N列の行列である。pは,書き込み順番行列に書き込み順序が記述されているラインの数である。Nが2である本実施の形態では,R画素についての第nラインと第n+1ラインの書き込み順番部分行列XR n,n+1は,
x−y座標系が,液晶パネル10に規定される。x軸は,水平方向,即ち,走査線Giが延伸する方向に平行に規定され,y軸が垂直方向,即ち,信号線が延伸する方向に規定される。更に,+x方向は,走査線Giに平行な一の方向として規定される;−x方向は,+x方向と逆の方向として規定される。
本発明のディスプレイパネル駆動方法は,同一の入力端子14を介して書き込み電圧が供給される,同一ラインに位置する画素の書き込み電圧の変動の大きさが,それぞれに書き込みが行われる順序に依存するという現象を積極的に利用するものである。例えば,第nラインのR1画素,G1画素,R1画素,R2画素,G2画素,B2画素に,この順番で書き込みが行われる場合には,多くの場合,R1画素,G1画素,R1画素,R2画素,G2画素,B2画素の順に,書き込み電圧の変動が大きくなる。
αnj γ≠α(n+1)j γ, ・・・(1−1)
が成立するように決定される。ここでjは,1又は2であり,γは,”R”,”G”,”B”のいずれかである。例えば,図3Aの実施例では,第nラインのR1画素の書き込み順番は”1”である一方,第n+1ラインのR1画素の書き込み順番は”4”である。
下記式(1−4a):
αn1 R+α(n+1)1 R
=αn1 B+α(n+1)1 B
=αn2 R+α(n+1)2 R
=αn2 B+α(n+1)2 B
=KL, ・・・・(1−4a)
が成立するように各画素の書き込み順番が定められることが好適である。図3Aの実施例では,KLは5であり,図3Bの実施例ではKLは7である。
図5Aは,上記の要求を満足させるように各ラインの書き込み順序を決定するための第1のアルゴリズムを示すフローチャートである。図5Aに示された第1のアルゴリズムは,図3A及び図3Bの実施例の書き込み順序を決定するためのものである。図3A及び図3Bの実施例のライン周期は2ラインであり,第1のアルゴリズムにより,第nラインの書き込み順序と,それに隣接する第n+1ラインの書き込み順序が決定される。
a)R画素に割り当てられる書き込み順番が奇数又は偶数の一方であり,B画素の書き込み順番が他方であり,且つ,
b)画素セットPi1の画素の書き込み順番は,ステップS04で割り当てられた書き込み順番の前の半分から選択され,画素セットPi2の画素の書き込み順番は,ステップS04で割り当てられた書き込み順番の後の半分から選択される
を満足するように決定される(ステップS05)。具体的には,図3A,図3Bの実施例では,いずれも,R画素の書き込み順番が奇数,B画素の書き込み順番が偶数に選ばれている。更に,図3Aの実施例では,第nラインの画素セットPi1に属するR1画素,B1画素の書き込み順番が,”1”,”2”と決定され,画素セットPi2に属するR2画素,B2画素の書き込み順番が,それぞれ”3”,”4”と決定される。一方,図3Bの実施例では,第nラインのR1画素,B1画素の書き込み順番は,それぞれ”1”,”2”と定められ,R2画素,B2画素の書き込み順番が”5”,”6”と定められる。
a’) R画素に割り当てられる書き込み順番とB画素に割り当てられる書き込み順番とが交換され,且つ,
b’) 画素セットPi1の画素にはステップS04で割り当てられた書き込み順番の後の半分の書き込み順番が割り当てられ,画素セットPi2の画素には前の半分の書き込み順番が割り当てられるように決定される(ステップS06)。即ち,図3Aの実施例では,画素セットPi1に属するR1画素,B1画素に,それぞれ”4”,”3”がそれぞれ割り当てられ,画素セットPi2に属するR2画素,B2画素に,それぞれ書き込み順番”2,”1”が割り当てられる。一方,図3Bの実施例では,画素セットPi1に属するR1画素,B1画素に書き込み順番が”6”,”5”と定められ,B1画素,B2画素の書き込み順番が”2”,”6”と定められる。
α(n+2)1 R=αn2 R, ・・・(1−6a)
α(n+2)1 B=αn2 B, ・・・(1−6b)
α(n+2)2 R=αn1 R, ・・・(1−6c)
α(n+2)2 B=αn1 B, ・・・(1−6d)
α(n+3)1 R=α(n+1)2 R, ・・・(1−6e)
α(n+3)1 B=α(n+1)2 B, ・・・(1−6f)
α(n+3)2 R=α(n+1)1 R, ・・・(1−6g)
α(n+3)2 B=α(n+1)1 B, ・・・(1−6h)
を満足するように決定される。
以上に説明されているように,本実施の形態では,R1画素,G1画素,B1画素,R2画素,G2画素,B2画素のそれぞれについて,各画素の書き込み順番が,隣接するラインでは異なるように定められる。これにより,縦筋ムラが有効に抑制される。更に,本実施の形態では,G1画素及びG2画素の書き込み順番が,3(=N+1)番目以降に定められ,これにより,輝度ムラが一層に有効に抑制される。
1.実施の第2形態の概要
図6A〜図6C,図7A〜図7C,図9A〜図9C,図11,図12は,本発明の実施の第2形態のディスプレイパネル駆動方法を示す表であり,実施の第2形態における各ラインの書き込み順序を示している。実施の第2形態では,実施の第1形態におけるディスプレイパネル駆動方法が,一の入力端子14に対応する画素セットの数Nが偶数2×K(Kは2以上の整数)である場合,即ち,一のアンプ25によって6×K本の信号線Dが時分割で駆動される場合に拡張されている。
図6A〜図6C,図7A〜図7Cは,実施の第2形態において,ライン周期が2ラインである場合の各ラインの書き込み順序を図示する表である。図6Aは,G画素の書き込み順番が2N+1番目以降に選択される場合の実施例を示している。図6Bは,図6Aに示されている書き込み順序を,R画素,G画素,B画素ごとに分割して図示したものであり,図6Cは,図6Aの実施例においてKが2である場合の各ラインの書き込み順序を具体的に図示している。一方,図7Aは,G画素の書き込み順番がN+1以上,2N以下に選択される場合の実施例を示している。図7Bは,図7Aに示されている書き込み順序を,R画素,G画素,B画素ごとに分割して図示したものであり,図7Cは,図7Aの実施例においてKが2である場合の各ラインの書き込み順序を具体的に図示している。
1−a) ブロック
実施の第2形態のディスプレイパネル駆動方法の説明を容易にするために,以下では,「ブロック」という概念が導入される。図6Aを参照して,各「ブロック」は,2ライン2列に並べられた4つの画素セットで構成される。各ラインについて,一の入力端子14にはN(=2K)個の画素セットが対応しているから,一の入力端子14に対応するブロックの水平方向の数はKである。以下の説明において,「ブロックj」は,第nラインの画素セットPn(2j−1),Pn(2j),及び第n+1ラインの画素セットP(n+1)(2j−1),P(n+1)(2j)で構成されるブロックを意味している。例えば,「ブロック1」は,第nラインの画素セットPn1,Pn1,及び第n+1ラインの画素セットP(n+1)1,P(n+1)2で構成される。
第iラインの奇数セットとは,一の入力端子14に対応する第iラインのN個の画素セットPi1〜PiN(=2K)のうち,奇数番目の画素セットをいう;即ち,奇数セットとは,画素セットPi1,Pi3,・・・,Pi(2K−1)をいう。
図8は,実施の第2形態において,ライン周期が2ラインである場合の各ラインの書き込み順序を決定するアルゴリズムを示すフローチャートである。
SG={2N+1,2N+2,・・・,3N},
であり,図7Aの実施例では,
SG={N+1,N+2,・・・,2N}
である。
SG L={2N+1,2N+2,・・・,5K},
SG U={5K+1,5K+2,・・・,3N(=6K)},
であり,一方,図6Aの実施例では,
SG L={N+1,N+2,・・・,3K},
SG U={3K+1,3K+2,・・・,2N(=4K)},
である。
a) 奇数セットのG画素の書き込み順番は,集合SGの前半の半分の要素からなる集合SG Lの要素から選択され,且つ,+x方向に向けて増加する;
b) 偶数セットのG画素の書き込み順番は,集合SGの後半の半分の要素からなる集合集合SG Uの要素から選択され,且つ,+x方向に向けて増加する。
これにより,第nラインのG画素の書き込み順番は,ブロック1のG1画素,ブロック2のG3画素,・・・,ブロックKのG2K−1画素,ブロック1のG2画素,ブロック2のG4画素,・・・,ブロックKのG2K画素の順に大きくなるように決定される。
αn1 G,αn2 G,・・・,αn(2K) G∈SG, ・・・(2−1a)
αn1 G<αn3 G<・・・<αn(2K−1) G<αn2 G<αn4 G<・・・<αn(2K) G,
・・・(2−1b)
が成立するように決定される。ここでαn1 G,αn3 G,・・・,αn(2K−1) Gは,奇数セットのG画素の書き込み順番であり,αn2 G,αn4 G,・・・,αn(2K) Gは,偶数セットのG画素の書き込み順番であることに留意されたい。図6A,図7Aの実施例が式(2−1a),(2−1b)を満足することは,それぞれ図6B,図7Bから理解されよう。
a) 第n+1ラインの奇数セットのG画素の書き込み順番は,第nラインの偶数セットのG画素の書き込み順番からなる集合Sn G evenの要素から選択され,且つ,+x方向に向けて減少する(即ち,−x方向に向けて増加する);
b) 第n+1ラインの偶数セットのG画素の書き込み順番は,第nラインの奇数セットのG画素の書き込み順番からなる集合Sn G oddの要素から選択され,且つ,+x方向に向けて減少する。これにより,第n+1ラインのG画素の書き込み順番は,第nラインのG画素とは逆の順に大きくなるように決定される。
α(n+1)1 G,α(n+1)2 G,・・・,α(n+1)(2K) G∈SG, ・・・(2−2a)
α(n+1)1 G>α(n+1)3 G>・・・>α(n+1)(2K−1) G
>α(n+1)2 G>α(n+1)4 G>・・・>α(n+1)(2K) G,・・・(2−2b)
が成立するように決定される。
SRB={1,2,・・・,2N},
であり,図7Aの実施例では,
SRB={1,2,・・・,N,2N+1,2N+2,・・・,3N}
である。1以上,3N以下の整数の集合をSALLと記載すれば,SRBは,一般に,
SRB=SALL−SG,
と表記できる。
SRB L={1,2,・・・,N},
SRB U={N+1,N+2,・・・,2N},
であり,図7Aの実施例では,
SRB={1,2,・・・,N},
SRB U={2N+1,2N+2,・・・,3N},
である。
a)R画素の書き込み順番が奇数と偶数とのうちの一方であり,B画素の書き込み順番が奇数と偶数とのうちの他方である;
b)奇数セットのR画素,B画素の書き込み順番は,集合SRBの前半の半分の要素からなる集合SRB Lの要素から選択され,且つ,+x方向にむけて増加する;
c)偶数セットのR画素,B画素の書き込み順番は,集合SRBの後半の半分の要素からなる集合SRB Uの要素から選択され,且つ,+x方向にむけて増加する
を満足するように決定される。
a)1以上2K以下の任意のjについて,
αnj R∈SRB odd,αnj B∈SRB even, ・・・(2−4a)
又は,
αnj R∈SRB even,αnj B∈SRB odd, ・・・(2−4b)
が成立し,且つ,
b) 下記式:
αn1 R<αn3 R<・・・<αn(2K−1) R<αn2 R<αn4 R<・・・<αn(2K) R,
・・・(2−5a)
αn1 B<αn3 B<・・・<αn(2K−1) B<αn2 B<αn4 B<・・・<αn(2K) B,
・・・(2−5b)
が成立するように決定される。ただし,SRB oddは,集合SRBの要素のうち,奇数であるものの集合であり,SRB evenは,集合SRBの要素のうち,偶数であるものの集合である。
a’)R画素に割り当てられる書き込み順番とB画素に割り当てられる書き込み順番とが交換され,
b’)奇数セットのR画素,B画素の書き込み順番は,集合SRBの後半の半分の要素からなる集合SRB Uの要素から選択され,且つ,+x方向に向けて減少する(即ち,−x方向に向けて増加する);
c’)偶数セットのR画素,B画素の書き込み順番は,集合SRBの前半の半分の要素からなる集合SRB Lの要素から選択され,且つ,+x方向にむけて増加する
を満足するように決定される。
a)1以上2K以下の任意のjについて,
α(n+1)j R∈Sn B, ・・・(2−6a)
α(n+1)j B∈Sn R, ・・・(2−6b)
が成立し,且つ,
b) 下記式
α(n+1)1 R>α(n+1)3 R>・・・>α(n+1)(2K−1) R
>α(n+1)2 R>α(n+1)4 R>・・・>α(n+1)(2K) R,・・・(2−7a)
α(n+1)1 B>α(n+1)3 B>・・・>α(n+1)(2K−1) B
>α(n+1)2 B>α(n+1)4 B>・・・>α(n+1)(2K) B,・・・(2−7b)
が成立するように決定される。ここで,Sn Rは,第nラインのR画素の書き込み順番αn1 R〜αn(2K) Rを要素とする集合であり,Sn Bは,第nラインのB画素の書き込み順番αn1 B〜αn(2K) Bを要素とする集合である。
αnj γ≠α(n+1)j γ,
が成立するように決定され,
(b) 第nライン,第n+1ラインの各画素の書き込み順番は,一のライン周期におけるR画素,B画素の書き込み順番の列方向の和が同一になる,即ち,下記式
αn1 R+α(n+1)1 R
=αn1 B+α(n+1)1 B
=αn2 R+α(n+1)2 R
=αn2 B+α(n+1)2 B
・・・
=αn(2K) R+α(n+1)(2K) R
=αn(2K) B+α(n+1)(2K) B
=KL, ・・・
が成立するように決定される。これにより,書き込み電圧が大きく変動する画素の位置が均一に分散され,輝度の均一性が有効に向上される。
図9A,図9Bは,ライン周期が2Nラインである場合の各ラインの書き込み順序を図示している。各ラインの書き込み順序の決定方法は,大きく分けて,前半の第nライン〜第n+N−1ラインと,後半の第(n+N)ライン〜第(n+2N−1)ラインとで異なる。
図10に示されているように,第nライン〜第(n+N−1)ラインのうちの最初の2ライン,即ち,第nライン,第n+1ラインの書き込み順序は,上述されたライン周期が2ラインの場合と同一の過程によって決定される(ステップS21,S22)。図9A,9Bには,第nライン及び第n+1ラインの書き込み順序が図6Aの実施例と同一の場合が図示されている。第nライン及び第n+1ラインの書き込み順序は,図7Aの実施例と同一でもよい。
pを1以上K−1以下の任意の整数とし,jを,3以上2K以下の任意の整数とし,γを”R”,”G”,”B”の任意として,下記式:
α(n+2p)1 γ=α(n+2p−2)(2K−1) γ, ・・・(2−8a)
α(n+2p)2 γ=α(n+2p−2)(2K) γ, ・・・(2−8b)
α(n+2p)j γ=α(n+2p−2)(j−2) γ, ・・・(2−8c)
及び
α(n+2p+1)1 γ=α(n+2p−1)(2K−1) γ, ・・・(2−8d)
α(n+2p+1)2 γ=α(n+2p−1)(2K) γ, ・・・(2−8e)
α(n+2p+1)j γ=α(n+2p−1)(j−2) γ, ・・・(2−8f)
を満足するように決定される。
α(n+2p)j γ=α(n+2p−2)(j+2) γ, ・・・(2−9a)
α(n+2p)(2K−1) γ=α(n+2p−2)1 γ, ・・・(2−9b)
α(n+2p)2K γ=α(n+2p−2)2 γ, ・・・(2−9c)
α(n+2p+1)j γ=α(n+2p−1)(j+2) γ, ・・・(2−9d)
α(n+2p+1)(2K−1) γ=α(n+2p−1)1 γ, ・・・(2−9e)
α(n+2p+1)2K γ=α(n+2p−1)2 γ, ・・・(2−9f)
を満足するように決定される。
最初の2ライン,即ち,第(n+N)ライン,及び第(n+N+1)ラインの各画素の書き込み順番の決定方法が,まず説明される。
図10に示されているように,第(n+N)ライン,及び第(n+N+1)ラインのG画素の書き込み順番は,それぞれ,第nライン及び第n+1ラインのG画素の書き込み順番と同一である(ステップS24)。即ち,図9A,図9Bを参照して,1以上2K以下の任意のjについて,
α(n+N)j G=αnj G, ・・・(2−10a)
α(n+N+1)j G=α(n+1)j G, ・・・(2−10b)
が成立する。
α(n+N)(2q−1) R=αn(2q) R, ・・・(2−11a)
α(n+N)(2q) R=αn(2q−1) R, ・・・(2−11b)
α(n+N)(2q−1) B=αn(2q) B, ・・・(2−11c)
α(n+N)(2q) B=αn(2q−1) B, ・・・(2−11d)
α(n+N+1)(2q−1) R=α(n+1)(2q) R, ・・・(2−12a)
α(n+N+1)(2q) R=(n+1)(2q−1) R, ・・・(2−12b)
α(n+N+1)(2q−1) B=α(n+1)(2q) B, ・・・(2−12c)
α(n+N+1)(2q) B=(n+1)(2q−1) B, ・・・(2−12d)
ここで,qは,1以上K以下の任意の整数である。
図9Cは,Kが2であり(即ちNが4であり),ライン周期が8(=2N)ラインである場合の各ラインの書き込み順序を具体的に示している。第nライン,第n+1ラインの各画素の書き込み順番は,図6Cの実施例と同一である。
このようにして各ラインの各画素の書き込み順番を決定することにより,
(a) 一のライン周期における同一列の画素の書き込み順番が,互いに異なるように決定され,更に,
(b) 一のライン周期におけるR画素,B画素の書き込み順番の列方向の和が同一になる;即ち,各ラインの各画素の書き込み順番は,下記式:
実施の第2形態においても,フレームレートコントロールが行われることが可能である。図11を参照して,ライン周期が2ラインである場合にはフレームレートコントロールは,R画素,G画素,B画素のそれぞれについて,第nライン及び第n+1ラインの書き込み順番部分行列の2×2K個の要素をフレーム毎に時計回りに(又は反時計周りに)回転することによって実現される。同一の書き込み順序が現れるフレーム周期は,2N(=4K)フレームである。図11には,Kが2である場合が示されている。
1.表示装置の構成
実施の第3形態では,図13に示されているように,本発明のディスプレイパネル駆動方法が3本の信号線を時分割で駆動する表示装置に適用される。図2の表示装置の液晶パネル10とは異なり,本実施の形態の液晶パネル10’では,画素セットPi1に属する画素と,画素セットPi2に属する画素とは,異なる入力端子14に接続される。以下において,画素セットPi1に対応して設けられる入力端子14は,入力端子141と記載され,画素セットPi2に対応して設けられる入力端子14は,入力端子142と記載される。更に,入力端子141に接続されているアンプ25は,アンプ251と記載され,入力端子142に接続されているアンプ25は,アンプ252と記載される。画素セットPi1のR画素Ci1 R,G画素Ci1 G,B画素Ci1 Bは,それぞれスイッチ13R1,13G1,13B1を介して入力端子141に接続され,画素セットPi2のR画素Ci2 R,G画素Ci2 G,B画素Ci2 Bは,それぞれスイッチ13R2,13G2,13B2を介して入力端子142に接続される。
本実施の形態のディスプレイパネル駆動方法は,図14に示されているように,実施の第1形態のディスプレイパネル駆動方法と同様に,隣接するラインの書き込み順序を異なるように決定することにより,画素の書き込み電圧の変動に起因する輝度ムラを抑制するものである。輝度ムラを一層によく抑制するためには,R1画素,B1画素,R2画素,B2画素のそれぞれについて,各画素の書き込み順番が,隣接するラインでは異なるように定められる。
11:TFT
12:液晶容量
12a:画素電極
12b:共通電極
13:スイッチ
14:入力端子
15端子
Dγj:信号線(データ線)
G1,G2,・・・:走査線(ゲート線)
Cij R:Rj画素
Cij G:Gj画素
Cij B:Bj画素
Pij:画素セット
Claims (19)
- 走査線方向に並ぶ複数のラインのそれぞれに順次並べられ,時分割で書き込みが行なわれるR(赤)画素,G(緑)画素,B(青)画素を1単位とするN個の画素セット(Nは2以上の整数)に対して並列的に書き込みが行なわれるディスプレイパネルの駆動方法であって,
前記複数のラインの内、第n+1ラインに位置するN×3個の画素の書き込み順番は,第nラインに位置するN×3個の画素の書き込み順番と異なり,
前記第1〜第N画素セットに含まれるN個のG画素には,(N+1)番目以降の書き込み順番が割り当てられる
ディスプレイパネル駆動方法。 - 請求項1記載のディスプレイパネル駆動方法であって,
一のアンプと、前記第1〜第N画素セットを構成するN×3個の前記画素と前記一のアンプの出力が接続される入力ノードとの間に接続されるN×3個のスイッチとを使用して、
或るフレームにおいて,前記第nラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して前記一のアンプから出力される画素データに対応する電圧を時分割で書き込み、
前記或るフレームにおいて,前記第n+1ラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して前記一のアンプから出力される画素データに対応する電圧を時分割で書き込む
ディスプレイパネル駆動方法。 - 請求項1に記載のディスプレイパネル駆動方法であって,
前記第1〜第N画素セットに含まれるN個のG画素には,(2N+1)番目以降の書き込み順番が割り当てられる
ディスプレイパネル駆動方法。 - 請求項3に記載のディスプレイパネル駆動方法であって,
前記第1〜第N画素セットに含まれるN個のG画素には,(N+1)番目〜2N番目の書き込み順番が割り当てられる
ディスプレイパネル駆動方法。 - 請求項1に記載のディスプレイパネル駆動方法であって,
前記第nラインに位置する前記N×3個の画素の書き込み順番は,第n+1ラインに位置する,同一列の画素の書き込み順番と異なる
ディスプレイパネル駆動方法。 - 請求項5に記載のディスプレイパネル駆動方法であって,
前記ディスプレイパネルには,所定のライン周期ごとに同一の書き込み順序が現れる
ディスプレイパネル駆動方法。 - 請求項6に記載のディスプレイパネル駆動方法であって,
一のライン周期における同一列のG画素を除く画素の書き込み順番は,互いに異なる
ディスプレイパネル駆動方法。 - 請求項6に記載のディスプレイパネル駆動方法であって,
前記一のライン周期における前記G画素を除く画素の書き込み順番の列方向の和は,同一である
ディスプレイパネル駆動方法。 - 請求項6に記載のディスプレイパネルであって,
Nは2K(Kは2以上の整数)であり,
前記第nラインの前記奇数セットのG画素の書き込み順番は前記走査線方向に平行な所定方向に向かって,G画素に割り当てられた書き込み順番の最初の要素から順次昇番するように選択され,
前記第nラインの前記偶数セットのG画素の書き込み順番は前記所定方向に向かって,G画素に割り当てられた順番の残りの要素から順次昇番するように選択され,
前記第n+1ラインの前記奇数セットのG画素の書き込み順番は前記所定方向に向かって,G画素に割り当てられた書き込み順番の最後の要素から順次降番するように選択され,
前記第n+1ラインの前記偶数セットのG画素の書き込み順番は前記所定方向に向かって,G画素に割り当てられた順番の残りの要素から順次降番するように選択され,
前記第nラインの前記奇数セットに含まれG画素を除く残りの画素の書き込み順番は前記所定方向に向かって,残りの画素に割り当てられた書き込み順番の最初の要素から順次昇番するように選択され,
前記第nラインの前記偶数セットに含まれ、G画素を除く残りの画素の書き込み順番は前記所定方向に向かって,残りの画素に割り当てられた書き込み順番の残りの要素から順次昇番するように選択され,
前記第n+1ラインの前記奇数セットの残りの画素の書き込み順番は前記所定方向に向かって,残りの画素に割り当てられた書き込み順番の最後の要素から順次降番するように選択され,
前記第n+1ラインの前記偶数セットの残りの画素の書き込み順番は前記所定方向に向かって,残りの画素に割り当てられた順番の残りの要素から順次降番するように選択される,手順により書込みが行なわれる
ディスプレイパネル駆動方法。 - 請求項9に記載のディスプレイパネル駆動方法であって,
前記ディスプレイパネルに同一の書き込み順序が現れるライン周期は,2N(=4K)ラインであり,
前記複数のラインの第n+2ライン〜第(n+N−1)ラインの書き込み順序は,1以上K−1以下の任意の整数pについて,第(n+2p)ライン,第(n+2p+1)ラインの画素の書き込み順番が,それぞれ,第(n+2p−2)ライン,第(n+2p−1)ラインの画素の書き込み順番を,2つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定され,
前記複数のラインの第(n+N)ラインと第(n+N+1)ラインに位置するG画素の書き込み順番は,それぞれ,前記第nラインと前記第n+1ラインに位置するG画素の書き込み順番と同一に決定され,
前記第(n+N)ラインと前記第(n+N+1)ラインに位置するR画素,B画素の書き込み順番は,前記第nラインと前記n+1ラインに位置するR画素,B画素の書き込み順番を,第2p−1画素セットと第2p画素セットとの間で入れ替えることによって決定され,
前記複数のラインの第(n+N+2)ライン〜第(n+2N−1)ラインの書き込み順序は,1以上K−1以下の任意の整数pについて,第(n+N+2p)ライン,第(n+N+2p+1)ラインの画素の書き込み順番が,それぞれ,第(n+N+2p−2)ライン,第(n+N+2p−1)ラインの画素の書き込み順番を,2つの画素セット分だけ前記水平方向に循環的にシフトさせたものに等しくなるように決定された
ディスプレイパネル駆動方法。 - 請求項2に記載のディスプレイパネル駆動方法であって,
前記或るフレームに続く次フレームにおいて,前記複数のラインの第nラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込み,
前記次フレームにおいて,前記第n+1ラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込み,
前記次フレームにおける前記第nラインの書き込み順序は,前記或るフレームにおける前記第nラインの書き込み順序と異なり,
前記次フレームにおける前記第n+1ラインの書き込み順序は,前記或るフレームにおける前記第n+1ラインの書き込み順序と異なる
ディスプレイパネル駆動方法。 - 請求項11に記載のディスプレイパネル駆動方法であって,
前記ディスプレイパネルには,所定のフレーム周期ごとに同一の書き込み順序が現れ,
一のフレーム周期におけるR画素及びB画素のそれぞれの書き込み順番の和は,同一である
ディスプレイパネル駆動方法。 - 第1入力ノードと,
複数のラインにそれぞれに設けられた,赤,緑,青にそれぞれに対応する第1R画素,第1G画素,第1B画素を含む第1画素セットと,
前記第1入力ノードと,前記第1R画素,前記第1G画素,前記第1B画素との間にそれぞれに接続された第1〜第3スイッチ
とを備えたディスプレイパネルの駆動方法であって,
(A)第kフレームにおいて,前記複数のラインのうちの第nラインの前記第1R画素,前記第1G画素,及び前記第1B画素に,前記第1入力ノードと前記第1〜第3スイッチとを介して画素データに対応する電圧を時分割で書き込むステップと,
(B)前記第kフレームにおいて,前記複数のラインの前記第nラインに隣接する第n+1ラインの前記第1R画素,前記第1G画素,及び前記第1B画素に,前記第1入力ノードと前記第1〜第3スイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
とを含み,
前記第n+1ラインの前記第1画素セットの書き込み順序は,前記第nラインの前記第1画素セットの書き込み順序と異なり,
前記第1画素セットの前記第1G画素の書き込み順番は,3番目である
ディスプレイパネル駆動方法。 - 請求項13に記載のディスプレイパネル駆動方法であって,
前記第nラインの前記第1画素セットの前記第1R画素の書き込み順番は,前記第n+1ラインの前記第1R画素の書き込み順番と異なり,
前記第nラインの前記第1B画素の書き込み順番は,前記第n+1ラインの前記第1画素セットの前記第1B画素の書き込み順番と異なる
ディスプレイパネル駆動方法。 - 請求項13に記載のディスプレイパネル駆動方法であって,
前記ディスプレイパネルは,更に,
第2入力ノードと,
前記複数のラインのそれぞれに前記第1画素セットに隣接して設けられた,赤,緑,青にそれぞれに対応する第2R画素,第2G画素,第2B画素を含む第2画素セットと,
前記第2入力ノードと,前記第2R画素,前記第2G画素,前記第2B画素との間にそれぞれに接続された第4〜第6スイッチ
とを含み,
当該ディスプレイパネル駆動方法は,更に,
(C)前記第kフレームにおいて,前記第nラインに属する前記第2R画素,前記第2G画素,及び前記第2B画素に,前記第2入力ノードと前記第4〜第6スイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
を含み,
前記第2画素セットの前記第2G画素の書き込み順番は3番目であり,
前記第nラインの前記第2画素セットの書き込み順序は,前記第nラインの前記第1画素セットの書き込み順序と異なる
ディスプレイパネル駆動方法。 - 第1入力ノードと
第2入力ノードと,
赤,緑,青にそれぞれに対応する第1R画素,第1G画素,第1B画素をそれぞれ含む第1画素セットと,赤,緑,青にそれぞれに対応する第2R画素,第2G画素,第2B画素とをそれぞれ含む第2画素セットとがそれぞれに設けられた複数のラインと,
前記第1R画素,前記第1G画素,前記第1B画素と前記第1入力ノードとの間にそれぞれに接続された第1〜第3スイッチと,
前記第2R画素,前記第2G画素,前記第2B画素と前記第2入力ノードとの間にそれぞれに接続された第4〜第6スイッチ
とを備えたディスプレイパネルの駆動方法であって,
(D)第kフレームにおいて,前記複数のラインのうちの第nラインに位置する前記第1R画素,前記第1G画素,前記第1B画素に,それぞれ前記第1〜第3スイッチを介して画素データに対応する電圧を逐次に書き込み,前記第nラインに属する前記第2R画素,前記第2G画素,及び前記第2B画素に,それぞれ前記第4〜第6スイッチを介して画素データに対応する電圧を逐次に書き込むステップ
を含み,
前記第1画素セットの前記第1G画素の書き込み順番は3番目であり,
前記第2画素セットの前記第2G画素の書き込み順番は3番目であり,
前記第1画素セットの書き込み順序は,前記第2画素セットの書き込み順序と異なる
ディスプレイパネル駆動方法。 - 第1入力ノードと
第2入力ノードと,
走査線方向に規定された複数のラインのそれぞれに設けられた第1画素セット及び第2画素セットと,
第1〜第6スイッチと,
第1〜第3制御信号をそれぞれに受け取る第1〜第3端子
とを備え,
前記第1画素セットのそれぞれは,赤,緑,青にそれぞれに対応する第1R画素,第1G画素,第1B画素を含み,
前記第2画素セットのそれぞれは,赤,緑,青にそれぞれに対応する第2R画素,第2G画素,第2B画素とをそれぞれ含み,
前記第1〜第3スイッチは,前記第1R画素,前記第1G画素,前記第1B画素と前記第1入力ノードとの間にそれぞれに接続され,
前記第4〜第6スイッチは,前記第2R画素,前記第2G画素,前記第2B画素と前記第2入力ノードとの間にそれぞれに接続され,
前記第1端子は,前記第1スイッチと前記第6スイッチとに接続され,
前記第2端子は,前記第2スイッチと前記第5スイッチとに接続され,
前記第3端子は,前記第3スイッチと前記第4スイッチとに接続された
ディスプレイパネル。 - 入力ノードと,
走査線方向に規定された複数のラインのそれぞれに順次に並べられた,赤,緑,青に対応するR画素,G画素,B画素をそれぞれに含む第1〜第N画素セット(Nは2以上の整数)と,
前記第1〜第N画素セットを構成するN×3個の前記画素と,前記入力ノードとの間にそれぞれに接続されたN×3個のスイッチ
とを含むディスプレイパネルを駆動するためのドライバであって,
前記第1〜第N画素セットの画素にそれぞれ書き込まれる電圧を生成する書き込み電圧生成回路と,
前記N×3個のスイッチをそれぞれに制御する第1〜第(N×3)制御信号を生成する制御回路
とを備え,
前記制御回路は,前記第n+1ラインに位置するN×3個の画素の書き込み順番の少なくとも一つは,前記第nラインに位置するN×3個の画素の書き込み順番の少なくとも一つと異なり,且つ,N個の前記G画素の書き込み順番は,N×3個の前記画素のうちでN+1番目以降であるように,前記第1〜第(N×3)制御信号を生成し,且つ,前記書き込み電圧生成回路の前記書き込み電圧の生成を制御する
ドライバ。 - 入力ノードと,
走査線方向に規定された複数のラインのそれぞれに順次に並べられた,赤,緑,青に対応するR画素,G画素,B画素をそれぞれに含む第1〜第N画素セット(Nは2以上の整数)と,
前記第1〜第N画素セットを構成するN×3個の前記画素と,前記入力ノードとの間に接続されたN×3個のスイッチ
とを含むディスプレイパネルを駆動するドライバを制御するためのプログラムであって,
(E)第kフレームにおいて,前記複数のラインの第nラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップと,
(F)前記第kフレームにおいて,前記第nラインに隣接する第n+1ラインに位置する前記N×3個の画素に,前記入力ノードと前記N×3個のスイッチとを介して画素データに対応する電圧を時分割で書き込むステップ
とを前記ドライバに実行させ,
前記第n+1ラインに位置するN×3個の画素の書き込み順番の少なくとも一つは,前記第nラインに位置するN×3個の画素の書き込み順番の少なくとも一つと異なり,
前記第1〜第N画素セットに含まれるN個のG画素には,(N+1)番目以降の書き込み順番が割り当てられる
ディスプレイパネル駆動用プログラム。
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