JP2003216125A - 表示装置用駆動装置 - Google Patents
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Abstract
(57)【要約】
【課題】 この発明は、表示装置用駆動装置に関し、パ
ッケージ形状の合理化と、γ補正を表示データごとに行
って、より自然な階調表示により画像表示品位の向上を
図ること。 【解決手段】 複数の表示データごとに物理的に分離配
置した表示駆動回路素子領域を設け、各表示駆動回路素
子領域に、その領域に対応した表示データを取り込む表
示データ取込部と、取り込んだ表示データを所定期間だ
けラッチする保持部と、所定数の階調表示用基準電圧を
発生する基準電圧発生部と、前記発生された階調表示用
基準電圧のうち前記ラッチされた表示データに対応させ
た基準電圧を選択する選択部とを少なくとも備え、前記
複数の表示データごとに選択された基準電圧を表示駆動
用信号として出力するようにしたことを特徴とする。
ッケージ形状の合理化と、γ補正を表示データごとに行
って、より自然な階調表示により画像表示品位の向上を
図ること。 【解決手段】 複数の表示データごとに物理的に分離配
置した表示駆動回路素子領域を設け、各表示駆動回路素
子領域に、その領域に対応した表示データを取り込む表
示データ取込部と、取り込んだ表示データを所定期間だ
けラッチする保持部と、所定数の階調表示用基準電圧を
発生する基準電圧発生部と、前記発生された階調表示用
基準電圧のうち前記ラッチされた表示データに対応させ
た基準電圧を選択する選択部とを少なくとも備え、前記
複数の表示データごとに選択された基準電圧を表示駆動
用信号として出力するようにしたことを特徴とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、表示装置用駆動
装置に関し、特に、３原色（赤、緑、青）の各色ごとに
独立して映像信号の階調を補正するガンマ補正機能を備
えた表示装置用駆動装置に関する。
装置に関し、特に、３原色（赤、緑、青）の各色ごとに
独立して映像信号の階調を補正するガンマ補正機能を備
えた表示装置用駆動装置に関する。
【０００２】
【従来の技術】図６に、従来の液晶表示装置モジュール
の構成図を示す。液晶表示装置モジュールは、液晶パネ
ル５４を直接駆動する複数個のソースドライバ５１とゲ
ートドライバ５２と、これらのドライバ５１，５２に駆
動信号を与えるコントローラ５６とを備えている。ソー
スドライバ５１とゲートドライバ５２は、それぞれＬＳ
Ｉ化された素子として構成されており、ＴＣＰ（Tape C
arrier Package）５３に搭載された状態で、液晶パネル
５４に実装されている。一方、コントローラ５６と、こ
のコントローラ５６と各ドライバ５１，５２とを接続す
る配線とが、液晶パネル５４とは異なるフレキシブル基
板５５上に設けられている。
の構成図を示す。液晶表示装置モジュールは、液晶パネ
ル５４を直接駆動する複数個のソースドライバ５１とゲ
ートドライバ５２と、これらのドライバ５１，５２に駆
動信号を与えるコントローラ５６とを備えている。ソー
スドライバ５１とゲートドライバ５２は、それぞれＬＳ
Ｉ化された素子として構成されており、ＴＣＰ（Tape C
arrier Package）５３に搭載された状態で、液晶パネル
５４に実装されている。一方、コントローラ５６と、こ
のコントローラ５６と各ドライバ５１，５２とを接続す
る配線とが、液晶パネル５４とは異なるフレキシブル基
板５５上に設けられている。
【０００３】液晶パネル５４は、図示していないソース
バスラインとゲートバスラインに駆動信号が与えられる
ことで表示を行うが、ソースドライバ５１は、ソースバ
スラインの駆動を行うものであり、ゲートドライバ５２
はゲートバスラインの駆動を行うものである。図６で
は、各ソースドライバ５１は長方形状で示されている
が、図の上方からの配線はコントローラ回路５６からの
入力信号の入力線であり、長方形状の下方に示された多
数の配線は液晶パネル５４への出力線である。
バスラインとゲートバスラインに駆動信号が与えられる
ことで表示を行うが、ソースドライバ５１は、ソースバ
スラインの駆動を行うものであり、ゲートドライバ５２
はゲートバスラインの駆動を行うものである。図６で
は、各ソースドライバ５１は長方形状で示されている
が、図の上方からの配線はコントローラ回路５６からの
入力信号の入力線であり、長方形状の下方に示された多
数の配線は液晶パネル５４への出力線である。
【０００４】図７に、この従来の液晶表示装置モジュー
ルのソースドライバ５１の端子配置を示した平面図を示
す。図７において、長方形状のソースドライバ５１の中
央部分に駆動回路素子領域４０が配置され、長方形状の
４つの辺に沿うように、多数の電極パッド１００が形成
されている。図７では、長方形の左辺、右辺および上辺
に沿って出力端子４１の電極パッドが形成され、下辺に
沿って、電源端子４２、入力制御端子４３、基準電源端
子４４が形成されている。この電極パッド１００には、
図示しない金バンプ（Bump）がメッキによって形成され
ている。金バンプのサイズは、たとえば縦横ともに４０
〜９０μｍ程度で、その高さは１０〜２０μｍ程度であ
る。
ルのソースドライバ５１の端子配置を示した平面図を示
す。図７において、長方形状のソースドライバ５１の中
央部分に駆動回路素子領域４０が配置され、長方形状の
４つの辺に沿うように、多数の電極パッド１００が形成
されている。図７では、長方形の左辺、右辺および上辺
に沿って出力端子４１の電極パッドが形成され、下辺に
沿って、電源端子４２、入力制御端子４３、基準電源端
子４４が形成されている。この電極パッド１００には、
図示しない金バンプ（Bump）がメッキによって形成され
ている。金バンプのサイズは、たとえば縦横ともに４０
〜９０μｍ程度で、その高さは１０〜２０μｍ程度であ
る。
【０００５】図８に、従来のソースドライバの駆動回路
素子領域４０の概略構成回路ブロック図を示す。ソース
ドライバ５１の回路ブロックは、主として、シフトレジ
スタ回路６１、データラッチ回路６２、サンプリングメ
モリ回路６３、ホールドメモリ回路６４、基準電圧発生
回路６５、ＤＡコンバータ回路６６、出力回路６７から
構成される。
素子領域４０の概略構成回路ブロック図を示す。ソース
ドライバ５１の回路ブロックは、主として、シフトレジ
スタ回路６１、データラッチ回路６２、サンプリングメ
モリ回路６３、ホールドメモリ回路６４、基準電圧発生
回路６５、ＤＡコンバータ回路６６、出力回路６７から
構成される。
【０００６】ここで各回路ブロックは、一般的に一つの
ＬＳＩ内に、別々にモジュール化されてレイアウトされ
る。ＬＳＩは、通常ＣＡＤを用いて設計する際に、各回
路ブロックごとにマクロセルとして登録されたものを利
用して設計される。これは、マクロセルを再利用して各
回路ブロックをできるだけまとめてレイアウトするよう
にすれば、各回路ブロック内の動作を安定させ、設計仕
様通りに動作させることができるようになるからであ
る。また、駆動回路素子領域４０内の各回路ブロック間
の配線や、周辺の各端子と回路ブロックとの間の配線が
できるだけ短くなるように、各回路ブロックはレイアウ
トされる。
ＬＳＩ内に、別々にモジュール化されてレイアウトされ
る。ＬＳＩは、通常ＣＡＤを用いて設計する際に、各回
路ブロックごとにマクロセルとして登録されたものを利
用して設計される。これは、マクロセルを再利用して各
回路ブロックをできるだけまとめてレイアウトするよう
にすれば、各回路ブロック内の動作を安定させ、設計仕
様通りに動作させることができるようになるからであ
る。また、駆動回路素子領域４０内の各回路ブロック間
の配線や、周辺の各端子と回路ブロックとの間の配線が
できるだけ短くなるように、各回路ブロックはレイアウ
トされる。
【０００７】ところで、ソースドライバ５１は多数の出
力端子４１を有し、しかも液晶パネル５４の狭い額縁領
域に搭載する必要があるので、非常に細長いチップ形状
となっている。図８の従来のソースドライバ５１では、
以上のような配線や制約を考慮して、各回路ブロックが
配線抵抗等から受ける影響を同等になるように、アナロ
グ電圧を処理する基準電圧回路６５とデータラッチ回路
６２とをチップの中心に配置し、その左右に他の回路ブ
ロックを対称に配置したものである。ゲートドライバ５
２もソースドライバ５１と同様に、配線等を考慮して各
回路ブロックがレイアウトされている。
力端子４１を有し、しかも液晶パネル５４の狭い額縁領
域に搭載する必要があるので、非常に細長いチップ形状
となっている。図８の従来のソースドライバ５１では、
以上のような配線や制約を考慮して、各回路ブロックが
配線抵抗等から受ける影響を同等になるように、アナロ
グ電圧を処理する基準電圧回路６５とデータラッチ回路
６２とをチップの中心に配置し、その左右に他の回路ブ
ロックを対称に配置したものである。ゲートドライバ５
２もソースドライバ５１と同様に、配線等を考慮して各
回路ブロックがレイアウトされている。
【０００８】ところで、液晶パネル５４上には、ＩＴＯ
（Indium Tin Oxide:インジウムすず酸化物）からなる
端子群が配置されているが、このＩＴＯ端子群は、ＴＣ
Ｐ５３に形成された配線を介して、ソースドライバ５１
及びゲートドライバ５２の液晶パネル５４側への出力端
子群と電気的に接続されている。また、ＩＴＯ端子群と
ＴＣＰ５３に形成された配線とは、ＡＣＦ（Anisotropi
c Conductive Film:異方性導電膜）を介して熱圧着する
ことにより電気的に接続される。さらに、ソースドライ
バ５１およびゲートドライバ５２内のフレキシブル基板
５５への端子は、各ＴＣＰ５３に形成された配線を介し
て、フレキシブル基板上に設けられた配線と、上記した
ＡＣＦまたはハンダ付けで電気的に接続される。
（Indium Tin Oxide:インジウムすず酸化物）からなる
端子群が配置されているが、このＩＴＯ端子群は、ＴＣ
Ｐ５３に形成された配線を介して、ソースドライバ５１
及びゲートドライバ５２の液晶パネル５４側への出力端
子群と電気的に接続されている。また、ＩＴＯ端子群と
ＴＣＰ５３に形成された配線とは、ＡＣＦ（Anisotropi
c Conductive Film:異方性導電膜）を介して熱圧着する
ことにより電気的に接続される。さらに、ソースドライ
バ５１およびゲートドライバ５２内のフレキシブル基板
５５への端子は、各ＴＣＰ５３に形成された配線を介し
て、フレキシブル基板上に設けられた配線と、上記した
ＡＣＦまたはハンダ付けで電気的に接続される。
【０００９】以上のように、コントローラ回路５６から
出力される信号線は、フレキシブル基板５５上の配線を
利用してソースドライバ５１やゲートドライバ５２の端
子に接続され、両ドライバ５１，５２からの出力信号線
は、各ＴＣＰ５３上の配線を介して、液晶パネル５４上
のＩＴＯ端子に接続される。
出力される信号線は、フレキシブル基板５５上の配線を
利用してソースドライバ５１やゲートドライバ５２の端
子に接続され、両ドライバ５１，５２からの出力信号線
は、各ＴＣＰ５３上の配線を介して、液晶パネル５４上
のＩＴＯ端子に接続される。
【００１０】このような配線を通して、コントローラ回
路５６からソースドライバ５１へは、表示用データ信号
（Ｒ，Ｇ，Ｂの３つの信号）、各種制御信号および電源
（ＧＮＤ，ＶＣＣ）が供給され、ゲートドライバ５２へ
は、各種制御信号および電源が供給される。
路５６からソースドライバ５１へは、表示用データ信号
（Ｒ，Ｇ，Ｂの３つの信号）、各種制御信号および電源
（ＧＮＤ，ＶＣＣ）が供給され、ゲートドライバ５２へ
は、各種制御信号および電源が供給される。
【００１１】図６には、８個のソースドライバ５１（Ｓ
１〜Ｓ８）と、２個のゲートドライバ５２（Ｇ１，Ｇ
２）とからなる構成を示している。各ソースドライバ５
１は同一の回路ブロックからなり、コントローラ回路５
６から、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパ
ルス入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給
される。また、２つのゲートドライバ５２も同一の回路
ブロックからなり、コントローラ回路５６から、クロッ
ク信号ＧＣＫと、スタートパルス入力信号ＧＳＰＩが供
給される。
１〜Ｓ８）と、２個のゲートドライバ５２（Ｇ１，Ｇ
２）とからなる構成を示している。各ソースドライバ５
１は同一の回路ブロックからなり、コントローラ回路５
６から、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパ
ルス入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給
される。また、２つのゲートドライバ５２も同一の回路
ブロックからなり、コントローラ回路５６から、クロッ
ク信号ＧＣＫと、スタートパルス入力信号ＧＳＰＩが供
給される。
【００１２】図９に、従来のコントローラ回路５６の出
力端子の説明図を示す。ここで、Ｒ１〜ＲＧ６からＳＣ
Ｋまでの９つの出力端子は、ソースドライバ５１に接続
される端子であり、ＧＣＫからＧＳＰＩまでの４つの出
力端子はゲートドライバ５２に接続される端子である。
Ｒ１〜Ｒ６、Ｇ１〜Ｇ６、Ｂ１〜Ｂ６の各端子からは、
それぞれ６ビットの表示用データ信号（Ｒ，Ｇ，Ｂ）が
出力される。端子ＬＳは、ラッチ信号を出力する端子で
ある。Ｖref１〜Ｖref９の９つの端子は、ソースドライ
バ５１に与える中間調基準電圧を出力する端子であり、
同様に下方の２つの端子（Ｖref１，Ｖref２）からは、
ゲートドライバ５２に対して基準電圧が出力される。
力端子の説明図を示す。ここで、Ｒ１〜ＲＧ６からＳＣ
Ｋまでの９つの出力端子は、ソースドライバ５１に接続
される端子であり、ＧＣＫからＧＳＰＩまでの４つの出
力端子はゲートドライバ５２に接続される端子である。
Ｒ１〜Ｒ６、Ｇ１〜Ｇ６、Ｂ１〜Ｂ６の各端子からは、
それぞれ６ビットの表示用データ信号（Ｒ，Ｇ，Ｂ）が
出力される。端子ＬＳは、ラッチ信号を出力する端子で
ある。Ｖref１〜Ｖref９の９つの端子は、ソースドライ
バ５１に与える中間調基準電圧を出力する端子であり、
同様に下方の２つの端子（Ｖref１，Ｖref２）からは、
ゲートドライバ５２に対して基準電圧が出力される。
【００１３】液晶パネル５４の画素数を、３原色の各色
について１０２４×７６８画素とすると、ソース側（図
６の横方向）は合計１０２４画素×３であり、ゲート側
（図６の縦方向）は７６８画素である。ここで、ソース
側の画素（１０２４画素×３）を、８つのソースドライ
バ５１（Ｓ１〜Ｓ８）で駆動するとすると、各ソースド
ライバ５１は、それぞれ１２８画素×３（ＲＧＢ）を担
当することになる。また、各色ごとに６ビットの表示用
データ信号（Ｒ１〜Ｒ６など）からなるので、各ソース
ドライバ５１はそれぞれ６４階調の表示を行う。
について１０２４×７６８画素とすると、ソース側（図
６の横方向）は合計１０２４画素×３であり、ゲート側
（図６の縦方向）は７６８画素である。ここで、ソース
側の画素（１０２４画素×３）を、８つのソースドライ
バ５１（Ｓ１〜Ｓ８）で駆動するとすると、各ソースド
ライバ５１は、それぞれ１２８画素×３（ＲＧＢ）を担
当することになる。また、各色ごとに６ビットの表示用
データ信号（Ｒ１〜Ｒ６など）からなるので、各ソース
ドライバ５１はそれぞれ６４階調の表示を行う。
【００１４】図１０に、図７に示した従来のソースドラ
イバ５１の機能面から見た回路ブロックの構成図を示
す。ソースドライバ５１は、図７に示したように、７つ
の機能回路ブロックからなる。図１０に示すように、左
側に示したＳＳＰinからＶref１〜Ｖref９までの各端子
が入力端子であり、右側のＳＳＩＯ、下側のＸ０−１〜
Ｚ０−１２８までが出力端子である。
イバ５１の機能面から見た回路ブロックの構成図を示
す。ソースドライバ５１は、図７に示したように、７つ
の機能回路ブロックからなる。図１０に示すように、左
側に示したＳＳＰinからＶref１〜Ｖref９までの各端子
が入力端子であり、右側のＳＳＩＯ、下側のＸ０−１〜
Ｚ０−１２８までが出力端子である。
【００１５】初段の第１ソースドライバ５１を例とし
て、ソースドライバの動作を、以下に説明する。ソース
ドライバ５１のＳＳＰin端子には、コントローラ回路５
６からスタートパルス入力端子ＳＳＰＩが入力される。
このＳＳＰＩ信号は、表示用データ信号Ｒ，Ｇ，Ｂの水
平同期信号と同期がとられた信号である。入力端子ＳＳ
Ｋinには、クロック信号ＳＣＫが入力される。シフトレ
ジスタ回路６１は、このスタートパルス入力信号ＳＳＰ
Ｉを、クロック信号ＳＣＫを用いて、シフト（伝搬）さ
せて、ＳＳＰＯ信号として出力端子ＳＳＩＯへ出力する
ものである。
て、ソースドライバの動作を、以下に説明する。ソース
ドライバ５１のＳＳＰin端子には、コントローラ回路５
６からスタートパルス入力端子ＳＳＰＩが入力される。
このＳＳＰＩ信号は、表示用データ信号Ｒ，Ｇ，Ｂの水
平同期信号と同期がとられた信号である。入力端子ＳＳ
Ｋinには、クロック信号ＳＣＫが入力される。シフトレ
ジスタ回路６１は、このスタートパルス入力信号ＳＳＰ
Ｉを、クロック信号ＳＣＫを用いて、シフト（伝搬）さ
せて、ＳＳＰＯ信号として出力端子ＳＳＩＯへ出力する
ものである。
【００１６】このシフトレジスタ回路６１にてシフトさ
れたスタートパルス入力信号ＳＳＰＩは、８段目の第８
ソースドライバＳ８におけるソースドライバ５１のシフ
トレジスタ回路６１にまで順次転送される。一方、コン
トローラ回路５６の端子Ｒ１〜Ｒ６・端子Ｇ１〜Ｇ６・
端子Ｂ１〜Ｂ６から出力されるそれぞれ６ビットの表示
用データ信号Ｒ・Ｇ・Ｂは、クロック信号ＳＣＫの反転
信号（／ＳＣＫ）の立ち上がりに同期を取って、ソース
ドライバ５１の入力端子Ｒ１in〜Ｒ６in・入力端子Ｇ１
in〜Ｇ６in・入力端子Ｂ１in〜Ｂ６inにそれぞれシリア
ルに入力され、データラッチ回路６２にて一時的にラッ
チされた後、サンプリングメモリ回路６３に送られる。
れたスタートパルス入力信号ＳＳＰＩは、８段目の第８
ソースドライバＳ８におけるソースドライバ５１のシフ
トレジスタ回路６１にまで順次転送される。一方、コン
トローラ回路５６の端子Ｒ１〜Ｒ６・端子Ｇ１〜Ｇ６・
端子Ｂ１〜Ｂ６から出力されるそれぞれ６ビットの表示
用データ信号Ｒ・Ｇ・Ｂは、クロック信号ＳＣＫの反転
信号（／ＳＣＫ）の立ち上がりに同期を取って、ソース
ドライバ５１の入力端子Ｒ１in〜Ｒ６in・入力端子Ｇ１
in〜Ｇ６in・入力端子Ｂ１in〜Ｂ６inにそれぞれシリア
ルに入力され、データラッチ回路６２にて一時的にラッ
チされた後、サンプリングメモリ回路６３に送られる。
【００１７】サンプリングメモリ回路６３は、シフトレ
ジスタの各段の出力信号により、時分割で送られてくる
表示用データ信号（ＲＧＢ、各６ビットの合計１８ビッ
トの信号）をサンプリングし、コントローラ回路５６か
ら与えられるラッチ信号ＬＳがホールドメモリ回路６４
に入力されるまで、上記した表示用データ信号を記憶し
ている。ラッチ信号ＬＳがホールドメモリ回路６４に入
力されると、サンプリング回路６３に記憶されていた表
示用データがホールドメモリ回路６４に入力され、表示
用データ信号Ｒ，Ｇ，Ｂの１水平期間分の表示用データ
信号がラッチ、すなわち保持される。そして、次の１水
平期間分の表示用データ信号がサンプリングメモリ回路
６３から入力される際に、保持していた表示用データ信
号がＤＡコンバータ回路６６に出力される。
ジスタの各段の出力信号により、時分割で送られてくる
表示用データ信号（ＲＧＢ、各６ビットの合計１８ビッ
トの信号）をサンプリングし、コントローラ回路５６か
ら与えられるラッチ信号ＬＳがホールドメモリ回路６４
に入力されるまで、上記した表示用データ信号を記憶し
ている。ラッチ信号ＬＳがホールドメモリ回路６４に入
力されると、サンプリング回路６３に記憶されていた表
示用データがホールドメモリ回路６４に入力され、表示
用データ信号Ｒ，Ｇ，Ｂの１水平期間分の表示用データ
信号がラッチ、すなわち保持される。そして、次の１水
平期間分の表示用データ信号がサンプリングメモリ回路
６３から入力される際に、保持していた表示用データ信
号がＤＡコンバータ回路６６に出力される。
【００１８】コントローラ回路５６の端子Ｖref１〜Ｖr
ef９から出力された中間調基準電圧は、図１０のソース
ドライバ５１の端子Ｖref１〜Ｖref９に入力され、基準
電圧発生回路６５に与えられる。基準電圧発生回路６５
では、これらの基準電圧をもとに、抵抗分割等の回路に
より６４レベルの階調表示用基準電圧を発生する。
ef９から出力された中間調基準電圧は、図１０のソース
ドライバ５１の端子Ｖref１〜Ｖref９に入力され、基準
電圧発生回路６５に与えられる。基準電圧発生回路６５
では、これらの基準電圧をもとに、抵抗分割等の回路に
より６４レベルの階調表示用基準電圧を発生する。
【００１９】ＤＡコンバータ回路６６は、ホールドメモ
リ回路６４より入力されるＲＧＢそれぞれ６ビットの表
示用データ信号（デジタル）に応じたアナログ信号に変
換して出力回路６７に出力する。出力回路６７は、６４
レベルのアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘ
ｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ
−１２８から液晶パネル５４の図示しない端子へ出力す
る。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜
Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表
示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙ
ｏ，Ｚｏそれぞれ共に１２８個の端子からなる。
リ回路６４より入力されるＲＧＢそれぞれ６ビットの表
示用データ信号（デジタル）に応じたアナログ信号に変
換して出力回路６７に出力する。出力回路６７は、６４
レベルのアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘ
ｏ−１２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ
−１２８から液晶パネル５４の図示しない端子へ出力す
る。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜
Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表
示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙ
ｏ，Ｚｏそれぞれ共に１２８個の端子からなる。
【００２０】また、ソースドライバ５１の端子ＶＣＣ及
び端子ＧＮＤは、コントローラ回路５６の端子ＶＣＣ及
び端子ＧＮＤと接続される電源供給用の端子であって、
それぞれ電源電圧と、グランド電位が供給される。
び端子ＧＮＤは、コントローラ回路５６の端子ＶＣＣ及
び端子ＧＮＤと接続される電源供給用の端子であって、
それぞれ電源電圧と、グランド電位が供給される。
【００２１】図１１に、従来の基準電圧発生回路６５の
内部の概略構成ブロック図を示す。図１２に、従来のＤ
Ａコンバータ６６および出力回路６７の概略構成図を示
す。これらの回路６５，６６および６７によって、デジ
タル信号として与えられた表示データ（図１２のＢｉｔ
０〜Ｂｉｔ５）が、アナログ電圧値に変換して出力され
る。
内部の概略構成ブロック図を示す。図１２に、従来のＤ
Ａコンバータ６６および出力回路６７の概略構成図を示
す。これらの回路６５，６６および６７によって、デジ
タル信号として与えられた表示データ（図１２のＢｉｔ
０〜Ｂｉｔ５）が、アナログ電圧値に変換して出力され
る。
【００２２】ＤＡコンバータ回路６６は、基準電圧発生
回路６５により発生された６４個の階調表示用基準電圧
のうち１つを選択して出力するものであり、ＭＯＳトラ
ンジスタで構成される。出力回路６７は、いわゆるボル
テージフォロワ回路により構成される。図１２では、与
えられた表示データ（Ｂｉｔ０〜Ｂｉｔ５）の値に対応
した６４通りのアナログ電圧のうち、ＤＡコンバータ回
路６６で選択されたアナログ電圧値が、出力回路６７か
ら出力される。
回路６５により発生された６４個の階調表示用基準電圧
のうち１つを選択して出力するものであり、ＭＯＳトラ
ンジスタで構成される。出力回路６７は、いわゆるボル
テージフォロワ回路により構成される。図１２では、与
えられた表示データ（Ｂｉｔ０〜Ｂｉｔ５）の値に対応
した６４通りのアナログ電圧のうち、ＤＡコンバータ回
路６６で選択されたアナログ電圧値が、出力回路６７か
ら出力される。
【００２３】出力回路６７は、ＤＡコンバータ回路６６
により選択された電圧を低インピーダンス化して、図１
０に示した液晶駆動電圧出力端子（Ｘｏ−１〜Ｘｏ−１
２８等）から液晶パネル側へ出力するものである。
により選択された電圧を低インピーダンス化して、図１
０に示した液晶駆動電圧出力端子（Ｘｏ−１〜Ｘｏ−１
２８等）から液晶パネル側へ出力するものである。
【００２４】ここで、基準電圧発生回路６５は、通常、
複数の液晶駆動電圧出力端子に対して共通に使用されて
いるが、ＤＡコンバータ回路６６および出力回路６７
は、１つの液晶駆動電圧出力端子に対して、それぞれ１
回路が使用されている。さらに、カラー表示の場合は、
液晶駆動電圧出力端子は、各色に対応して使用されるの
で、ＤＡコンバータ回路６６と出力回路６７は、画素ご
とに１つの色を表示し、各色ごとに１回路が使用され
る。すなわち、液晶パネル５４内の水平方向の画素数が
３Ｎ個であるとすると、この液晶駆動電圧出力端子とし
ては、赤色のＲ１〜ＲＮまでのＮ個、緑色のＧ１〜ＧＮ
までのＮ個、青色のＢ１〜ＢＮまでの合計３Ｎ個がある
ので、ＤＡコンバータ回路６６および出力回路６７のど
ちらも、それぞれ３Ｎ個の回路が必要となる。
複数の液晶駆動電圧出力端子に対して共通に使用されて
いるが、ＤＡコンバータ回路６６および出力回路６７
は、１つの液晶駆動電圧出力端子に対して、それぞれ１
回路が使用されている。さらに、カラー表示の場合は、
液晶駆動電圧出力端子は、各色に対応して使用されるの
で、ＤＡコンバータ回路６６と出力回路６７は、画素ご
とに１つの色を表示し、各色ごとに１回路が使用され
る。すなわち、液晶パネル５４内の水平方向の画素数が
３Ｎ個であるとすると、この液晶駆動電圧出力端子とし
ては、赤色のＲ１〜ＲＮまでのＮ個、緑色のＧ１〜ＧＮ
までのＮ個、青色のＢ１〜ＢＮまでの合計３Ｎ個がある
ので、ＤＡコンバータ回路６６および出力回路６７のど
ちらも、それぞれ３Ｎ個の回路が必要となる。
【００２５】図１１に示した基準電圧発生回路６５は、
９つの中間調電圧入力端子（Ｖref１〜Ｖref９）と、γ
補正のための抵抗比を持ち、直列に接続された抵抗素子
（Ｒ０〜Ｒ７）を備えている。抵抗素子Ｒ０、Ｒ１…Ｒ
７は、図１１ではγ補正に合わせた抵抗値を持つ各１本
の抵抗で表しているが、実際はさらに各中間調電圧端子
Ｖref間の電圧を８等分するように複数の抵抗で構成さ
れている。このγ補正に合わせた各階調表示用電圧を発
生させる従来の基準電圧発生回路６５は、ソースドライ
バ内に１個配置され、Ｒ、Ｇ、Ｂ各々の処理回路に共有
化されている。
９つの中間調電圧入力端子（Ｖref１〜Ｖref９）と、γ
補正のための抵抗比を持ち、直列に接続された抵抗素子
（Ｒ０〜Ｒ７）を備えている。抵抗素子Ｒ０、Ｒ１…Ｒ
７は、図１１ではγ補正に合わせた抵抗値を持つ各１本
の抵抗で表しているが、実際はさらに各中間調電圧端子
Ｖref間の電圧を８等分するように複数の抵抗で構成さ
れている。このγ補正に合わせた各階調表示用電圧を発
生させる従来の基準電圧発生回路６５は、ソースドライ
バ内に１個配置され、Ｒ、Ｇ、Ｂ各々の処理回路に共有
化されている。
【００２６】図１３に、従来のソースドライバ５１にお
ける階調電圧特性のグラフを示す。横軸は、ソースドラ
イバ５１に入力された階調表示データ（デジタル値）を
示しており、縦軸は、この表示データに対応するγ補正
後のアナログ電圧値（液晶駆動出力電圧）を示してい
る。ここで、縦軸のＶ０〜Ｖ６４は、基準電圧発生回路
６５の基準電圧Ｖrefに対応するものであり、Ｖref１が
Ｖ０に対応し、以下同様に、Ｖref２がＶ８に、Ｖref３
がＶ１６に、Ｖref４がＶ２４に、Ｖref５がＶ３２に、
Ｖref６がＶ４０に、Ｖref７がＶ４８に、Ｖref８がＶ
５６に、Ｖref９がＶ６４に対応する。この図１３の特
性では、液晶材料の光学特性を考慮して、自然な階調表
示を行うために、γ補正のための抵抗素子の抵抗比を変
えて折れ線特性を持たせている。
ける階調電圧特性のグラフを示す。横軸は、ソースドラ
イバ５１に入力された階調表示データ（デジタル値）を
示しており、縦軸は、この表示データに対応するγ補正
後のアナログ電圧値（液晶駆動出力電圧）を示してい
る。ここで、縦軸のＶ０〜Ｖ６４は、基準電圧発生回路
６５の基準電圧Ｖrefに対応するものであり、Ｖref１が
Ｖ０に対応し、以下同様に、Ｖref２がＶ８に、Ｖref３
がＶ１６に、Ｖref４がＶ２４に、Ｖref５がＶ３２に、
Ｖref６がＶ４０に、Ｖref７がＶ４８に、Ｖref８がＶ
５６に、Ｖref９がＶ６４に対応する。この図１３の特
性では、液晶材料の光学特性を考慮して、自然な階調表
示を行うために、γ補正のための抵抗素子の抵抗比を変
えて折れ線特性を持たせている。
【００２７】また、図１１に示すように、基準電圧発生
回路６５からは、６４通り（Ｖ０〜Ｖ６３）の階調表示
用基準電圧が出力されるが、これらの出力は、ＤＡコン
バータ６６に入力される。ＤＡコンバータ回路６６で
は、表示用データ（Ｂｉｔ０〜Ｂｉｔ５）の内容に対応
して、入力されている６４通りの基準電圧のうち１つが
選択されて出力される。
回路６５からは、６４通り（Ｖ０〜Ｖ６３）の階調表示
用基準電圧が出力されるが、これらの出力は、ＤＡコン
バータ６６に入力される。ＤＡコンバータ回路６６で
は、表示用データ（Ｂｉｔ０〜Ｂｉｔ５）の内容に対応
して、入力されている６４通りの基準電圧のうち１つが
選択されて出力される。
【００２８】ＤＡコンバータ回路６６は、図１２に示す
ように、多数のスイッチから構成され、各スイッチはＭ
ＯＳトランジスタにより形成されている。ＤＡコンバー
タ回路６６では、６ビットのデジタル信号Ｂｉｔ０〜Ｂ
ｉｔ５のそれぞれの値に対応して、各Ｂｉｔに対応づけ
られたスイッチがオンまたはオフされ、これらのスイッ
チの組合せにより、入力された６４通りの基準電圧のう
ち１つが選択されて出力されることになる。
ように、多数のスイッチから構成され、各スイッチはＭ
ＯＳトランジスタにより形成されている。ＤＡコンバー
タ回路６６では、６ビットのデジタル信号Ｂｉｔ０〜Ｂ
ｉｔ５のそれぞれの値に対応して、各Ｂｉｔに対応づけ
られたスイッチがオンまたはオフされ、これらのスイッ
チの組合せにより、入力された６４通りの基準電圧のう
ち１つが選択されて出力されることになる。
【００２９】前記したように、出力回路６７は、ボルテ
ージフォロワ回路を用いてこの選択された基準電圧を低
インピーダンス化するが、これは、液晶パネルの画素お
よび配線容量を充電し、駆動電圧を目的とする電圧に到
達させるためのスピードを加速するためである。
ージフォロワ回路を用いてこの選択された基準電圧を低
インピーダンス化するが、これは、液晶パネルの画素お
よび配線容量を充電し、駆動電圧を目的とする電圧に到
達させるためのスピードを加速するためである。
【００３０】以上のような構成を持ち、動作をするソー
スドライバ５１は、図８に示すように多数の出力端子を
有しているが、これらの出力端子と液晶パネル５４の端
子とを効率よくできるだけ短い配線で接続させるため、
出力端子４１が形成された長方形状の図８の上部の長辺
が液晶パネル５４に面した一辺となるようにソースドラ
イバ５１はレイアウトされる。図８の下部の長辺には、
電源端子４２等が配置されているが、この長辺は、液晶
パネル５４とは面していない一辺となる。一方、ソース
ドライバは図６に示されるように、複数のソースドライ
バが縦続接続され、スタートパルス信号をソースドライ
バから次のソースドライバへと順次転送させる構成を取
っている。
スドライバ５１は、図８に示すように多数の出力端子を
有しているが、これらの出力端子と液晶パネル５４の端
子とを効率よくできるだけ短い配線で接続させるため、
出力端子４１が形成された長方形状の図８の上部の長辺
が液晶パネル５４に面した一辺となるようにソースドラ
イバ５１はレイアウトされる。図８の下部の長辺には、
電源端子４２等が配置されているが、この長辺は、液晶
パネル５４とは面していない一辺となる。一方、ソース
ドライバは図６に示されるように、複数のソースドライ
バが縦続接続され、スタートパルス信号をソースドライ
バから次のソースドライバへと順次転送させる構成を取
っている。
【００３１】従って、ソースドライバ内の各回路ブロッ
クの素子配置（レイアウト）は、信号処理の流れから、
図８に示すように、シフトレジスタ回路６１は液晶パネ
ルとは面していない他の下方の長辺側にあり、そして、
この下方の長辺に並列に素子配置（レイアウト）され
る。そして、信号の流れは、サンプリングメモリ回路６
３、ホールドメモリ回路６４、ＤＡコンバータ回路６
６、出力回路６７の順となることから、図８に示すよう
に、これら各回路ブロックは、チップ長辺に垂直な方向
にレイアウトされる。
クの素子配置（レイアウト）は、信号処理の流れから、
図８に示すように、シフトレジスタ回路６１は液晶パネ
ルとは面していない他の下方の長辺側にあり、そして、
この下方の長辺に並列に素子配置（レイアウト）され
る。そして、信号の流れは、サンプリングメモリ回路６
３、ホールドメモリ回路６４、ＤＡコンバータ回路６
６、出力回路６７の順となることから、図８に示すよう
に、これら各回路ブロックは、チップ長辺に垂直な方向
にレイアウトされる。
【００３２】
【発明が解決しようとする課題】ところで、現在、液晶
表示装置のさらなる高微細化、大画面化とともに、コス
トダウンが要求されている。大画面化に伴いパネルの画
素数が増加するが、ソースドライバ１個当たりが担当す
る出力端子の数が増加することになる。また、コストダ
ウンの要求に答えるためには、ソースドライバの個数を
削減する必要があるが、ソースドライバの数の削減のた
めには、１つのソースドライバに含めなければならない
出力端子の数が増加することになる。
表示装置のさらなる高微細化、大画面化とともに、コス
トダウンが要求されている。大画面化に伴いパネルの画
素数が増加するが、ソースドライバ１個当たりが担当す
る出力端子の数が増加することになる。また、コストダ
ウンの要求に答えるためには、ソースドライバの個数を
削減する必要があるが、ソースドライバの数の削減のた
めには、１つのソースドライバに含めなければならない
出力端子の数が増加することになる。
【００３３】そして、ソースドライバの各回路ブロック
も、基準電圧発生回路を除く各回路は１出力に対して、
１回路であるため、出力端子の増加に伴い、回路数は増
加する。出力端子数の増加に伴い、シフトレジスタ回路
６１の段数は増加するため、シフトレジスタ回路６１の
レイアウトは細長く延び、他の回路ブロックもこれと同
じく横長のレイアウトとなる。
も、基準電圧発生回路を除く各回路は１出力に対して、
１回路であるため、出力端子の増加に伴い、回路数は増
加する。出力端子数の増加に伴い、シフトレジスタ回路
６１の段数は増加するため、シフトレジスタ回路６１の
レイアウトは細長く延び、他の回路ブロックもこれと同
じく横長のレイアウトとなる。
【００３４】さらに、ソースドライバ５１の多出力端子
化が進むと、出力端子数増加に伴い、チップの長辺がさ
らに長くなり、チップが非常に細長くなる。したがっ
て、例えば、ＴＣＰ化するためにチップのバンプとテー
プ基材のインナーリードとを電気的に接続する際のチッ
プの取扱いの困難さ、チップとテープ基材のインナーリ
ードとの高さ制御、インナーリードのピッチ精度の制御
が難しくなる。このような不都合を回避し、多出力端子
化へ対応するためには、チップの長辺／短辺比をこれ以
上、大きくしない工夫が必要となってくる。
化が進むと、出力端子数増加に伴い、チップの長辺がさ
らに長くなり、チップが非常に細長くなる。したがっ
て、例えば、ＴＣＰ化するためにチップのバンプとテー
プ基材のインナーリードとを電気的に接続する際のチッ
プの取扱いの困難さ、チップとテープ基材のインナーリ
ードとの高さ制御、インナーリードのピッチ精度の制御
が難しくなる。このような不都合を回避し、多出力端子
化へ対応するためには、チップの長辺／短辺比をこれ以
上、大きくしない工夫が必要となってくる。
【００３５】一方、γ補正に関する液晶表示の品位向上
の要求も強い。前記したように、自然な階調表示を行う
ため、液晶材料の光学特性に合わせてγ補正を行ってい
る。このγ補正は個々の液晶表示素子の電圧−透過率特
性（Ｖ−Ｔ特性）に依存するが、液晶表示素子の製造上
のバラツキが大きいので、このＶ−Ｔ特性は、個々の液
晶表示素子ごとにかなり異なり、一義的にγ補正のため
の抵抗比を決めることは難しく、γ補正に関して一定の
品位を保持することは困難である。
の要求も強い。前記したように、自然な階調表示を行う
ため、液晶材料の光学特性に合わせてγ補正を行ってい
る。このγ補正は個々の液晶表示素子の電圧−透過率特
性（Ｖ−Ｔ特性）に依存するが、液晶表示素子の製造上
のバラツキが大きいので、このＶ−Ｔ特性は、個々の液
晶表示素子ごとにかなり異なり、一義的にγ補正のため
の抵抗比を決めることは難しく、γ補正に関して一定の
品位を保持することは困難である。
【００３６】また、Ｖ−Ｔ特性は、液晶表示素子への入
射光ごとのバラツキ、光学システム等の特性のバラツキ
などにも依存するため、画素数の増大を伴う大画面化、
高精細化をすると、より適切な階調表示ができなくなる
という問題がある。
射光ごとのバラツキ、光学システム等の特性のバラツキ
などにも依存するため、画素数の増大を伴う大画面化、
高精細化をすると、より適切な階調表示ができなくなる
という問題がある。
【００３７】そこで、この発明は、以上のような事情を
考慮してなされたものであり、３原色の各色ごとに独立
してγ補正機能を有することにより、大画面化等をして
も適切な階調で画像の表示をすることができるようにし
た表示装置用駆動装置を提供することを課題とする。
考慮してなされたものであり、３原色の各色ごとに独立
してγ補正機能を有することにより、大画面化等をして
も適切な階調で画像の表示をすることができるようにし
た表示装置用駆動装置を提供することを課題とする。
【００３８】
【課題を解決するための手段】この発明は、複数の表示
データごとに物理的に分離配置した表示駆動回路素子領
域を設け、各表示駆動回路素子領域に、その領域に対応
した表示データを取り込む表示データ取込部と、取り込
んだ表示データを所定期間だけラッチする保持部と、所
定数の階調表示用基準電圧を発生する基準電圧発生部
と、前記発生された階調表示用基準電圧のうち前記ラッ
チされた表示データに対応させた基準電圧を選択する選
択部とを少なくとも備え、前記複数の表示データごとに
選択された基準電圧を表示駆動用信号として表示装置に
出力するようにしたことを特徴とする表示装置用駆動装
置を提供するものである。
データごとに物理的に分離配置した表示駆動回路素子領
域を設け、各表示駆動回路素子領域に、その領域に対応
した表示データを取り込む表示データ取込部と、取り込
んだ表示データを所定期間だけラッチする保持部と、所
定数の階調表示用基準電圧を発生する基準電圧発生部
と、前記発生された階調表示用基準電圧のうち前記ラッ
チされた表示データに対応させた基準電圧を選択する選
択部とを少なくとも備え、前記複数の表示データごとに
選択された基準電圧を表示駆動用信号として表示装置に
出力するようにしたことを特徴とする表示装置用駆動装
置を提供するものである。
【００３９】また、前記各表示駆動回路素子領域内にお
いて、前記表示データ取込部、保持部、基準電圧発生部
および選択部が、それぞれ物理的に分離配置されている
ことを特徴とする表示装置駆動装置を提供する。これに
よれば、装置形状が過度に細長くなるのを防止し、表示
データごとに表示データ取込部等の回路ブロックを備え
ているので、より適切かつ自然な階調で画像表示をする
ことができる。
いて、前記表示データ取込部、保持部、基準電圧発生部
および選択部が、それぞれ物理的に分離配置されている
ことを特徴とする表示装置駆動装置を提供する。これに
よれば、装置形状が過度に細長くなるのを防止し、表示
データごとに表示データ取込部等の回路ブロックを備え
ているので、より適切かつ自然な階調で画像表示をする
ことができる。
【００４０】また、この発明の表示装置用駆動装置は、
長方形形状の半導体素子で形成され、各表示駆動回路素
子領域が長方形形状の短辺方向に並列に形成されるよう
にしてもよい。さらに、前記各表示駆動回路素子領域内
において、前記表示データ取込部、保持部、基準電圧発
生部および選択部を、長方形状の短辺方向に並列に形成
するようにしてもよい。また、前記複数の表示データが
色成分ごとに分類されたデータである場合、前記各表示
駆動回路素子領域が、色成分ごとに設けられるようにし
てもよい。また、この発明は、以上のような表示装置用
駆動回路を備えて構成される表示装置を提供するもので
ある。
長方形形状の半導体素子で形成され、各表示駆動回路素
子領域が長方形形状の短辺方向に並列に形成されるよう
にしてもよい。さらに、前記各表示駆動回路素子領域内
において、前記表示データ取込部、保持部、基準電圧発
生部および選択部を、長方形状の短辺方向に並列に形成
するようにしてもよい。また、前記複数の表示データが
色成分ごとに分類されたデータである場合、前記各表示
駆動回路素子領域が、色成分ごとに設けられるようにし
てもよい。また、この発明は、以上のような表示装置用
駆動回路を備えて構成される表示装置を提供するもので
ある。
【００４１】この発明の表示装置用駆動装置は、いくつ
かの機能モジュール（回路ブロック）ごとにマクロセル
化された半導体素子を集合して形成されたＬＳＩ素子と
して提供される。この表示装置用駆動装置は、表示デー
タや各種制御信号を生成するいわゆるコントローラと、
表示データを視覚的に表示する表示装置との間に配置さ
れ、表示データ等の入出力制御をするものであるが、表
示装置の画素数と階調数等によって決まる多数の入出力
端子を備えており、一般に長方形形状にパッケージ化さ
れたＬＳＩ素子である。
かの機能モジュール（回路ブロック）ごとにマクロセル
化された半導体素子を集合して形成されたＬＳＩ素子と
して提供される。この表示装置用駆動装置は、表示デー
タや各種制御信号を生成するいわゆるコントローラと、
表示データを視覚的に表示する表示装置との間に配置さ
れ、表示データ等の入出力制御をするものであるが、表
示装置の画素数と階調数等によって決まる多数の入出力
端子を備えており、一般に長方形形状にパッケージ化さ
れたＬＳＩ素子である。
【００４２】この表示装置用駆動装置は、各種表示装置
に利用することができるが、特に、表示装置の一つであ
る液晶パネルに利用する場合には、この表示装置用駆動
装置は、いわゆるソースドライバおよびゲートドライバ
に用いることができる。また、３原色（赤、緑、青）の
色成分でカラー表示を行う液晶パネルのソースドライバ
に、この発明の表示装置用駆動装置を用いる場合は、表
示装置用駆動装置のＬＳＩ素子内において、回路ブロッ
クは赤色成分の表示駆動処理を行う素子領域と、緑色成
分の表示駆動処理を行う素子領域と、青色成分の表示駆
動処理を行う素子領域とに、物理的に分離して配置され
る。
に利用することができるが、特に、表示装置の一つであ
る液晶パネルに利用する場合には、この表示装置用駆動
装置は、いわゆるソースドライバおよびゲートドライバ
に用いることができる。また、３原色（赤、緑、青）の
色成分でカラー表示を行う液晶パネルのソースドライバ
に、この発明の表示装置用駆動装置を用いる場合は、表
示装置用駆動装置のＬＳＩ素子内において、回路ブロッ
クは赤色成分の表示駆動処理を行う素子領域と、緑色成
分の表示駆動処理を行う素子領域と、青色成分の表示駆
動処理を行う素子領域とに、物理的に分離して配置され
る。
【００４３】特に、ＬＳＩパッケージの長方形形状が細
長くならないようにするために、３つの色成分の各素子
領域を長方形形状の長辺方向に並べるのではなく、長方
形形状の短辺方向に並列に並べることが好ましい。ま
た、ＬＳＩ素子のパッケージ形状が細長くならないよう
にするために、前記コントローラや表示装置と接続する
ための入出力端子も、各色成分ごとに、その色成分の素
子領域内に分離配置することが好ましい。
長くならないようにするために、３つの色成分の各素子
領域を長方形形状の長辺方向に並べるのではなく、長方
形形状の短辺方向に並列に並べることが好ましい。ま
た、ＬＳＩ素子のパッケージ形状が細長くならないよう
にするために、前記コントローラや表示装置と接続する
ための入出力端子も、各色成分ごとに、その色成分の素
子領域内に分離配置することが好ましい。
【００４４】また、表示装置用駆動装置の内部の機能モ
ジュールは、従来と同様に、表示データ取込部、保持
部、選択部、基準電圧発生部等の回路ブロックから構成
されるが、階調のγ補正を色ごとにし、きめ細かい設定
を色ごとにできるようにして表示品位を向上させるため
に、これらの回路ブロックは、各色成分ごとの素子領域
にそれぞれ配置され、さらに、その素子領域内において
は、信号処理の流れの順序を考慮して隣接して分離配置
されることが好ましい。
ジュールは、従来と同様に、表示データ取込部、保持
部、選択部、基準電圧発生部等の回路ブロックから構成
されるが、階調のγ補正を色ごとにし、きめ細かい設定
を色ごとにできるようにして表示品位を向上させるため
に、これらの回路ブロックは、各色成分ごとの素子領域
にそれぞれ配置され、さらに、その素子領域内において
は、信号処理の流れの順序を考慮して隣接して分離配置
されることが好ましい。
【００４５】この発明において、以下に説明する実施例
では、表示データ取込部にはシフトレジスタ回路と表示
データ入力端子（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ
１in〜Ｂ６in）とが対応し、保持部には、データラッチ
回路、サンプリングメモリ回路およびホールドメモリ回
路が対応し、基準電圧発生部には基準電圧発生回路が対
応し、選択部にはＤＡコンバータ回路が対応する。
では、表示データ取込部にはシフトレジスタ回路と表示
データ入力端子（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ
１in〜Ｂ６in）とが対応し、保持部には、データラッチ
回路、サンプリングメモリ回路およびホールドメモリ回
路が対応し、基準電圧発生部には基準電圧発生回路が対
応し、選択部にはＤＡコンバータ回路が対応する。
【００４６】
【発明の実施の形態】以下、図面に示す実施の形態に基
づいてこの発明を詳述する。なお、これによってこの発
明が限定されるものではない。図１に、この発明の一実
施例の液晶表示装置のブロック構成図を示す。この発明
においても、図６に示した従来の液晶表示装置と同様
に、液晶パネル４、フレキシブル基板５、ＴＣＰ３とか
らなり、各ＴＣＰ３上には、ソースドライバ１（Ｓ１〜
Ｓ８）、ゲートドライバ２（Ｇ１，Ｇ２）が搭載され、
フレキシブル基板５上にはコントローラ６と、各ＴＣＰ
３への配線が形成されている。
づいてこの発明を詳述する。なお、これによってこの発
明が限定されるものではない。図１に、この発明の一実
施例の液晶表示装置のブロック構成図を示す。この発明
においても、図６に示した従来の液晶表示装置と同様
に、液晶パネル４、フレキシブル基板５、ＴＣＰ３とか
らなり、各ＴＣＰ３上には、ソースドライバ１（Ｓ１〜
Ｓ８）、ゲートドライバ２（Ｇ１，Ｇ２）が搭載され、
フレキシブル基板５上にはコントローラ６と、各ＴＣＰ
３への配線が形成されている。
【００４７】各ＴＣＰ３上には、フレキシブル基板５と
ソースドライバ１およびゲートドライバ２との配線、液
晶パネル４とソースドライバ１およびゲートドライバ２
との配線も形成されている。ソースドライバ１は、従来
と同様に液晶パネル４内のソースバスラインの駆動を行
うものであり、ゲートドライバ２は液晶パネル４内のゲ
ートバスラインの駆動を行うものである。
ソースドライバ１およびゲートドライバ２との配線、液
晶パネル４とソースドライバ１およびゲートドライバ２
との配線も形成されている。ソースドライバ１は、従来
と同様に液晶パネル４内のソースバスラインの駆動を行
うものであり、ゲートドライバ２は液晶パネル４内のゲ
ートバスラインの駆動を行うものである。
【００４８】図２に、この発明の一実施例におけるソー
スドライバ１の各端子の配置の平面図を示す。ソースド
ライバ１の形状は、図１に示すように横長の長方形状を
しており、その内部には種々の回路素子とともに、図２
に示すような多数の電極パッド１０００が形成されてい
る。各電極パッド１０００には、メッキをすることによ
り、金バンプ（Bump）が形成されている。金バンプは長
方形状で、そのサイズは、たとえば縦横それぞれ４０〜
９０μｍ程度であり、その高さは１０〜２０μｍであ
る。ただし、金バンプのサイズ、高さは、バンプピッチ
の設計仕様により異なるので、これに限るものではな
い。
スドライバ１の各端子の配置の平面図を示す。ソースド
ライバ１の形状は、図１に示すように横長の長方形状を
しており、その内部には種々の回路素子とともに、図２
に示すような多数の電極パッド１０００が形成されてい
る。各電極パッド１０００には、メッキをすることによ
り、金バンプ（Bump）が形成されている。金バンプは長
方形状で、そのサイズは、たとえば縦横それぞれ４０〜
９０μｍ程度であり、その高さは１０〜２０μｍであ
る。ただし、金バンプのサイズ、高さは、バンプピッチ
の設計仕様により異なるので、これに限るものではな
い。
【００４９】電極パッド１０００は、出力端子、基準電
源端子、データ入力端子、入力制御端子、電源端子とい
う５種類に分類されるが、この発明では、出力端子、基
準電源端子およびデータ入力端子は、３原色（Ｒ，Ｇ，
Ｂ）ごとに領域分離されて形成されている。
源端子、データ入力端子、入力制御端子、電源端子とい
う５種類に分類されるが、この発明では、出力端子、基
準電源端子およびデータ入力端子は、３原色（Ｒ，Ｇ，
Ｂ）ごとに領域分離されて形成されている。
【００５０】図２において、ソースドライバの長方形状
のほぼ中央部に設けられる駆動回路素子領域３５０は、
３つの領域、すなわち赤色の表示素子の駆動を担う赤色
領域３５０Ｒ、緑色の表示素子の駆動を担う緑色領域３
５０Ｇ、青色の表示素子の駆動を担う青色領域３５０Ｂ
に分離される。
のほぼ中央部に設けられる駆動回路素子領域３５０は、
３つの領域、すなわち赤色の表示素子の駆動を担う赤色
領域３５０Ｒ、緑色の表示素子の駆動を担う緑色領域３
５０Ｇ、青色の表示素子の駆動を担う青色領域３５０Ｂ
に分離される。
【００５１】赤色領域には、赤色の表示のための駆動を
行う回路ブロック（図３参照）と、赤色用の出力端子
（Ｒ）１１００、基準電源端子（Ｒ）１２００、データ
入力端子（Ｒ）１３００が設けられている。同様に、緑
色領域３５０Ｇには、緑色の表示のための駆動を行う回
路ブロックと、緑色用の出力端子（Ｇ）１４００、基準
電圧端子（Ｇ）１５００、データ入力端子（Ｇ）１６０
０が設けられ、青色領域３５０Ｂには、青色の表示のた
めの駆動を行う回路ブロックと、青色用の出力端子
（Ｂ）１７００、基準電源端子（Ｂ）１８００、データ
入力端子（Ｂ）１９００が設けられている。
行う回路ブロック（図３参照）と、赤色用の出力端子
（Ｒ）１１００、基準電源端子（Ｒ）１２００、データ
入力端子（Ｒ）１３００が設けられている。同様に、緑
色領域３５０Ｇには、緑色の表示のための駆動を行う回
路ブロックと、緑色用の出力端子（Ｇ）１４００、基準
電圧端子（Ｇ）１５００、データ入力端子（Ｇ）１６０
０が設けられ、青色領域３５０Ｂには、青色の表示のた
めの駆動を行う回路ブロックと、青色用の出力端子
（Ｂ）１７００、基準電源端子（Ｂ）１８００、データ
入力端子（Ｂ）１９００が設けられている。
【００５２】すなわち、この発明では、各色ごとに、駆
動回路ブロックと端子とを分離して配置したことを特徴
とする。ここで、赤色領域３５０Ｒ、緑色領域３５０Ｇ
および青色領域３５０Ｂの各領域内部の回路構成及びレ
イアウトは全く同一のマクロセルとして構成される。す
なわち、１種類のマクロセルのみを設計し、それを３つ
並べて配置することにより、駆動回路素子領域３５０が
形成される。
動回路ブロックと端子とを分離して配置したことを特徴
とする。ここで、赤色領域３５０Ｒ、緑色領域３５０Ｇ
および青色領域３５０Ｂの各領域内部の回路構成及びレ
イアウトは全く同一のマクロセルとして構成される。す
なわち、１種類のマクロセルのみを設計し、それを３つ
並べて配置することにより、駆動回路素子領域３５０が
形成される。
【００５３】また、図２に示すように、ソースドライバ
の長方形形状の短辺に沿って、ダミー用および補助用と
して用いられる出力端子２０００が配置され、長方形状
の一方の長辺に沿って、上記出力端子２０００の一部と
入力制御端子２１００、電源端子２２００が配置され
る。
の長方形形状の短辺に沿って、ダミー用および補助用と
して用いられる出力端子２０００が配置され、長方形状
の一方の長辺に沿って、上記出力端子２０００の一部と
入力制御端子２１００、電源端子２２００が配置され
る。
【００５４】図３に、この発明のソースドライバ１の駆
動回路素子領域３５０の中の回路ブロック構成の平面図
の一実施例を示す。駆動回路素子領域３５０は、前記し
たように赤色領域３５０Ｒ、緑色領域３５０Ｇ、青色領
域３５０Ｂの３つの領域に分離されている。赤色領域３
５０Ｒには、前記した端子（１１００，１２００，１３
００）の他、Ｒ用回路ブロック２３０、データラッチ回
路（Ｒ）２１Ｒ、基準電圧発生回路（Ｒ）２４が形成さ
れている。図３に示したこれらの回路ブロックの配置は
一つの実施例であり、これに限るものではない。
動回路素子領域３５０の中の回路ブロック構成の平面図
の一実施例を示す。駆動回路素子領域３５０は、前記し
たように赤色領域３５０Ｒ、緑色領域３５０Ｇ、青色領
域３５０Ｂの３つの領域に分離されている。赤色領域３
５０Ｒには、前記した端子（１１００，１２００，１３
００）の他、Ｒ用回路ブロック２３０、データラッチ回
路（Ｒ）２１Ｒ、基準電圧発生回路（Ｒ）２４が形成さ
れている。図３に示したこれらの回路ブロックの配置は
一つの実施例であり、これに限るものではない。
【００５５】ここで、Ｒ用回路ブロック２３０は、デー
タラッチ回路（Ｒ）２１Ｒから与えられる赤色用の表示
データを入力とし、赤色の表示素子の駆動を行うための
回路ブロックである。データラッチ回路（Ｒ）２１Ｒは
ソースドライバ１に入力された赤色用のシリアルデータ
を保持するための回路ブロックである。基準電圧発生回
路（Ｒ）２４は、赤色用の表示素子に対応する階調電圧
を発生させるための回路ブロックである。また、Ｒ用回
路ブロック２３０は、Ｒ用シフトレジスタ回路２０Ｒ、
Ｒ用サンプリングメモリ回路２２Ｒ、Ｒ用ホールドメモ
リ回路２３Ｒ、Ｒ用ＤＡコンバータ回路２７Ｒ、Ｒ用出
力回路２８Ｒから構成されるがこれらは、図８に示した
従来のものと同様の回路であり、この発明のＲ用回路ブ
ロック２３０では、赤色のデータの処理のみに利用され
る。
タラッチ回路（Ｒ）２１Ｒから与えられる赤色用の表示
データを入力とし、赤色の表示素子の駆動を行うための
回路ブロックである。データラッチ回路（Ｒ）２１Ｒは
ソースドライバ１に入力された赤色用のシリアルデータ
を保持するための回路ブロックである。基準電圧発生回
路（Ｒ）２４は、赤色用の表示素子に対応する階調電圧
を発生させるための回路ブロックである。また、Ｒ用回
路ブロック２３０は、Ｒ用シフトレジスタ回路２０Ｒ、
Ｒ用サンプリングメモリ回路２２Ｒ、Ｒ用ホールドメモ
リ回路２３Ｒ、Ｒ用ＤＡコンバータ回路２７Ｒ、Ｒ用出
力回路２８Ｒから構成されるがこれらは、図８に示した
従来のものと同様の回路であり、この発明のＲ用回路ブ
ロック２３０では、赤色のデータの処理のみに利用され
る。
【００５６】以上が赤色領域３５０Ｒ内の回路ブロック
の構成要素であるが、緑色領域３５０Ｇおよび青色領域
３５０Ｂも同じ構成要素から構成される。ただし、入力
される表示データはそれぞれ緑用および青用のものであ
り、緑用および青用の表示素子を駆動するための処理を
実行する。すなわち、緑色領域３５０Ｇは、Ｇ用回路ブ
ロック２６０、データラッチ回路（Ｇ）２１Ｇ、基準電
圧発生回路（Ｇ）２５からなり、青色領域３５０ＢはＢ
用回路ブロック２９０、データラッチ回路（Ｂ）２１
Ｂ、基準電圧発生回路（Ｂ）２６からなる。
の構成要素であるが、緑色領域３５０Ｇおよび青色領域
３５０Ｂも同じ構成要素から構成される。ただし、入力
される表示データはそれぞれ緑用および青用のものであ
り、緑用および青用の表示素子を駆動するための処理を
実行する。すなわち、緑色領域３５０Ｇは、Ｇ用回路ブ
ロック２６０、データラッチ回路（Ｇ）２１Ｇ、基準電
圧発生回路（Ｇ）２５からなり、青色領域３５０ＢはＢ
用回路ブロック２９０、データラッチ回路（Ｂ）２１
Ｂ、基準電圧発生回路（Ｂ）２６からなる。
【００５７】図４に、この発明の一実施例における液晶
パネルとＴＣＰとの接続の配線の様子の概略を示した模
式的断面図を示す。図４では、主として、ソースドライ
バ１を搭載したＬＳＩチップ１１０と、液晶パネル４と
の配線を示している。液晶パネル４は、通常上側と下側
の２枚のパネルから構成され、一方のパネル（図４では
下側パネル４）上に、ＩＴＯ端子１１２が形成されてい
る。
パネルとＴＣＰとの接続の配線の様子の概略を示した模
式的断面図を示す。図４では、主として、ソースドライ
バ１を搭載したＬＳＩチップ１１０と、液晶パネル４と
の配線を示している。液晶パネル４は、通常上側と下側
の２枚のパネルから構成され、一方のパネル（図４では
下側パネル４）上に、ＩＴＯ端子１１２が形成されてい
る。
【００５８】ＬＳＩチップ１１０は、ＴＣＰ３としての
テープ基材１１１に設けられた貫通孔（デバイスホー
ル）１１５と対応する位置に配置される。テープ基材１
１１の一方の表面には、ソースドライバ１のＬＳＩチッ
プ１１０の出力端子上のバンプ１１４と液晶パネル４の
ＩＴＯ端子１１２とを接続するためのＣｕ配線１１３が
形成されている。
テープ基材１１１に設けられた貫通孔（デバイスホー
ル）１１５と対応する位置に配置される。テープ基材１
１１の一方の表面には、ソースドライバ１のＬＳＩチッ
プ１１０の出力端子上のバンプ１１４と液晶パネル４の
ＩＴＯ端子１１２とを接続するためのＣｕ配線１１３が
形成されている。
【００５９】また、バンプ１１４とＣｕ配線１１３と
は、インナーリード１１６により電気的に接続されてい
る。さらに、Ｃｕ配線１１３と、液晶パネル４のＩＴＯ
端子１１２とは、たとえば異方性導電膜ＡＣＦ（Anistr
opic Conductive Film）１１７を介して熱圧着により、
電気的に接続される。
は、インナーリード１１６により電気的に接続されてい
る。さらに、Ｃｕ配線１１３と、液晶パネル４のＩＴＯ
端子１１２とは、たとえば異方性導電膜ＡＣＦ（Anistr
opic Conductive Film）１１７を介して熱圧着により、
電気的に接続される。
【００６０】ＬＳＩチップ１１０上のバンプ配列は、チ
ップ１１０内部にも配列されているため、インナーリー
ド１１６の長さは、それぞれ異なっている。また、図４
には図示していないが、右方のＣｕ配線１１３を介し
て、フレキシブル基板５とＬＳＩチップ１１０とが電気
的に接続される。テープ基材１１１上の右側のＣｕ配線
１１３とこのフレキシブル基板５側との接続も、ＡＧＦ
またはハンダ付けで行われる。なお、図示していない
が、ＬＳＩチップ１１０保護のため、このＬＳＩチップ
１１０を含むＴＣＰ３の領域は、封止樹脂で覆われてい
ることが好ましい。
ップ１１０内部にも配列されているため、インナーリー
ド１１６の長さは、それぞれ異なっている。また、図４
には図示していないが、右方のＣｕ配線１１３を介し
て、フレキシブル基板５とＬＳＩチップ１１０とが電気
的に接続される。テープ基材１１１上の右側のＣｕ配線
１１３とこのフレキシブル基板５側との接続も、ＡＧＦ
またはハンダ付けで行われる。なお、図示していない
が、ＬＳＩチップ１１０保護のため、このＬＳＩチップ
１１０を含むＴＣＰ３の領域は、封止樹脂で覆われてい
ることが好ましい。
【００６１】図４に示したような配線により、たとえ
ば、コントローラ６から出力された表示用データ信号
は、テープ基材１１１上の右側の所定のＣｕ配線１１３
を通り、さらに、右側のインナーリード１１６、バンプ
１１４、ソースドライバチップ１１０、左側のバンプ１
１４、インナーリード１１６、テープ基材１１１上の左
側のＣｕ配線１１３、ＡＣＦ１１７、ＩＴＯ端子１１２
を経由して、液晶パネル４へ与えられる。
ば、コントローラ６から出力された表示用データ信号
は、テープ基材１１１上の右側の所定のＣｕ配線１１３
を通り、さらに、右側のインナーリード１１６、バンプ
１１４、ソースドライバチップ１１０、左側のバンプ１
１４、インナーリード１１６、テープ基材１１１上の左
側のＣｕ配線１１３、ＡＣＦ１１７、ＩＴＯ端子１１２
を経由して、液晶パネル４へ与えられる。
【００６２】また、ソースドライバ１およびゲートドラ
イバ２への各種制御信号電源（ＧＮＤ，ＶＣＣ）も、同
様の配線経路で供給される。たとえば、図１の８つのソ
ースドライバ１（Ｓ１〜Ｓ８）へは、コントローラ６か
ら、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパルス
入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給さ
れ、図１の２つのゲートドライバ２（Ｇ１，Ｇ２）へ
は、スタートパルス入力信号ＧＳＰＩおよびクロック信
号ＧＣＫが供給される。以上は、ソースドライバを搭載
したＴＣＰを介した接続について説明したが、ゲートド
ライバ２についても、インナーリードやＡＣＰ等を利用
する接続方法については全く同様である。
イバ２への各種制御信号電源（ＧＮＤ，ＶＣＣ）も、同
様の配線経路で供給される。たとえば、図１の８つのソ
ースドライバ１（Ｓ１〜Ｓ８）へは、コントローラ６か
ら、表示用データ信号（Ｒ，Ｇ，Ｂ）、スタートパルス
入力信号ＳＳＰＩおよびクロック信号ＳＣＫが供給さ
れ、図１の２つのゲートドライバ２（Ｇ１，Ｇ２）へ
は、スタートパルス入力信号ＧＳＰＩおよびクロック信
号ＧＣＫが供給される。以上は、ソースドライバを搭載
したＴＣＰを介した接続について説明したが、ゲートド
ライバ２についても、インナーリードやＡＣＰ等を利用
する接続方法については全く同様である。
【００６３】液晶パネル４の画素数を、従来技術で説明
したのと同様に、ソース側を１０２４画素×３（ＲＧ
Ｂ）、ゲート側を７６８画素とすると、８つのソースド
ライバ（Ｓ１〜Ｓ８）は、それぞれ１２８画素×３（Ｒ
ＧＢ）を担当して、表示の駆動を行う。また、各色ごと
の表示用データ信号を６ビットとすると、色ごとに６本
の信号線がソースドライバ１に接続される。すなわち、
赤色用の表示用データ信号（Ｒ１〜Ｒ６）、緑色用の表
示用データ信号（Ｇ１〜Ｇ６）、青色用の表示用データ
信号（Ｂ１〜Ｂ６）の合計１８個の表示用データ信号が
ソースドライバに入力される。
したのと同様に、ソース側を１０２４画素×３（ＲＧ
Ｂ）、ゲート側を７６８画素とすると、８つのソースド
ライバ（Ｓ１〜Ｓ８）は、それぞれ１２８画素×３（Ｒ
ＧＢ）を担当して、表示の駆動を行う。また、各色ごと
の表示用データ信号を６ビットとすると、色ごとに６本
の信号線がソースドライバ１に接続される。すなわち、
赤色用の表示用データ信号（Ｒ１〜Ｒ６）、緑色用の表
示用データ信号（Ｇ１〜Ｇ６）、青色用の表示用データ
信号（Ｂ１〜Ｂ６）の合計１８個の表示用データ信号が
ソースドライバに入力される。
【００６４】図５に、この発明のソースドライバ１の機
能的な回路ブロックの構成図を示す。図５において、こ
の発明のソースドライバ１は機能的には、図１０に示し
た従来のソースドライバと同じ構成を備えている。ただ
し、各回路ブロックについて、従来は１つの回路で３原
色すべての信号処理を行っていたが、この発明では、各
回路ブロックは物理的に３つに分離されており、分離さ
れた単位の回路ブロックそれぞれにおいて、３原色Ｒ，
Ｇ，Ｂ別々の信号処理を行っている。物理的に分離され
た各回路ブロックの配置については、図３に示したとお
りである。
能的な回路ブロックの構成図を示す。図５において、こ
の発明のソースドライバ１は機能的には、図１０に示し
た従来のソースドライバと同じ構成を備えている。ただ
し、各回路ブロックについて、従来は１つの回路で３原
色すべての信号処理を行っていたが、この発明では、各
回路ブロックは物理的に３つに分離されており、分離さ
れた単位の回路ブロックそれぞれにおいて、３原色Ｒ，
Ｇ，Ｂ別々の信号処理を行っている。物理的に分離され
た各回路ブロックの配置については、図３に示したとお
りである。
【００６５】したがって、たとえばシフトレジスタ回路
２０は、物理的に異なる３つのシフトレジスタ回路（２
０Ｒ，２０Ｇ，２０Ｂ）から構成され、コントローラ６
から与えられるスタートパルス入力信号ＳＳＰＩおよび
クロック信号ＳＣＫはこの３つのシフトレジスタ回路
（２０Ｒ，２０Ｇ，２０Ｂ）それぞれに入力される。
２０は、物理的に異なる３つのシフトレジスタ回路（２
０Ｒ，２０Ｇ，２０Ｂ）から構成され、コントローラ６
から与えられるスタートパルス入力信号ＳＳＰＩおよび
クロック信号ＳＣＫはこの３つのシフトレジスタ回路
（２０Ｒ，２０Ｇ，２０Ｂ）それぞれに入力される。
【００６６】同様に、サンプリング回路２２等も、Ｒ，
Ｇ，Ｂごとに、物理的には３つに分離して構成されてお
り、図５に示すように、３つのサンプリング回路（２２
Ｒ，２２Ｇ，２２Ｂ）、ホールドメモリ回路（２３Ｒ，
２３Ｇ，２３Ｂ）、ＤＡコンバータ回路（２７Ｒ，２７
Ｇ，２７Ｂ）、出力回路（２８Ｒ，２８Ｇ，２８Ｂ）、
データラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）、基準電
圧発生回路（２４，２５，２６）からなる。
Ｇ，Ｂごとに、物理的には３つに分離して構成されてお
り、図５に示すように、３つのサンプリング回路（２２
Ｒ，２２Ｇ，２２Ｂ）、ホールドメモリ回路（２３Ｒ，
２３Ｇ，２３Ｂ）、ＤＡコンバータ回路（２７Ｒ，２７
Ｇ，２７Ｂ）、出力回路（２８Ｒ，２８Ｇ，２８Ｂ）、
データラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）、基準電
圧発生回路（２４，２５，２６）からなる。
【００６７】また、３つのデータラッチ回路（２１Ｒ，
２１Ｇ，２１Ｂ）には、それぞれ別々に表示用データ信
号（Ｒ１〜Ｒ６，Ｇ１〜Ｇ６，Ｂ１〜Ｂ６）が与えられ
る。基準電圧発生回路２４，２５，２６には、それぞれ
別々に、同一の基準電圧Ｖref１〜Ｖref９が与えられ
る。
２１Ｇ，２１Ｂ）には、それぞれ別々に表示用データ信
号（Ｒ１〜Ｒ６，Ｇ１〜Ｇ６，Ｂ１〜Ｂ６）が与えられ
る。基準電圧発生回路２４，２５，２６には、それぞれ
別々に、同一の基準電圧Ｖref１〜Ｖref９が与えられ
る。
【００６８】３つのシフトレジスタ回路２０に与えられ
るスタートパルス入力信号ＳＳＰＩは、従来と同様に表
示用データ信号Ｒ，Ｇ，Ｂの水平同期信号と同期をとっ
たものであり、クロック信号端子ＳＣＫinに入力された
クロック信号ＳＣＫに基づいてシフトされ、ＳＰＩＯ端
子から出力されて、８段目のソースドライバＳ８まで転
送される。
るスタートパルス入力信号ＳＳＰＩは、従来と同様に表
示用データ信号Ｒ，Ｇ，Ｂの水平同期信号と同期をとっ
たものであり、クロック信号端子ＳＣＫinに入力された
クロック信号ＳＣＫに基づいてシフトされ、ＳＰＩＯ端
子から出力されて、８段目のソースドライバＳ８まで転
送される。
【００６９】コントローラ回路６から３つのデータラッ
チ回路２１に与えられる表示用データ信号Ｒ，Ｇ，Ｂ
は、クロック信号ＳＣＫの反転信号（／ＳＣＫ）の立ち
上がりに同期をとって、ソースドライバ１の入力端子
（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ１in〜Ｂ６in）
にそれぞれシリアル入力され、物理的に分離されたデー
タラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）に与えられ一
時的にラッチされ、その後、それぞれサンプリングメモ
リ回路（２２Ｒ，２２Ｇ，２２Ｂ）に転送される。
チ回路２１に与えられる表示用データ信号Ｒ，Ｇ，Ｂ
は、クロック信号ＳＣＫの反転信号（／ＳＣＫ）の立ち
上がりに同期をとって、ソースドライバ１の入力端子
（Ｒ１in〜Ｒ６in、Ｇ１in〜Ｇ６in、Ｂ１in〜Ｂ６in）
にそれぞれシリアル入力され、物理的に分離されたデー
タラッチ回路（２１Ｒ，２１Ｇ，２１Ｂ）に与えられ一
時的にラッチされ、その後、それぞれサンプリングメモ
リ回路（２２Ｒ，２２Ｇ，２２Ｂ）に転送される。
【００７０】サンプリングメモリ回路２２は、上記シフ
トレジスタ回路２０の各段の出力信号により、時分割で
送られてくる表示用データ信号（Ｒ・Ｇ・Ｂ各６ビット
の計１８ビット）をサンプリングし、コントローラ回路
６から与えられるラッチ信号ＬＳがホールドメモリ回路
２３に入力されるまで、上記表示用データ信号を記憶し
ている。ラッチ信号ＬＳがホールドメモリ回路２３に入
力されると、サンプリングメモリ回路２２に記憶されて
いた表示用データ信号がホールドメモリ回路２３に入力
され、表示用データ信号Ｒ・Ｇ・Ｂの１水平期間分の表
示用データ信号がラッチされる。そして、次の１水平期
間分の表示用データ信号がサンプリングメモリ回路２２
から入力される時に、保持していた表示用データ信号が
ＤＡコンバータ回路２７に出力される。
トレジスタ回路２０の各段の出力信号により、時分割で
送られてくる表示用データ信号（Ｒ・Ｇ・Ｂ各６ビット
の計１８ビット）をサンプリングし、コントローラ回路
６から与えられるラッチ信号ＬＳがホールドメモリ回路
２３に入力されるまで、上記表示用データ信号を記憶し
ている。ラッチ信号ＬＳがホールドメモリ回路２３に入
力されると、サンプリングメモリ回路２２に記憶されて
いた表示用データ信号がホールドメモリ回路２３に入力
され、表示用データ信号Ｒ・Ｇ・Ｂの１水平期間分の表
示用データ信号がラッチされる。そして、次の１水平期
間分の表示用データ信号がサンプリングメモリ回路２２
から入力される時に、保持していた表示用データ信号が
ＤＡコンバータ回路２７に出力される。
【００７１】３原色Ｒ，Ｇ，Ｂ用の基準電源発生回路２
４，２５，２６は、それぞれ、コントローラ回路６から
与えられた中間調基準電圧Ｖref１〜Vref９をもとに、
γ補正をした後のその色用の階調表示用電圧を発生し、
それぞれ対応するＤＡコンバータ回路（２７Ｒ，２７
Ｇ，２７Ｂ）に与える。ここで発生される階調表示用電
圧は６４レベルの電圧であり、各基準電圧発生回路（２
４，２５，２６）とＤＡコンバータ（２７Ｒ，２７Ｇ，
２７Ｂ）とは、それぞれ６４本の配線で接続されてい
る。なお、コントローラ回路６から与えられる９つの中
間調基準電圧Ｖref１（Ｖ０）〜Ｖref９（Ｖ６４）は、
従来の同様の電圧値である。
４，２５，２６は、それぞれ、コントローラ回路６から
与えられた中間調基準電圧Ｖref１〜Vref９をもとに、
γ補正をした後のその色用の階調表示用電圧を発生し、
それぞれ対応するＤＡコンバータ回路（２７Ｒ，２７
Ｇ，２７Ｂ）に与える。ここで発生される階調表示用電
圧は６４レベルの電圧であり、各基準電圧発生回路（２
４，２５，２６）とＤＡコンバータ（２７Ｒ，２７Ｇ，
２７Ｂ）とは、それぞれ６４本の配線で接続されてい
る。なお、コントローラ回路６から与えられる９つの中
間調基準電圧Ｖref１（Ｖ０）〜Ｖref９（Ｖ６４）は、
従来の同様の電圧値である。
【００７２】また、各基準電圧発生回路（２４，２５，
２６）の内部回路は、図１１に示した従来のものと同じ
ものを利用することができる。すなわち、γ補正用の抵
抗比を持たせ、直列接続した抵抗素子Ｒ０〜Ｒ７を備
え、液晶材料の光学特性に対応させた自然な階調表示を
行わせるようにするために、γ補正後の６４レベルの階
調表示用基準電圧を発生させる。
２６）の内部回路は、図１１に示した従来のものと同じ
ものを利用することができる。すなわち、γ補正用の抵
抗比を持たせ、直列接続した抵抗素子Ｒ０〜Ｒ７を備
え、液晶材料の光学特性に対応させた自然な階調表示を
行わせるようにするために、γ補正後の６４レベルの階
調表示用基準電圧を発生させる。
【００７３】ＤＡコンバータ回路２７は、ホールドメモ
リ回路２３より入力されるＲＧＢそれぞれ６ビットの表
示用データ信号（デジタル）をアナログ信号に変換して
出力回路２８に出力する。出力回路２８は、６４レベル
のアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘｏ−１
２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２
８から液晶パネル４の図示しないＩＴＯ端子へ出力す
る。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜
Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表
示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙ
ｏ，Ｚｏそれぞれ共に１２８個の端子からなる。また、
ソースドライバ１の端子ＶＣＣ及び端子ＧＮＤは、コン
トローラ回路６の端子ＶＣＣ及び端子ＧＮＤと接続され
る電源供給用の端子であって、それぞれへは、電源電圧
と、グランド電位が供給される。
リ回路２３より入力されるＲＧＢそれぞれ６ビットの表
示用データ信号（デジタル）をアナログ信号に変換して
出力回路２８に出力する。出力回路２８は、６４レベル
のアナログ信号を増幅し、出力端子Ｘｏ−１〜Ｘｏ−１
２８・Ｙｏ−１〜Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２
８から液晶パネル４の図示しないＩＴＯ端子へ出力す
る。上記出力端子Ｘｏ−１〜Ｘｏ−１２８・Ｙｏ−１〜
Ｙｏ−１２８・Ｚｏ−１〜Ｚｏ−１２８は、それぞれ表
示用データ信号Ｒ・Ｇ・Ｂに対応するもので、Ｘｏ，Ｙ
ｏ，Ｚｏそれぞれ共に１２８個の端子からなる。また、
ソースドライバ１の端子ＶＣＣ及び端子ＧＮＤは、コン
トローラ回路６の端子ＶＣＣ及び端子ＧＮＤと接続され
る電源供給用の端子であって、それぞれへは、電源電圧
と、グランド電位が供給される。
【００７４】この発明によれば、この発明の表示装置用
駆動装置に入力される複数の表示データごとに、それぞ
れ別個の表示駆動回路素子領域を物理的に分離した配置
で設けており、さらにこの回路素子領域内における各回
路ブロックの近傍に、液晶パネルなどの表示装置に接続
される電極パッドを設けているので、ＬＳＩ素子の長方
形形状の長辺と短辺の長さの比（長辺／短辺）が過度に
大きくならないように緩和でき、大画面化等の際に表示
装置への出力端子の数が増加しても細長い長方形状とな
らないようにできる。
駆動装置に入力される複数の表示データごとに、それぞ
れ別個の表示駆動回路素子領域を物理的に分離した配置
で設けており、さらにこの回路素子領域内における各回
路ブロックの近傍に、液晶パネルなどの表示装置に接続
される電極パッドを設けているので、ＬＳＩ素子の長方
形形状の長辺と短辺の長さの比（長辺／短辺）が過度に
大きくならないように緩和でき、大画面化等の際に表示
装置への出力端子の数が増加しても細長い長方形状とな
らないようにできる。
【００７５】また、特に、３原色の表示用データを取扱
う液晶表示装置において、表示駆動回路素子領域を各色
ごとに分離して、長方形形状の短辺方向に並べて各色の
回路素子領域を配置しているので、長方形状の長辺方向
の長さが過度に長くならないようにすることができる。
う液晶表示装置において、表示駆動回路素子領域を各色
ごとに分離して、長方形形状の短辺方向に並べて各色の
回路素子領域を配置しているので、長方形状の長辺方向
の長さが過度に長くならないようにすることができる。
【００７６】たとえば、液晶パネルの長辺方向（水平方
向）の画素を３Ｎ個としたとき、従来の駆動装置では、
長方形状の長辺方向の長さが３Ｎ×ａ（ここで、ａは長
辺方向の１画素あたりの回路ブロックの長さ）であり、
短辺方向の長さがｂ（ここで、ｂは短辺方向の１画素あ
たりの回路ブロックの長さ）であったものが、この発明
では、長辺方向の長さがＮ×ａとなり、短辺方向の長さ
が３ｂとなる。すなわち、従来の駆動装置では、長辺／
短辺＝（３Ｎ×ａ）／ｂでありかなり大きいが、この発
明では長辺／短辺＝（Ｎ×ａ）／（３ｂ）となり、長辺
／短辺比が緩和され、過度に細長い素子となるのを防止
することができる。
向）の画素を３Ｎ個としたとき、従来の駆動装置では、
長方形状の長辺方向の長さが３Ｎ×ａ（ここで、ａは長
辺方向の１画素あたりの回路ブロックの長さ）であり、
短辺方向の長さがｂ（ここで、ｂは短辺方向の１画素あ
たりの回路ブロックの長さ）であったものが、この発明
では、長辺方向の長さがＮ×ａとなり、短辺方向の長さ
が３ｂとなる。すなわち、従来の駆動装置では、長辺／
短辺＝（３Ｎ×ａ）／ｂでありかなり大きいが、この発
明では長辺／短辺＝（Ｎ×ａ）／（３ｂ）となり、長辺
／短辺比が緩和され、過度に細長い素子となるのを防止
することができる。
【００７７】また、この発明によれば、３原色の色成分
ごとに、表示駆動回路素子領域を分離しているので、色
ごとにγ補正をすることができ、液晶材料の光学特性を
考慮してより適切かつ自然な階調で画像表示をさせるこ
とが可能である。特に、基準電圧発生回路を各色成分ご
とに分離して設けているので、きめ細かいγ補正の設定
をすることができ、大画面化等により画素数を増加させ
た場合の表示品位の向上をすることができる。
ごとに、表示駆動回路素子領域を分離しているので、色
ごとにγ補正をすることができ、液晶材料の光学特性を
考慮してより適切かつ自然な階調で画像表示をさせるこ
とが可能である。特に、基準電圧発生回路を各色成分ご
とに分離して設けているので、きめ細かいγ補正の設定
をすることができ、大画面化等により画素数を増加させ
た場合の表示品位の向上をすることができる。
【００７８】この発明の表示装置駆動装置は、実施例で
説明したような液晶パネルの駆動装置として利用するこ
とができるが、さらに、液晶パネル以外の表示装置の駆
動装置にも適用することができる。特に、表示装置への
出力端子の数が多数であり、細長い形状となるような駆
動装置に適用すれば、長辺／短辺の比の緩和をすること
ができる。
説明したような液晶パネルの駆動装置として利用するこ
とができるが、さらに、液晶パネル以外の表示装置の駆
動装置にも適用することができる。特に、表示装置への
出力端子の数が多数であり、細長い形状となるような駆
動装置に適用すれば、長辺／短辺の比の緩和をすること
ができる。
【００７９】また、上記実施例では、表示装置駆動装置
の代表例としてＴＣＰ上に搭載したソースドライバを説
明したが、ＴＣＰを用いずに、ＬＳＩ化された駆動装置
を直接液晶パネルに実装するようにしてもよい。この場
合は、実施例におけるソースドライバの出力端子上のバ
ンプと、液晶パネルのＩＴＯ端子とを、ＡＣＦを介して
熱圧着することにより電気的に接続すればよい。
の代表例としてＴＣＰ上に搭載したソースドライバを説
明したが、ＴＣＰを用いずに、ＬＳＩ化された駆動装置
を直接液晶パネルに実装するようにしてもよい。この場
合は、実施例におけるソースドライバの出力端子上のバ
ンプと、液晶パネルのＩＴＯ端子とを、ＡＣＦを介して
熱圧着することにより電気的に接続すればよい。
【００８０】
【発明の効果】この発明によれば、入力される複数の表
示データごとに、別個の表示駆動回路素子領域を分離配
置しているので、素子形状が細長くなることを防止し、
表示データごとにγ補正することができ、より適切かつ
自然な階調で画像表示をさせることができる。特に、大
画面化等の要求に答えるために、画素数を増加させた場
合に、素子形状の細長化の防止と、γ補正に関する表示
品位の向上に大きな効果を奏することができる。
示データごとに、別個の表示駆動回路素子領域を分離配
置しているので、素子形状が細長くなることを防止し、
表示データごとにγ補正することができ、より適切かつ
自然な階調で画像表示をさせることができる。特に、大
画面化等の要求に答えるために、画素数を増加させた場
合に、素子形状の細長化の防止と、γ補正に関する表示
品位の向上に大きな効果を奏することができる。
【図１】この発明の一実施例の液晶表示装置のブロック
構成図である。
構成図である。
【図２】この発明の一実施例の表示装置用駆動装置（ソ
ースドライバ）の端子配置を示した平面図である。
ースドライバ）の端子配置を示した平面図である。
【図３】この発明の一実施例の表示装置用駆動装置の駆
動回路素子領域の構成を示した平面図である。
動回路素子領域の構成を示した平面図である。
【図４】この発明の一実施例における液晶パネルとＴＣ
Ｐとの接続を示した断面図である。
Ｐとの接続を示した断面図である。
【図５】この発明の一実施例のソースドライバの内部の
回路ブロックの構成図である。
回路ブロックの構成図である。
【図６】従来の液晶表示装置モジュールのブロック構成
図である。
図である。
【図７】従来の液晶表示装置モジュールの表示装置用駆
動装置（ソースドライバ）の端子配置を示した平面図で
ある。
動装置（ソースドライバ）の端子配置を示した平面図で
ある。
【図８】従来の表示装置用駆動装置（ソースドライバ）
の駆動回路素子領域の構成回路ブロックを示した平面図
である。
の駆動回路素子領域の構成回路ブロックを示した平面図
である。
【図９】従来のコントローラ回路の出力端子の説明図で
ある。
ある。
【図１０】従来のソースドライバの回路ブロックの構成
図である。
図である。
【図１１】従来の基準電圧発生回路の内部構成ブロック
図である。
図である。
【図１２】従来のＤＡコンバータ回路および出力回路の
概略構成図である。
概略構成図である。
【図１３】従来のソースドライバの階調電圧特性のグラ
フである。
フである。
１ ソースドライバ
２ ゲートドライバ
３ ＴＣＰ
４ 液晶パネル
５ フレキシブル基板
６ コントローラ回路
２０Ｒ Ｒ用シフトレジスタ回路
２１Ｒ Ｒ用データラッチ回路
２２Ｒ Ｒ用サンプリングメモリ回路
２３Ｒ Ｒ用ホールドメモリ回路
２７Ｒ Ｒ用ＤＡコンバータ回路
２８Ｒ Ｒ用出力回路
２１ データラッチ回路
２４ 基準電圧発生回路（Ｒ）
２５ 基準電圧発生回路（Ｇ）
２６ 基準電圧発生回路（Ｂ）
１１０ ＬＳＩチップ
１１１ テープ基材
１１２ ＩＴＯ端子
１１３ Ｃｕ配線
１１４ バンプ
１１５ デバイスホール
１１６ インナーリード
１１７ ＡＣＦ
２３０ Ｒ用回路ブロック
２６０ Ｇ用回路ブロック
２９０ Ｂ用回路ブロック
３５０ 駆動回路素子領域
３５０Ｒ 赤色領域
３５０Ｇ 緑色領域
３５０Ｂ 青色領域
１１００ 出力端子（Ｒ）
１２００ 基準電源端子（Ｒ）
１３００ データ入力端子（Ｒ）
１４００ 出力端子（Ｇ）
１５００ 基準電源端子（Ｇ）
１６００ データ入力端子（Ｇ）
１７００ 出力端子（Ｂ）
１８００ 基準電源端子（Ｂ）
１９００ データ入力端子（Ｂ）
２０００ 出力端子
２１００ 入力制御端子
２２００ 電源端子
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ
６２３ ６２３Ｆ
６２３Ｇ
６２３Ｘ
６４１ ６４１Ｃ
６４１Ｑ
６４２ ６４２Ｌ
６８０ ６８０Ｇ
Ｆターム(参考） 2H093 NA58 NA61 NC02 NC22 NC23
NC26 NC34 ND06 ND17
5C006 AA16 AF41 AF46 AF83 BC02
BC12 BC24 BF03 BF04 BF05
BF11 BF43 EB04 EB05 FA18
FA41 FA51
5C080 BB05 CC03 DD03 DD22 DD28
EE29 FF12 JJ02 JJ06
Claims (9)
- 【請求項１】 複数の表示データごとに物理的に分離配
置した表示駆動回路素子領域を設け、各表示駆動回路素
子領域に、その領域に対応した表示データを取り込む表
示データ取込部と、取り込んだ表示データを所定期間だ
けラッチする保持部と、所定数の階調表示用基準電圧を
発生する基準電圧発生部と、前記発生された階調表示用
基準電圧のうち前記ラッチされた表示データに対応させ
た基準電圧を選択する選択部とを少なくとも備え、前記
複数の表示データごとに選択された基準電圧を表示駆動
用信号として表示装置に出力するようにしたことを特徴
とする表示装置用駆動装置。 - 【請求項２】 前記各表示駆動回路素子領域内におい
て、前記表示データ取込部、保持部、基準電圧発生部お
よび選択部が、それぞれ物理的に分離配置されているこ
とを特徴とする請求項１の表示装置用駆動装置。 - 【請求項３】 前記請求項２の表示装置駆動装置は、長
方形形状の半導体素子で形成され、各表示駆動回路素子
領域が長方形形状の短辺方向に並列に形成されているこ
とを特徴とする表示装置駆動装置。 - 【請求項４】 前記各表示駆動回路素子領域内におい
て、前記表示データ取込部、保持部、基準電圧発生部お
よび選択部が、長方形形状の短辺方向に並列に形成され
ていることを特徴とする請求項３の表示装置用駆動装
置。 - 【請求項５】 前記複数の表示データが、色成分ごとに
分類されたデータであり、前記各表示駆動回路素子領域
が、色成分ごとに設けられていることを特徴とする請求
項１から４のいずれかに記載した表示装置用駆動装置。 - 【請求項６】 前記基準電圧発生部が、３原色の色成分
ごとに物理的に分離して配置された３つの電圧補正部か
ら構成され、各電圧補正部が、入力された中間調基準電
圧を利用してそれぞれが担当する色成分についてのγ補
正された複数個の階調表示用基準電圧を生成することを
特徴とする請求項５の表示装置用駆動装置。 - 【請求項７】 前記電圧補正部は、入力された中間調基
準電圧をγ補正するための所定の抵抗比を有しかつ直列
に接続された複数の抵抗素子を備えていることを特徴と
する請求項６の表示装置用駆動装置。 - 【請求項８】 色成分ごとに分離配置された前記表示駆
動回路素子領域のそれぞれに、その担当する色について
の表示用データを入力するデータ入力端子と、中間調基
準電圧を入力する基準電源端子と、γ補正された階調表
示用基準電圧のアナログ値を出力する出力端子とが配置
されていることを特徴とする請求項５の表示装置用駆動
装置。 - 【請求項９】 前記請求項１乃至８に記載されたいずれ
かの表示装置用駆動装置を備えたことを特徴とする表示
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017158A JP4008245B2 (ja) | 2002-01-25 | 2002-01-25 | 表示装置用駆動装置 |
| US10/348,382 US7161591B2 (en) | 2002-01-25 | 2003-01-22 | Driving device for display apparatus |
| CNB031034837A CN1249660C (zh) | 2002-01-25 | 2003-01-24 | 用于显示装置的驱动器件 |
| KR10-2003-0004779A KR100520860B1 (ko) | 2002-01-25 | 2003-01-24 | 표시 장치용 구동 장치 |
| TW092101583A TW589608B (en) | 2002-01-25 | 2003-01-24 | Driving device for display apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002017158A JP4008245B2 (ja) | 2002-01-25 | 2002-01-25 | 表示装置用駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003216125A true JP2003216125A (ja) | 2003-07-30 |
| JP4008245B2 JP4008245B2 (ja) | 2007-11-14 |
Family
ID=27652949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002017158A Expired - Fee Related JP4008245B2 (ja) | 2002-01-25 | 2002-01-25 | 表示装置用駆動装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7161591B2 (ja) |
| JP (1) | JP4008245B2 (ja) |
| KR (1) | KR100520860B1 (ja) |
| CN (1) | CN1249660C (ja) |
| TW (1) | TW589608B (ja) |
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-
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- 2002-01-25 JP JP2002017158A patent/JP4008245B2/ja not_active Expired - Fee Related
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- 2003-01-22 US US10/348,382 patent/US7161591B2/en not_active Expired - Fee Related
- 2003-01-24 KR KR10-2003-0004779A patent/KR100520860B1/ko not_active IP Right Cessation
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| JP2008292927A (ja) * | 2007-05-28 | 2008-12-04 | Seiko Epson Corp | 集積回路装置、表示装置および電子機器 |
| US8576257B2 (en) | 2007-12-20 | 2013-11-05 | Seiko Epson Corporation | Integrated circuit device, electro-optical device, and electronic instrument |
| JP2015001737A (ja) * | 2013-06-17 | 2015-01-05 | ▲し▼創電子股▲ふん▼有限公司 | ディスプレイパネル駆動回路及びその駆動モジュール、ディスプレイ装置並びにその製造方法 |
| US9443486B2 (en) | 2013-06-17 | 2016-09-13 | Sitronix Technology Corp. | Driving circuit of display panel and driving module thereof, and display device and method for manufacturing the same |
| WO2018235729A1 (ja) * | 2017-06-22 | 2018-12-27 | シャープ株式会社 | 駆動回路、アクティブマトリクス基板及び表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4008245B2 (ja) | 2007-11-14 |
| CN1249660C (zh) | 2006-04-05 |
| KR100520860B1 (ko) | 2005-10-17 |
| CN1434434A (zh) | 2003-08-06 |
| KR20030064331A (ko) | 2003-07-31 |
| US7161591B2 (en) | 2007-01-09 |
| TW200304113A (en) | 2003-09-16 |
| TW589608B (en) | 2004-06-01 |
| US20030164843A1 (en) | 2003-09-04 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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