JP2007043029A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】 回路面積の縮小を実現できる集積回路装置、電子機器の提供。
【解決手段】 集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮと、走査線を走査するための走査ドライバブロックＳＢとを含む。走査ドライバブロックＳＢは、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側にＤ１方向に沿って配置される。
【選択図】 図１１

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、回路面積の縮小化を実現できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、走査線を走査するための走査ドライバブロックとを含み、前記走査ドライバブロックが、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第１の方向に沿って配置される集積回路装置に関係する。

本発明では、第１〜第Ｎの回路ブロックが第１の方向に沿って配置される。そして走査線を走査するための走査ドライバブロックが、第１〜第Ｎの回路ブロックの第２の方向側に第１の方向に沿って配置される。こうすることで、走査ドライバブロックからの走査信号出力線を、第２の方向側に対してショートパスで配線できるようになる。この結果、走査信号出力線をシンプルに配線でき、特に他の信号線との交差に伴う走査信号出力線の配線領域の削減に寄与できる。

また本発明に係る集積回路装置では、前記走査ドライバブロックの電源電圧を供給するための電源供給線が、該走査ドライバブロックにおいて前記第１の方向に沿って配線されてもよい。

こうすることで、第１〜第Ｎの回路ブロックの上に電源供給線を引き回さずに済むため、第１〜第Ｎの回路ブロックが高電圧の電源が供給される電源供給線とのカップリングによる誤動作等の悪影響を確実に回避できる。また、電源供給線に高電圧特有のガードリング等の対策が必要な場合には、電源供給線の配線領域をほぼ走査ドライバブロック内に収めることができ、走査信号を生成する回路すべてに対し、容易に電源供給線を接続でき、無駄に配線を引き回す必要がなくなる上に、レイアウト設計を容易化できる。

また本発明に係る集積回路装置では、前記走査線と電気的に接続するためのパッドを含み、前記走査ドライバブロックが、前記走査線を走査するための走査信号の電圧レベルを変換するレベルシフタと、前記レベルシフタによって電圧レベルが変換された走査信号に基づいてその高電位側電源電圧及び低電位側電源電圧の１つを前記パッドに出力するための出力用トランジスタを有する出力回路とを含み、前記出力用トランジスタが、前記パッドの下層に配置されてもよい。

本発明によれば、集積回路装置の第２の方向側での幅を小さくでき、スリムな細長の集積回路装置を提供することが可能になる。

また本発明に係る集積回路装置では、前記走査線と電気的に接続するためのパッドと、データ線を駆動するための少なくとも１つのデータドライバブロックとを含み、少なくとも１つの前記データドライバブロックが前記データ線を駆動するための駆動信号を出力する駆動信号出力線が、前記走査ドライバブロックにおいて前記第２の方向に沿って配線され、前記走査ドライバブロックが前記走査線を走査するための走査信号が出力される走査信号出力線が、前記駆動信号出力線と異なる配線層を介して前記パッドと電気的に接続されてもよい。

本発明によれば、集積回路装置の第１の方向に沿って配置される走査ドライバブロックから、走査信号出力線とパッドとをショートパスで接続できる。従って、高電圧電源の配線が他の回路ブロックに及ぼす悪影響を最小限に抑えることができる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、階調特性の調整データの設定を行うロジック回路ブロックと、設定された前記調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックと、前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックと、電源電圧を生成する電源回路ブロックとを含み、少なくとも１つの前記データドライバブロックは、前記ロジック回路ブロック及び前記階調電圧生成回路ブロックと、前記電源回路ブロックとの間に配置されてもよい。

本発明においては、第１〜第Ｎの回路ブロックが第１の方向に沿って配置され、この第１〜第Ｎの回路ブロックが、ロジック回路ブロックと階調電圧生成回路ブロックとデータドライバブロックと電源回路ブロックを含む。そして本発明ではデータドライバブロックが、ロジック回路ブロック及び階調電圧生成回路ブロックと、電源回路ブロックとの間に配置される。従って、ロジック回路ブロックや電源回路ブロックの第２の方向側又はその反対方向の第４の方向側での空きスペースを利用した配線やトランジスタ配置が可能になり、配線・配置効率を向上できる。またデータドライバブロックを集積回路装置の中央付近に集中して配置できるようになるため、データドライバブロックからのデータ信号の出力線等を、効率良くシンプルに配線できる。これにより、集積回路装置の第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供することが可能になる。

また本発明に係る集積回路装置では、前記電源回路ブロックが、前記第１〜第Ｎの回路ブロックに供給するための複数種類の電源電圧を生成し、前記走査ドライバブロックの電源電圧が、前記複数種類の電源電圧のうち最も高電位の電源電圧であってもよい。

また本発明に係る集積回路装置では、前記階調電圧生成回路ブロックは、電源電圧に基づいて選択用電圧を出力する選択用電圧生成回路と、前記ロジック回路ブロックにより設定された前記調整データと、前記選択用電圧に基づいて、階調電圧を選択して出力する階調電圧選択回路とを含み、前記選択用電圧生成回路は、前記階調電圧選択回路の前記第２の方向側又は前記第２の方向の反対方向である第４の方向側に配置されてもよい。

このようにすれば、調整データや選択用電圧の信号線の効率的な配線が可能になる。

また本発明に係る集積回路装置では、前記階調電圧選択回路は、前記データドライバブロックと前記ロジック回路ブロックの間に配置されてもよい。

このようにすれば、調整データや選択用電圧や階調電圧の信号線の効率的な配線が可能になる。

また本発明に係る集積回路装置では、前記ロジック回路ブロックと前記階調電圧生成回路ブロックは、前記第１の方向に沿って隣接して配置されてもよい。

このようにすれば、ロジック回路ブロックと階調電圧生成回路ブロックを第２の方向に沿って配置する手法に比べて、集積回路装置の第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。またロジック回路ブロック、階調電圧生成回路ブロックのうちの一方の回路ブロックの回路構成等が変化した場合にも、その影響が他方の回路ブロックに及ぶのを防止でき、設計を効率化できる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、画像データを記憶する少なくとも１つのメモリブロックを含み、前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されてもよい。

このようにすれば、メモリブロックとデータドライバブロックを第２の方向に沿って配置する手法に比べて、集積回路装置の第２の方向での幅を小さくでき、スリムな細長の集積回路装置を提供できる。またメモリブロックやデータドライバブロックの構成等が変わった場合に、他の回路ブロックに及ぶ影響を最小限に抑えることができる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、第１〜第Ｉのメモリブロック（Ｉは２以上の整数）と、前記第１〜第Ｉのメモリブロックの各々に対して、前記第１の方向に沿ってその各々が隣接して配置される第１〜第Ｉのデータドライバブロックとを含むことができる。

このようにすれば、記憶すべき画像データのビット数等に応じた最適なブロック数の第１〜第Ｉのメモリブロックとそれに対応する第１〜第Ｉのデータドライバブロックを、配置することが可能になる。また集積回路装置の第２の方向での幅や第１の方向での長さを、ブロック数により調整することも可能になり、特に第２の方向での幅の縮小が可能になる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックは、画像データを記憶する少なくとも１つのメモリブロックを含み、前記メモリブロックでは、ビット線の上層にシールド線が配線され、前記シールド線の上層に、前記階調電圧生成回路ブロックからの階調電圧が出力される階調電圧出力線が配線されてもよい。

このようにすれば、カップリング容量によりビット線の電圧レベルが誤って変化してしまう事態を効果的に防止できる。

また本発明に係る集積回路装置では、前記メモリブロックでは、前記ビット線が前記第１の方向に沿って配線され、前記シールド線が前記ビット線にオーバラップして前記第１の方向に沿って配線されてもよい。

このようにすれば、ビット線の効果的なシールドが可能になる。

また本発明に係る集積回路装置では、前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含むことができる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

ところが図１（Ａ）の比較例では以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピッチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を第１の方向Ｄ１とし、Ｄ１の反対方向を第３の方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を第２の方向Ｄ２とし、Ｄ２の反対方向を第４の方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

ここで図５（Ａ）（Ｂ）では、図３と異なり、走査ドライバブロックＳＢが、回路ブロックＣＢ１〜ＣＢのＤ２方向側にＤ１方向に沿って配置される。即ち、回路ブロックＣＢ１〜ＣＢＮとは異なる高電圧を電源電圧とする走査ドライバブロックＳＢが、回路ブロックＣＢ１〜ＣＢＮが配列されるＤ１方向に沿って配置される。

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。

図６（Ａ）に本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ及び走査ドライバブロックＳＢ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図６（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮ（データドライバブロックＤＢ）及び走査ドライバブロックＳＢと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができ、細長の集積回路装置を実現できる。具体的には、Ｄ２方向での幅Ｗは、Ｗ＜２ｍｍとすることができ、更に具体的にはＷ＜１．５ｍｍとすることができる。なおチップの検査やマウンティングを考慮すると、Ｗ＞０．９ｍｍであることが望ましい。また長辺方向での長さＬＤは、１５ｍｍ＜ＬＤ＜２７ｍｍとすることができる。またチップ形状比ＳＰ＝ＬＤ／Ｗは、ＳＰ＞１０とすることができ、更に具体的にはＳＰ＞１２とすることができる。

なお図６（Ａ）の幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ及び走査ドライバブロックＳＢ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅である。即ちＩ／Ｆ領域１２、１４には、出力用トランジスタ、入力用トランジスタ、入出力用トランジスタ、静電保護素子のトランジスタなどが形成される。また回路ブロックＣＢ１〜ＣＢＮには、回路を構成するトランジスタが形成される。そしてＷ１、ＷＢ、Ｗ２は、このようなトランジスタが形成されるウェル領域や拡散領域などを基準に決められる。例えば、よりスリムな細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ及び走査ドライバブロックＳＢのトランジスタの上にもバンプ（能動面バンプ）を形成することが望ましい。具体的には、そのコアが樹脂で形成され、樹脂の表面に金属層が形成された樹脂コアバンプなどをトランジスタ（アクティブ領域）上に形成する。そしてこのバンプ（外部接続端子）は、Ｉ／Ｆ領域１２、１４に配置されるパッドに、金属配線により接続される。本実施形態のＷ１、ＷＢ、Ｗ２は、このようなバンプの形成領域の幅ではなく、バンプの下に形成されるトランジスタ形成領域の幅である。

また回路ブロックＣＢ１〜ＣＢＮの各々のＤ２方向での幅は、例えば同じ幅に統一できる。この場合、各回路ブロックの幅は、実質的に同じであればよく、例えば数μｍ〜２０μｍ（数十μｍ）程度の違いは許容範囲内である。また回路ブロックＣＢ１〜ＣＢＮの中に、幅が異なる回路ブロックが存在する場合には、幅ＷＢは、回路ブロックＣＢ１〜ＣＢＮの幅の中の最大幅とすることができる。この場合の最大幅は、例えばデータドライバブロック及び走査ドライバブロックＳＢのＤ２方向での幅とすることができる。或いはメモリ内蔵の集積回路装置の場合にはメモリブロック及び走査ドライバブロックＳＢのＤ２方向での幅とすることができる。なお回路ブロックＣＢ１〜ＣＢＮとＩ／Ｆ領域１２、１４の間には、例えば２０〜３０μｍ程度の幅の空き領域を設けることができる。

また本実施形態では、出力側Ｉ／Ｆ領域１２にはＤ２方向での段数が１段又は複数段となるパッドを配置できる。従ってパッド幅（例えば０．１ｍｍ）やパッドピッチを考慮すると、出力側Ｉ／Ｆ領域１２のＤ２方向での幅Ｗ１は、０．１３ｍｍ≦Ｗ１≦０．４ｍｍとすることができる。また入力側Ｉ／Ｆ領域１４には、Ｄ２方向での段数が１段となるパッドを配置できるため、入力側Ｉ／Ｆ領域１４の幅Ｗ２は、０．１ｍｍ≦Ｗ２≦０．２ｍｍとすることができる。また細長の集積回路装置を実現するためには、回路ブロックＣＢ１〜ＣＢＮ及び走査ドライバブロックＳＢ上に、ロジック回路ブロックからのロジック信号や、階調電圧生成回路ブロックからの階調電圧信号や、電源配線を、グローバル配線により形成する必要があり、これらの配線幅は合計で例えば０．８〜０．９ｍｍ程度になる。従って、これらを考慮すると、回路ブロックＣＢ１〜ＣＢＮ及び走査ドライバブロックＳＢの幅ＷＢは、０．６５ｍｍ≦ＷＢ≦１．２ｍｍとすることできる。

そしてＷ１＝０．４ｍｍ、Ｗ２＝０．２ｍｍであったとしても、０．６５ｍｍ≦ＷＢ≦１．２ｍｍであるため、ＷＢ＞Ｗ１＋Ｗ２が成り立つ。またＷ１、ＷＢ、Ｗ２が最も小さい値である場合には、Ｗ１＝０．１３ｍｍ、ＷＢ＝０．６５ｍｍ、Ｗ２＝０．１ｍｍとなり、集積回路装置の幅はＷ＝０．８８ｍｍ程度になる。従って、Ｗ＝０．８８ｍｍ＜２×ＷＢ＝１．３ｍｍが成り立つ。またＷ１、ＷＢ、Ｗ２が最も大きい値である場合には、Ｗ１＝０．４ｍｍ、ＷＢ＝１．２ｍｍ、Ｗ２＝０．２ｍｍとなり、集積回路装置の幅はＷ＝１．８ｍｍ程度になる。従って、Ｗ＝１．８ｍｍ＜２×ＷＢ＝２．４ｍｍが成り立つ。従ってＷ＜２×ＷＢの関係式が成り立ち、細長の集積回路装置を実現できる。

図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように走査ドライバブロックＳＢがそのＤ２方向側に配置されるものの、複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、走査ドライバブロックＳＢを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成したり、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力したり、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。

４．回路ブロックの配置
４．１ 走査ドライバブロックの配置
本実施形態では図１１に示すように、Ｄ１方向に沿って配置される回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、走査線を走査するための走査ドライバブロックＳＢがＤ１方向に沿って配置される。表示ドライバの走査線と電気的に接続されるパッドが、走査ドライバブロックＳＢのＤ１方向側に配置されるとき、該パッドとショートパスで接続された走査信号出力線を介して、走査ドライバブロックＳＢが走査信号を出力させることができる。この結果、走査信号出力線をシンプルに配線でき、特に他の信号線との交差に伴う走査信号出力線の配線領域の削減に寄与できる。

また表示パネルを駆動するための電源電圧の電圧レベルとして、複数の種類が必要とされる。一般的に走査ドライバブロックＳＢの電源電圧が最も高電位、最も低電位のものが採用される
図１２に、電源回路ブロックＰＢにおいて生成される各種の電源電圧の電位関係の一例を示す。電源回路ブロックＰＢでは図９（Ａ）に示す昇圧回路９２によりシステム電源電圧ＶＤＤ及びシステム接地電源電圧ＶＳＳの間の電圧が昇圧され、電源電圧ＶＯＵＴが生成される。また昇圧回路９２はシステム電源電圧ＶＤＤ及びシステム接地電源電圧ＶＳＳの間の電圧を負方向に昇圧し、システム接地電源電圧ＶＳＳより低電位の電圧ＶＯＵＴＭを生成する。更に昇圧回路９２はシステム電源電圧ＶＤＤ又は所定の内部電圧ＶＤＣを正方向に昇圧して高電位側電源電圧ＶＤＤＨＧを生成すると共に、該高電位側電源電圧ＶＤＤＨＧを負方向に昇圧して低電位側電源電圧ＶＥＥを生成する。

レギュレータ回路９４は電源電圧ＶＯＵＴの電位を調整してＶＣＯＭ電圧の高電位側電圧ＶＣＯＭＨを生成する。またレギュレータ回路９４は電圧ＶＯＵＴＭの電位を調整してＶＣＯＭ電圧の低電位側電圧ＶＣＯＭＬを生成する。更にレギュレータ回路９４は、システム電源電圧ＶＤＤの電位を低くして図示しない電源電圧ＶＣＯＲＥを生成できる。

ここで電圧ＶＯＵＴは、データドライバブロックＤＢ１〜ＤＢ４、階調電圧生成回路ブロックＧＢの電源電圧として供給される。電源電圧ＶＣＯＲＥは、ロジック回路ブロックＬＢ（メモリを内蔵する場合はメモリブロックＭＢ）の電源電圧として供給される。ＶＣＯＭ電圧の高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬは、ＶＣＯＭ電圧として表示パネルのコモン電圧として供給される。高電位側電源電圧ＶＤＤＨＧ、低電位側電源電圧ＶＥＥは、走査ドライバブロックの電源電圧として供給される。

ところで、走査ドライバブロックＳＢでは、走査信号を生成する回路すべてに高電圧の電源電圧を供給するために、電源供給線を引き回す必要がある。図１１のように走査ドライバブロックＳＢを配置すれば、該走査ドライバブロックＳＢ内においてＤ１方向に沿って電源供給線を配線できる。そのため、走査信号を生成する回路すべてに対し、容易に電源供給線を接続でき、無駄に配線を引き回す必要がなくなる。

図１３（Ａ）（Ｂ）に走査ドライバブロックの電源電圧を供給する電源供給線の説明図を示す。図１３（Ａ）に示すように回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される場合に、走査ドライバブロックＳＢが回路ブロックＣＢ１〜ＣＢＮのＤ２方向側にＤ１方向に沿って配置される。そして、少なくとも走査線と電気的に接続される複数のパッドが、出力側Ｉ／Ｆ領域１２にＤ１方向に沿って配置されている。

走査ドライバブロックＳＢにおいては、電源供給線ＰＷＬ１、ＰＷＬ２がＤ１方向に沿って配線される。電源供給線ＰＷＬ１には、電源回路ブロックＰＢにおいて生成される高電位側電源電圧ＶＤＤＨＧが供給される。電源供給線ＰＷＬ２には、電源回路ブロックＰＢにおいて生成される低電位側電源電圧ＶＥＥが供給される。例えば電源供給線ＰＷＬ１、ＰＷＬ２は、走査ドライバブロックＳＢを構成するトランジスタ間を接続するローカル配線の上層の配線とすることができる。

こうすることで、回路ブロックＣＢ１〜ＣＢＮの上に電源供給線を引き回さずに済むため、回路ブロックＣＢ１〜ＣＢＮが高電圧の電源が供給される電源供給線とのカップリングによる誤動作等の悪影響を確実に回避できる。また、電源供給線に高電圧特有のガードリング等の対策が必要な場合には、電源供給線の配線領域をほぼ走査ドライバブロックＳＢ内に収めることができ、レイアウト設計を容易化できる。また、電源供給線ＰＷＬ１、ＰＷＬ２を、出力側Ｉ／Ｆ領域１２においてＤ１方向に沿って配線しても、電源供給線とのカップリングによる誤動作等の悪影響を確実に回避できる。

なお走査ドライバブロックＳＢにおいて低電位側電源電圧ＶＥＥとしてシステム接地電源電圧ＶＳＳを供給する場合、電源回路ブロックＰＢにおいて生成された電圧が供給される電源供給線ＰＷＬ２を省略でき、集積回路装置１０全体に引き回されるシステム接地電源線によりシステム接地電源電圧ＶＳＳを供給できる。

更に図１１に示すように、回路ブロックＣＢ１〜ＣＢＮは、データ線を駆動するための少なくとも１つのデータドライバブロック（図１１ではデータドライバブロックＤＢ１〜ＤＢ４）を含むことができる。この場合、図１３（Ｂ）に示すようにデータドライバブロックＤＢ１〜ＤＢ４がデータ線を駆動するための駆動信号を出力する駆動信号出力線が、走査ドライバブロックＳＢにおいてＤ２方向に沿って配線される。そして、走査ドライバブロックＳＢからの走査信号出力線が、走査ドライバブロックＳＢにおいて駆動信号出力線と異なる配線層を介してパッドと電気的に接続される。こうすることで、集積回路装置１０のＤ１方向に沿って配置される走査ドライバブロックＳＢから、走査信号出力線とパッドとをショートパスで接続できる。従って、高電圧電源の配線が他の回路ブロックに及ぼす悪影響を最小限に抑えることができる。

また本実施形態では、走査ドライバブロックＳＢのうち少なくとも１つの出力用トランジスタを出力側Ｉ／Ｆ領域１２に設け、該出力用トランジスタと電気的に接続されるパッドの下層に配置してもよい。

図１４（Ａ）（Ｂ）に走査信号の出力パッド下に形成される出力用トランジスタの構成例を示す。図８（Ｂ）のシフトレジスタ７２は走査線Ｓ１〜Ｓｎの各走査線に対応した各フリップフロップが縦続接続されたフリップフロップＦＦ１〜ＦＦｎを含み、図１４（Ａ）は図８（Ｂ）に示す走査ドライバ７０のうち走査線Ｓｔ（１≦ｔ≦ｎ、ｔは整数）への１出力当たりの構成を示している。同様に、図１４（Ｂ）は図８（Ｃ）に示す走査ドライバ７０のうち走査線Ｓｔへの１出力当たりの構成を示している。

図１４（Ａ）に示すように、フリップフロップＦＦｔの出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。レベルシフタ７６ｔには、高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥが供給され、フリップフロップＦＦｔの出力信号の電圧レベルを、高電位側電源電圧ＶＤＤＨＧ又は低電位側電源電圧ＶＥＥの電圧レベルに変換する。このレベルシフタ７６ｔの出力が、出力回路７８ｔを構成する出力用トランジスタのゲート信号となる。出力用トランジスタは、例えば互いのドレインが接続されたＰ型金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタｐＤＴｒｔとＮ型ＭＯＳトランジスタｎＤＴｒｔとを含み、そのいずれかを走査信号の出力パッドの下層に形成されることが望ましい。トランジスタｐＤＴｒｔのソースには、高電位側電源電圧ＶＤＤＨＧが供給され、トランジスタｎＤＴｒｔのソースには低電位側電源電圧ＶＥＥが供給される。高電位側電源電圧ＶＤＤＨＧ及び低電位側電源電圧ＶＥＥは、電源回路ブロックＰＢにおいて図９（Ａ）の昇圧回路９２によって生成される。

図１４（Ａ）では、静電気保護素子ＥＳＤｔが接続されている。この静電気保護素子ＥＳＤｔは、Ｎ型ＭＯＳトランジスタＧＣＤＴｒｔにより構成される。トランジスタＧＣＤＴｒｔのゲートはそのソースに接続される。トランジスタＧＣＤＴｒｔは、トランジスタｎＤＴｒｔのドレイン、ソース間に該トランジスタｎＤＴｒｔと並列に設けられる。トランジスタＧＣＤＴｒｔのドレインに高電圧が印加されたとき、トランジスタｎＤＴｒｔの破壊を防ぐために電流を低電位側の電源に逃がす。なお出力パッドとトランジスタＧＣＤＴｒｔのドレインノードＤＮＤｔ間に直列に保護抵抗素子を挿入し、ドレインノードＤＮＤｔとトランジスタｎＤＴｒｔ間に直列に保護抵抗素子を挿入してもよい。

また図１４（Ａ）に示す構成においては、走査ドライバ７０の出力毎に設けられる静電気保護素子ＥＳＤｔ、及び出力回路７８ｔのトランジスタｐＤＴｒｔ、ｎＤＴｒｔのうち少なくとも１つが、出力パッドの下に形成される。

一方、図１４（Ｂ）では、アドレスデコーダ７４によってデコードされた結果の出力信号の電圧レベルが、レベルシフタ７６ｔによって変換される。そして、図１４（Ｂ）に示す走査ドライバ７０の出力毎に設けられる静電気保護素子ＥＳＤｔ、及び出力回路７８ｔのトランジスタｐＤＴｒｔ、ｎＤＴｒｔのうち少なくとも１つが、出力パッドの下に形成される。

図１５（Ａ）に出力パッドの配置例を示す。図１５（Ａ）では出力側Ｉ／Ｆ領域１２の第４の辺ＳＤ４側にＤ２方向で２段のパッドがＤ１方向に配置される。そして各パッドの下層にＤ２方向（Ｄ４方向）に長い矩形のトランジスタ形成領域が設けられる。

図１５（Ｂ）に各トランジスタ形成領域のレイアウトイメージの一例を示す。例えば走査線Ｓｔが電気的に接続されるパッドＰＤｔの下層のトランジスタ形成領域ＴＡｔでは、静電気保護素子ＥＳＤｔが形成される静電気保護素子領域ＥＡｔ、トランジスタｎＤＴｒｔが形成されるＮ型トランジスタ領域ＮＡｔ、トランジスタｐＤＴｒｔが形成されるＰ型トランジスタ領域ＰＡｔを有する。トランジスタ形成領域ＴＡｔは、Ｄ４方向に沿って静電気保護素子領域ＥＡｔ、Ｎ型トランジスタ領域ＮＡｔ、Ｐ型トランジスタ領域ＰＡｔを有する。これに対して、パッドＰＤｔ＋１の下層にも、同様にトランジスタ形成領域ＴＡｔ＋１が設けられるが、パッドＰＤｔ＋１は、Ｎ型トランジスタ領域ＮＡｔ＋１及びＰ型トランジスタ領域ＰＡｔ＋１の上層に配置される。パッドＰＤｔ＋２は、パッドＰＤｔと同様である。このように、パッドを、例えば静電気保護素子領域の上層、Ｎ型トランジスタ領域及びＰ型トランジスタ領域の上層に交互に配置することで、Ｄ２方向で２段に配置される。

図１６に静電気保護素子ＥＳＤｔとして形成されたトランジスタＧＣＤＴｒｔのレイアウト平面図の一例を示す。図１７に図１６のＡ−Ａ線での断面構造の一例を模式的に示す。

図１６ではＰ型半導体基板ＰＳＵＢに形成されたＮ型ウェル領域ＮＷＬ内にＰ型ウェル領域ＰＷＥが形成される。Ｐ型ウェル領域ＰＷＥ内には、Ｐ型不純物拡散領域ＰＦが周回するように形成された２つの領域内に、それぞれ電気的に分離された３つＮ型不純物拡散領域ＮＦが設けられている。これらのＮ型不純物拡散領域ＮＦ間には、ゲート電極ＧＭが設けられ、３つのＮ型不純物拡散領域ＮＦが、２つのソース領域と１つのドレイン領域とになる。Ｐ型不純物拡散領域ＰＦ、Ｎ型不純物拡散領域ＮＦ及びゲート電極ＧＭには、コンタクトＣＮＴを介して低電位側電源電圧ＶＥＥが供給されている。

そして図１７に示すように、ゲート電極ＧＭの下部のチャネル領域には、ＬＯＣＯＳ酸化膜、ＬＯＣＯＳ酸化膜の下層にはオフセット層ＯＦＴが設けられる。このようなトランジスタＧＣＤＴｒｔのうちドレイン領域として設けられるＮ型不純物拡散領域ＮＦは、１又は複数のスルーホール及び配線層ＭＴＬを介して、例えば図１５（Ｂ）のパッドＰＤｔに電気的に接続される。図１７では、パッドＰＤｔの直下にトランジスタＧＣＤＴｒｔのドレイン領域が設けられ、パッドＰＤｔに印加された電圧が、ほぼ同じインピーダンスを有する複数の経路を介して最短距離で該ドレイン領域に印加されるようになっている。こうすることで、静電気保護耐性を強化できる。

なお図１７では、パッドの下層にトランジスタＧＣＤＴｒｔが形成される場合の構造について説明したが、パッドの下層にトランジスタｎＤＴｒｔ、ｐＤＴｒｔも同様に形成できる。この場合、図１７の構造に対し、ゲート電極にレベルシフタの出力が供給される点が異なる。

ところで、静電気保護素子ＥＳＤｔでは、例えばＮ型ＭＯＳトランジスタのドレイン領域、ソース領域において電流の局所化を回避するようにその形状（大きさを含む）やコンタクト配置を調整することで、静電気が印加された場合のホットスポットの発生を防止できる。そこで本実施形態では、トランジスタｎＤＴｒｔに静電気保護素子ＥＳＤｔの機能を兼用させることができる。こうすることで、図１５（Ｃ）に示すようにＤ２方向の幅をより一層小さくできるようになる。

このように出力用トランジスタの一部又は全部を出力パッド下に形成することで、集積回路装置１０のＤ２方向での幅Ｗをより一層小さくでき、スリムな細長の集積回路装置１０を実現できる。そして、出力用トランジスタに静電気保護素子の機能を兼用させることで、更にＤ２方向での幅Ｗを小さくできる。また静電気保護の観点からも耐性を強化できる。

４．２ ロジック回路、階調電圧生成回路及びデータドライバ等のブロックの配置
４．２．１ データドライバブロックの配置
本実施形態では図１８に示すように、回路ブロックＣＢ１〜ＣＢＮが、階調特性の調整データの設定を行うロジック回路ブロックＬＢと、設定された調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックＧＢを含む。また階調電圧生成回路ブロックＧＢからの階調電圧を受け、データ線を駆動するためのデータドライバブロックＤＢ１〜ＤＢ４（広義には少なくとも１つのデータドライバブロック）と、電源電圧を生成する電源回路ブロックＰＢを含む。そして本実施形態では、データドライバブロックＤＢ１〜ＤＢ４が、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢと、電源回路ブロックＰＢとの間に配置されている。

図１８の配置によれば、回路面積が比較的大きいロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢや電源回路ブロックＰＢが、データドライバブロックＤＢ１〜ＤＢ４の両側に配置されるようになる。従って、ロジック回路ブロックＬＢ及び階調電圧生成回路ブロックＧＢのＤ４方向側の空きスペース（Ｃ１に示すスペース）を利用して、ロジック回路用パッドやそのパッド下に形成される入力用トランジスタ等を配置できるようになる。また電源回路ブロックＰＢのＤ４方向側の空きスペース（Ｃ２に示すスペース）を利用して、トランジスタサイズが大きい電源回路の昇圧用トランジスタ等を配置できるようになる。また図１８の配置によれば、データドライバブロックＤＢ１〜ＤＢ４を集積回路装置の中央付近に集中して配置できるようになるため、ＤＢ１〜ＤＢ４からのデータ信号の出力線を、出力側Ｉ／Ｆ領域１２において効率良くシンプルに配線できる。従って、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

また図１８の配置によれば、ロジック回路ブロックＬＢからの調整データに基づき階調電圧生成回路ブロックＧＢにより生成された階調電圧の出力線を、グローバル線等を利用して効率良く配線してデータドライバブロックＤＢ１〜ＤＢ４に接続できる。従って、配線効率を向上でき、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅を小さくでき、スリムな細長の集積回路装置を実現できる。

また図１８では、ロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢを、Ｄ１方向に沿って隣接して配置している。その理由は以下の通りである。

例えば図１９に、階調電圧生成回路ブロックＧＢの詳細な回路構成例を示す。なお図１９には正極性用の回路を示しているが、負極性用の回路も同様の構成で実現できる。振幅調整レジスタ３００、傾き調整レジスタ３０２、微調整レジスタ３０４には、階調特性の調整データが設定される。この調整データの設定（書き込み）はロジック回路ブロックＬＢにより行われる。例えば振幅調整レジスタ３００に調整データを設定することで、図２０（Ａ）のＢ１、Ｂ２に示すように電源電圧ＶＤＤＨ、ＶＳＳＨの電圧レベルが変化し、階調電圧の振幅調整が可能になる。また傾き調整レジスタ３０２に調整データを設定することで、図２０（Ｂ）のＢ３〜Ｂ６に示すように、階調レベルの４ポイントにおける階調電圧が変化し、階調特性の傾き調整が可能になる。即ち傾き調整レジスタ３０２に設定される４ビットの調整データＶＲＰ３に基づいて、ラダー抵抗を構成する抵抗素子ＲＬ１２の抵抗値が変化し、Ｂ３に示すような傾き調整が可能になる。ＶＲＰ２〜ＶＲＰ０についても同様である。また微調整レジスタ３０４に調整データを設定することで、図２０（Ｃ）のＢ７〜Ｂ１４に示すように、階調レベルの８ポイントにおける階調電圧が変化し、階調特性の微調整が可能になる。即ち微調整レジスタ３０４に設定される３ビットの調整データＶＰ８に基づいて、８ｔｏ１セレクタ３１８が、抵抗素子ＲＬ１１の８個のタップのうちから１つのタップを選択し、選択されたタップの電圧をＶＯＰ８として出力する。これにより図２０（Ｃ）のＢ７に示すような微調整が可能になる。ＶＰ７〜ＶＰ１についても同様である。

階調アンプ部３２０は、８ｔｏ１セレクタ３１１〜３１８の出力ＶＯＰ１〜ＶＯＰ８やＶＤＤＨ、ＶＳＳＨに基づいて、階調電圧Ｖ０〜Ｖ６３を出力する。具体的には階調アンプ部３２０は、ＶＯＰ１〜ＶＰＯＰ８が入力される第１〜第８のインピーダンス変換回路（ボルテージフォロワ接続された演算増幅器）を含む。そして例えば第１〜第８のインピーダンス変換回路のうちの隣り合うインピーダンス変換回路の出力電圧を抵抗分割することで、階調電圧Ｖ１〜Ｖ６２が生成される。

以上のような調整を行えば、表示パネルの種類に応じた最適な階調特性（γ特性）を得ることができ、表示品質を向上できる。

しかしながら、このような調整を行うための調整データのビット数は図１９に示すように多い。このため、ロジック回路ブロックＬＢから階調電圧生成回路ブロックＧＢへの調整データの信号線の本数も多い。従ってロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢを隣接して配置しないと、調整データの信号線のための配線領域が原因となってチップ面積が増加するそれがある。

そこで本実施形態では図１８に示すようにロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢをＤ１方向に沿って隣接して配置させている。このようにすれば、ロジック回路ブロックＬＢからの調整データの信号線をショートパスで階調電圧生成回路ブロックＧＢに接続できるため、配線領域を原因とするチップ面積の増加を防止できる。

なお本実施形態の比較例として、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢをＤ２方向に沿って隣接して配置する手法も考えられる。しかしながら、この比較例の手法によると、Ｄ２方向で２つの回路ブロックがスタックされて配置されるようになるため、その分だけＤ２方向での集積回路装置の幅が大きくなってしまう。また表示パネルの種類や画素数、表示ドライバの仕様等に応じて、Ｄ２方向にスタックされた回路ブロックのうちの一方の回路ブロックの回路構成が変化し、一方の回路ブロックのＤ２方向での幅やＤ１方向での長さが変化すると、その影響が他方の回路ブロックに及んでしまい、設計が非効率化する。

これに対して本実施形態では、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢがＤ１方向に沿って配置される。従って、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。また表示パネルの種類等に応じて、隣り合う回路ブロックのうちの一方の回路ブロックの回路構成が変化した場合には、その一方の回路ブロックのＤ１方向での長さ等を調整するだけで済む。従って、一方の回路ブロックの影響が他方の回路ブロックに及ぶのを防止でき、設計を効率化できる。

また図１８では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢ１〜ＤＢ４とロジック回路ブロックＬＢの間に配置される。

即ち図１８において、階調電圧生成回路ブロックＧＢとロジック回路ブロックＬＢの間には、調整データの信号線が配線され、その本数は図１９で説明したように多い。また階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢに対して階調電圧を出力する必要があり、その階調電圧出力線の本数も非常に多い。従って図１８において、階調電圧生成回路ブロックＧＢを、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置せずに、ＬＢのＤ１方向側に配置すると、ＧＢとＬＢの間において、調整データの信号線のみならず階調電圧出力線も配線する必要が生じる。従ってＧＢとＬＢの間において、他の信号線や電源線をグローバル線等で配線することが難しくなり、配線効率が低下する。

これに対して図１８では、階調電圧生成回路ブロックＧＢは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置されるため、ＧＢとＬＢの間には、階調電圧出力線を配線しなくても済むようになる。従って、ＧＢとＬＢの間において、他の信号線や電源線をグローバル線等により配線できるようになり、配線効率を向上できる。

なお本実施形態では図１８に示すように、データドライバブロックＤＢからのデータ信号の出力線ＤＱＬを、ＤＢ内においてはＤ２方向に沿って配線している。一方、データ信号出力線ＤＱＬを、出力側Ｉ／Ｆ領域１２（第１のインターフェース領域）内においてはＤ１（Ｄ３）方向に沿って配線している。具体的には、出力側Ｉ／Ｆ領域１２において、パッドよりも下層であり領域内のローカル線（トランジスタ配線）よりも上層のグローバル線を用いて、データ信号出力線ＤＱＬをＤ１方向に沿って配線している。このようにすれば図１８に示すように、調整データ、階調電圧、データ信号の信号線を無駄なく配線して、データドライバブロックＤＢからのデータ信号をパッドを介して表示パネルに適正に出力できるようになる。またデータ信号出力線ＤＱＬを図１８のように配線すれば、データ信号出力線ＤＱＬを出力側Ｉ／Ｆ領域１２を利用してパッド等に接続することが可能になり、集積回路装置のＤ２方向での幅Ｗの増加を防止できる。

なお図１８ではロジック回路ブロックＬＢと階調電圧生成回路ブロックＧＢを隣接して配置しているが、これらを隣接させない変形実施も可能である。また階調電圧生成回路ブロックＧＢをロジック回路ブロックＬＢとデータドライバブロックＤＢ１〜ＤＢ４の間に配置しない変形実施も可能である。また階調電圧生成回路ブロックＧＢとデータドライバブロックＤＢ４は、隣接させて配置してもよいし、隣接させずに配置してもよい。また電源回路ブロックＰＢとデータドライバブロックＤＢ１も、隣接させて配置してもよいし、隣接させずに配置してもよい。

４．２．２ 階調電圧生成回路ブロックの配置の詳細
図２１（Ａ）に示すように、階調電圧生成回路ブロックＧＢは、電源電圧に基づいて選択用電圧（分割電圧）を出力する選択用電圧生成回路ＳＶＧ（電圧分割回路）を含む。また、ロジック回路ブロックＬＢにより設定された調整データと選択用電圧とに基づいて、階調電圧を選択して出力する階調電圧選択回路ＧＶＳを含む。また調整データを設定するための調整レジスタＡＲを含む。なお調整レジスタＡＲはロジック回路ブロックＬＢに含ませてもよい。

そして図２１（Ａ）では、選択用電圧生成回路ＳＶＧは、階調電圧選択回路ＧＶＳのＤ４方向側に配置される。なおＳＶＧをＧＶＳのＤ２方向側に配置してもよい。また階調電圧選択回路ＧＶＳは、データドライバブロックＤＢとロジック回路ブロックＬＢの間に配置される。

図２１（Ａ）の配置によれば、階調電圧選択回路ＧＶＳは、Ｄ１方向側に配置されるロジック回路ブロックＬＢから調整レジスタＡＲを介して調整データを受ける。またＤ４方向側に配置される選択用電圧生成回路ＳＶＧから選択用電圧を受ける。そして、これらの調整データと選択用電圧に基づき生成された階調電圧を、Ｄ３方向側に配置されるデータドライバブロックＤＢに出力する。従って、これらの調整データ、選択用電圧、階調電圧の信号の流れに無駄が無く、信号線がクロスしてしまう部分を最小限に抑えることができる。また調整データ、選択用電圧、階調電圧の信号線をグローバル線等を利用して効率良く配線できるため、配線効率を向上できる。

図２１（Ｂ）に、集積回路装置がメモリを内蔵する場合の詳細な配置例を示す。図２１（Ｂ）では、メモリブロックＭＢとデータドライバブロックＤＢがＤ１方向に沿って隣接して配置されている。またメモリブロックＭＢは、データドライバブロックＤＢと階調電圧生成回路ブロックＧＢの間に配置される。

例えば図１（Ａ）の比較例では、メモリブロックＭＢとデータドライバブロックＤＢは、信号の流れに合わせて、短辺方向であるＤ２方向に沿って配置される。このためＤ２方向での集積回路装置の幅が大きくなり、スリムな細長チップの実現が難しい。また表示パネルの画素数、表示ドライバの仕様、メモリセルの構成等が変化し、メモリブロックＭＢやデータドライバブロックＤＢのＤ２方向での幅やＤ１方向での長さが変化すると、その影響が他の回路ブロックにも及んでしまい、設計が非効率化する。

これに対して図２１（Ｂ）では、データドライバブロックＤＢとメモリブロックＭＢがＤ１方向に沿って配置されるため、Ｄ２方向での集積回路装置の幅Ｗを小さくでき、図２（Ｂ）に示すようなスリムな細長チップを実現できる。また表示パネルの画素数等が変化した場合には、メモリブロックを分割することなどで、これに対応できるため、設計を効率化できる。

また図１（Ａ）の比較例では、ワード線ＷＬが長辺方向であるＤ１方向に沿って配置されるため、ワード線ＷＬでの信号遅延が大きくなり、画像データの読み出し速度が遅くなる。特にメモリセルに接続されるワード線ＷＬはポリシリコン層により形成されるため、この信号遅延の問題は深刻である。この場合、この信号遅延を低減するために、メモリセルアレイ間にバッファ回路を設ける手法もある。しかしながら、この手法を採用するとその分だけ回路規模が大きくなり、コスト増を招く。

これに対して図２１（Ｂ）では、メモリブロックＭＢ内において、ワード線ＷＬは短辺方向であるＤ２方向に沿って配線され、ビット線ＢＬは長辺方向であるＤ１方向に沿って配置される。また本実施形態ではＤ２方向での集積回路装置の幅Ｗは短い。従ってメモリブロックＭＢ内でのワード線ＷＬの長さを短くでき、ＷＬでの信号遅延を図１（Ａ）の比較例に比べて格段に小さくできる。またメモリセルアレイ間にバッファ回路を設けなくても済むため、回路面積も小さくできる。また図１（Ａ）の比較例では、ホストからメモリの一部のアクセス領域にアクセスされた時においても、Ｄ１方向に長く寄生容量の大きいワード線ＷＬが選択されてしまうため、消費電力が大きくなる。これに対して本実施形態のようにＤ１方向にメモリをブロック分割する手法を採用すれば、ホストアクセス時に、アクセス領域に対応するメモリブロックのワード線ＷＬだけが選択されるようになるため、低消費電力化を実現できる。なお図２１（Ｂ）のＷＬは、メモリブロックＭＢのメモリセル（転送トランジスタ）に接続されるワード線である。一方、図２１（Ｂ）のＢＬは、メモリブロックＭＢに記憶される画像データがデータドライバブロックＤＢに対して出力されるビット線である。

５．メモリブロック、データドライバブロックの詳細
５．１ ブロック分割
図２２（Ａ）に示すように表示パネルが、垂直走査方向（データ線方向）での画素数がＶＰＮ＝３２０であり、水平走査方向（走査線方向）での画素数がＨＰＮ＝２４０であるＱＶＧＡのパネルであったとする。また１画素分の画像（表示）データのビット数ＰＤＢが、Ｒ、Ｇ、Ｂの各々が６ビットであり、ＰＤＢ＝１８ビットであったとする。この場合には、表示パネルの１フレーム分の表示に必要な画像データのビット数は、ＶＰＮ×ＨＰＮ×ＰＤＢ＝３２０×２４０×１８ビットになる。従って集積回路装置のメモリは、少なくとも３２０×２４０×１８ビット分の画像データを記憶することになる。またデータドライバは、１水平走査期間毎（１本の走査線が走査される期間毎）に、ＨＰＮ＝２４０本分のデータ信号（２４０×１８ビット分の画像データに対応するデータ信号）を表示パネルに対して出力する。

そして図２２（Ｂ）では、データドライバは、ＤＢＮ＝４個のデータドライバブロックＤＢ１〜ＤＢ４に分割される。またメモリも、ＭＢＮ＝ＤＢＮ＝４個のメモリブロックＭＢ１〜ＭＢ４に分割される。従って、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間毎にＨＰＮ／ＤＢＮ＝２４０／４＝６０本分のデータ信号を表示パネルに出力する。また各メモリブロックＭＢ１〜ＭＢ４は、（ＶＰＮ×ＨＰＮ×ＰＤＢ）／ＭＢＮ＝（３２０×２４０×１８）／４ビット分の画像データを記憶する。なお図２２（Ｂ）では、メモリブロックＭＢ１とＭＢ２でカラムアドレスデコーダＣＤ１２を共用し、メモリブロックＭＢ３とＭＢ４でカラムアドレスデコーダＣＤ３４を共用している。

５．２ １水平走査期間に複数回読み出し
図２２（Ｂ）では、各データドライバブロックＤＢ１〜ＤＢ４は、１水平走査期間に６０本分のデータ信号を出力する。従ってＤＢ１〜ＤＢ４に対応するメモリブロックＭＢ１〜ＭＢ４からは、１水平走査期間毎に２４０本分のデータ信号に対応する画像データを読み出す必要がある。

しかしながら、１水平走査期間毎に読み出す画像データのビット数が増えると、Ｄ２方向に並ぶメモリセル（センスアンプ）の個数を多くする必要が生じる。この結果、集積回路装置のＤ２方向での幅Ｗが大きくなり、チップのスリム化が妨げられる。またワード線ＷＬが長くなり、ＷＬの信号遅延の問題も招く。

そこで本実施形態では、各メモリブロックＭＢ１〜ＭＢ４から各データドライバブロックＤＢ１〜ＤＢ４に対して、各メモリブロックＭＢ１〜ＭＢ４に記憶される画像データを１水平走査期間において複数回（ＲＮ回）読み出す手法を採用している。

例えば図２３ではＡ１、Ａ２に示すように、１水平走査期間においてＲＮ＝２回だけメモリアクセス信号ＭＡＣＳ（ワード選択信号）がアクティブ（ハイレベル）になる。これにより各メモリブロックから各データドライバブロックに対して画像データが１水平走査期間においてＲＮ＝２回読み出される。すると、データドライバブロック内に設けられた図２４のデータドライバＤＲａ、ＤＲｂが含むデータラッチ回路が、Ａ３、Ａ４に示すラッチ信号ＬＡＴａ、ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてＤＲａ、ＤＲｂが含むＤ／Ａ変換回路が、ラッチされた画像データのＤ／Ａ変換を行い、ＤＲａ、ＤＲｂが含む出力回路が、Ｄ／Ａ変換により得られたデータ信号ＤＡＴＡａ、ＤＡＴＡｂをＡ５、Ａ６に示すようにデータ信号出力線に出力する。その後、Ａ７に示すように、表示パネルの各画素のＴＦＴのゲートに入力される走査信号ＳＣＳＥＬがアクティブになり、データ信号が表示パネルの各画素に入力されて保持される。

なお図２３では第１の水平走査期間で画像データを２回読み出し、同じ第１の水平走査期間においてデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力している。しかしながら、第１の水平走査期間で画像データを２回読み出してラッチしておき、次の第２の水平走査期間で、ラッチされた画像データに対応するデータ信号ＤＡＴＡａ、ＤＡＴＡｂをデータ信号出力線に出力してもよい。また図２３では、読み出し回数ＲＮ＝２である場合を示しているが、ＲＮ≧３であってもよい。

図２３の手法によれば、図２４に示すように、各メモリブロックから３０本分のデータ信号に対応する画像データが読み出され、各データドライバＤＲａ、ＤＲｂが３０本分のデータ信号を出力する。これにより各データドライバブロックからは６０本分のデータ信号が出力される。このように図２３では、各メモリブロックからは、１回の読み出しにおいて３０本分のデータ信号に対応する画像データを読み出せば済むようになる。従って１水平走査期間に１回だけ読み出す手法に比べて、図２４のＤ２方向でのメモリセル、センスアンプの個数を少なくすることが可能になる。この結果、集積回路装置のＤ２方向での幅を小さくでき、図２（Ｂ）に示すような超スリムな細長チップの実現が可能になる。特に１水平走査期間の長さは、ＱＶＧＡの場合は５２μｓｅｃ程度である。一方、メモリの読み出し時間は例えば４０ｎｓｅｃ程度であり、５２μｓｅｃに比べて十分に短い。従って、１水平走査期間での読み出し回数を１回から複数回に増やしたとしても、表示特性に与える影響はそれほど大きくない。

また図２２（Ａ）はＱＶＧＡ（３２０×２４０）の表示パネルであるが、１水平走査期間での読み出し回数を例えばＲＮ＝４にすれば、ＶＧＡ（６４０×４８０）の表示パネルに対応することも可能になり、設計の自由度を増すことができる。

なお１水平走査期間での複数回読み出しは、各メモリブロック内で異なる複数のワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において選択する第１の手法で実現してもよいし、各メモリブロック内で同じワード線をローアドレスデコーダ（ワード線選択回路）が１水平走査期間において複数回選択する第２の手法で実現してもよい。或いは第１、第２の手法の両方の組み合わせにより実現してもよい。

５．３ データドライバ、ドライバセルの配置
図２４にデータドライバと、データドライバが含むドライバセルの配置例を示す。図２４に示すように、データドライバブロックは、Ｄ１方向に沿って並んで配置される複数のデータドライバＤＲａ、ＤＲｂ（第１〜第ｍのデータドライバ）を含む。また各データドライバＤＲａ、ＤＲｂは、複数の３０個（広義にはＱ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。

データドライバＤＲａは、メモリブロックのワード線ＷＬ１ａが選択され、図２３のＡ１に示すように１回目の画像データがメモリブロックから読み出されると、Ａ３に示すラッチ信号ＬＡＴａに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、１回目の読み出し画像データに対応するデータ信号ＤＡＴＡａを、Ａ５に示すようにデータ信号出力線に出力する。

一方、データドライバＤＲｂは、メモリブロックのワード線ＷＬ１ｂが選択され、図２３のＡ２に示すように２回目の画像データがメモリブロックから読み出されると、Ａ４に示すラッチ信号ＬＡＴｂに基づいて、読み出された画像データをラッチする。そしてラッチされた画像データのＤ／Ａ変換を行い、２回目の読み出し画像データに対応するデータ信号ＤＡＴＡｂを、Ａ６に示すようにデータ信号出力線に出力する。

このようにして、各データドライバＤＲａ、ＤＲｂが３０個の画素に対応する３０本分のデータ信号を出力することで、合計で６０個の画素に対応する６０本分のデータ信号が出力されるようになる。

図２４のように、複数のデータドライバＤＲａ、ＤＲｂをＤ１方向に沿って配置（スタック）するようにすれば、データドライバの規模の大きさが原因になって集積回路装置のＤ２方向での幅Ｗが大きくなってしまう事態を防止できる。またデータドライバは、表示パネルのタイプに応じて種々の構成が採用される。この場合にも、複数のデータドライバをＤ１方向に沿って配置する手法によれば、種々の構成のデータドライバを効率良くレイアウトすることが可能になる。なお図２４ではＤ１方向でのデータドライバの配置数が２個である場合を示しているが、配置数は３個以上でもよい。

また図２４では、各データドライバＤＲａ、ＤＲｂは、Ｄ２方向に沿って並んで配置される３０個（Ｑ個）のドライバセルＤＲＣ１〜ＤＲＣ３０を含む。ここでドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、１画素分の画像データを受ける。そして１画素分の画像データのＤ／Ａ変換を行い、１画素分の画像データに対応するデータ信号を出力する。このドライバセルＤＲＣ１〜ＤＲＣ３０の各々は、データラッチ回路や、図１０（Ａ）のＤＡＣ（１画素分のＤＡＣ）や、図１０（Ｂ）（Ｃ）の出力部ＳＱを含むことができる。

そして図２４において、表示パネルの水平走査方向の画素数（複数の集積回路装置により分担して表示パネルのデータ線を駆動する場合には、各集積回路装置が受け持つ水平走査方向の画素数）ＨＰＮとし、データドライバブロックのブロック数（ブロック分割数）をＤＢＮとし、ドライバセルに対して１水平走査期間に入力される画像データの入力回数をＩＮとしたとする。なおＩＮは、図２３で説明した１水平走査期間での画像データの読み出し回数ＲＮと等しくなる。この場合に、Ｄ２方向に沿って並ぶドライバセルＤＲＣ１〜ＤＲＣ３０の個数Ｑは、Ｑ＝ＨＰＮ／（ＤＢＮ×ＩＮ）と表すことができる。図２４の場合には、ＨＰＮ＝２４０、ＤＢＮ＝４、ＩＮ＝２であるため、Ｑ＝２４０／（４×２）＝３０個になる。

なおドライバセルＤＲＣ１〜ＤＲ３０のＤ２方向での幅（ピッチ）をＷＤとした場合に、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤと表すことができる。またメモリブロックが含む周辺回路部分（ローアドレスデコーダＲＤ、配線領域等）のＤ２方向での幅をＷＰＣとした場合には、Ｑ×ＷＤ≦ＷＢ＜（Ｑ＋１）×ＷＤ＋ＷＰＣと表すことができる。

また表示パネルの水平走査方向の画素数をＨＰＮとし、１画素分の画像データのビット数をＰＤＢとし、メモリブロックのブロック数をＭＢＮ（＝ＤＢＮ）とし、１水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をＲＮとしたとする。この場合に、センスアンプブロックＳＡＢにおいてＤ２方向に沿って並ぶセンスアンプ（１ビット分の画像データを出力するセンスアンプ）の個数Ｐは、Ｐ＝（ＨＰＮ×ＰＤＢ）／（ＭＢＮ×ＲＮ）と表すことができる。図２４の場合には、ＨＰＮ＝２４０、ＰＤＢ＝１８、ＭＢＮ＝４、ＲＮ＝２であるため、Ｐ＝（２４０×１８）／（４×２）＝５４０個になる。なお個数Ｐは、有効メモリセル数に対応する有効センスアンプ数であり、ダミーメモリセル用のセンスアンプ等の有効ではないセンスアンプの個数は含まない。

またセンスアンプブロックＳＡＢが含む各センスアンプのＤ２方向での幅（ピッチ）をＷＳとした場合には、センスアンプブロックＳＡＢ（メモリブロック）のＤ２方向での幅ＷＳＡＢは、ＷＳＡＢ＝Ｐ×ＷＳと表すことができる。そして、回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅ＷＢ（最大幅）は、メモリブロックが含む周辺回路部分のＤ２方向での幅をＷＰＣとした場合には、Ｐ×ＷＳ≦ＷＢ＜（Ｐ＋ＰＤＢ）×ＷＳ＋ＷＰＣと表すこともできる。

５．４ メモリセル
図２５（Ａ）にメモリブロックが含むメモリセル（ＳＲＡＭ）の構成例を示す。このメモリセルは、転送トランジスタＴＲＡ１、ＴＲＡ２と、負荷トランジスタＴＲＡ３、ＴＲＡ４と、駆動トランジスタＴＲＡ５、ＴＲＡ６を含む。ワード線ＷＬがアクティブになると、転送トランジスタＴＲＡ１、ＴＲＡ２がオンになり、ノードＮＡ１、ＮＡ２への画像データの書き込みや、ノードＮＡ１、ＮＡ２からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタＴＲＡ３〜ＴＲＡ６により構成されるフリップフロップ回路によりノードＮＡ１、ＮＡ２に保持される。なお本実施形態のメモリセルは図２５（Ａ）の構成に限定されず、例えば負荷トランジスタＴＲＡ３、ＴＲＡ４として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。

図２５（Ｂ）（Ｃ）にメモリセルのレイアウト例を示す。図２５（Ｂ）は横型セルのレイアウト例であり、図２５（Ｃ）は縦型セルのレイアウト例である。ここで横型セルは図２５（Ｂ）に示すように、各メモリセル内においてワード線ＷＬの方がビット線ＢＬ、ＸＢＬよりも長いセルである。一方、縦型セルは図２５（Ｃ）に示すように、各メモリセル内においてビット線ＢＬ、ＸＢＬの方がワード線ＷＬよりも長いセルである。なお図２５（Ｃ）のＷＬは、ポリシリコン層で形成され転送トランジスタＴＲＡ１、ＴＲＡ２に接続されるローカルなワード線であるが、ＷＬの信号遅延防止、電位安定化のためのメタル層のワード線を更に設けてもよい。

図２６に、メモリセルとして図２５（Ｂ）に示す横型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。なお図２６は、ドライバセル、メモリブロックのうち１画素に対応する部分を詳細に示している。

図２６に示すように１画素分の画像データを受けるドライバセルＤＲＣは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のデータラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢを含む。各データラッチ回路ＤＬＡＴＲ、ＤＬＡＴＧ、ＤＬＡＴＢはラッチ信号ＬＡＴ（ＬＡＴａ、ＬＡＴｂ）がアクティブになると画像データをラッチする。またドライバセルＤＲＣは、図１０（Ａ）で説明したＲ用、Ｇ用、Ｂ用のＤＡＣＲ、ＤＡＣＧ、ＤＡＣＢを含む。また図１０（Ｂ）（Ｃ）で説明した出力部ＳＱを含む。

センスアンプブロックＳＡＢのうち１画素に対応する部分は、Ｒ用のセンスアンプＳＡＲ０〜ＳＡＲ５と、Ｇ用のセンスアンプＳＡＧ０〜ＳＡＧ５と、Ｂ用のセンスアンプＳＡＢ０〜ＳＡＢ５を含む。そしてセンスアンプＳＡＲ０のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ０に接続される。またセンスアンプＳＡＲ１のＤ１方向側にＤ１方向に沿って並ぶメモリセルＭＣのビット線ＢＬ、ＸＢＬは、ＳＡＲ１に接続される。他のセンスアンプとメモリセルの関係についても同様である。

ワード線ＷＬ１ａが選択されると、ＷＬ１ａに転送トランジスタのゲートが接続されるメモリセルＭＣからビット線ＢＬ、ＸＢＬに対して、画像データが読み出され、センスアンプＳＡＲ０〜ＳＡＲ５、ＳＡＧ０〜ＳＡＧ５、ＳＡＢ０〜ＳＡＢ５が信号の増幅動作を行う。そしてＤＬＡＴＲが、ＳＡＲ０〜ＳＡＲ５からの６ビットのＲ用の画像データＤ０Ｒ〜Ｄ５Ｒをラッチし、ＤＡＣＲが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＲを出力する。またＤＬＡＴＧが、ＳＡＧ０〜ＳＡＧ５からの６ビットのＧ用の画像データＤ０Ｇ〜Ｄ５Ｇをラッチし、ＤＡＣＧが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＧを出力する。またＤＬＡＴＢが、ＳＡＢ０〜ＳＡＢ５からの６ビットのＢ用の画像データＤ０Ｂ〜Ｄ５Ｂをラッチし、ＤＡＣＢが、ラッチされた画像データのＤ／Ａ変換を行い、出力部ＳＱがデータ信号ＤＡＴＡＢを出力する。

そして図２６の構成の場合には、図２３に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間（第１の走査線の選択期間）においては、まずワード線ＷＬ１ａを選択して画像データの１回目の読み出しを行い、図２３のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間においてワード線ＷＬ１ｂを選択して画像データの２回目の読み出しを行い、図２３のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間（第２の走査線の選択期間）においては、まずワード線ＷＬ２ａを選択して画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間においてワード線ＷＬ２ｂを選択して画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように横型セルを用いる場合には、メモリブロック内において異なる複数のワード線（ＷＬ１ａ、ＷＬ１ｂ）を１水平走査期間において選択することで、１水平走査期間での複数回読み出しを実現できる。

図２７に、メモリセルとして図２５（Ｃ）に示す縦型セルを用いた場合のメモリブロック、ドライバセルの配置例を示す。縦型セルでは、Ｄ２方向での幅を横型セルに比べて短くできる。従ってＤ２方向でのメモリセルの個数を横型セルに比べて２倍にすることができる。そして縦型セルでは、カラム選択信号ＣＯＬａ、ＣＯＬｂを用いて、各センスアンプに接続するメモリセルの列を切り替える。

例えば図２７において、カラム選択信号ＣＯＬａがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣａ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。一方、カラム選択信号ＣＯＬｂがアクティブになると、センスアンプＳＡＲ０〜ＳＡＲ５のＤ１方向側にあるメモリセルＭＣのうち、カラムＣｂ側のメモリセルＭＣが選択されて、センスアンプＳＡＲ０〜ＳＡＲ５に接続される。そしてこれらの選択されたメモリセルＭＣに記憶された画像データの信号が増幅されて、Ｄ０Ｒ〜Ｄ５Ｒとして出力される。他のセンスアンプに接続されるメモリセルの画像データの読み出しも同様である。

そして図２７の構成の場合には、図２３に示す１水平走査期間での画像データの複数回読み出しは、次のようにして実現できる。即ち第１の水平走査期間においては、まずワード線ＷＬ１を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、図２３のＡ５に示すように１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第１の水平走査期間において同じワード線ＷＬ１を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、図２３のＡ６に示すように２回目のデータ信号ＤＡＴＡｂを出力する。また次の第２の水平走査期間においては、ワード線ＷＬ２を選択し、カラム選択信号ＣＯＬａをアクティブにして、画像データの１回目の読み出しを行い、１回目のデータ信号ＤＡＴＡａを出力する。次に、同じ第２の水平走査期間において同じワード線ＷＬ２を選択し、カラム選択信号ＣＯＬｂをアクティブにして、画像データの２回目の読み出しを行い、２回目のデータ信号ＤＡＴＡｂを出力する。このように縦型セルの場合には、メモリブロック内において同じワード線を１水平走査期間において複数回選択することで、１水平走査期間での複数回読み出しを実現できる。

なおドライバセルＤＲＣの構成、配置は図２６、図２７に限定されず、種々の変形実施が可能である。例えば低温ポリシリコンＴＦＴ用の表示ドライバ等で、図１０（Ｃ）のようにＲ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示パネルに送る場合には、１つの共用のＤＡＣを用いて、Ｒ用、Ｇ用、Ｂ用の画像データ（１画素分の画像データ）のＤ／Ａ変換を行うことができる。従ってこの場合には、ドライバセルＤＲＣは、図１０（Ａ）の構成の共用のＤＡＣを１つ含めばよい。また図２６、図２７では、Ｒ用の回路（ＤＬＡＴＲ、ＤＡＣＲ）、Ｇ用の回路（ＤＬＡＴＧ、ＤＡＣＧ）、Ｂ用の回路（ＤＬＡＴＢ、ＤＡＣＢ）が、Ｄ２（Ｄ４）方向に沿って配置されている。しかしながら、Ｒ用、Ｇ用、Ｂ用の回路を、Ｄ１（Ｄ３）方向に沿って配置するようにしてもよい。

５．５ 階調電圧出力線の配線、ビット線のシールド
図２８（Ａ）に示すように本実施形態では、階調電圧生成回路ブロックＧＢからの階調電圧が出力される階調電圧出力線が、回路ブロックＣＢ１〜ＣＢＮ上でＤ１方向に沿って配線される。具体的には、この階調電圧出力線は、回路ブロック内のローカル線よりも上層のグローバル線ＧＬで形成される。

即ち図２８（Ａ）に示すように、階調電圧生成回路ブロックＧＢからの階調電圧は、Ｄ１方向に沿って並ぶデータドライバブロックＤＢ１〜ＤＢ４に対して供給する必要がある。そして階調電圧出力線をＩ／Ｆ領域１２、１４上に配線すると、これらのＩ／Ｆ領域１２、１４において、他の信号線や電源線をグローバル線で配線することが難しくなる。従って、Ｉ／Ｆ領域１２、１４での配線効率が低下し、Ｉ／Ｆ領域１２、１４のＤ２方向での幅を広くしなければならなくなる事態が生じる。特に出力側Ｉ／Ｆ領域１２では、データドライバブロックからの多数のデータ信号出力線や走査ドライバブロックからの多数の走査信号出力線を配線する必要があるため、階調電圧出力線を出力側Ｉ／Ｆ領域１２上に配線することは望ましくない。

この点、図２８（Ａ）では、階調電圧生成回路ブロックＧＢからの階調電圧出力線が回路ブロックＣＢ１〜ＣＢＮ上でＤ１方向に沿って配線される。従って、Ｉ／Ｆ領域１２、１４のグローバル線を、階調電圧出力線以外の信号線や電源線の配線に使用でき、配線効率を向上できる。

しかしながら、階調電圧出力線などのグローバル線ＧＬを、メモリブロックＭＢ１〜ＭＢ４上に配線すると、次のような問題が生じるおそれがある。例えば図２８（Ｂ）では、ワード線ＷＬがアクティブになり、ビット線ＢＬの電圧レベルの方がビット線ＸＢＬの電圧レベルよりも高くなることで、センスアンプの出力ＳＡＱが、正常な論理「１」を出力している。

これに対して図２８（Ｃ）では、グローバル線ＧＬの電圧レベルが変化することで、ＧＬとその下層のビット線ＸＢＬとの間のカップリング容量によりＸＢＬの電圧レベルが変化してしまう。これによりセンスアンプの出力ＳＡＱが、異常な論理「０」を出力するおそれがある。

そこで本実施形態では、図２８（Ａ）のメモリブロックＭＢ１〜ＭＢ４において、ビット線の上層にシールド線を配線し、シールド線の上層に、階調電圧生成回路ブロックＧＢからの階調電圧出力線を配線している。

例えば図２９（Ａ）に横型セルの場合のシールド線ＳＤＬの配線例を示す。図２９（Ａ）では、最下層の第１の金属配線ＭＥ１はノード接続に使用され、その上層の第２の金属配線ＭＥ２は、ビット線ＢＬ、ＸＢＬと、ＶＤＤ（広義には第２の電源）の電源線に使用される。また第３の金属配線ＭＥ３は、ワード線ＷＬと、ＶＳＳ（広義には第１の電源）の電源線に使用され、第４の金属配線ＭＥ４は、ＶＳＳに接続されるシールド線ＳＤＬに使用される。また最上層の第５の金属配線ＭＥ５は、階調電圧出力線などのグローバル線ＧＬに使用される。

また図２９（Ｂ）に縦型セルの場合のシールド線ＳＤＬの配線例を示す。図２９（Ｂ）では、金属配線ＭＥ１はノード接続に使用され、金属配線ＭＥ２はワード線ＷＬとＶＤＤ電源線に使用される。また金属配線ＭＥ３は、ビット線ＢＬ、ＸＢＬとＶＳＳ電源線に使用され、金属配線ＭＥ４は、シールド線ＳＤＬに使用される。また金属配線ＭＥ５は、階調電圧出力線などのグローバル線ＧＬに使用される。

そして図２９（Ａ）（Ｂ）では共に、ビット線ＢＬ、ＸＢＬがＤ１方向（集積回路装置の長辺方向）に沿って配線され、シールド線ＳＤＬがビット線ＢＬ、ＸＢＬにオーバラップするようにＤ１方向に配線される。即ちシールド線ＳＤＬがビット線ＢＬ、ＸＢＬを覆うようにＢＬ、ＸＢＬの上層に形成される。

このようにすれば、階調電圧出力線などのグローバル線ＧＬの電圧レベルの変化がカップリング容量によりビット線ＢＬ、ＸＢＬに伝わるのをシールドできる。従って、図２８（Ｃ）に示すようにビット線ＢＬ、ＸＢＬの電圧レベルが変化してセンスアンプが誤出力してしまう事態を効果的に防止できる。

なお図２９（Ａ）（Ｂ）に示すようにシールド線ＳＤＬを各メモリセルに配線すれば、シールド線ＳＤＬがベタ配線にならず、シールド線間にスリットが形成されるようになる。このようなスリットが形成されることで、金属層と絶縁膜の間の脱ガスが可能になり、信頼性や歩留まりの向上を図れる。

また図２９（Ｂ）では、隣り合うシールド線ＳＤＬの間のスリットの場所に、ＶＳＳ電源線が配線される。このようにすれば、上方向のシールドはシールド線ＳＤＬにより実現し、横方向のシールドはＶＳＳ電源線により実現できるようになり、効果的なシールドが可能になる。

６．電子機器
図３０（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図３０（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図３０（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図３０（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図３０（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図３０（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（第１のインターフェース領域、第２のインターフェース領域等）と共に記載された用語（出力側Ｉ／Ｆ領域、入力側Ｉ／Ｆ領域等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図。 本実施形態の集積回路装置の構成例。 種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例。 図６（Ａ）（Ｂ）は集積回路装置の断面図の例。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例。 走査ドライバのブロックの配置手法の説明図。 複数の電源電圧の電位関係の一例を示す図。 図１３（Ａ）（Ｂ）は電源供給線の説明図。 図１４（Ａ）（Ｂ）は走査ドライバの出力用トランジスタの構成例。 図１５（Ａ）（Ｂ）（Ｃ）は出力パッドの配置例。 静電気保護素子のレイアウト平面図の一例。 図１６の断面構造の一例の模式図。 ロジック回路、階調電圧生成回路、電源回路、データドライバのブロックの配置手法の説明図。 階調電圧生成回路ブロックの詳細な回路構成例。 図２０（Ａ）（Ｂ）（Ｃ）は階調特性の調整についての説明図。 図２１（Ａ）（Ｂ）は階調電圧生成回路ブロックの詳細な配置例。 図２２（Ａ）（Ｂ）はメモリブロック、データドライバブロックの配置の説明図。 １水平走査期間に画像データを複数回読み出す手法の説明図。 データドライバ、ドライバセルの配置例。 図２５（Ａ）（Ｂ）（Ｃ）はメモリセルの構成例。 横型セルの場合のメモリブロック、ドライバセルの配置例。 縦型セルの場合のメモリブロック、ドライバセルの配置例。 図２８（Ａ）（Ｂ）（Ｃ）は階調電圧出力線の配線手法の説明図。 図２９（Ａ）（Ｂ）はシールド線の形成手法の説明図。 図３０（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２０ メモリ、
２２ メモリセルアレイ、２４ ローアドレスデコーダ、
２６ カラムアドレスデコーダ、２８ ライト／リード回路、
４０ ロジック回路、４２ 制御回路、４４ 表示タイミング制御回路、
４６ ホストインターフェース回路、４８ ＲＧＢインターフェース回路、
５０ データドライバ、５２ データラッチ回路、５４ Ｄ／Ａ変換回路、
５６ 出力回路、７０ 走査ドライバ、７２ シフトレジスタ、
７３ 走査アドレス生成回路、７４ アドレスデコーダ、７６ レベルシフタ、
７８ 出力回路、９０ 電源回路、９２ 昇圧回路、９４ レギュレータ回路、
９６ ＶＣＯＭ生成回路、９８ 制御回路、１１０ 階調電圧生成回路、
１１２ 選択用電圧生成回路、１１４ 階調電圧選択回路、１１６ 調整レジスタ

Claims (15)

1. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは２以上の整数）と、
   走査線を走査するための走査ドライバブロックとを含み、
   前記走査ドライバブロックが、
   前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第１の方向に沿って配置されることを特徴とする集積回路装置。
2. 請求項１において、
   前記走査ドライバブロックの電源電圧を供給するための電源供給線が、
   該走査ドライバブロックにおいて前記第１の方向に沿って配線されることを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記走査線と電気的に接続するためのパッドを含み、
   前記走査ドライバブロックが、
   前記走査線を走査するための走査信号の電圧レベルを変換するレベルシフタと、
   前記レベルシフタによって電圧レベルが変換された走査信号に基づいてその高電位側電源電圧及び低電位側電源電圧の１つを前記パッドに出力するための出力用トランジスタを有する出力回路とを含み、
   前記出力用トランジスタが、
   前記パッドの下層に配置されることを特徴とする集積回路装置。
4. 請求項１又は２において、
   前記走査線と電気的に接続するためのパッドと、
   データ線を駆動するための少なくとも１つのデータドライバブロックとを含み、
   少なくとも１つの前記データドライバブロックが前記データ線を駆動するための駆動信号を出力する駆動信号出力線が、前記走査ドライバブロックにおいて前記第２の方向に沿って配線され、
   前記走査ドライバブロックが前記走査線を走査するための走査信号が出力される走査信号出力線が、前記駆動信号出力線と異なる配線層を介して前記パッドと電気的に接続されることを特徴とする集積回路装置。
5. 請求項１乃至３のいずれかにおいて、
   前記第１〜第Ｎの回路ブロックは、
   階調特性の調整データの設定を行うロジック回路ブロックと、
   設定された前記調整データに基づいて階調電圧を生成する階調電圧生成回路ブロックと、
   前記階調電圧生成回路ブロックからの階調電圧を受け、データ線を駆動するための少なくとも１つのデータドライバブロックと、
   電源電圧を生成する電源回路ブロックとを含み、
   少なくとも１つの前記データドライバブロックは、
   前記ロジック回路ブロック及び前記階調電圧生成回路ブロックと、前記電源回路ブロックとの間に配置されることを特徴とする集積回路装置。
6. 請求項５において、
   前記電源回路ブロックが、
   前記第１〜第Ｎの回路ブロックに供給するための複数種類の電源電圧を生成し、
   前記走査ドライバブロックの電源電圧が、
   前記複数種類の電源電圧のうち最も高電位の電源電圧であることを特徴とする集積回路装置。
7. 請求項５又は６において、
   前記階調電圧生成回路ブロックは、
   電源電圧に基づいて選択用電圧を出力する選択用電圧生成回路と、
   前記ロジック回路ブロックにより設定された前記調整データと、前記選択用電圧に基づいて、階調電圧を選択して出力する階調電圧選択回路とを含み、
   前記選択用電圧生成回路は、
   前記階調電圧選択回路の前記第２の方向側又は前記第２の方向の反対方向である第４の方向側に配置されることを特徴とする集積回路装置。
8. 請求項５乃至７のいずれかにおいて、
   前記階調電圧選択回路は、前記データドライバブロックと前記ロジック回路ブロックの間に配置されることを特徴とする集積回路装置。
9. 請求項５乃至８のいずれかにおいて、
   前記ロジック回路ブロックと前記階調電圧生成回路ブロックは、前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
10. 請求項１乃至９のいずれかにおいて、
    前記第１〜第Ｎの回路ブロックは、
    画像データを記憶する少なくとも１つのメモリブロックを含み、
    前記メモリブロックと前記データドライバブロックは前記第１の方向に沿って隣接して配置されることを特徴とする集積回路装置。
11. 請求項１０において、
    前記第１〜第Ｎの回路ブロックは、
    第１〜第Ｉのメモリブロック（Ｉは２以上の整数）と、
    前記第１〜第Ｉのメモリブロックの各々に対して、前記第１の方向に沿ってその各々が隣接して配置される第１〜第Ｉのデータドライバブロックとを含むことを特徴とする集積回路装置。
12. 請求項１乃至１１のいずれかにおいて、
    前記第１〜第Ｎの回路ブロックは、
    画像データを記憶する少なくとも１つのメモリブロックを含み、
    前記メモリブロックでは、
    ビット線の上層にシールド線が配線され、前記シールド線の上層に、前記階調電圧生成回路ブロックからの階調電圧が出力される階調電圧出力線が配線されることを特徴とする集積回路装置。
13. 請求項１２において、
    前記メモリブロックでは、
    前記ビット線が前記第１の方向に沿って配線され、前記シールド線が前記ビット線にオーバラップして前記第１の方向に沿って配線されることを特徴とする集積回路装置。
14. 請求項１乃至１３のいずれかにおいて、
    前記第１〜第Ｎの回路ブロックの前記第２の方向側に前記第４の辺に沿って設けられる第１のインターフェース領域と、
    前記第２の方向の反対方向を第４の方向とした場合に、前記第１〜第Ｎの回路ブロックの前記第４の方向側に前記第２の辺に沿って設けられる第２のインターフェース領域とを含むことを特徴とする集積回路装置。
15. 請求項１乃至１４のいずれかに記載の集積回路装置と、
    前記集積回路装置により駆動される表示パネルと、
    を含むことを特徴とする電子機器。

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