JP2007241218A - 集積回路装置及び電子機器 - Google Patents
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Abstract
【解決手段】 集積回路装置は、集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向D1とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向D2とした場合に、D1方向に沿って配置される第1〜第Nの回路ブロックCB1〜CBNを含む。回路ブロックCB1〜CBNは、走査ドライバブロックSBと電源回路ブロックPBとデータドライバブロックDBとメモリブロックMBを含む。データドライバブロックDBとメモリブロックMBは、D1方向に沿って隣接して配置され、電源回路ブロックPBは、走査ドライバブロックSBと、データドライバブロックDB及びメモリブロックMBとの間に配置される。
【選択図】図11
Description
図1(A)に本実施形態の比較例となる集積回路装置500を示す。図1(A)の集積回路装置500はメモリブロックMB(表示データRAM)とデータドライバブロックDBを含む。そしてメモリブロックMBとデータドライバブロックDBはD2方向に沿って配置されている。またメモリブロックMB、データドライバブロックDBは、D1方向に沿った長さがD2方向での幅に比べて長い超扁平なブロックになっている。
以上のような問題を解決できる本実施形態の集積回路装置10の構成例を図3に示す。本実施形態では、集積回路装置10の短辺である第1の辺SD1から対向する第3の辺SD3へと向かう方向を第1の方向D1とし、D1の反対方向を第3の方向D3としている。また集積回路装置10の長辺である第2の辺SD2から対向する第4の辺SD4へと向かう方向を第2の方向D2とし、D2の反対方向を第4の方向D4としている。なお、図3では集積回路装置10の左辺が第1の辺SD1で、右辺が第3の辺SD3になっているが、左辺が第3の辺SD3で、右辺が第1の辺SD1であってもよい。
図7に集積回路装置10の回路構成例を示す。なお集積回路装置10の回路構成は図7に限定されるものではなく、種々の変形実施が可能である。メモリ20(表示データRAM)は画像データを記憶する。メモリセルアレイ22は複数のメモリセルを含み、少なくとも1フレーム(1画面)分の画像データ(表示データ)を記憶する。この場合、1画素は例えばR、G、Bの3サブピクセル(3ドット)で構成され、各サブピクセルについて例えば6ビット(kビット)の画像データが記憶される。ローアドレスデコーダ24(MPU/LCDローアドレスデコーダ)はローアドレスについてのデコード処理を行い、メモリセルアレイ22のワード線の選択処理を行う。カラムアドレスデコーダ26(MPUカラムアドレスデコーダ)はカラムアドレスについてのデコード処理を行い、メモリセルアレイ22のビット線の選択処理を行う。ライト/リード回路28(MPUライト/リード回路)はメモリセルアレイ22への画像データのライト処理や、メモリセルアレイ22からの画像データのリード処理を行う。なおメモリセルアレイ22のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
4.1 回路ブロックの隣接
本実施形態では図11に示すように、回路ブロックCB1〜CBNが、走査線を駆動するための走査ドライバブロックSBと、電源電圧を生成する電源回路ブロックPBと、データ線を駆動するための少なくとも1つのデータドライバブロックDBと、画像データを記憶する少なくとも1つのメモリブロックMBを含む。そして走査ドライバブロックSBと電源回路ブロックPBをD1方向に沿って例えば隣接して配置している。またデータドライバブロックDBとメモリブロックMBをD1方向に沿って隣接して配置している。
図13(A)(B)では、回路ブロックCB1〜CBNがデータドライバブロックDB1〜DB4(広義には少なくとも1つのデータドライバブロック)とメモリブロックMB1〜MB4(広義には少なくとも1つのメモリブロック)を含む。
5.1 ブロック分割
図14(A)に示すように表示パネルが、垂直走査方向(データ線方向)での画素数がVPN=320であり、水平走査方向(走査線方向)での画素数がHPN=240であるQVGAのパネルであったとする。また1画素分の画像(表示)データのビット数PDBが、R、G、Bの各々が6ビットであり、PDB=18ビットであったとする。この場合には、表示パネルの1フレーム分の表示に必要な画像データのビット数は、VPN×HPN×PDB=320×240×18ビットになる。従って集積回路装置のメモリは、少なくとも320×240×18ビット分の画像データを記憶することになる。またデータドライバは、1水平走査期間毎(1本の走査線が走査される期間毎)に、HPN=240本分のデータ信号(240×18ビット分の画像データに対応するデータ信号)を表示パネルに対して出力する。
図14(B)では、各データドライバブロックDB1〜DB4は、1水平走査期間に60本分のデータ信号を出力する。従ってDB1〜DB4に対応するメモリブロックMB1〜MB4からは、1水平走査期間毎に240本分のデータ信号に対応する画像データを読み出す必要がある。
図16にデータドライバと、データドライバが含むドライバセルの配置例を示す。図16に示すように、データドライバブロックは、D1方向に沿ってスタック配置される複数のデータドライバDRa、DRb(第1〜第mのデータドライバ)を含む。また各データドライバDRa、DRbは、複数の30個(広義にはQ個)のドライバセルDRC1〜DRC30を含む。
図17(A)にメモリブロックが含むメモリセル(SRAM)の構成例を示す。このメモリセルは、転送トランジスタTRA1、TRA2と、負荷トランジスタTRA3、TRA4と、駆動トランジスタTRA5、TRA6を含む。ワード線WLがアクティブになると、転送トランジスタTRA1、TRA2がオンになり、ノードNA1、NA2への画像データの書き込みや、ノードNA1、NA2からの画像データの読み出しが可能になる。また書き込まれた画像データは、トランジスタTRA3〜TRA6により構成されるフリップフロップ回路によりノードNA1、NA2に保持される。なお本実施形態のメモリセルは図17(A)の構成に限定されず、例えば負荷トランジスタTRA3、TRA4として抵抗素子を使用したり、他のトランジスタを追加するなどの変形実施が可能である。
図20(A)(B)に本実施形態の集積回路装置10を含む電子機器(電気光学装置)の例を示す。なお電子機器は図20(A)(B)に示されるもの以外の構成要素(例えばカメラ、操作部又は電源等)を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、PDA、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
7.1 グローバル配線手法
集積回路装置のD2方向での幅を小さくするためには、D1方向に沿って配置される回路ブロック間の信号線、電源線を、効率良く配線する必要がある。そこで本実施形態では、グローバル配線手法により回路ブロック間の信号線、電源線を配線している。具体的にはこのグローバル配線手法では、図3の第1〜第Nの回路ブロックCB1〜CBNのうちの隣接する回路ブロック間では、第I(Iは3以上の整数)の層よりも下層の配線層(例えば第1〜第4のアルミ配線層ALA、ALB、ALC、ALD)で形成されるローカル線が、信号線又は電源線として配線される。一方、第1〜第Nの回路ブロックCB1〜CBNのうちの隣接しない回路ブロック間では、第Iの層以上の配線層(例えば第5のアルミ配線層ALE)で形成されるグローバル線が、信号線又は電源線として、隣接しない回路ブロックの間に介在する回路ブロック上をD1方向に沿って配線される。
図22にリピータブロックの構成例を示す。図22において、ロジック回路ブロックLBからのライトデータ信号(WD0、WD1・・・)は、2つのインバータから構成されるバッファBFA1、BFA2・・・によりバッファリングされて、次段のリピータブロックに出力される。具体的には図5(B)において、メモリブロックMB4のD1方向側に配置されるリピータブロックから、メモリブロックMB3のD1方向側に配置される次段のリピータブロックに対して、バッファリングされた信号が出力される。またロジック回路ブロックLBからのライトデータ信号は、バッファBFB1、BFB2・・・によりバッファリングされて、メモリブロックに出力される。具体的には図5(B)において、メモリブロックMB4のD1方向側に配置されるリピータブロックからメモリブロックMB4に対して、バッファリングされた信号が出力される。このように本実施形態では、ライトデータ信号については、次段のメモリブロックへの出力用のバッファBFA1、BFA2・・・のみならず、各メモリブロック用のバッファBFB1、BFB2・・・が設けられている。このようにすることで、メモリブロックのメモリセルの寄生容量が原因でライトデータ信号の波形が鈍り、書き込み時間の長期化や書き込みエラーが生じるのを効果的に防止できる。
図23では、電源回路ブロックPBで生成された電源電圧を、データドライバブロックDB1、DB2、ロジック回路ブロックLBに供給するための電源用グローバル線GPD、GPLが、PBとDB1、DB2の間や、PBとLBの間に介在する回路ブロック上をD1方向に沿って配線される。
図24に、走査ドライバブロックSB1とロジック回路ブロックLBの付近の詳細なレイアウトを示す。図24では、走査ドライバブロックSB1の出力線である走査ドライバ用グローバル線GLS1が、ロジック回路ブロックLB上を、走査ドライバブロックSB1から、出力側I/F領域12の走査ドライバ用パッドに対して配線される。また図25に、走査ドライバブロックSB2と電源回路ブロックPBの付近の詳細なレイアウトを示す。図25では、走査ドライバブロックSB2の出力線である走査ドライバ用グローバル線GLS2が、電源回路ブロックPB上を、走査ドライバブロックSB2から、出力側I/F領域12の走査ドライバ用パッドに対して配線される。
図27にサブピクセルドライバセルの配置例を示す。図27では、データドライバブロックは、その各々が1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルSDC1〜SDC180を含む。即ちD1方向(サブピクセルドライバセルの長辺に沿った方向)に沿って複数のサブピクセルドライバセルが配置されると共にD1方向に直交するD2方向に沿って複数のサブピクセルドライバセルが配置される。そしてデータドライバブロックの出力線と表示パネルのデータ線とを電気的に接続するためのデータドライバ用パッドが、データドライバブロックのD2方向側に配置される。またデータドライバ用パッドがメモリブロックのD2方向側にも配置される。
図28にセンスアンプ、メモリセルの配置例を示す。センスアンプブロックのうち1画素に対応する部分は、R用のセンスアンプSAR0〜SAR5と、G用のセンスアンプSAG0〜SAG5と、B用のセンスアンプSAB0〜SAB5を含む。また図28では、2個(広義には複数)のセンスアンプ(及びバッファ)がD1方向にスタック配置される。そしてスタック配置された第1、第2のセンスアンプSAR0、SAR1のD1方向側にD1方向に沿って並ぶ2行のメモリセル列(縦型セル)のうち、上側の行のメモリセル列のビット線は例えば第1のセンスアップSAR0に接続され、下側の行のメモリセル列のビット線は例えば第2のセンスアンプSAR1に接続される。そして第1、第2のセンスアップSAR0、SAR1は、メモリセルから読み出された画像データの信号増幅を行い、これによりSAR0、SAR1から2ビットの画像データが出力されるようになる。他のセンスアンプとメモリセルの関係についても同様である。
本実施形態では、サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域を、サブピクセルドライバの配置領域内に設けることができる。このようにすれば配線層の切り替えを最小限に抑えることができるため、データドライバブロックとパッドの間の配線領域のD2方向での幅を小さくでき、スリムな細長チップを実現できる。
本実施形態では、図29のE1、E2に示す取り出し線の取り出し位置を変更するための取り出し位置変更線を、並び替え配線領域に配線している。例えばE6に示すQCL1及びQCL2は、サブピクセルドライバセルSDC1、SDC2の出力信号(出力線)の取り出し位置を変更するための取り出し位置変更線である。同様に、E7に示すQCL4、QCL5はSDC4、SDC5の取り出し位置変更線であり、E8に示すQCL7、QCL8はSDC7、SDC8の取り出し位置変更線であり、E9に示すQCL10、QCL11はSDC10、SDC11の取り出し位置変更線である。
図31にサブピクセルドライバセルの詳細なレイアウト例を示す。図31に示すように各サブピクセルドライバセルSDC1〜SDC180は、ラッチ回路LAT、レベルシフタL/S、D/A変換器DAC、出力部SSQを含む。なおラッチ回路LATとレベルシフタL/Sの間に、階調制御のためのFRC(Frame Rate Control)回路などの他のロジック回路を設けてもよい。
図32にサブピクセルドライバセルが含むD/A変換器(DAC)の詳細な構成例を示す。このD/A変換器はいわゆるトーナメント方式のD/A変換を行う回路であり、階調電圧セレクタSLN1〜SLN11、SLP1〜SLP11とプリデコーダ120を含む。
12 出力側I/F領域、14 入力側I/F領域、20 メモリ、
22 メモリセルアレイ、24 ローアドレスデコーダ、
26 カラムアドレスデコーダ、28 ライト/リード回路、
40 ロジック回路、42 制御回路、44 表示タイミング制御回路、
46 ホストインターフェース回路、48 RGBインターフェース回路、
50 データドライバ、52 データラッチ回路、54 D/A変換回路、
56 出力回路、70 走査ドライバ、72 シフトレジスタ、
73 走査アドレス生成回路、74 アドレスデコーダ、76 レベルシフタ、
78 出力回路、90 電源回路、92 昇圧回路、94 レギュレータ回路、96 VCOM生成回路、98 制御回路、110 階調電圧生成回路、
112 選択用電圧生成回路、114 階調電圧選択回路、116 調整レジスタ
Claims (25)
- 集積回路装置の短辺である第1の辺から対向する第3の辺へと向かう方向を第1の方向とし、集積回路装置の長辺である第2の辺から対向する第4の辺へと向かう方向を第2の方向とした場合に、前記第1の方向に沿って配置される第1〜第Nの回路ブロック(Nは2以上の整数)を含み、
前記第1〜第Nの回路ブロックは、
走査線を駆動するための走査ドライバブロックと、
電源電圧を生成する電源回路ブロックと、
データ線を駆動するための少なくとも1つのデータドライバブロックと、
画像データを記憶する少なくとも1つのメモリブロックとを含み、
前記データドライバブロックと前記メモリブロックは、前記第1の方向に沿って隣接して配置され、
前記電源回路ブロックは、
前記走査ドライバブロックと、前記データドライバブロック及び前記メモリブロックとの間に配置されることを特徴とする集積回路装置。 - 請求項1において、
前記第1〜第Nの回路ブロックのうちの第1の回路ブロックとして第1の走査ドライバブロックが配置され、前記第1〜第Nの回路ブロックのうちの第Nの回路ブロックとして第2の走査ドライバブロックが配置され、
前記第1の走査ドライバブロック及び前記電源回路ブロックと前記第2の走査ドライバブロックとの間に、少なくとも1つの前記データドライバブロック及び少なくとも1つの前記メモリブロックが配置されることを特徴とする集積回路装置。 - 請求項1において、
前記第1〜第Nの回路ブロックのうちの第1の回路ブロックとして前記走査ドライバブロックが配置され、
前記走査ドライバブロック及び前記電源回路ブロックの前記第1の方向側に、少なくとも1つの前記データドライバブロック及び少なくとも1つの前記メモリブロックが配置されることを特徴とする集積回路装置。 - 請求項1乃至3のいずれかにおいて、
前記第1〜第Nの回路ブロックは、
第1〜第Iのメモリブロック(Iは2以上の整数)と、
前記第1〜第Iのメモリブロックの各々に対して、前記第1の方向に沿ってその各々が隣接して配置される第1〜第Iのデータドライバブロックとを含むことを特徴とする集積回路装置。 - 請求項4において、
前記第1の方向の反対方向を第3の方向とした場合に、前記第1〜第Iのメモリブロックのうちの第Jのメモリブロック(1≦J<I)の前記第3の方向側に、前記第1〜第Iのデータドライバブロックのうちの第Jのデータドライバブロックが隣接して配置され、
前記第Jのメモリブロックの前記第1の方向側に、前記第1〜第Iのメモリブロックのうちの第J+1のメモリブロックが隣接して配置され、
前記第J+1のメモリブロックの前記第1の方向側に、前記第1〜第Iのデータドライバブロックのうちの第J+1のデータドライバブロックが隣接して配置されることを特徴とする集積回路装置。 - 請求項4において、
前記第1の方向の反対方向を第3の方向とした場合に、前記第1〜第Iのメモリブロックのうちの第Jのメモリブロック(1≦J<I)の前記第3の方向側に、前記第1〜第Iのデータドライバブロックのうちの第Jのデータドライバブロックが隣接して配置され、
前記第Jのメモリブロックの前記第1の方向側に、前記第1〜第Iのデータドライバブロックのうちの第J+1のデータドライバブロックが配置され、
前記第J+1のデータドライバブロックの前記第1の方向側に、前記第1〜第Iのメモリブロックのうちの第J+1のメモリブロックが隣接して配置されることを特徴とする集積回路装置。 - 請求項1乃至6のいずれかにおいて、
前記メモリブロックのメモリセルに接続されるワード線が、前記メモリブロック内において前記第2の方向に沿って配線され、
前記メモリブロックに記憶される画像データが前記データドライバブロックに対して出力されるビット線が、前記メモリブロック内において前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項1乃至7のいずれかにおいて、
前記メモリブロックから前記データドライバブロックに対して、前記メモリブロックに記憶される画像データが、1水平走査期間において複数回読み出されることを特徴とする集積回路装置。 - 請求項1乃至8のいずれかにおいて、
前記データドライバブロックは、
前記第1の方向に沿ってスタック配置される複数のデータドライバを含むことを特徴とする集積回路装置。 - 請求項9において、
前記複数のデータドライバのうちの第1のデータドライバは、前記メモリブロックから第1の水平走査期間において1回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力し、
前記複数のデータドライバのうちの第2のデータドライバは、前記メモリブロックから前記第1の水平走査期間において2回目に読み出された画像データをラッチし、ラッチされた画像データのD/A変換を行い、D/A変換により得られたデータ信号をデータ信号出力線に出力することを特徴とする集積回路装置。 - 請求項9又は10において、
前記複数のデータドライバのうちの第1、第2のデータドライバの各々は、
第1の電圧レベルの電源で動作する回路が配置される第1の回路領域と、
前記第1の電圧レベルよりも高い第2の電圧レベルの電源で動作する回路が配置される第2の回路領域とを有し、
前記第1、第2のデータドライバは、
前記第1のデータドライバの第1の回路領域が第1のメモリブロックに隣接し、前記第2のデータドライバの第1の回路領域が第2のメモリブロックに隣接するように配置されることを特徴とする集積回路装置。 - 請求項1乃至11のいずれかにおいて、
前記データドライバブロックが含むデータドライバは、
その各々が1画素分の画像データに対応するデータ信号を出力し、前記第2の方向に沿って並ぶQ個のドライバセルを含むことを特徴とする集積回路装置。 - 請求項12において、
表示パネルの水平走査方向の画素数をHPNとし、データドライバブロックのブロック数をDBNとし、前記ドライバセルに対して1水平走査期間に入力される画像データの入力回数をINとした場合に、
前記第2の方向に沿って並ぶ前記ドライバセルの個数Qは、Q=HPN/(DBN×IN)であることを特徴とする集積回路装置。 - 請求項1乃至13のいずれかにおいて、
表示パネルの水平走査方向の画素数をHPNとし、1画素分の画像データのビット数をPDBとし、メモリブロックのブロック数をMBNとし、1水平走査期間においてメモリブロックから読み出される画像データの読み出し回数をRNとした場合に、
前記メモリブロックのセンスアンプブロックは、前記第2の方向に沿って並ぶP個のセンスアンプを含み、
前記センスアンプの個数Pは、P=(HPN×PDB)/(MBN×RN)であることを特徴とする集積回路装置。 - 請求項1乃至14のいずれかにおいて、
前記メモリブロックのセンスアンプブロックでは、複数のセンスアンプが前記第1の方向にスタック配置されることを特徴とする集積回路装置。 - 請求項15において、
スタック配置された第1、第2のセンスアンプの前記第1の方向側に前記第1の方向に沿って並ぶ2行のメモリセル列のうち、上側の行のメモリセル列のビット線は前記第1のセンスアンプに接続され、下側の行のメモリセル列のビット線は前記第2のセンスアンプに接続されることを特徴とする集積回路装置。 - 請求項1乃至16のいずれかにおいて、
前記データドライバブロックの出力線と前記データ線とを電気的に接続するためのデータドライバ用パッドが、前記データドライバブロックの前記第2の方向側に配置されると共に、前記メモリブロックの前記第2の方向側に配置され、
前記走査ドライバブロックの出力線と前記走査線とを電気的に接続するための走査ドライバ用パッドが、前記電源回路ブロックの前記第2の方向側に配置されることを特徴とする集積回路装置。 - 請求項17において、
前記電源回路ブロックで生成された電源電圧を前記データドライバブロックに供給するための電源用グローバル線が、前記電源回路ブロックと前記データドライバブロックの間に介在する回路ブロック上を前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項17又は18において、
前記走査ドライバブロックの出力線である走査ドライバ用グローバル線が、前記電源回路ブロック上を、前記走査ドライバブロックから前記走査ドライバ用パッドに対して配線されることを特徴とする集積回路装置。 - 請求項19において、
前記電源回路ブロックでは、前記走査ドライバ用グローバル線の下層にシールド線が配線されることを特徴とする集積回路装置。 - 請求項17乃至20のいずれかにおいて、
前記データドライバブロックは、その各々が1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルを含み、
前記サブピクセルドライバセルの出力信号の取り出し線の配列順序を並び替えるための並び替え配線領域が、前記サブピクセルドライバセルの配置領域に設けられることを特徴とする集積回路装置。 - 請求項1乃至21のいずれかにおいて、
前記データドライバブロックは、
その各々が1サブピクセル分の画像データに対応するデータ信号を出力する複数のサブピクセルドライバセルを含み、
前記メモリブロックからの画像データを前記サブピクセルドライバセルに供給するための画像データ供給線が、複数の前記サブピクセルドライバセルにまたがって前記第1の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項22において、
前記サブピクセルドライバセルは、
階調電圧を用いて、画像データのD/A変換を行うD/A変換器を含み、
前記D/A変換器に前記階調電圧を供給するための階調電圧供給線が、複数の前記サブピクセルドライバセルにまたがって前記第2の方向に沿って配線されることを特徴とする集積回路装置。 - 請求項1乃至23のいずれかにおいて、
前記第1〜第Nの回路ブロックの前記第2の方向側に前記第4の辺に沿って設けられる第1のインターフェース領域と、
前記第2の方向の反対方向を第4の方向とした場合に、前記第1〜第Nの回路ブロックの前記第4の方向側に前記第2の辺に沿って設けられる第2のインターフェース領域とを含むことを特徴とする集積回路装置。 - 請求項1乃至24のいずれかに記載の集積回路装置と、
前記集積回路装置により駆動される表示パネルと、
を含むことを特徴とする電子機器。
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