JP2003173682A - 半導体記憶装置、メモリシステムおよび電子機器 - Google Patents
半導体記憶装置、メモリシステムおよび電子機器Info
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- JP2003173682A JP2003173682A JP2001370214A JP2001370214A JP2003173682A JP 2003173682 A JP2003173682 A JP 2003173682A JP 2001370214 A JP2001370214 A JP 2001370214A JP 2001370214 A JP2001370214 A JP 2001370214A JP 2003173682 A JP2003173682 A JP 2003173682A
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- Power Engineering (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 半導体記憶装置の電気的特性が向上した、半
導体記憶装置、メモリシステムおよび電子機器を提供す
る。 【解決手段】 半導体記憶装置１００は、複数のメモリ
ブロック領域３０，３２，４０，４２を含む。同時に選
択される２つのメモリブロック領域３０，４２の一方３
０は、第１の電源線５０に接続され、他方４２は、第２
の電源線５２に接続されている。同時に選択される２つ
のメモリブロック領域３２，４０の一方３２は、第１の
電源線５０に接続され、他方４０は、第２の電源線５２
に接続されている。
導体記憶装置、メモリシステムおよび電子機器を提供す
る。 【解決手段】 半導体記憶装置１００は、複数のメモリ
ブロック領域３０，３２，４０，４２を含む。同時に選
択される２つのメモリブロック領域３０，４２の一方３
０は、第１の電源線５０に接続され、他方４２は、第２
の電源線５２に接続されている。同時に選択される２つ
のメモリブロック領域３２，４０の一方３２は、第１の
電源線５０に接続され、他方４０は、第２の電源線５２
に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のメモリブロ
ック領域を有する半導体記憶装置、メモリシステムおよ
び電子機器に関する。
ック領域を有する半導体記憶装置、メモリシステムおよ
び電子機器に関する。
【０００２】
【背景技術】半導体記憶装置５００は、図８に示すよう
に、一般に、メモリブロック領域５１０と、電源線５２
０とを有する。電源線５２０は、各メモリブロック領域
５１０に接続され、メモリブロック領域５１０のメモリ
セルに電源電圧を供給する。
に、一般に、メモリブロック領域５１０と、電源線５２
０とを有する。電源線５２０は、各メモリブロック領域
５１０に接続され、メモリブロック領域５１０のメモリ
セルに電源電圧を供給する。
【０００３】
【発明が解決しようとする課題】本発明の目的は、半導
体記憶装置の電気的特性が向上した、半導体記憶装置、
メモリシステムおよび電子機器を提供することにある。
体記憶装置の電気的特性が向上した、半導体記憶装置、
メモリシステムおよび電子機器を提供することにある。
【０００４】
【課題を解決するための手段】（半導体記憶装置）本発
明の半導体記憶装置は、複数のメモリブロック領域を含
み、同時に選択される複数のメモリブロック領域は、そ
れぞれ、互いに電気的に分離された異なる電源線に接続
されている。
明の半導体記憶装置は、複数のメモリブロック領域を含
み、同時に選択される複数のメモリブロック領域は、そ
れぞれ、互いに電気的に分離された異なる電源線に接続
されている。
【０００５】本発明においては、同時に選択される複数
のメモリブロック領域は、それぞれ、互いに電気的に分
離された異なる電源線に接続されている。このため、後
述する理由で、電源線にのるノイズの軽減、ピーク電流
の低減、定常電流の低減を図ることができる。その結
果、半導体記憶装置の電気的特性を向上させることがで
きる。
のメモリブロック領域は、それぞれ、互いに電気的に分
離された異なる電源線に接続されている。このため、後
述する理由で、電源線にのるノイズの軽減、ピーク電流
の低減、定常電流の低減を図ることができる。その結
果、半導体記憶装置の電気的特性を向上させることがで
きる。
【０００６】本発明の半導体記憶装置は、第１の電源線
と、前記第１の電源線と同じレベルの電位を供給する第
２の電源線とを有し、前記第１の電源線は、少なくとも
一つの第１のメモリブロック領域に接続され、前記第２
の電源線は、少なくとも一つの第２のメモリブロック領
域に接続されている態様をとることができる。
と、前記第１の電源線と同じレベルの電位を供給する第
２の電源線とを有し、前記第１の電源線は、少なくとも
一つの第１のメモリブロック領域に接続され、前記第２
の電源線は、少なくとも一つの第２のメモリブロック領
域に接続されている態様をとることができる。
【０００７】本発明の半導体記憶装置は、以下の（Ａ）
または（Ｂ）のいずれかの態様をとることができる。
または（Ｂ）のいずれかの態様をとることができる。
【０００８】（Ａ）本発明の半導体記憶装置は、前記第
１の電源線は、複数の第１のメモリブロック領域に接続
され、前記第２の電源線は、複数の第２のメモリブロッ
ク領域に接続され、前記複数の第１のメモリブロック領
域同士は、相互に同時に選択されず、前記複数の第２の
メモリブロック領域同士は、相互に同時に選択されない
態様をとることができる。
１の電源線は、複数の第１のメモリブロック領域に接続
され、前記第２の電源線は、複数の第２のメモリブロッ
ク領域に接続され、前記複数の第１のメモリブロック領
域同士は、相互に同時に選択されず、前記複数の第２の
メモリブロック領域同士は、相互に同時に選択されない
態様をとることができる。
【０００９】この態様（Ａ）の場合、半導体記憶装置
は、次の少なくともいずれかの態様をとることができ
る。
は、次の少なくともいずれかの態様をとることができ
る。
【００１０】（Ａ−１）前記第１の電源線は、２つの第
１のメモリブロック領域に接続され、前記第２の電源線
は、２つの第２のメモリブロック領域に接続されている
態様。
１のメモリブロック領域に接続され、前記第２の電源線
は、２つの第２のメモリブロック領域に接続されている
態様。
【００１１】（Ａ−２）前記第１の電源線および前記第
２の電源線は、第１の方向に沿って伸び、前記半導体記
憶装置は、前記第１の方向で第１の領域と第２の領域と
に分割され、前記第１の領域は、一の第１のメモリブロ
ック領域と、一の第２のメモリブロック領域とを含み、
前記第２の領域は、他の第１のメモリブロック領域と、
他の第２のメモリブロック領域とを含む態様。
２の電源線は、第１の方向に沿って伸び、前記半導体記
憶装置は、前記第１の方向で第１の領域と第２の領域と
に分割され、前記第１の領域は、一の第１のメモリブロ
ック領域と、一の第２のメモリブロック領域とを含み、
前記第２の領域は、他の第１のメモリブロック領域と、
他の第２のメモリブロック領域とを含む態様。
【００１２】この態様の場合、さらに（Ａ−２−１）ま
たは（Ａ−２−２）のいずれかの態様をとることができ
る。
たは（Ａ−２−２）のいずれかの態様をとることができ
る。
【００１３】（Ａ−２−１）前記２つの第１のメモリブ
ロック領域は、前記第１の電源線および前記第２の電源
線の一方の側方に設けられ、前記２つの第２のメモリブ
ロック領域は、前記第１の電源線および前記第２の電源
線の他方の側方に設けられている態様。
ロック領域は、前記第１の電源線および前記第２の電源
線の一方の側方に設けられ、前記２つの第２のメモリブ
ロック領域は、前記第１の電源線および前記第２の電源
線の他方の側方に設けられている態様。
【００１４】態様（Ａ−２−１）の場合、前記第１の電
源線は、前記２つの第１のメモリブロック領域と、前記
第２の電源線との間に、設けられ、前記第２の電源線
は、前記２つの第２のメモリブロック領域と、前記第１
の電源線との間に、設けらていることができる。この場
合、第１の電源線と第１のメモリブロック領域とを接続
する接続配線層の長さを最短にすることができる。ま
た、第２の電源線と第２のメモリブロック領域とを接続
する接続配線層の長さを最短にすることができる。
源線は、前記２つの第１のメモリブロック領域と、前記
第２の電源線との間に、設けられ、前記第２の電源線
は、前記２つの第２のメモリブロック領域と、前記第１
の電源線との間に、設けらていることができる。この場
合、第１の電源線と第１のメモリブロック領域とを接続
する接続配線層の長さを最短にすることができる。ま
た、第２の電源線と第２のメモリブロック領域とを接続
する接続配線層の長さを最短にすることができる。
【００１５】態様（Ａ−２−１）の場合、前記一の第１
のメモリブロック領域と、前記他の第２のメモリブロッ
ク領域とが、同時に選択され、前記他の第１のメモリブ
ロック領域と、前記一の第２のメモリブロック領域と
が、同時に選択されることができる。
のメモリブロック領域と、前記他の第２のメモリブロッ
ク領域とが、同時に選択され、前記他の第１のメモリブ
ロック領域と、前記一の第２のメモリブロック領域と
が、同時に選択されることができる。
【００１６】（Ａ−２−２）前記一の第１のメモリブロ
ック領域は、前記第１の電源線および前記第２の電源線
の一方の側方に設けられ、前記他の第１のメモリブロッ
ク領域は、前記第１の電源線および前記第２の電源線の
他方の側方に設けられ、前記一の第２のメモリブロック
領域は、前記第１の電源線および前記第２の電源線の他
方の側方に設けられ、前記他の第２のメモリブロック領
域は、前記第１の電源線および前記第２の電源線の一方
の側方に設けられている態様。
ック領域は、前記第１の電源線および前記第２の電源線
の一方の側方に設けられ、前記他の第１のメモリブロッ
ク領域は、前記第１の電源線および前記第２の電源線の
他方の側方に設けられ、前記一の第２のメモリブロック
領域は、前記第１の電源線および前記第２の電源線の他
方の側方に設けられ、前記他の第２のメモリブロック領
域は、前記第１の電源線および前記第２の電源線の一方
の側方に設けられている態様。
【００１７】態様（Ａ−２−２）の場合、前記第１の電
源線および前記第２の電源線とは、平面的にみて交差し
た部分を有することができる。この場合、第１の電源線
と第１のメモリブロック領域とを接続する接続配線層の
長さを最短にすることができる。また、第２の電源線と
第２のメモリブロック領域とを接続する接続配線層の長
さを最短にすることができる。
源線および前記第２の電源線とは、平面的にみて交差し
た部分を有することができる。この場合、第１の電源線
と第１のメモリブロック領域とを接続する接続配線層の
長さを最短にすることができる。また、第２の電源線と
第２のメモリブロック領域とを接続する接続配線層の長
さを最短にすることができる。
【００１８】以上の態様（Ａ−２）に係る本発明の半導
体記憶装置は、前記第１の領域における前記半導体記憶
装置の端部に、前記第１の方向と交差する第２の方向に
沿って、第１の端子群が設けられ、前記第２の領域にお
ける前記半導体記憶装置の端部に、前記第２の方向に沿
って、第２の端子群が設けられ、前記第１の端子群は、
前記一の第１のメモリブロック領域および前記一の第２
のメモリブロック領域のデータを入出力するための端子
を含み、前記第２の端子群は、前記他の第１のメモリブ
ロック領域および前記他の第２のメモリブロック領域の
データを入出力するための端子を含むことができる。
体記憶装置は、前記第１の領域における前記半導体記憶
装置の端部に、前記第１の方向と交差する第２の方向に
沿って、第１の端子群が設けられ、前記第２の領域にお
ける前記半導体記憶装置の端部に、前記第２の方向に沿
って、第２の端子群が設けられ、前記第１の端子群は、
前記一の第１のメモリブロック領域および前記一の第２
のメモリブロック領域のデータを入出力するための端子
を含み、前記第２の端子群は、前記他の第１のメモリブ
ロック領域および前記他の第２のメモリブロック領域の
データを入出力するための端子を含むことができる。
【００１９】また、この場合、同時にリードまたはライ
トされるビット数を２Ｎとした場合、前記第１の端子群
は、データを入出力するためのＮ個の端子を含み、前記
第２の端子群は、データを入出力するためのＮ個の端子
を含むことができる。
トされるビット数を２Ｎとした場合、前記第１の端子群
は、データを入出力するためのＮ個の端子を含み、前記
第２の端子群は、データを入出力するためのＮ個の端子
を含むことができる。
【００２０】また、前記メモリブロック領域の側方であ
って、該メモリブロック領域のデータが入出力される前
記端子群の存在する側の側方に、データ入出力回路が設
けられていることができる。これにより、データ入出力
回路と端子群との距離を最短にすることができる。
って、該メモリブロック領域のデータが入出力される前
記端子群の存在する側の側方に、データ入出力回路が設
けられていることができる。これにより、データ入出力
回路と端子群との距離を最短にすることができる。
【００２１】また、前記第１の領域と、前記第２の領域
との境界領域に、デコーダ手段が設けられ、前記第１お
よび第２の端子群は、アドレス信号を入力するためのア
ドレス端子を含み、前記デコーダ手段は、前記アドレス
端子と接続されていることができる。
との境界領域に、デコーダ手段が設けられ、前記第１お
よび第２の端子群は、アドレス信号を入力するためのア
ドレス端子を含み、前記デコーダ手段は、前記アドレス
端子と接続されていることができる。
【００２２】この場合、アドレス信号は、デコーダ手段
を経て各メモリブロック領域に配信される。デコーダ手
段は、第１の領域と第２の領域との境界領域に設けられ
ている。このため、各アドレス端子とデコーダ手段との
距離の均等化を図ることができ、信号のディレイを抑え
ることができる。
を経て各メモリブロック領域に配信される。デコーダ手
段は、第１の領域と第２の領域との境界領域に設けられ
ている。このため、各アドレス端子とデコーダ手段との
距離の均等化を図ることができ、信号のディレイを抑え
ることができる。
【００２３】また、この場合、前記第１および第２の端
子群は、コマンド信号を入力するためのコマンド端子を
含み、前記デコーダ手段は、前記コマンド端子と接続さ
れていることができる。
子群は、コマンド信号を入力するためのコマンド端子を
含み、前記デコーダ手段は、前記コマンド端子と接続さ
れていることができる。
【００２４】（Ｂ）前記半導体記憶装置は、第１の方向
で第１の領域と第２の領域とに分割され、一つの第１の
メモリブロック領域は、第１の領域に設けられ、一つの
第２のメモリブロック領域は、第２の領域に設けられ、
前記第１の電源線および前記第２の電源線は、前記第１
の方向と交差する第２の方向に沿って伸びるように設け
られている態様。
で第１の領域と第２の領域とに分割され、一つの第１の
メモリブロック領域は、第１の領域に設けられ、一つの
第２のメモリブロック領域は、第２の領域に設けられ、
前記第１の電源線および前記第２の電源線は、前記第１
の方向と交差する第２の方向に沿って伸びるように設け
られている態様。
【００２５】以上の本発明の半導体記憶装置は、前記メ
モリブロック領域は、複数のサブブロックから構成さ
れ、前記複数のサブブロックは、前記メモリブロック領
域を第２の方向で分割したブロックであることができ
る。
モリブロック領域は、複数のサブブロックから構成さ
れ、前記複数のサブブロックは、前記メモリブロック領
域を第２の方向で分割したブロックであることができ
る。
【００２６】また、前記メモリブロック領域を構成する
メモリセルは、ＳＲＡＭであることができる。
メモリセルは、ＳＲＡＭであることができる。
【００２７】（メモリシステム）本発明のメモリシステ
ムは、本発明の半導体記憶装置を含む。
ムは、本発明の半導体記憶装置を含む。
【００２８】（電子機器）本発明の電子機器は、本発明
の半導体記憶装置を含む。
の半導体記憶装置を含む。
【００２９】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００３０】（半導体記憶装置の構成）図１および図２
は、半導体記憶装置の平面を模式的に示す平面図であ
る。
は、半導体記憶装置の平面を模式的に示す平面図であ
る。
【００３１】半導体記憶装置１００は、２つの第１のメ
モリブロック領域３０，３２と、２つの第２のメモリブ
ロック領域４０，４２と、各メモリブロック領域に対し
て同じレベルの電源電位を供給する第１および第２の電
源線５０，５２とを有する。
モリブロック領域３０，３２と、２つの第２のメモリブ
ロック領域４０，４２と、各メモリブロック領域に対し
て同じレベルの電源電位を供給する第１および第２の電
源線５０，５２とを有する。
【００３２】第１および第２の電源線５０，５２は、第
１の方向Ａに沿って伸びるように設けられている。２つ
の第１のメモリブロック領域３０，３２は、第１および
第２の電源線５０，５２の左側（一方の側）に設けられ
ている。２つの第２のメモリブロック領域４０，４２
は、第１および第２の電源線５０，５２の右側（他方の
側）に設けられている。
１の方向Ａに沿って伸びるように設けられている。２つ
の第１のメモリブロック領域３０，３２は、第１および
第２の電源線５０，５２の左側（一方の側）に設けられ
ている。２つの第２のメモリブロック領域４０，４２
は、第１および第２の電源線５０，５２の右側（他方の
側）に設けられている。
【００３３】２つの第１のメモリブロック領域３０，３
２は、接続配線層８０を介して、第１の電源線５０に接
続されている。２つの第２のメモリブロック領域４０，
４２は、接続配線層８２を介して、第２の電源線５２に
接続されている。
２は、接続配線層８０を介して、第１の電源線５０に接
続されている。２つの第２のメモリブロック領域４０，
４２は、接続配線層８２を介して、第２の電源線５２に
接続されている。
【００３４】第１の電源線５０は、２つの第１のメモリ
ブロック領域３０，３２と、第２の電源線５２との間に
設けられている。これにより、接続配線層８０は、第２
の電源線５２と交差せずに第１の電源線５０と接続でき
るため、接続配線層８０の長さを最短にすることができ
る。
ブロック領域３０，３２と、第２の電源線５２との間に
設けられている。これにより、接続配線層８０は、第２
の電源線５２と交差せずに第１の電源線５０と接続でき
るため、接続配線層８０の長さを最短にすることができ
る。
【００３５】第２の電源線５２は、２つの第２のメモリ
ブロック領域４０，４２と、第１の電源線５０との間に
設けられている。これにより、接続配線層８２は、第１
の電源線５０と交差せずに第２の電源線５２と接続でき
るため、接続配線層８２の長さを最短にすることができ
る。
ブロック領域４０，４２と、第１の電源線５０との間に
設けられている。これにより、接続配線層８２は、第１
の電源線５０と交差せずに第２の電源線５２と接続でき
るため、接続配線層８２の長さを最短にすることができ
る。
【００３６】半導体記憶装置１００は、第１の方向Ａ
で、第１の領域１０と第２領域２０とに分割されてい
る。第１の領域１０には、上側の第１のメモリブロック
領域３０と、上側の第２のメモリブロック領域４０とが
設けられている。第２の領域２０には、下側の第１のメ
モリブロック領域３２と、下側の第２のメモリブロック
領域４２とが設けられている。
で、第１の領域１０と第２領域２０とに分割されてい
る。第１の領域１０には、上側の第１のメモリブロック
領域３０と、上側の第２のメモリブロック領域４０とが
設けられている。第２の領域２０には、下側の第１のメ
モリブロック領域３２と、下側の第２のメモリブロック
領域４２とが設けられている。
【００３７】第１の領域１０における半導体記憶装置１
００の端部に、第２の方向Ｂに沿って、第１の端子群７
０が設けられている。第１の端子群７０は、上側の第１
および第２のメモリブロック領域３０，４０のデータを
入出力すための端子を含む。このため、第１の領域１０
における上側のメモリブロック領域３０，４０は、第１
の端子群７０を介して、データが入出力される。
００の端部に、第２の方向Ｂに沿って、第１の端子群７
０が設けられている。第１の端子群７０は、上側の第１
および第２のメモリブロック領域３０，４０のデータを
入出力すための端子を含む。このため、第１の領域１０
における上側のメモリブロック領域３０，４０は、第１
の端子群７０を介して、データが入出力される。
【００３８】第２の領域２０における半導体記憶装置１
００の端部に、第２の方向Ｂに沿って、第２の端子群７
２が設けられている。第２の端子群７２は、下側の第１
および第２のメモリブロック領域３２，４２のデータを
入出力するための端子を含む。このため、第２の領域２
０における下側のメモリブロック領域３２，４２は、第
２の端子群７２を介して、データが入出力される。
００の端部に、第２の方向Ｂに沿って、第２の端子群７
２が設けられている。第２の端子群７２は、下側の第１
および第２のメモリブロック領域３２，４２のデータを
入出力するための端子を含む。このため、第２の領域２
０における下側のメモリブロック領域３２，４２は、第
２の端子群７２を介して、データが入出力される。
【００３９】また、第１および第２の端子群７０，７２
は、必要に応じて、アドレス信号を入力するためのアド
レス端子（ブロック選択信号を入力するための端子を含
む）、コマンド信号を入力するためのコマンド端子を含
むことができる。
は、必要に応じて、アドレス信号を入力するためのアド
レス端子（ブロック選択信号を入力するための端子を含
む）、コマンド信号を入力するためのコマンド端子を含
むことができる。
【００４０】同時に読み出しまたは書き込みされるビッ
ト数を２Ｎ（たとえば１６）とした場合には、第１の端
子群７０は、上側のメモリブロック領域３０，４０のデ
ータを入出力するためのＮ（たとえば８）個の端子を含
むことができる。また、第２の端子群７２は、下側のメ
モリブロック領域３２，４２のデータを入出力するため
のＮ（たとえば８）個の端子を含むことができる。
ト数を２Ｎ（たとえば１６）とした場合には、第１の端
子群７０は、上側のメモリブロック領域３０，４０のデ
ータを入出力するためのＮ（たとえば８）個の端子を含
むことができる。また、第２の端子群７２は、下側のメ
モリブロック領域３２，４２のデータを入出力するため
のＮ（たとえば８）個の端子を含むことができる。
【００４１】データ入出力回路６０は、各メモリブロッ
ク領域ごとに設けられている。各データ入出力回路６０
は、メモリブロック領域と、そのメモリブロック領域の
データが入出力される端子群との間に、設けられること
ができる。上側の第１のメモリブロック領域３０を例に
とると、そのメモリブロック領域３０と第１の端子群７
０との間に、データ入出力回路６０を設けることができ
る。この場合、入出力回路６０から端子までの距離を最
短にすることができる。データ入出力回路６０には、セ
ンスアンプ、データを書き込む際にビット線に電位を供
給するための回路が含まれる。
ク領域ごとに設けられている。各データ入出力回路６０
は、メモリブロック領域と、そのメモリブロック領域の
データが入出力される端子群との間に、設けられること
ができる。上側の第１のメモリブロック領域３０を例に
とると、そのメモリブロック領域３０と第１の端子群７
０との間に、データ入出力回路６０を設けることができ
る。この場合、入出力回路６０から端子までの距離を最
短にすることができる。データ入出力回路６０には、セ
ンスアンプ、データを書き込む際にビット線に電位を供
給するための回路が含まれる。
【００４２】図２に示すように、第１の領域１０と第２
の領域２０との境界領域に、デコーダ手段９０が設けら
れている。デコーダ手段９０は、アドレス端子（ブロッ
ク選択信号を入力するための端子を含む）、コマンド端
子と接続されている。デコーダ手段９０は、アドレス端
子、コマンド端子から入力された信号に基づいて、所定
の信号を各メモリブロック領域に配信する。
の領域２０との境界領域に、デコーダ手段９０が設けら
れている。デコーダ手段９０は、アドレス端子（ブロッ
ク選択信号を入力するための端子を含む）、コマンド端
子と接続されている。デコーダ手段９０は、アドレス端
子、コマンド端子から入力された信号に基づいて、所定
の信号を各メモリブロック領域に配信する。
【００４３】メモリブロック領域を構成するメモリセル
は、記憶機能を有すれば特に限定されず、たとえばＳＲ
ＡＭ、ＤＲＡＭであることができる。
は、記憶機能を有すれば特に限定されず、たとえばＳＲ
ＡＭ、ＤＲＡＭであることができる。
【００４４】各メモリブロック領域は、図１に示すよう
に、第２の方向Ｂで、たとえば３２個のサブブロックに
分割されて構成されることができる。
に、第２の方向Ｂで、たとえば３２個のサブブロックに
分割されて構成されることができる。
【００４５】（動作説明）本実施の形態においては、半
導体記憶装置１００のデータの入出力の際、上側の第１
のメモリブロック領域３０と下側の第２のメモリブロッ
ク領域４２とが同時に選択され、下側の第１のメモリブ
ロック領域３２と上側の第２のメモリブロック領域４０
とが同時に選択される。すなわち、対角上にあるメモリ
ブロック領域同士が同時に選択され、同じ電源線に接続
したメモリブロック領域同士は同時に選択されない。デ
ータの読み出しを例にとると、上側の第１のメモリブロ
ック領域３０と下側の第２のメモリブロック領域４２と
が同時に選択された場合には、上側の第１のメモリブロ
ック領域３０から、たとえば８ビットのデータが第１の
端子群７０を介して読み出され、下側の第２のメモリブ
ロック領域４２から、たとえば８ビットのデータが第２
の端子群７２を介して読み出され、たとえば総計１６ビ
ットのデータが読み出されることとなる。
導体記憶装置１００のデータの入出力の際、上側の第１
のメモリブロック領域３０と下側の第２のメモリブロッ
ク領域４２とが同時に選択され、下側の第１のメモリブ
ロック領域３２と上側の第２のメモリブロック領域４０
とが同時に選択される。すなわち、対角上にあるメモリ
ブロック領域同士が同時に選択され、同じ電源線に接続
したメモリブロック領域同士は同時に選択されない。デ
ータの読み出しを例にとると、上側の第１のメモリブロ
ック領域３０と下側の第２のメモリブロック領域４２と
が同時に選択された場合には、上側の第１のメモリブロ
ック領域３０から、たとえば８ビットのデータが第１の
端子群７０を介して読み出され、下側の第２のメモリブ
ロック領域４２から、たとえば８ビットのデータが第２
の端子群７２を介して読み出され、たとえば総計１６ビ
ットのデータが読み出されることとなる。
【００４６】（作用効果）以下、本実施の形態に係る作
用効果を説明する。
用効果を説明する。
【００４７】（１）本実施の形態においては、同時に選
択される２つのメモリブロック領域は、異なる電源線に
接続されている。したがって、同じ電源線に接続された
メモリブロック領域同士は、同時に選択されない。これ
により、同時に選択される２つのメモリブロック領域を
同一の電源線に接続した場合に比べて、次の効果が奏さ
れる。ａ）ノイズの軽減を図ることができる。ｂ）ピー
ク電流の低減を図ることができる。ｃ）定常電流を半分
にすることができる。
択される２つのメモリブロック領域は、異なる電源線に
接続されている。したがって、同じ電源線に接続された
メモリブロック領域同士は、同時に選択されない。これ
により、同時に選択される２つのメモリブロック領域を
同一の電源線に接続した場合に比べて、次の効果が奏さ
れる。ａ）ノイズの軽減を図ることができる。ｂ）ピー
ク電流の低減を図ることができる。ｃ）定常電流を半分
にすることができる。
【００４８】以上から、半導体記憶装置の電気的特性を
向上させることができる。
向上させることができる。
【００４９】また、ピーク電流の低減や定常電流を小さ
くすることができるため、エレクトロマイグレーション
を抑えることができる。
くすることができるため、エレクトロマイグレーション
を抑えることができる。
【００５０】（２）第１の領域１０と第２の領域２０と
の境界領域に、デコーダ手段９０を設けることにより、
各端子からデコーダ手段を経由して各メモリブロック領
域までの距離の均等化を図ることができる。このため、
信号のディレイを抑えることができる。
の境界領域に、デコーダ手段９０を設けることにより、
各端子からデコーダ手段を経由して各メモリブロック領
域までの距離の均等化を図ることができる。このため、
信号のディレイを抑えることができる。
【００５１】（変形例）
（１）上述の実施の形態においては、メモリブロック領
域の個数は４つであったが、４つに限定されず、任意の
複数であることができる。
域の個数は４つであったが、４つに限定されず、任意の
複数であることができる。
【００５２】（２）図３に示すように、下側の第１のメ
モリブロック領域３２を電源線５０，５２の右側に設
け、下側の第２のメモリブロック領域４２を電源線５
０，５２の左側に設けてもよい。この態様の場合、第１
の電源線５０と下側の第１のメモリブロック領域３２と
の接続配線層８０は、第２の電源線５２と平面的にみて
交差することとなる。また、第２の電源線５２と下側の
第２のメモリブロック領域４２との接続配線層８２は、
第１の電源線５０と平面的にみて交差することとなる。
モリブロック領域３２を電源線５０，５２の右側に設
け、下側の第２のメモリブロック領域４２を電源線５
０，５２の左側に設けてもよい。この態様の場合、第１
の電源線５０と下側の第１のメモリブロック領域３２と
の接続配線層８０は、第２の電源線５２と平面的にみて
交差することとなる。また、第２の電源線５２と下側の
第２のメモリブロック領域４２との接続配線層８２は、
第１の電源線５０と平面的にみて交差することとなる。
【００５３】また、この変形例において、図４に示すよ
うに、第１の電源線５０と第２の電源線５２とを、半導
体記憶装置の中央部において、平面的にみて交差させる
構成としてもよい。これにより、第２の領域２０におい
て、各接続配線層８０，８２を一方の電源線に対して平
面的にみて交差させる必要がないため、各接続配線層８
０，８２を最短にすることができる。
うに、第１の電源線５０と第２の電源線５２とを、半導
体記憶装置の中央部において、平面的にみて交差させる
構成としてもよい。これにより、第２の領域２０におい
て、各接続配線層８０，８２を一方の電源線に対して平
面的にみて交差させる必要がないため、各接続配線層８
０，８２を最短にすることができる。
【００５４】（３）図５に示すように、第１の領域１０
に一つの第１のメモリブロック領域３０を設け、第２の
領域２０に一つの第２のメモリブロック領域４０を設
け、各メモリブロック領域にそれぞれ互いに電気的に分
離された電源線５０，５２を接続した構成であってもよ
い。
に一つの第１のメモリブロック領域３０を設け、第２の
領域２０に一つの第２のメモリブロック領域４０を設
け、各メモリブロック領域にそれぞれ互いに電気的に分
離された電源線５０，５２を接続した構成であってもよ
い。
【００５５】（半導体記憶装置の適用例）本実施の形態
にかかる半導体記憶装置がＳＲＡＭである場合には、半
導体記憶装置は、例えば、携帯機器のような電子機器に
応用することができる。図６は、携帯電話機のシステム
の一部のブロック図である。ＣＰＵ５４０、ＳＲＡＭ５
５０、ＤＲＡＭ５６０はバスラインにより、相互に接続
されている。さらに、ＣＰＵ５４０は、バスラインによ
り、キーボード５１０およびＬＣＤドライバ５２０と接
続されている。ＬＣＤドライバ５２０は、バスラインに
より、液晶表示部５３０と接続されている。ＣＰＵ５４
０、ＳＲＡＭ５５０およびＤＲＡＭ５６０でメモリシス
テムを構成している。
にかかる半導体記憶装置がＳＲＡＭである場合には、半
導体記憶装置は、例えば、携帯機器のような電子機器に
応用することができる。図６は、携帯電話機のシステム
の一部のブロック図である。ＣＰＵ５４０、ＳＲＡＭ５
５０、ＤＲＡＭ５６０はバスラインにより、相互に接続
されている。さらに、ＣＰＵ５４０は、バスラインによ
り、キーボード５１０およびＬＣＤドライバ５２０と接
続されている。ＬＣＤドライバ５２０は、バスラインに
より、液晶表示部５３０と接続されている。ＣＰＵ５４
０、ＳＲＡＭ５５０およびＤＲＡＭ５６０でメモリシス
テムを構成している。
【００５６】図７は、図６に示す携帯電話機のシステム
を備える携帯電話機６００の斜視図である。携帯電話機
６００は、キーボード６１２、液晶表示部６１４、受話
部６１６およびアンテナ部６１８を含む本体部６１０
と、送話部６２２を含む蓋部６２０と、を備える。
を備える携帯電話機６００の斜視図である。携帯電話機
６００は、キーボード６１２、液晶表示部６１４、受話
部６１６およびアンテナ部６１８を含む本体部６１０
と、送話部６２２を含む蓋部６２０と、を備える。
【００５７】なお、半導体記憶装置は、携帯電話機への
適用に限定されず、腕時計、および携帯情報機器に限ら
ず、ノート型パソコン、電子手帳、ページャ、電卓、Ｐ
ＯＳ端末、ＩＣカード、ミニディスクプレーヤなど様々
な電子機器に適用できる。
適用に限定されず、腕時計、および携帯情報機器に限ら
ず、ノート型パソコン、電子手帳、ページャ、電卓、Ｐ
ＯＳ端末、ＩＣカード、ミニディスクプレーヤなど様々
な電子機器に適用できる。
【００５８】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】半導体記憶装置の平面を模式的に示す平面図で
ある。
ある。
【図２】半導体記憶装置の平面を模式的に示す平面図で
ある。
ある。
【図３】半導体記憶装置の変形例の平面を模式的に示す
平面図である。
平面図である。
【図４】半導体記憶装置の変形例の平面を模式的に示す
平面図である。
平面図である。
【図５】半導体記憶装置の変形例の平面を模式的に示す
平面図である。
平面図である。
【図６】本実施の形態に係るＳＲＡＭを含む、携帯電話
機のシステムの一部のブロック図である。
機のシステムの一部のブロック図である。
【図７】図６に示す携帯電話機のシステムを含む携帯電
話機の斜視図である。
話機の斜視図である。
【図８】従来例に係る半導体記憶装置の平面を模式的に
示す平面図である。
示す平面図である。
１０ 第１の領域
２０ 第２の領域
３０ 上側の第１のメモリブロック領域
３２ 下側の第１のメモリブロック領域
４０ 上側の第２のメモリブロック領域
４２ 下側の第２のメモリブロック領域
５０ 第１の電源線
５２ 第２の電源線
６０ データ入出力回路
７０ 第１の端子群
７２ 第２の端子群
８０ 接続配線層
８２ 接続配線層
９０ デコーダ手段
１００ 半導体記憶装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１５年１月８日（２００３．１．８）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｅ
Claims (20)
- 【請求項１】 複数のメモリブロック領域を含み、 同時に選択される複数のメモリブロック領域は、それぞ
れ、互いに電気的に分離された異なる電源線に接続され
ている、半導体記憶装置。 - 【請求項２】 請求項１において、 第１の電源線と、前記第１の電源線と同じレベルの電位
を供給する第２の電源線とを有し、 前記第１の電源線は、少なくとも一つの第１のメモリブ
ロック領域に接続され、 前記第２の電源線は、少なくとも一つの第２のメモリブ
ロック領域に接続されている、半導体記憶装置。 - 【請求項３】 請求項２において、 前記第１の電源線は、複数の第１のメモリブロック領域
に接続され、 前記第２の電源線は、複数の第２のメモリブロック領域
に接続され、 前記複数の第１のメモリブロック領域同士は、相互に同
時に選択されず、 前記複数の第２のメモリブロック領域同士は、相互に同
時に選択されない、半導体記憶装置。 - 【請求項４】 請求項２または３において、 前記第１の電源線は、２つの第１のメモリブロック領域
に接続され、 前記第２の電源線は、２つの第２のメモリブロック領域
に接続されている、半導体記憶装置。 - 【請求項５】 請求項４において、 前記第１の電源線および前記第２の電源線は、第１の方
向に沿って伸び、 前記半導体記憶装置は、前記第１の方向で第１の領域と
第２の領域とに分割され、 前記第１の領域は、一の第１のメモリブロック領域と、
一の第２のメモリブロック領域とを含み、 前記第２の領域は、他の第１のメモリブロック領域と、
他の第２のメモリブロック領域とを含む、半導体記憶装
置。 - 【請求項６】 請求項５において、 前記２つの第１のメモリブロック領域は、前記第１の電
源線および前記第２の電源線の一方の側方に設けられ、 前記２つの第２のメモリブロック領域は、前記第１の電
源線および前記第２の電源線の他方の側方に設けられて
いる、半導体記憶装置。 - 【請求項７】 請求項５または６において、 前記第１の電源線は、前記２つの第１のメモリブロック
領域と、前記第２の電源線との間に、設けられ、 前記第２の電源線は、前記２つの第２のメモリブロック
領域と、前記第１の電源線との間に、設けらている、半
導体記憶装置。 - 【請求項８】 請求項５〜７のいずれかにおいて、 前記一の第１のメモリブロック領域と、前記他の第２の
メモリブロック領域とが、同時に選択され、 前記他の第１のメモリブロック領域と、前記一の第２の
メモリブロック領域とが、同時に選択される、半導体記
憶装置。 - 【請求項９】 請求項５において、 前記一の第１のメモリブロック領域は、前記第１の電源
線および前記第２の電源線の一方の側方に設けられ、 前記他の第１のメモリブロック領域は、前記第１の電源
線および前記第２の電源線の他方の側方に設けられ、 前記一の第２のメモリブロック領域は、前記第１の電源
線および前記第２の電源線の他方の側方に設けられ、 前記他の第２のメモリブロック領域は、前記第１の電源
線および前記第２の電源線の一方の側方に設けられてい
る、半導体記憶装置。 - 【請求項１０】 請求項９において、 前記第１の電源線および前記第２の電源線とは、平面的
にみて交差した部分を有する、半導体記憶装置。 - 【請求項１１】 請求項５〜１０のいずれかにおいて、 前記第１の領域における前記半導体記憶装置の端部に、
前記第１の方向と交差する第２の方向に沿って、第１の
端子群が設けられ、 前記第２の領域における前記半導体記憶装置の端部に、
前記第２の方向に沿って、第２の端子群が設けられ、 前記第１の端子群は、前記一の第１のメモリブロック領
域および前記一の第２のメモリブロック領域のデータを
入出力するための端子を含み、 前記第２の端子群は、前記他の第１のメモリブロック領
域および前記他の第２のメモリブロック領域のデータを
入出力するための端子を含む、半導体記憶装置。 - 【請求項１２】 請求項１１において、 同時にリードまたはライトされるビット数を２Ｎとした
場合、 前記第１の端子群は、データを入出力するためのＮ個の
端子を含み、 前記第２の端子群は、データを入出力するためのＮ個の
端子を含む、半導体記憶装置。 - 【請求項１３】 請求項１１または１２において、 前記メモリブロック領域の側方であって、該メモリブロ
ック領域のデータが入出力される前記端子群の存在する
側の側方に、データ入出力回路が設けられている、半導
体記憶装置。 - 【請求項１４】 請求項１１〜１３のいずれかにおい
て、 前記第１の領域と、前記第２の領域との境界領域に、デ
コーダ手段が設けられ、 前記第１および第２の端子群は、アドレス信号を入力す
るためのアドレス端子を含み、 前記デコーダ手段は、前記アドレス端子と接続されてい
る、半導体記憶装置。 - 【請求項１５】 請求項１４において、 前記第１および第２の端子群は、コマンド信号を入力す
るためのコマンド端子を含み、 前記デコーダ手段は、前記コマンド端子と接続されてい
る、半導体記憶装置。 - 【請求項１６】 請求項２において、 前記半導体記憶装置は、第１の方向で第１の領域と第２
の領域とに分割され、 一つの第１のメモリブロック領域は、第１の領域に設け
られ、 一つの第２のメモリブロック領域は、第２の領域に設け
られ、 前記第１の電源線および前記第２の電源線は、前記第１
の方向と交差する第２の方向に沿って伸びるように設け
られている、半導体記憶装置。 - 【請求項１７】 請求項１〜１６のいずれかにおいて、 前記メモリブロック領域は、複数のサブブロックから構
成され、 前記複数のサブブロックは、前記メモリブロック領域を
第２の方向で分割したブロックである、半導体記憶装
置。 - 【請求項１８】 請求項１〜１７のいずれかにおいて、 前記メモリブロック領域を構成するメモリセルは、ＳＲ
ＡＭである、半導体記憶装置。 - 【請求項１９】 請求項１〜１８のいずれかに記載の半
導体記憶装置を含む、メモリシステム。 - 【請求項２０】 請求項１〜１８のいずれかに記載の半
導体記憶装置を含む、電子機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370214A JP2003173682A (ja) | 2001-12-04 | 2001-12-04 | 半導体記憶装置、メモリシステムおよび電子機器 |
| US10/306,832 US6721231B2 (en) | 2001-12-04 | 2002-11-27 | Semiconductor memory device, memory system and electronic instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001370214A JP2003173682A (ja) | 2001-12-04 | 2001-12-04 | 半導体記憶装置、メモリシステムおよび電子機器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003173682A true JP2003173682A (ja) | 2003-06-20 |
Family
ID=19179472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001370214A Withdrawn JP2003173682A (ja) | 2001-12-04 | 2001-12-04 | 半導体記憶装置、メモリシステムおよび電子機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6721231B2 (ja) |
| JP (1) | JP2003173682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100805498B1 (ko) | 2005-06-30 | 2008-02-20 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP7432782B1 (ja) | 2022-11-17 | 2024-02-16 | 旺宏電子股▲ふん▼有限公司 | メモリデバイス |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7978518B2 (en) * | 2007-12-21 | 2011-07-12 | Mosaid Technologies Incorporated | Hierarchical common source line structure in NAND flash memory |
| TWI698864B (zh) * | 2017-03-24 | 2020-07-11 | 日商東芝記憶體股份有限公司 | 半導體記憶裝置 |
| CN108630249B (zh) * | 2017-03-24 | 2022-03-04 | 铠侠股份有限公司 | 半导体存储装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2542706B2 (ja) | 1989-10-05 | 1996-10-09 | 株式会社東芝 | ダイナミックｒａｍ |
| US5901103A (en) * | 1997-04-07 | 1999-05-04 | Motorola, Inc. | Integrated circuit having standby control for memory and method thereof |
-
2001
- 2001-12-04 JP JP2001370214A patent/JP2003173682A/ja not_active Withdrawn
-
2002
- 2002-11-27 US US10/306,832 patent/US6721231B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100805498B1 (ko) | 2005-06-30 | 2008-02-20 | 세이코 엡슨 가부시키가이샤 | 집적 회로 장치 및 전자 기기 |
| JP7432782B1 (ja) | 2022-11-17 | 2024-02-16 | 旺宏電子股▲ふん▼有限公司 | メモリデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| US6721231B2 (en) | 2004-04-13 |
| US20030123315A1 (en) | 2003-07-03 |
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