JP2003168287A - メモリモジュール、メモリシステム、および、データ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリモジュールを制御する主体が、直接、
メモリセルを行方向・列方向に対称的に扱えるメモリモ
ジュールを提供すること。 【解決手段】 メモリモジュール１は、磁気抵抗素子か
らなるメモリセル１０をM行×N列のアレイ状に配置され
たメモリアレイ１１と、メモリアレイ１１上に配置され
るＭ本のロウラインと直交するＮ本のカラムラインと、
アドレス信号とアクセス方向信号とに基づき、電源ライ
ン１７または行入出力ライン１８とロウライン１２とを
選択的に接続する行アドレスデコーダ１４と、電源ライ
ン２１または列入出力ライン２２と、選択されたカラム
ライン１３とを接続する列アドレスデコーダ１５とを備
える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、磁気抵抗素子を用
いたメモリモジュール、そのメモリモジュールを複数用
いたメモリシステム、および、そのメモリシステムを用
いたデータ転送方法に関する。

【０００２】

【従来の技術】現在、パーソナルコンピュータ、ＰＤ
Ａ、携帯電話などの電子機器では、多数のメモリモジュ
ールが用いられている。一般的に、メモリモジュール
は、ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭやＥＥ−ＰＲＯＭ
などが良く知られている。このような公知のメモリモジ
ュールのメモリセルは、揮発性または読み出しの度に記
憶データが失われるものであり、そのためデータを一時
的に記憶するバッファを備え再書き込み動作を行なうこ
とが必要になる。現在の公知の技術では、活性化された
ワード線が交差するデータ線上のメモリセルの一括書き
込みが行われている。従って、このようなメモリモジュ
ールで用いられるメモリセルは、その構造に関し行方向
・列方向に対して対称であり、且つ、行方向および列方
向のどちらにも読み出し用センス回路と読み出し用ドラ
イブ回路とを電気的に接続可能とする、ように構成でき
ない。つまり、メモリモジュールを制御する制御主体
は、直接、そのようなメモリモジュールのメモリセルを
行方向・列方向に対称的に扱うことはできなかった。

【０００３】また、現在のメモリモジュールは、データ
幅（例えば、８ビット）を一単位として、一括書き込み
／読み出しを行う。電子機器に適用する際には、電子機
器内のデータバス幅（例えば３２ビット）に合わせて、
複数のメモリモジュール（例えば４個）を並列配置した
メモリシステムを構成して、利用される。つまり、電子
機器は、データバス幅単位で、メモリシステムへデータ
の読み出し／書き込みを行う。更に、一般的な電子機器
は、メモリシステムへデータ転送を行う際には、データ
バス幅単位で、連続的にデータ転送を行うバースト転送
が行われる。

【０００４】ところで、電子機器では、メモリモジュー
ルからのデータ転送時のデータの連続欠落に対処するた
めにインターリーブ方式を用いて、データの配列を変更
して、データ転送を行うことがある。通常のインターリ
ーブ方式は、行データを列データに配列変更し、配列変
更されたデータを、行ごとにデータ転送する。このと
き、配列変更するために、データ読み出しを多数行うと
いった大きな負荷が生じる。そこで、特開２００１−８
４１５５号公報では、インターリーブ方式を行う専用回
路を用いることが提案されている。

【０００５】また、電子機器では、画像を記憶する画像
メモリの一部の矩形領域を指定して読み出して、例えば
グラフィックプロセッサへデータ転送する等の処理を行
うことがある。このとき、画像メモリは、上記のメモリ
モジュールで実現されるから、電子機器は、画像メモリ
へ行ごとにデータバス幅単位で読み出しを行う必要があ
る。ほとんどの場合、指定した矩形の領域の行幅がデー
タバス幅と異なっており、データ転送において、多くの
不必要なデータを含めて送ることになり、冗長であり、
データ転送効率が悪かった。

【０００６】

【発明が解決しようとする課題】上記で説明したよう
に、従来のメモリモジュールは、そのメモリモジュール
を制御する制御主体で、直接、メモリモジュールのメモ
リセルを行方向・列方向に対称的に扱えるものがなかっ
た。

【０００７】また、そのようなメモリモジュールからイ
ンターリーブ法を用いたデータ転送を行うと、データ読
み出しを多数行うといった大きな負荷が生じるといった
問題、または、インターリーブを行う専用回路を設ける
ことによる、回路規模の増大が生じるといった問題があ
った。

【０００８】更に、そのようなメモリモジュールを適用
した画像メモリの一部の矩形領域を指定して読み出し
て、データ転送する等の処理においては、転送するデー
タに無駄なデータを多く含むことがあり、データ転送の
効率上問題であった。

【０００９】本発明は、上記問題点を鑑みなされたもの
であって、メモリモジュールを制御する制御主体が、直
接、メモリセルを行方向・列方向に対称的に扱えるよう
なメモリモジュールを提供することを目的とする。

【００１０】また、このメモリモジュールを用いた複数
用いたメモリシステム、および、そのメモリシステムを
用いた効率の良いデータ転送方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】請求項1記載の本発明の
メモリモジュールは、磁気抵抗素子、または磁気抵抗素
子とそれに直列に接続された半導体素子からなるメモリ
セルがM行×N列のアレイ状に配置されたメモリセル群
と、行方向に配置しているＮ個の前記メモリセルそれぞ
れと接続される、Ｍ本のロウラインと、列方向に配置し
ているＭ個の前記メモリセルそれぞれと接続される、Ｎ
本のカラムラインと、行アドレスラインとアクセス方向
信号ラインとに接続され、該信号ラインから与えられた
アクセス方向信号によって、電源ラインと行アドレスラ
インからの行アドレスによって選択されたロウラインと
を接続する、または、行入出力ラインと行アドレスライ
ンからの行アドレスによって選択されたロウラインとを
接続する行アドレスデコーダと、列アドレスラインとア
クセス方向信号ラインとに接続され、該信号ラインから
与えられたアクセス方向信号によって、電源ラインと列
アドレスラインからの列アドレスによって選択されたカ
ラムライン、または、列入出力ラインと列アドレスによ
って選択されたカラムラインとを接続する列アドレスデ
コーダと、を備えた。

【００１２】また、請求項２記載の本発明のメモリモジ
ュールは、磁気抵抗素子、または磁気抵抗素子とそれに
直列に接続された半導体素子からなるメモリセルがM行
×N列のアレイ状に配置されたメモリセル群と、行方向
に配置しているＮ個の前記メモリセルそれぞれと接続さ
れる、Ｍ本のロウラインと、列方向に配置しているＭ個
の前記メモリセルそれぞれと接続される、Ｎ本のカラム
ラインと、行アドレスラインと接続される行アドレスデ
コーダと、列アドレスラインと接続される列アドレスデ
コーダと、を備え、与えられたアクセス方向信号によ
り、前記行アドレスデコーダは電源ラインと行アドレス
によって選択されたロウラインとを接続し、且つ、前記
列アドレスデコーダは列入出力ラインと列アドレスによ
って選択されたカラムラインとを接続する第１の制御状
態と、前記列アドレスデコーダは電源ラインと列アドレ
スによって選択されたカラムラインとを接続し、且つ、
前記行アドレスデコーダは行入出力ラインと行アドレス
によって選択されたロウラインとを接続する第２の制御
状態との何れかの状態になるようにした。

【００１３】また、請求項４記載の本発明のメモリモジ
ュールは、複数の磁気抵抗効果素子または磁気抵抗素子
とそれに直列に接続された半導体素子からなるメモリセ
ルアレイと、このメモリセルアレイを行方向でアクセス
する第１アクセス手段と、このメモリセルアレイを列方
向でアクセスする第２アクセス手段と、を備えた。

【００１４】また、請求項５記載の本発明のメモリモジ
ュールは、複数の磁気抵抗効果素子または磁気抵抗素子
とそれに直列に接続された半導体素子からなるメモリセ
ルアレイと、このメモリセルアレイを行方向に予め定め
られた単位で一括アクセスする第１アクセス手段と、こ
のメモリセルアレイを列方向に該単位で一括アクセスす
る第２アクセス手段と、を備えた。

【００１５】上記した本発明により、行方向および列方
向の何れの方向でも読み出し、書き込み可能なメモリモ
ジュールを提供できるようになった。

【００１６】また、請求項９記載の本発明のメモリシス
テムは、請求項１、２、４または５記載の何れかのメモ
リモジュールを複数個、並列化したメモリシステムであ
って、該メモリモジュールの行入出力線と列入出力線数
とは同数であり、該メモリモジュールの個数に、入出力
線数を乗じた数のデータを一時記憶する第１レジスタと
第２レジスタとを備え、前記メモリモジュールそれぞれ
の行入出力線は、第１のレジスタに接続し、前記メモリ
モジュールそれぞれの列入出力線は、第２のレジスタに
接続するようにした。

【００１７】上記した本発明により、行方向および列方
向の何れの方向でも読み出し、書き込み可能なメモリシ
ステムを提供できるようになった。

【００１８】また、請求項１０記載の本発明のデータ転
送方法は、外部の装置と請求項９記載のメモリシステム
との間でデータ転送を行うデータ転送方法であって、該
メモリシステムから該第1レジスタを介し、データを読
み出して、該データにランダム訂正符号化処理を施し
て、該メモリシステムの第1レジスタを介し、該メモリ
システムへデータを書き込み、書き込まれたデータを該
第２レジスタ介し、データを読み出して、前記外部の装
置へ転送するようにした。

【００１９】また、請求項１１記載の本発明のデータ転
送方法は、外部の装置と請求項９記載のメモリシステム
との間でデータ転送を行うデータ転送方法であって、外
部の装置から送られるデータを第２レジスタを介し、該
メモリシステムへデータを書き込み、書き込まれたデー
タを第1レジスタを介し、読み出して、該データにラン
ダム符号による復号化処理を施して、該メモリシステム
の第1レジスタを介して該メモリシステムへ書き込むよ
うにした。

【００２０】上記した本発明により、インターリーブに
係る大きな負荷が軽減でき、または、インタリーブを行
うための専用回路が不要になった。

【００２１】また、請求項１３記載の本発明のデータ転
送方法は、請求項１２記載のメモリシステムに記憶され
るデータのうち、ｐ（バイト）×ｑ（行）のサイズのア
ドレス空間の矩形領域メモリブロックを転送する場合、
データ転送に用いるデータバス幅をＷ（ビット）とした
ときに、該矩形領域メモリブロックの行方向のデータ幅
ｐ（バイト）に最小データ単位幅Ａ（ビット）を乗じた
値をデータバス幅Ｗ（ビット）でわり算をし、データバ
ス幅Ｗ（ビット）からその剰余Ｒ１（ビット）を引いた
値Ｓ１（ビット）に該矩形領域メモリブロック行数Ｎを
乗じて総和Ｔ１を求め、一方、該メモリブロックの列方
向のデータ幅である該メモリブロックの行数ｑにシステ
ムの最小データ単位幅Ａ（ビット）を乗じた値をデータ
バス幅Ｗ（ビット）でわり算をし、データバス幅Ｗ（ビ
ット）からその剰余Ｒ２（ビット）を引いた値Ｓ２（ビ
ット）に行方向データ幅ｐ（バイト）を乗じて総和Ｔ２
を求め、これらのＴ１とＴ２とを比較してＴ１＞Ｔ２で
あれば、列方向に連続してデータ転送を行い、それ以外
であれば、行方向に連続して転送を行うようにした。

【００２２】上記した本発明により、メモリモジュール
の矩形領域を指定して読み出して、別のメモリへデータ
転送する等の処理においては、転送に含まれる無駄なデ
ータを軽減することができるようになった。

【００２３】

【発明の実施の形態】以下に、本発明の実施の形態を、
図面を参照しながら説明する。

【００２４】まず、本実施の形態で用いられるメモリア
レイを構成するメモリセルについて詳細に説明する。本
実施の形態のメモリセルは、以下の要件を満たすことが
必要とされる。 （１）セルの構造が、行方向、列方向に関して対称であ
ること。 （２）行方向及び列方向どちらにも読み出し・書き込み
用センス回路と読み出し・書き込み用ドライブ回路と
が、電気的に接続可能であること。 （３）不揮発性であること。 （４）非破壊読み出しが可能であること。 このような要件を満たすメモリセルとしては、磁気抵抗
効果素子、磁気抵抗効果素子に半導体整流素子を直列に
接続したもの、もしくは自身に整流特性を有する磁気抵
抗効果素子が適している。

【００２５】ここでいう磁気抵抗効果素子とは、単体の
強磁性体薄膜もしくは複数の強磁性体薄膜を非磁性体、
絶縁体、半導体と積層した薄膜素子のことである。具体
的には、異方性磁気抵抗効果素子、巨大磁気抵抗効果素
子、トンネル磁気抵抗効果素子、ホール素子などが知ら
れている。これらはいずれも素子を構成する強磁性体薄
膜の特定の基準方位に対する磁化方向、または複数の強
磁性体薄膜の磁化配列を記憶情報とする素子である。

【００２６】記憶情報の読み出しは、磁化方向または磁
化配列に依存した素子の抵抗値を検出することで行われ
る。素子の抵抗値の検知は、（１）一定電流を流して素
子での電圧降下を測定する、あるいは（２）一定電圧を
印加して素子に流れる電流を測定することにより行われ
る。

【００２７】磁気抵抗効果素子を用いたメモリセルは不
揮発性、非破壊読み出しであり、また抵抗体であるため
極性が存在しない。また電流通電型素子であるため、素
子両端の電位差を制御することによって、選択用トラン
ジスタを用いずに読み出し時のセル選択を実行できる。

【００２８】素子への情報の書き込みは、素子近傍の配
線に電流を流して、配線周囲に生じる電流磁界を用いて
行われる。情報の書き込み時のセル選択は、直交する二
本の電気的に絶縁された配線に電流を流し、配線の交差
部分に発生する電流磁界のみ素子の反転磁界を上回るよ
うにして行われる。すなわち書き込み動作においてもセ
ルアレイの対称性は保たれている。なお上記二本の書き
込み配線は、読み出しに用いられる列線（以下、カラム
ライン）、行線（以下、ロウライン）を兼用しても良
い。その場合、カラムライン、ロウライン間の電気的な
絶縁を保つために、磁気抵抗効果素子に半導体整流素子
を直列に接続したもの、もしくは自身に整流特性を有す
る磁気抵抗効果素子を用いることが適している。単に磁
気抵抗効果素子のみを用いる場合には、カラムライン、
ロウライン以外に第３の書き込み線を設ければ良い。こ
の場合でもカラムライン、ロウラインのいずれかは書き
込み線として兼用可能である。

【００２９】このような磁気抵抗効果素子の一例とし
て、トンネル磁気抵抗効果素子（ＴＭＲ素子）を使った
メモリセルの基本構成を図１に示す。

【００３０】図１（ａ）は、１つのメモリセルをトンネ
ル磁気抵抗効果素子のみで構成した例であり、この場
合、素子構成が対称となっているため、カラムラインＤ
Ｌｃと、ロウラインＤＬｒとを交換したとしても全く同
様に動作する。このメモリセルにおいては、例えばＤＬ
ｃに読み出しセンス源から定電圧を与えたときに、ＤＬ
ｒにトンネル磁気抵抗効果素子を経由して流れる電流値
を、読み出しセンスアンプで検出することで、前記トン
ネル磁気抵抗効果素子の抵抗値（記憶状態）を検出す
る。また、例えば、ＤＬｃからＤＬｒにトンネル磁気抵
抗効果素子を経由して、読み出しドライブ回路から定電
流を流した場合のＤＬｃ、ＤＬｒの電圧を、読み出しセ
ンスアンプで検出しても良い。また、それ以外にもＤＬ
ｒ、ＤＬｃを用いて抵抗値を検出するドライブ手段、セ
ンス手段があれば適宜利用して差し支えない。

【００３１】また、図１（ｂ）は、１メモリセルをトン
ネル磁気抵抗効果素子とダイオードで構成した例であ
る。この場合、カラムラインとロウラインとを交換した
場合、ダイオードの極性は異なるものの、カラムライン
とロウラインに印加する電圧方向を適宜変更することで
まったく同様に動作する。

【００３２】これらドライブ回路、センス回路は、各Ｄ
Ｌｃ、ＤＬｒに個々に配置されていても良いし、アドレ
スデコーダによって制御されたトランスファーゲートを
介して複数のＤＬｃ、ＤＬｒに少数のドライブ回路、セ
ンス回路が接続されていても良い。ただし後者の場合、
最低バースト長以上のドライブ回路、センス回路が必要
である。また、センス回路を、センス時のＳ／Ｎを最適
化する目的で多段構成とすることは、よい形態である。

【００３３】上記で説明したメモリセルを、１行にＭ
個、１列にＮ個配置したメモリアレイ（M×Nセル）を用
いた、メモリモジュール１の概略構成を、図２に示す。

【００３４】メモリアレイ１１は、Ｍ×Ｎ個の上記メモ
リセル１０をアレイ状に配置したものである。各メモリ
セル１０は、一本のロウライン１２と、一本のカラムラ
イン１３とに接続されている。ロウライン１２はＮ本あ
り、各ロウライン１２は、行アドレスデコーダ１４と接
続されている。また、カラムライン１３はＭ本あり、各
カラムライン１３は、列アドレスデコーダ１５と接続さ
れている。

【００３５】行アドレスデコーダ１４は、外部からの行
アドレスを得るための行アドレスライン１６と接続され
ている。また、行アドレスデコーダ１４は、行方向アク
セスか列方向アクセスかを示すアクセス方向信号を得る
アクセス方向信号ライン２８と接続されている。また、
行アドレスデコーダ１４は、電源ライン１７でセンス電
源と接続されている。また、行アドレスデコーダ１４
は、外部とデータの入出力を行う入出力線１８と接続さ
れている。入出力線１８には、外部へデータを出力する
際に、メモリセルの抵抗値による電圧降下を検出し、増
幅するためのセンスアンプ１９が接続されている。

【００３６】列アドレスデコーダ１５は、外部からの列
アドレスを得るための列アドレスライン２０と接続され
ている。また、列アドレスデコーダ１５は、行方向アク
セスか列方向アクセスかを示すアクセス方向信号を得る
アクセス方向信号ライン２９と接続されている。また、
列アドレスデコーダ１５は、センス電源の供給を受ける
ための電源ライン２１と接続されている。なお、電源ラ
イン２１は、電源ライン１７と共通ラインでも良い。ま
た、列アドレスデコーダ１５は、外部とデータの入出力
を行う入出力線２２と接続されている。入出力線２２に
は、外部へデータを出力する際に、メモリセルの抵抗値
による電圧降下を検出し、増幅するためのセンスアンプ
２３が接続されている。

【００３７】次に、メモリモジュール１のデータ幅を、
例として４ビットとした場合のメモリモジュール１のデ
ータの読み出し動作について、図３、図４を用いて説明
する。

【００３８】図３は、当該メモリアレイ１１から「行方
向のデータの読み出し」を行なうための動作を示してい
る。

【００３９】読み出したいメモリセル１０３は、行方向
アクセスを示すアクセス方向信号の供給とともに、その
アドレスを指定することによって、そのメモリセル１０
３が含まれるデータ幅（４ビット）単位のメモリセル１
０１−１０４のデータとして読み出せる。アドレスは、
行アドレスおよび列アドレスからなる。外部から指定さ
れたアドレスの行アドレスは、行アドレスライン１６を
介して行アドレスデコーダ１４へ送られ、また、列アド
レスは、列アドレスライン２０を介して列アドレスデコ
ーダ１５へ送られる。

【００４０】列アドレスデコーダ１５は、列アドレスを
デコードし、そのデコード結果に基づいて、Ｍ列のカラ
ムライン１３の連続する４本のカラムライン１３１−１
３４を選択する。そして、アクセス方向信号ライン２９
からの行方向アクセスを示すアクセス方向信号により、
カラムライン１３１−１３４は、入出力線２２と接続さ
れる。

【００４１】一方、行アドレスデコーダ１４は、行アド
レスをデコードし、そのデコード結果に基づいて、Ｎ行
のロウライン１２のうち、１本のロウライン１２３を選
択する。そして、アクセス方向信号ライン２８からの行
方向アクセスを示すアクセス方向信号により、選択され
たそのロウライン１２３は、電源ライン１７と接続され
る。

【００４２】これにより、選択されたロウライン１２３
上の各メモリセルには定電流が流れ、各メモリセルの抵
抗状態に応じた電圧降下が生じる。カラムライン１３１
−１３４と接続される入出力線２２上のセンスアンプ２
３により、メモリセル１３１−１３４で生じた電圧降下
を検出し、十分なレベルに増幅された後、メモリモジュ
ール１の外部へ出力される。なお、前述のように定電圧
をセルに印加して電流を検出する場合も、読み出しにか
かる動作は同じである。

【００４３】「列方向データの読み出し」を行なう場合
も、基本的には同様の動作で行なわれる。この様子を図
４に従って説明する。

【００４４】読み出したいメモリセル１０３は、列方向
アクセスを示すアクセス方向信号の供給とともに、その
アドレスを指定することによって、そのメモリセル１０
３が含まれるデータ幅（４ビット）単位のメモリセル８
３、９３、１０３、１１３のデータとして読み出せる。
外部から指定されたアドレスの行アドレスは、行アドレ
スライン１６を介して行アドレスデコーダ１４へ送ら
れ、また、列アドレスは、列アドレスライン２０を介し
て列アドレスデコーダ１５へ送られる。

【００４５】行アドレスデコーダ１４は、行アドレスを
デコードし、そのデコード結果に基づいて、Ｎ列のロウ
ライン１２の連続する４本のロウライン１２１−１２４
を選択する。アクセス方向信号ライン２８からの列方向
アクセスを示すアクセス方向信号により、ロウライン１
２１−１２４は、入出力線１８と接続される。

【００４６】一方、列アドレスデコーダ１５は、列アド
レスをデコードし、そのデコード結果に基づいて、Ｍ行
のカラムライン１３のうち、１本のカラムライン１３３
を選択する。そして、アクセス方向信号ライン２９から
の列方向アクセスを示すアクセス方向信号により、選択
されたそのカラムライン１３３は、電源ライン２１と接
続される。

【００４７】これにより、選択されたカラムライン１３
３上の各メモリセルには定電流が流れ、各メモリセルの
抵抗状態に応じた電圧降下が生じる。

【００４８】ロウライン１２１−１２４と接続される入
出力線１８上のセンスアンプ１９により、メモリセル８
３、９３、１０３、１１３で生じた電圧降下を検出し、
十分なレベルに増幅された後、メモリモジュール１の外
部へ出力される。なお前述のように定電圧をセルに印加
して電流を検出する場合も、読み出しにかかる動作は同
じである。

【００４９】以上説明したように本実施形態のメモリモ
ジュールは、行方向および列方向の何れの方向でも読み
出し可能となった。なお、ここでは読み出しについての
動作を詳細に示したが、メモリモジュール１への書き込
みに関する行方向／列方向の選択も、上記で説明したア
クセス方向信号に基づいて行えばよい。なお、「行方向
のデータの書き込み」および「列方向のデータの書き込
み」の動作詳細は、後でも説明を行うため、ここでは説
明を省略する。

【００５０】上記で説明したメモリモジュール１の一部
を変更した別のメモリモジュール２について、図５を用
いて説明する。

【００５１】メモリモジュール２は、メモリモジュール
１の入出力線１８、２２上のセンスアンプ１９、２３に
代え、ロウライン１２と行アドレスデコーダ１４との間
にラッチアンプ２４、及び、カラムライン１３と列アド
レスデコーダ１５との間にラッチアンプ２５がそれぞれ
設けられている。その他の構成は、特に変更はない。

【００５２】このメモリモジュール２の利点は、ＤＲＡ
Ｍと同様のラッチアンプをデータセンスに利用している
ため、データのバンド幅を大きく取れることにある。す
なわち、たとえば図５で示すように列方向にセンス電流
／電圧を引加した場合、行方向のラッチアンプには該当
列のすべてのメモリセルのデータが記憶可能である。し
たがって同時読み出し数（必ずしもデータバス幅と等し
くなくてよい）を非常に大きくとることができる。

【００５３】更に、メモリモジュール１の一部を変更し
た更なる別のメモリモジュール３について、図６を用い
て説明する。

【００５４】メモリモジュール３は、メモリモジュール
１の入出力線１８、２２上にあったセンスアンプ１９、
２３を共通化するために、入出力線１８と入出力線２２
とを共通線２６に、センスアンプ１９、２３を介在する
ことなく直接接続し、共通線２６上にセンスアンプ２７
を設けたものである。その他の構成は、特に変更はな
い。

【００５５】このように構成したから、メモリモジュー
ル３は、センスアンプの共通化によるセンスアンプの個
数を半減できるとともに、メモリモジュール３の外部か
らみた共通線は、従来のメモリモジュールのデータ線と
同等（データ線の数が同じ）として扱うことができる。

【００５６】さて、上記で説明したメモリモジュール１
−３を利用した応用例について以下に説明する。 （応用例１）メモリモジュール１−３のうちメモリモジ
ュール１、２は、データ転送時に用いられるインターリ
ーブ方式を実現することに適している。ここで、インタ
ーリーブ方式について説明する。

【００５７】データ転送を行なう場合、データの送受信
中に雑音などの影響でデータのビットが反転するという
エラーが起こることがある。このとき発生するエラーに
は大きく二つがある。一つは連続しないエラーであり、
ランダムエラーと呼ばれる。もう一つはエラーが連続し
て発生するバーストエラーである。データの転送、つま
りデータの送受信中にランダムエラーやバーストエラー
が発生する。

【００５８】このようなデータの送受信中に起きたエラ
ーを含んだデータから、正しいデータを復元するため
に、もとのデータをエラー訂正符号化して送信すること
が多い。一般にデータの送受信に使われるエラー訂正符
号には、符号化の効率を考慮してランダムエラーの復元
に効果のあるランダムエラー訂正符号が使われる。これ
によりランダムエラーに対しては効果的にエラーを含ん
でしまったデータの復元が可能となるが、これらは反
面、バーストエラーに対しては弱いという欠点がある。

【００５９】このバーストエラーに対する対策の一つと
して、インターリーブ方式がある。これはデータを転送
する際、送信すべきデータのビット列を規定の手順で入
れ替え（以降、インターリーブという）送信する。そし
て受信側では受信したデータを規定の手順で並び替え
（以降、ディインターリーブという）を行い、送信時の
データを得ることができる。

【００６０】元のデータをランダムエラー訂正符号化
し、さらにインターリーブを行なえば、通信途中にバー
ストエラーが発生した場合でも元のデータを復元できる
確率が高くなる。これは、受信側が受信したデータをデ
ィインターリーブすることにより、バーストエラーの個
所が分散されることによる。前述のように分散化したエ
ラーは、擬似的にランダムエラーが発生した時と同様に
対処することができる。

【００６１】以上のようなインターリーブ方式を、本実
施形態のメモリモジュール１、２を利用した電子機器へ
適用した応用例１を以下に説明する。

【００６２】図７は、この応用例１で例示するメモリシ
ステム４を示したものであり、データ幅が４ビットのメ
モリモジュールを４個並列化し、データバス幅が１６ビ
ット単位のメモリシステム４である。

【００６３】メモリモジュール３１−３４は、それぞれ
がメモリモジュール１または２と等価なものである。行
側データレジスタ４４と各メモリモジュール３１−３４
の入出力線２２との間は、行側データバス３５―３８で
接続されている。同様に、列側データレジスタ４５と各
メモリモジュール３１−３４の入出力線１８との間は、
列側データバス３９−４２で接続されている。また、ア
ドレスバス４３は、各メモリモジュール３１−３４と接
続されており、メモリモジュール３１−３４の内部で
は、それぞれ、列を示すアドレスが送られてくるアドレ
スバス４３の一部は、列アドレスライン２０と接続さ
れ、また、行を示すアドレスが送られてくるアドレスバ
ス４３の他部は、行アドレスライン１６と接続されてい
る。また、特に図示しないが、データの読み出し、書き
込みの際に使用されるデータ読み出し要求信号、データ
書き込み要求信号、および、行方向／列方向を示すアク
セス方向信号を各メモリモジュール３１−３４へ供給す
る信号線も設けられている。

【００６４】次に、この図７に示したメモリシステム４
を用いた電子機器の、データ転送に係る回路の構成例を
図８に示す。

【００６５】メモリシステム４は、図７で示したメモリ
システムである。ＣＰＵ５１は、メモリシステム４から
データを読み出してランダムエラー訂正符号化を施し
て、メモリシステム４へデータを書き込むランダムエラ
ー訂正符号化処理機能を備える。また、ＣＰＵ５１は、
ランダムエラー訂正符号化されたデータのランダムエラ
ー訂正符号化処理（復号化）を行う機能を備える。ＣＰ
Ｕ５１は、さらに、送信要求信号線６７を介し、送受信
回路５２に対して外部へのデータの送信要求を行なう機
能、受信完了信号線６８を介し、データ受信が完了した
旨を受ける機能、調停回路５３にメモリシステム４のア
クセス要求をする機能、メモリシステム４へアドレスと
各種要求信号を出力する機能、等のメモリシステム４の
制御機能を備える。また、ＣＰＵ５１は、メモリシステ
ム４とのデータを送受する行側ｃデータバス６９と接続
される。

【００６６】送受信回路５２は、外部バス５０との間の
送受信、ＣＰＵ５１からのデータ送受信要求の処理、メ
モリシステム４と直接書き込みまたは読み出しを行なう
機能を備える。また、送受信回路５２は、メモリシステ
ム４とのデータを送受する列側ｃデータバス７０と接続
される。送受信回路５２内部に置かれているアドレス生
成回路５４は、送受信回路５２がメモリシステム４へ書
き込みや読み出しを直接行なう場合に、メモリシステム
４に与えるアドレスを生成する機能を備える。

【００６７】アドレスセレクタ５５は、ｃアドレスバス
５６を介しＣＰＵ５１から送られるアドレス、または、
ｔアドレスバス５７を介し送受信回路５２から送られる
アドレスの何れかを選択し、メモリシステム４へアドレ
スバス５８を介し、アドレスを出力する機能を備える。

【００６８】同様に、制御信号セレクタ５９も、ｃ制御
信号バス６０を介しＣＰＵ５１から送られる制御信号、
または、ｔ制御信号バス６１を介し送受信回路５２から
送られる制御信号の何れかを選択し、メモリシステム４
へ制御信号バス６２を介し、制御信号を出力する機能を
備える。なお、アドレスセレクタ５５や制御信号セレク
タ５９が、そのどちらを選択するのかは、調停回路５３
が出力するｃ応答信号線６５またはｔ応答信号線６６を
元に決定される。

【００６９】調停回路５３は、ＣＰＵ５１からｃメモリ
システム要求信号線６３を介して受信する要求信号や、
送受信回路５２からｔメモリシステム要求信号線６４を
介し受信する要求信号に基づいて、ＣＰＵ５１または送
受信回路５２の何れかにメモリシステム４のアクセス権
を与えるかを調停する機能を持っている。調停結果は、
ｃ応答信号線６５またはｔ応答信号線６６のどちらかを
活性化することによってそれぞれに通知する。

【００７０】アクセス方向デコーダ４９は、調停回路５
３からのｃ応答信号線６５またはｔ応答信号線６６の活
性化を感知し、行方向アクセスか列方向アクセスかをメ
モリシステム４へ通知する。本例においては、ＣＰＵ５
１からのアクセスは行方向アクセスに、送受信回路５２
からのアクセスは列方向アクセスに対応している。

【００７１】以上で説明した図８の回路の構成例におい
て、メモリシステム４からデータを読み出して転送する
場合と、転送されてきたデータを当該メモリシステム４
に復元する場合の動作について、以下に説明する。

【００７２】メモリシステム４からデータを読み出して
外部へ転送する場合、まず、当該メモリシステム４に格
納された送信用データをランダムエラー訂正符号化する
処理を行う。この動作について詳細に説明する。なお、
前提としてメモリシステム４上には、すでに転送したい
データが格納されているものとする。

【００７３】ＣＰＵ５１は、メモリシステム４のアクセ
ス権を得るために、ｃメモリシステム要求信号線６３を
活性化する。これにより当該要求が調停回路５３に通知
される。調停回路５３は、ＣＰＵ５１にメモリシステム
４のアクセス権を与えても良いと判断した場合には、ｃ
応答信号線６５を活性化し、ＣＰＵ５１にメモリシステ
ム４のアクセス権を与えたことを通知する。ＣＰＵ５１
は、この通知を受けると、ｃ制御信号バス６０へ読み出
しのための制御信号を送信し、ｃアドレスバス５６へア
ドレスを送出する。

【００７４】アドレスセレクタ５５は、ｃ応答信号線６
５が活性化されていることを感知し、ＣＰＵ５１側を選
択し、ｃアドレスバス５６から送られてきたアドレス
を、アドレスバス５８を介して、メモリシステム４へ伝
達する。同様に、制御信号セレクタ５９は、ｃ応答信号
線６５が活性化されていることを感知し、ＣＰＵ５１側
を選択し、ｃ制御信号バス６０から送られてきた制御信
号を、制御信号バス６２を介して、メモリシステム４へ
伝達する。

【００７５】メモリシステム４へ伝達されたアドレスの
うち、列アドレスは、メモリシステム４内の各メモリモ
ジュール３１−３４の列アドレスデコーダ１５へ、行ア
ドレスは、各メモリモジュール３１−３４の行アドレス
デコーダ１４へ供給する。また、アクセス方向デコーダ
４９は、ｃ応答信号線６５が活性されていることを感知
し、メモリシステム４へ、行方向アクセスである旨供給
し、メモリモジュール３１−３４の各行アドレスデコー
ダ１４及び各列アドレスデコーダ１５へ行方向アクセス
である旨を示すアクセス方向信号を供給する。

【００７６】各メモリモジュール３１−３４の行アドレ
スデコーダ１４は、行アドレスに対応する１本のロウラ
イン１２とセンス電源１７とを接続する。一方、各メモ
リモジュール３１−３４の列アドレスデコーダ１５は、
列アドレスに対応する、４本の（連続する）カラムライ
ン１３を選択する。

【００７７】この動作によって、各メモリモジュール３
１−３４の入出力線２２から４ビットのデータが出力さ
れ、行側データバス３５−３８を介し、行側データレジ
スタ４４へ書き込まれる。この行側データレジスタ４４
からｃデータバス６９を介し、１６ビットのデータがＣ
ＰＵ５１へ供給される。

【００７８】ＣＰＵ５１は、供給されたデータを、ラン
ダムエラー訂正符号化処理する。

【００７９】当該処理が終わったデータは、順次メモリ
システム４へ書き戻す。ＣＰＵ５１は、この作業のた
め、再度、調停回路５３にメモリシステム４のアクセス
権を要求する。

【００８０】調停回路５３は、ＣＰＵ５１にアクセス権
を付与しても良いと判断した場合、ｃ応答信号線６５を
活性化し、ＣＰＵ５１へアクセス権を与える旨通知す
る。ＣＰＵ５１は、この通知を受けると、ｃ制御信号バ
ス６０へ書き込みのための制御信号を送信し、ｃアドレ
スバス５６へ書き込み先のアドレスを送信し、行側ｃデ
ータバス６９へデータを送信する。行側ｃデータバス６
９からのデータは、行側データレジスタ４４に一時保持
される。

【００８１】アドレスセレクタ５５は、ｃ応答信号線６
５が活性化されていることを感知し、ＣＰＵ５１側を選
択し、ｃアドレスバス５６から送られてきたアドレス
を、アドレスバス５８を介して、メモリシステム４へ伝
達する。同様に、制御信号セレクタ５９は、ｃ応答信号
線６５が活性化されていることを感知し、ＣＰＵ５１側
を選択し、ｃ制御信号バス６０から送られてきた制御信
号を、制御信号バス６２を介して、メモリシステム４へ
伝達する。

【００８２】メモリシステム４へ伝達されたアドレスの
うち、列アドレスは、各メモリモジュール３１−３４の
列アドレスデコーダ１５へ、行アドレスは、各メモリモ
ジュール３１−３４の行アドレスデコーダ１４へ供給す
る。また、アクセス方向デコーダ４９は、ｃ応答信号線
６５が活性されていることを感知し、メモリシステム４
へ、行方向アクセスである旨供給し、メモリモジュール
３１−３４の各行アドレスデコーダ１４及び各列アドレ
スデコーダ１５へ行方向アクセスである旨を示すアクセ
ス方向信号を供給する。

【００８３】各メモリモジュール３１−３４の各列アド
レスデコーダ１５は、列アドレスに対応する（連続す
る）４本のカラムライン１３と、行側データバス３５−
３８とを接続する。一方、各メモリモジュール３１−３
４の各行アドレスデコーダ１４は、行アドレスに対応す
る１本のロウライン１２とセンス電源１７とを接続す
る。

【００８４】これにより、１本のロウライン１２と４本
のカラムライン１３とが交差する各メモリセルにカラム
ライン１３からの各データが書き込まれる。

【００８５】上述したような手順を繰り返し行い、転送
しようとする送信データをすべてランダムエラー訂正符
号化する。以上により、ランダムエラー訂正符号化処理
が完了する。

【００８６】次に、メモリシステム４に転送しようとす
るすべてのランダムエラー訂正符号化処理されたデータ
がそろったならば、次に送受信回路５２から外部バス５
０を通じて、ランダムエラー訂正符号化処理された全デ
ータの転送を行なう。

【００８７】送受信回路５２は、ＣＰＵ５１から送信要
求信号６７を受けると、転送動作を開始する。送受信回
路５２はメモリシステム４のアクセス権を獲得するた
め、調停回路５３に対しｔメモリシステム要求信号６４
を活性化させる。この要求に対し、調停回路５３が上記
アクセス権を与えても良いと判断した場合、ｔ応答信号
線６６を活性化させてアクセス権を与えたことを通知す
る。通知を受けた送受信回路５２は、アドレス生成回路
５４を起動し、メモリシステム４に与える読み出し先ア
ドレスを生成させる。生成されたアドレスは、ｔアドレ
スバス５７から出力される。また、送受信回路５２から
読み出しのための制御信号をｔ制御信号バス６１へ出力
する。送受信回路５２から出力されたこれらの信号は、
アドレスセレクタ５５、制御信号セレクタ５９へと届け
られる。このとき、これらセレクタ５５、５９は、調停
回路５３のｔ応答信号線６６が活性化されていることを
感知し、送受信回路５２が発するこれらの情報をメモリ
システム４へと供給する。

【００８８】メモリシステム４内の各メモリモジュール
３１−３４へ送られたアドレスのうち、行アドレスは、
行アドレスデコーダ１４へ、列アドレスは、各メモリモ
ジュール３１−３４の列アドレスデコーダ１５へ、供給
する。また、アクセス方向デコーダ４９は、ｔ応答信号
線６５が活性されていることを感知し、メモリシステム
４へ、列方向アクセスである旨供給し、メモリモジュー
ル３１−３４の各行アドレスデコーダ１４及び各列アド
レスデコーダ１５へ列方向アクセスである旨を示すアク
セス方向信号を供給する。

【００８９】各メモリモジュール３１−３４の行アドレ
スデコーダ１３は、行アドレスに対応する、４本の（連
続する）ロウライン１２を選択する。一方、各メモリモ
ジュール３１−３４の列アドレスデコーダ１５は、列ア
ドレスに対応する１本のカラムライン１３とセンス電源
２１とを接続する。

【００９０】この動作によって、各メモリモジュール３
１−３４の入出力線１８から４ビットのデータが出力さ
れ、列側データバス３９−４２を介し、列側データレジ
スタ４５へ書き込まれる。この列側データレジスタ４５
からｃデータバス７０を介し、１６ビットのデータが送
受信回路５２へ供給される。送受信回路５２は、供給さ
れたデータを外部バス５０へ出力する。

【００９１】以上説明してきた一連の動作を、概略化し
たフローを図９に示す。

【００９２】まず、ＣＰＵ５１は、メモリシステム４か
ら行側レジスタデータ４４を介し転送対象のデータを読
み出す（Ｓ２０１）。

【００９３】ＣＰＵ５１は、転送対象のデータをランダ
ム訂正符号化処理する（Ｓ２０２）。転送対象のデータ
に対してランダム訂正符号化処理が完了すると、該処理
した全データを行側レジスタデータ４４を介し、メモリ
システム４へ書き込む（Ｓ２０３）。ＣＰＵ５１は送受
信回路５２へ、他装置へのデータ転送要求を行う（Ｓ２
０４）。送受信回路５２は、メモリシステム４へ書き込
まれたランダム訂正符号化処理されたデータを列側デー
タレジスタ４５を介し読み出して、外部バス５０へ送出
する（Ｓ２０５）。

【００９４】この一連の動作のうち、留意すべき点はラ
ンダムエラー訂正符号化を行なうＣＰＵ５１のメモリシ
ステム４のアクセス方向と、送受信回路５２のメモリシ
ステム４のアクセス方向との違いである。メモリセルを
アレイ状に形成した各メモリモジュール３１−３４に対
し、前者は行方向であり、後者は列方向のアクセスを行
なっている。メモリシステム４の列方向に読み出しを行
なうということは、すでにインターリーブされたデータ
と等価に扱えるのである。このため送受信回路５２は列
側ｃデータバス７０上に得られた値を、何の加工もする
ことなく外部バス５０を通じて転送することが可能であ
る。

【００９５】次に、外部バス５０から転送されてきたデ
ータを当該メモリシステム４に復元する場合について説
明する。

【００９６】送受信回路５２が外部バス５０からデータ
の転送を受けたとき、まず、そのデータをメモリシステ
ム４に書き込む。送受信回路５２は、メモリシステム４
のアクセス権を得るために、ｔメモリシステム要求信号
６４を活性化する。調停回路５３は、送受信回路５２に
対しアクセス権を与えても良いと判断した場合は、ｔ応
答信号線６６を活性化させ、送受信回路５２へメモリシ
ステム４のアクセス権を与えたことを通知する。そし
て、アドレス生成回路５４は、上記受信データの書き込
み先のアドレスを生成し、これをｔアドレスバス５７上
に出力する。送受信回路５２は、これと共に書き込みデ
ータを列側ｃデータバス７０へ、書き込み要求をｔ制御
信号バス６１へ出力する。列側ｃデータバス７０からの
データは、列側データレジスタ４５に一時保持される。

【００９７】アドレスセレクタ５５は、ｔ応答信号線６
６が活性化されていることを感知し、送受信回路５２側
を選択し、ｔアドレスバス５７から送られてきたアドレ
スを、アドレスバス５８を介して、メモリシステム４へ
伝達する。同様に、制御信号セレクタ５９は、ｔ応答信
号線６６が活性化されていることを感知し、送受信回路
５２側を選択し、ｔ制御信号バス６１から送られてきた
制御信号を、制御信号バス６２を介して、メモリシステ
ム４へ伝達する。

【００９８】メモリシステム４へ伝達されたアドレスの
うち、列アドレスは、各メモリモジュール３１−３４の
列アドレスデコーダ１５へ、行アドレスは、各メモリモ
ジュール３１−３４の行アドレスデコーダ１４へ供給す
る。また、アクセス方向デコーダ４９は、ｔ応答信号線
６５が活性されていることを感知し、メモリシステム４
へ、列方向アクセスである旨供給し、メモリモジュール
３１−３４の各行アドレスデコーダ１４及び各列アドレ
スデコーダ１５へ列方向アクセスである旨を示すアクセ
ス方向信号を供給する。

【００９９】各メモリモジュール３１−３４の各行アド
レスデコーダ１４は、行アドレスに対応する（連続す
る）４本のロウライン１２と、列側データバス３９−４
２とを接続する。一方、各メモリモジュール３１−３４
の各列アドレスデコーダ１５は、列アドレスに対応する
１本のカラムライン１３とセンス電源２１とを接続す
る。

【０１００】これにより、１本のカラムライン１３と４
本のロウライン１２とが交差する各メモリセルにロウラ
イン１２からの各データが書き込まれる。

【０１０１】上述したような手順を、送受信回路５２
は、転送されてくるデータの受信が終了するまで、繰り
返し行なう。

【０１０２】全データの転送が終了すると、送受信回路
５２はＣＰＵ５１にデータの転送が終了したことを通知
する。この通知は、受信完了信号線６８を活性化するこ
とによって行なわれる。

【０１０３】ＣＰＵ５１は、上記の通知を受けると、転
送されたデータの復号化処理を開始する。ＣＰＵ５１
は、データの復号化のためにメモリシステム４のアクセ
ス権を得ようとしてｃメモリシステム要求信号６３を活
性化する。

【０１０４】以降の動作は送信データをランダムエラー
訂正符号化するときと逆の操作が行なわれ、転送されて
きた段階ではランダムエラー訂正符号化されていた転送
データを送信前の状態に復号化する。復号化に際し、ラ
ンダムエラーなどの誤りが検出された場合は、このとき
に訂正がなされる。復号化および訂正が完了したデータ
は、メモリシステム４に記憶する。

【０１０５】以上説明してきた一連の動作を、概略化し
たフローを図１０に示す。

【０１０６】送受信回路５２は、外部バス５０から送ら
れるデータを、列側データレジスタ４５を介し、メモリ
システム４へデータを書き込む（Ｓ３０１）。なお、こ
のデータは、ランダム符号化され、且つインターリーブ
されたデータである。次に、送受信回路５２は、ＣＰＵ
５１へ外部からのデータを全て受信した旨通知する（Ｓ
３０２）。ＣＰＵ５１は、メモリシステム４に書き込ま
れたデータを、行側データレジスタ４４を介し、読み出
す（Ｓ３０３）。ＣＰＵ５１は、読み出したデータを復
号化処理する（Ｓ３０４）。そして、ＣＰＵ５１は、復
号化処理されたデータをメモリシステム４へ行側データ
レジスタ４４を介し、書き込む（Ｓ３０５） このようにＣＰＵ５１がデータの転送後、すぐさまラン
ダムエラー訂正符号化されたデータの復号に取り掛かる
ことができるのは、メモリアレイからカラムアドレス１
３へ出力された時点で、すでにディインターリーブされ
た状態と等価に扱うことができるからである。

【０１０７】データ転送時における、ランダムエラー訂
正符号誤り訂正方式を効果的に機能させデータ誤りを低
減するために併用されるインターリーブを行なうには、
通常は全データに対して読み出しと書き込みが必要とな
る。既述したようなメモリシステムを用いてメモリを構
成すると、インターリーブおよびディインターリーブに
必要とされる操作や装置を大幅に削減することが可能で
ある。

【０１０８】また外部バス５０を介して接続される外部
のシステムから見ると、データに対しインターリーブや
ランダムエラー訂正符号化、およびその逆の操作が施さ
れていることを意識せずに、通常使用されるような単な
るメモリシステムと同じようにアクセスすることが可能
であるところも大きな利点である。

【０１０９】本発明のメモリモジュールは記憶装置とし
ての用途に加え、デジタルデータが電子装置間でやり取
りされる際の品質向上を目的としても利用することがで
きる。以下に本発明のメモリモジュールを利用した実施
例をいくつか列記する。

【０１１０】１つは次世代携帯電話のごとき、デジタル
データをやり取りする通信装置である。特に移動式の通
信装置にあっては通信状態が不安定になりやすく、送受
信されるデータを保証することが重要である。また、移
動式通信装置の場合には、限られた帯域を有効に使うた
めに、効率のよい符号化という要求を満たさなければな
らない。そこで、送信される元データに、たとえばラン
ダムエラー訂正符号等のエラー訂正のための処理を行
い、本発明のメモリモジュールを用いてインターリーブ
し送信する。これを受信した通信装置は本発明のメモリ
モジュールを用いてディインターリーブし、復号化する
ことで元データを得ることができる。

【０１１１】この手法は、一般的にバーストエラー訂正
符号を用いるよりも、符号化による冗長なビットの付加
が少なくすむためにデータの転送効率がよく、通信の分
野では広く使われている方法である。この手法を用いる
ことにより、送受信時にバーストエラーのような連続し
てデータが失われることがあっても、前述したとおり送
受信されるデータの保証が図れる。

【０１１２】前述したとおり、CPUでインターリーブを
行なうためには、メモリなどの記憶装置とのデータのや
り取りが頻繁に発生し、CPUを占有してしまうという問
題がある。また、CPUの負荷を軽減するために、専用回
路を用いて実現している例もある。ところが、携帯電話
などでは一般に電源容量や容積、および発熱などの制限
が厳しい。そこで、本発明のメモリモジュールを用いれ
ば、インターリーブを行なうための専用回路を削減する
ことが可能となり、回路面積を削減でき、そのことによ
って消費される電力も抑えられ、発熱量も低く押さえ込
むことが容易になる。また限られた資源である、携帯電
話に搭載されたCPUの処理能力を、インターリーブ処理
のために使用することもない。

【０１１３】２つには高速で大量のデータがやり取りさ
れ、かつ高度のデータ保証が必要とされるような場面に
使用できる。たとえば、電子計算機におけるCPUと、そ
の周辺装置、特にメモリモジュールとのデータ転送であ
る。CPUは高速に大量のデータをメモリモジュールとの
間でやり取りしている。このとき、場合によってはノイ
ズなどの影響でデータが変化してしまうことが考えられ
る。通常ではパリティなどの手法によりこれを検出、あ
るいは修正を行なっているが、一般に大量のノイズに対
する耐性は高くない。

【０１１４】たとえばCPUとメモリモジュールの間にCPU
ブリッジと呼ばれる装置をおき、このCPUブリッジ内部
に本発明のメモリモジュールを組み込むことが考えられ
る。このような構成にすると、CPUとメモリモジュール
がその間でデータをやり取りする都度、CPUブリッジが
これを仲介し、同時に組み込まれた本発明のメモリモジ
ュールを使用してインターリーブ、ディインターリーブ
を施すことが可能となる。

【０１１５】少なくともCPUブリッジ上でインターリー
ブ、ディインターリーブを行なわせることができるよう
になり、別途エラー訂正符号化に関する処理を行なえば
誤りデータの復元性を飛躍的に高めることができる。ま
たインターリーブ、ディインターリーブに必要な処理は
発生しないので、これに要する処理時間も不要となり高
速変換が必要とされるCPUブリッジのような用途にも有
効である。

【０１１６】３つめになるが、大量のデータを蓄積する
ような磁気ディスク装置の入出力部に利用できる。磁気
ディスク装置内の記憶メディアの損傷により、データが
連続して読み書きできなくなる危険も考えられる。この
ような用途においても本発明のメモリモジュールを用い
てインターリーブ、ディインターリーブを行い、磁気デ
ィスク装置の信頼性を向上させることができる。

【０１１７】磁気ディスク装置に書き込むデータに対し
て、ランダムエラー訂正符号化を行った後、本発明のメ
モリジュールを用いて、インターリーブを行った後、記
憶メディアに書き込む。このような処理を行なうこと
で、記憶メディアにはインターリーブされたデータが書
き込まれることとなる。

【０１１８】たとえばインターリーブされたデータを保
持している磁気ディスク装置の記憶メディアに損傷が起
きて、連続してデータの読み出しができない部分が発生
したとする。そのような場合であっても、保存されてい
るデータがインターリーブされていることにより擬似的
にランダムエラーとみなすことができ、ランダムエラー
訂正を行なうことができるようになる。結果的に磁気デ
ィスクの信頼性向上がはかられる。

【０１１９】さらに通常、磁気ディスク装置に搭載され
るような制御装置は、磁気ディスクとヘッドの制御を行
なう機能に特化したものが使われる。よってインターリ
ーブのような処理を行なうだけの能力のある装置を搭載
することはコストの面からも難しい。本発明のメモリモ
ジュールでは、列方向に書き込んだデータを行方向から
読み出す、あるいはその逆にアクセスすることによりイ
ンターリーブ、ディインターリーブが行なえるので、特
別に能力の高い制御装置を搭載する必要がない。

【０１２０】４つめになるが、光ディスクの読み取りお
よび書き込み装置の入出力部に利用できる。光ディスク
のように持ち運び可能な記憶メディアの場合、表面に傷
がつくことがある。このような記憶面の損傷のために、
連続してデータの読み出しが不可能となる場合が考えら
れる。このような場合に対処するために、光ディスクの
規格ではランダムエラー訂正符号とインターリーブがあ
わせて用いられている。このような光ディスク装置にお
いて、本発明メモリモジュールを組み込むことでインタ
ーリーブを行なうための専用回路やそれを行なうための
処理を省略することができ、光ディスク装置の製造コス
トを下げることが可能となる。

【０１２１】従来知られているような専用回路を設け
る、あるいはＣＰＵの能力を必要とするようなことがな
いため、列記したようなさまざまな利用可能性が考えら
れるようになる。 （応用例２）次に、上記で説明したメモリモジュール１
−３を利用した別の応用例である応用例２について、以
下に説明する。ここで、説明する応用例２は、このメモ
リモジュール１−３を、画像メモリとして使用し、別の
メモリへ矩形領域のデータ転送を行うものである。つま
り、図１１に示すように、メインメモリ領域８５に、例
えば画像データのようなデータが展開されている場合
に、このデータの中の矩形領域８６のメモリブロック
を、演算処理するために、ＣＰＵに内蔵されているメモ
リ領域８７に転送する場合に関する。

【０１２２】メモリモジュール１−３のデータ入出力線
幅をＤ（ビット）とし，最小データ単位幅Ａ（ビット）
の整数倍であるＷ（ビット）のデータバス幅を持ったバ
スを持つ電子機器に対してＷ＜Ｅ×Ａ×Ｄを満たす整数
をＥとする。そして、上記メモリモジュールをＥの整数
倍の数を用いてメモリシステム５を構成する。そして、
矩形領域８６（以下、メモリブロックと称す）のデータ
幅をｐバイトとし、メモリ矩形領域の行数をｑ行とす
る。

【０１２３】このようなメモリブロックを転送する場合
の手順について、図１２（ａ），（ｂ）を用いて説明す
る。

【０１２４】図１２は、メモリ領域を平面に展開して表
したものであり、転送するメモリブロックは、横方向す
なわち行方向にｐバイト、縦方向すなわち列方向にｑ行
の範囲のデータを転送する場合を示している。

【０１２５】そして、図１２（ａ）は、このようなメモ
リブロックを行方向に連続して転送するいわゆる行バー
ストによる転送を行う場合を示しており、図１２（ｂ）
は、メモリブロックを列方向に連続して転送する列バー
ストによる転送を行う場合を示している。

【０１２６】図１２（ａ）に示すように、このようなア
ドレス空間のメモリブロックを転送する際に、まず行方
向のデータを連続して転送するためには、１行のデータ
を転送するのにｐ×Ａビットのデータを転送することに
なり、これをＷビット幅のデータバスで転送すると、ｐ
×Ａビットのデータ列をデータバス幅Ｗで割った回数だ
け転送することになる。すなわち、ｐ×Ａ／Ｗの商をＫ
１とし、また剰余をＲ１とした場合、Ｒ１が０であれ
ば、１行の転送にはＫ１回の転送で終了する。しかしな
がら、Ｒ１が０でない場合には、Ｋ１＋１回の転送のサ
イクルを要する。そして、この場合、Ｋ１＋１回目の転
送データのフレーム中には、（Ｗ−Ｒ１）ビットの不要
なデータが含まれており、転送すべきメモリブロックの
行数をＮ行とすれば、全てのデータであるメモリブロッ
ク全体では、合計Ｔ１＝（Ｗ−Ｒ１）×ｑビットの不要
なデータが、このメモリブロック転送に伴って転送され
ることになる。

【０１２７】一方、図１２（ｂ）に示すようにメモリブ
ロックの列方向に連続してデータの転送を行う場合につ
いて考えると、本発明においては、データの転送は最小
データ単位幅のデータを基本として取り扱うことになる
から、１列のデータを転送するためには、ｑ×Ａビット
のデータを転送することになり、上記と同様、ｑ×Ａビ
ットのデータ列をデータバス幅Ｗで割った回数だけ転送
することになる。すなわち、ｑ×Ａ／Ｗの商をＫ２と
し、また剰余をＲ２とした場合、Ｒ２が０であれば、１
列の転送にはＫ２回の転送で終了する。しかしながら、
Ｒ２が０でない場合には、Ｋ２＋１回の転送のサイクル
を要する。そして、この場合、Ｋ２＋１回目の転送デー
タのフレーム中には、（Ｗ−Ｒ２）ビットの不要なデー
タが含まれており、転送すべきメモリブロックのデータ
幅はｐ（バイト）であるから、全てのデータであるメモ
リブロック全体では、合計Ｔ２＝（Ｗ−Ｒ２）×ｐビッ
トの不要なデータが、このメモリブロック転送に伴って
転送されることになる。

【０１２８】そこで以上の結果をもとに、Ｔ１とＴ２と
を比較して、Ｔ１＞Ｔ２であれば、列バースト転送の方
が不要なデータ転送が少ないため、より効率のよいデー
タ転送が得られることとなる。一方、Ｔ２＞Ｔ１であれ
ば、行バースト転送の方がより効率のよい転送が可能と
なることがわかる。

【０１２９】以上説明した手順を、概略化したフローを
図１３に示す。

【０１３０】まず、転送する矩形領域メモリブロックの
行方向のデータ幅ｐ（バイト）に最小データ単位幅Ａ
（ビット）を乗じた値をデータバス幅Ｗ（ビット）でわ
り算をし、データバス幅Ｗ（ビット）からその剰余Ｒ１
（ビット）を引いた値Ｓ１（ビット）に該矩形領域メモ
リブロック行数Ｎを乗じて総和Ｔ１を求める（Ｓ４０
１）。

【０１３１】一方、該メモリブロックの列方向のデータ
幅である該メモリブロックの行数ｑにシステムの最小デ
ータ単位幅Ａ（ビット）を乗じた値をデータバス幅Ｗ
（ビット）でわり算をし、データバス幅Ｗ（ビット）か
らその剰余Ｒ２（ビット）を引いた値Ｓ２（ビット）に
行方向データ幅ｐ（バイト）を乗じて総和Ｔ２を求める
（Ｓ４０２）。

【０１３２】これらのＴ１とＴ２とを比較し（Ｓ４０
３）、Ｔ１＞Ｔ２であれば、列方向に連続してデータ転
送を行い（Ｓ４０４）、Ｔ１＞Ｔ２でなければ、行方向
に連続して転送を行う（Ｓ４０５）。

【０１３３】なお、実際の転送においては、ＤＭＡが上
記方法によって行バースト転送を行うか、列バースト転
送を行うか決定し、転送元のデータ領域の転送開始アド
レスと、データ長と、バーストの方向を示す情報によ
り、最適な転送方法で転送を行う。

【０１３４】以上のような応用例２を行うには、メモリ
モジュール１または２を使用した場合は、図１４のよう
なメモリシステム５とすることが望ましく、またメモリ
モジュール３を使用した場合は図１５のようなメモリシ
ステム６とすることが望ましい。ここでは、データ入出
力線幅が４ビットのメモリモジュール１−３のいずれか
を４個並列化し、データバス幅を１６ビットとしたメモ
リシステム５、６を示している。

【０１３５】図１４のメモリモジュール７１−７４は、
メモリモジュール１または２の何れかと等価なものであ
り、また、図１５のメモリモジュール７９−８２は、メ
モリモジュール３と等価なものであり、これらは最小ア
クセス単位幅を４ビット、データ入出力線を４本備え
る。

【０１３６】図１４の各メモリモジュール７１−７４の
４本のデータ入出力線は、それぞれの行側と列側とで共
通化されており、各共通化されたデータ入出力線は、各
レジスタ７５−７８と一本づつ接続されている。これに
対し、図１５のメモリモジュール７９−８２は、モジュ
ール内で行側と列側とで共通化されたものであることだ
けが異なっており、従って、メモリモジュール７９−８
２のデータ入出力線は、各レジスタ７５−７８と一本づ
つ接続されている。

【０１３７】また、各レジスタ７５−７８は、本メモリ
システムの外部にあるデータバス幅１６ビットのデータ
バス（図示しない）と接続される。

【０１３８】以上のようにメモリシステム５を構成する
ことにより、特に、読み出し手順を複雑化することな
く、行バースト、列バーストの何れにも容易に対応可能
なメモリシステム５、６が提供できるようになった。

【０１３９】

【発明の効果】本発明によれば、行方向および列方向の
何れの方向でも読み出し可能なメモリモジュールを提供
できるようになった。

【０１４０】また、本発明によれば、行方向および列方
向の何れの方向でも書き込み可能なメモリモジュールを
提供できるようになった。

【図面の簡単な説明】

【図１】 トンネル磁気抵抗効果素子（ＴＭＲ素子）を
使ったメモリセルの基本構成図。

【図２】 本実施の形態のメモリモジュール１の概略構
成図。

【図３】 メモリアレイ１１から「行方向のデータの読
み出し」を行なうための動作を示す図。

【図４】 メモリアレイ１１から「列方向データの読み
出し」を行なうための動作を示す図。

【図５】 メモリモジュール１の変形例を示した図。

【図６】 メモリモジュール１の別の変形例を示した
図。

【図７】 応用例１で使用されるメモリシステム４の一
例。

【図８】 メモリシステム４を用いた電子機器のデータ
転送に係る回路の構成例。

【図９】 メモリシステム４から外部バス５０へデータ
転送を行う際の概略フロー。

【図１０】 外部バス５０からメモリシステム４へデー
タ転送を行う際の概略フロー。

【図１１】 メモリモジュールから、別のメモリへ矩形
領域のデータ転送を行う概念図。

【図１２】 転送するメモリブロックを含むメモリ領域
を平面に展開して表した図。

【図１３】 矩形領域転送にかかる概略フロー。

【図１４】 応用例２のために好適なメモリシステム５
の構成図。

【図１５】 応用例２のために好適な別のメモリシステ
ム６の構成図。

【符号の説明】 １−３、３１−３４、７１−７４、７９−８２・・・メ
モリモジュール ４−６・・・メモリシステム １０・・・メモリセ
ル １１・・・メモリアレイ １２・・・ロウライン １３・・・カラムライン １４・・・行アドレスデ
コーダ １５・・・列アドレスデコーダ １６・・・行アド
レスライン １７、２１・・・電源ライン １８、２２・・・入
出力線 １９、２３、２７・・・センスアンプ ２０・・・
列アドレスライン ２４、２５・・・ラッチアンプ ２６・・・共通線 ２８、２９・・・アクセス方向信号ライン ３５−３８・・・行側データバス ３９−４２・・
・列側データバス ４３・・・アドレスバス ４４・・・行側データレ
ジスタ ４５・・・列側データレジスタ ４９・・・アクセ
ス方向デコーダ ５０・・・外部バス ５１・・・ＣＰＵ ５２
・・・送受信回路 ５３・・・調停回路 ５４・・・アドレス生成回路 ５５・・・アドレスセレクタ ５６・・・ｃアドレ
スバス ５７・・・ｔアドレスバス ５８・・・アドレスバ
ス ５９・・・制御信号セレクタ ６０・・・ｃ制御信
号バス ６１・・・ｔ制御信号バス ６２・・・制御信号バ
ス ６３・・・ｃメモリシステム要求信号線 ６４・・・ｔメモリシステム要求信号線 ６５・・・ｃ応答信号線 ６６・・・ｔ応答信号線 ６７・・・送信要求信号 ６８・・・受信完了信号 ６９・・・ｃデータバス ７０・・・ｔデータバス ７５−７８・・・レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中條 健 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 谷口 恭弘 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5B060 GA11 5F083 FZ10 LA03 LA04 LA05 LA10

Claims (13)

【特許請求の範囲】
1. 【請求項１】 磁気抵抗素子、または磁気抵抗素子とそ
   れに直列に接続された半導体素子からなるメモリセルが
   M行×N列のアレイ状に配置されたメモリセル群と、 行方向に配置しているＮ個の前記メモリセルそれぞれと
   接続される、Ｍ本のロウラインと、 列方向に配置しているＭ個の前記メモリセルそれぞれと
   接続される、Ｎ本のカラムラインと、 行アドレスラインとアクセス方向信号ラインとに接続さ
   れ、該信号ラインから与えられたアクセス方向信号によ
   って、電源ラインと行アドレスラインからの行アドレス
   によって選択されたロウラインとを接続する、または、
   行入出力ラインと行アドレスラインからの行アドレスに
   よって選択されたロウラインとを接続する行アドレスデ
   コーダと、 列アドレスラインとアクセス方向信号ラインとに接続さ
   れ、該信号ラインから与えられたアクセス方向信号によ
   って、電源ラインと列アドレスラインからの列アドレス
   によって選択されたカラムライン、または、列入出力ラ
   インと列アドレスによって選択されたカラムラインとを
   接続する列アドレスデコーダと、を備えたことを特徴と
   するメモリモジュール。
2. 【請求項２】 磁気抵抗素子、または磁気抵抗素子とそ
   れに直列に接続された半導体素子からなるメモリセルが
   M行×N列のアレイ状に配置されたメモリセル群と、 行方向に配置しているＮ個の前記メモリセルそれぞれと
   接続される、Ｍ本のロウラインと、 列方向に配置しているＭ個の前記メモリセルそれぞれと
   接続される、Ｎ本のカラムラインと、 行アドレスラインと接続される行アドレスデコーダと、 列アドレスラインと接続される列アドレスデコーダと、
   を備え、 与えられたアクセス方向信号により、前記行アドレスデ
   コーダは電源ラインと行アドレスによって選択されたロ
   ウラインとを接続し、且つ、前記列アドレスデコーダは
   列入出力ラインと列アドレスによって選択されたカラム
   ラインとを接続する第１の制御状態と、前記列アドレス
   デコーダは電源ラインと列アドレスによって選択された
   カラムラインとを接続し、且つ、前記行アドレスデコー
   ダは行入出力ラインと行アドレスによって選択されたロ
   ウラインとを接続する第２の制御状態との何れかの状態
   になることを特徴とするメモリモジュール。
3. 【請求項３】 アレイ状に配置された磁気抵抗効果素子
   からなるメモリセルもしくはアレイ状に配置された磁気
   抵抗効果素子とこれに直列に接続された半導体素子から
   なるメモリセルを、それぞれ行方向に接続するロウライ
   ンと、列方向に接続するカラムラインとを有し、各ロウ
   ラインと各カラムラインをアドレスデコーダに接続して
   これらのビット線およびワード線を選択可能とするとと
   もに、アレイ状に配置されたメモリセルブロックの周囲
   の行方向および列方向の２辺に入出力線と共通線を配置
   して、上記ロウラインおよびカラムラインをこれらの入
   出力線および共通線と接続して、アドレスデコーダに入
   力されたアドレスによって、任意のアドレスから上記メ
   モリセルの行方向および列方向のいずれの方向にもバー
   スト読み出し可能に接続されたことを特徴とするメモリ
   モジュール。
4. 【請求項４】 複数の磁気抵抗効果素子または磁気抵抗
   素子とそれに直列に接続された半導体素子からなるメモ
   リセルアレイと、このメモリセルアレイを行方向でアク
   セスする第１アクセス手段と、このメモリセルアレイを
   列方向でアクセスする第２アクセス手段と、を備えたこ
   とを特徴とするメモリモジュール。
5. 【請求項５】 複数の磁気抵抗効果素子または磁気抵抗
   素子とそれに直列に接続された半導体素子からなるメモ
   リセルアレイと、このメモリセルアレイを行方向に予め
   定められた単位で一括アクセスする第１アクセス手段
   と、このメモリセルアレイを列方向に該単位で一括アク
   セスする第２アクセス手段と、を備えたことを特徴とす
   るメモリモジュール。
6. 【請求項６】 外部からのアクセス方向信号により、前
   記第１アクセス手段と、前記第２アクセス手段とを選択
   的に利用可能としたことを特徴とする請求項４または請
   求項５記載のメモリモジュール。
7. 【請求項７】 上記磁気抵抗効果素子が、複数の強磁性
   膜、非磁性膜の積層膜からなり、複数の強磁性膜の磁化
   の基準方位に対する角度、またはそれらの相対角によ
   り、前記積層膜の抵抗値が変化する特性を有しているこ
   とを特徴とする請求項１乃至６の何れかに記載のメモリ
   モジュール。
8. 【請求項８】 上記磁気抵抗効果素子が、強磁性膜、半
   導体膜乃至は絶縁膜の積層膜からなり、強磁性体の磁化
   方向により前記積層膜の抵抗値が変化する特性を有して
   いることを特徴とする請求項１乃至６の何れかに記載の
   メモリモジュール。
9. 【請求項９】 請求項１、２、４または５記載の何れか
   のメモリモジュールを複数個、並列化したメモリシステ
   ムであって、該メモリモジュールの行入出力線と列入出
   力線数とは同数であり、該メモリモジュールの個数に、
   入出力線数を乗じた数のデータを一時記憶する第１レジ
   スタと第２レジスタとを備え、 前記メモリモジュールそれぞれの行入出力線は、第１の
   レジスタに接続し、前記メモリモジュールそれぞれの列
   入出力線は、第２のレジスタに接続するようにしたこと
   を特徴とするメモリシステム。
10. 【請求項１０】 外部の装置と請求項９記載のメモリシ
    ステムとの間でデータ転送を行うデータ転送方法であっ
    て、 該メモリシステムから該第1レジスタを介し、データを
    読み出して、 該データにランダム訂正符号化処理を施して、該メモリ
    システムの第1レジスタを介し、該メモリシステムへデ
    ータを書き込み、 書き込まれたデータを該第２レジスタ介し、データを読
    み出して、前記外部の装置へ転送するようにしたことを
    特徴とするデータ転送方法。
11. 【請求項１１】 外部の装置と請求項９記載のメモリシ
    ステムとの間でデータ転送を行うデータ転送方法であっ
    て、 外部の装置から送られるデータを第２レジスタを介し、
    該メモリシステムへデータを書き込み、 書き込まれたデータを第1レジスタを介し、読み出し
    て、 該データにランダム符号による復号化処理を施して、該
    メモリシステムの第1レジスタを介して該メモリシステ
    ムへ書き込むようにしたことを特徴とするデータ転送方
    法。
12. 【請求項１２】 請求項３記載の何れかのメモリモジュ
    ールをｉ個、並列化したメモリシステムであって、 該ｉ個に共通線数を乗じた数のデータを一時記憶可能な
    レジスタを備え、 各メモリモジュールの共通線の各線はレジスタの各記憶
    場所のｉ番目ごとに接続されるように、レジスタと接続
    されていることを特徴とするメモリシステム。
13. 【請求項１３】 請求項１２記載のメモリシステムに記
    憶されるデータのうち、ｐ（バイト）×ｑ（行）のサイ
    ズのアドレス空間の矩形領域メモリブロックを転送する
    場合、データ転送に用いるデータバス幅をＷ（ビット）
    としたときに、 該矩形領域メモリブロックの行方向のデータ幅ｐ（バイ
    ト）に最小データ単位幅Ａ（ビット）を乗じた値をデー
    タバス幅Ｗ（ビット）でわり算をし、データバス幅Ｗ
    （ビット）からその剰余Ｒ１（ビット）を引いた値Ｓ１
    （ビット）に該矩形領域メモリブロック行数Ｎを乗じて
    総和Ｔ１を求め、 一方、該メモリブロックの列方向のデータ幅である該メ
    モリブロックの行数ｑにシステムの最小データ単位幅Ａ
    （ビット）を乗じた値をデータバス幅Ｗ（ビット）でわ
    り算をし、データバス幅Ｗ（ビット）からその剰余Ｒ２
    （ビット）を引いた値Ｓ２（ビット）に行方向データ幅
    ｐ（バイト）を乗じて総和Ｔ２を求め、 これらのＴ１とＴ２とを比較してＴ１＞Ｔ２であれば、
    列方向に連続してデータ転送を行い、それ以外であれ
    ば、行方向に連続して転送を行うことを特徴とするデー
    タ転送方法。