JPH04263192A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04263192A JPH04263192A JP3005022A JP502291A JPH04263192A JP H04263192 A JPH04263192 A JP H04263192A JP 3005022 A JP3005022 A JP 3005022A JP 502291 A JP502291 A JP 502291A JP H04263192 A JPH04263192 A JP H04263192A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000006870 function Effects 0.000 claims abstract description 45
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 abstract description 34
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 1
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- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関し
、特に書き込み及び読み出し動作を行うことにより、キ
ャラクタデータにおける水平データの垂直データへの変
換機能（垂直データの水平データへの変換機能）を備え
たＸ−Ｙデータ変換機能付きメモリ装置に関する。
、特に書き込み及び読み出し動作を行うことにより、キ
ャラクタデータにおける水平データの垂直データへの変
換機能（垂直データの水平データへの変換機能）を備え
たＸ−Ｙデータ変換機能付きメモリ装置に関する。
【０００２】
【従来の技術】縦書き及び横書きのプリント出力機能を
有するワープロ（ワードプロセッサ）等は、横書きを縦
書きに、あるいは、縦書きを横書きに変換するために、
キャラクタデータの反転、回転等が行う必要がある。
有するワープロ（ワードプロセッサ）等は、横書きを縦
書きに、あるいは、縦書きを横書きに変換するために、
キャラクタデータの反転、回転等が行う必要がある。
【０００３】図３はキャラクタデータの反転、回転等の
具体例を示した説明図である。図３において、（ａ）
で示したキャラクタデータ５１は８（ワード）×８（ビ
ット）のデータから成り、文字“Ｆ”を表しており、黒
塗り部分がビットデータ“１”を白抜き部分がビットデ
ータ“０”に対応している。そして、図３（ａ） に示
すようなすキャラクタデータ５１が、後述するＸ−Ｙデ
ータ変換を施されることにより、回転あるいは反転され
て図３（ｂ） 〜（ｅ） に示すようなキャラクタデー
タ５２〜５５に変換される。
具体例を示した説明図である。図３において、（ａ）
で示したキャラクタデータ５１は８（ワード）×８（ビ
ット）のデータから成り、文字“Ｆ”を表しており、黒
塗り部分がビットデータ“１”を白抜き部分がビットデ
ータ“０”に対応している。そして、図３（ａ） に示
すようなすキャラクタデータ５１が、後述するＸ−Ｙデ
ータ変換を施されることにより、回転あるいは反転され
て図３（ｂ） 〜（ｅ） に示すようなキャラクタデー
タ５２〜５５に変換される。
【０００４】図４は従来のＸ−Ｙデータ変換機能付メモ
リ装置の構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ１は４つのポートを有しており、
データ入力ポート１１から入力データＤＩを取り込み、
データ出力ポート１２から出力データＤＯを出力する。 また、書き込み用アドレスデコーダ回路２の書き込みア
ドレス指令Ｄ２が書き込み用アドレスポート１３に取り
込まれ、読み出し用アドレスデコーダ回路３の読み出し
アドレス指令Ｄ３が読み出し用アドレスポート１４に取
り込まれる。
リ装置の構成を示すブロック図である。同図に示すよう
に、メモリセルアレイ１は４つのポートを有しており、
データ入力ポート１１から入力データＤＩを取り込み、
データ出力ポート１２から出力データＤＯを出力する。 また、書き込み用アドレスデコーダ回路２の書き込みア
ドレス指令Ｄ２が書き込み用アドレスポート１３に取り
込まれ、読み出し用アドレスデコーダ回路３の読み出し
アドレス指令Ｄ３が読み出し用アドレスポート１４に取
り込まれる。
【０００５】書き込み用アドレスデコーダ回路２は書き
込み用アドレスＡＤ２をデコードして書き込みアドレス
指令Ｄ２をメモリセルアレイ１の書き込み用アドレスポ
ート１３に出力し、読み出し用アドレスデコーダ回路３
は読み出し用アドレスＡＤ３をデコードして読み出しア
ドレス指令Ｄ３をメモリセルアレイ１の読み出し用アド
レスポート１４に出力する。
込み用アドレスＡＤ２をデコードして書き込みアドレス
指令Ｄ２をメモリセルアレイ１の書き込み用アドレスポ
ート１３に出力し、読み出し用アドレスデコーダ回路３
は読み出し用アドレスＡＤ３をデコードして読み出しア
ドレス指令Ｄ３をメモリセルアレイ１の読み出し用アド
レスポート１４に出力する。
【０００６】図５は書き込み用アドレスデコーダ回路２
（読み出し用アドレスデコーダ回路３）の内部を示す回
路図である。同図に示すように書き込み用アドレスＡＤ
２（Ａ１，Ａ２，Ａ３）を取り込み、インバータ、ＮＡ
ＮＤゲートからなる論理回路群２１により論理演算を施
すことにより、表１に示すようにデコードし、８ビット
の書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７）のうち、１
ビットを選択的にＨに設定している。
（読み出し用アドレスデコーダ回路３）の内部を示す回
路図である。同図に示すように書き込み用アドレスＡＤ
２（Ａ１，Ａ２，Ａ３）を取り込み、インバータ、ＮＡ
ＮＤゲートからなる論理回路群２１により論理演算を施
すことにより、表１に示すようにデコードし、８ビット
の書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７）のうち、１
ビットを選択的にＨに設定している。
【０００７】
【表１】
なお、読み出し用アドレスデコーダ回路３の内部構成も
図５で示したものと同様であり、取り込むアドレス信号
が読み出し用アドレスＡＤ３と異なるだけである。
図５で示したものと同様であり、取り込むアドレス信号
が読み出し用アドレスＡＤ３と異なるだけである。
【０００８】図６はメモリセルアレイ１の内部を示す回
路図である。同図に示すように、インバータの交叉接続
によりメモリセル３０が８×８マトリクス状に構成され
ている。メモリセル３０はＮＭＯＳトランジスタ３１〜
３３それぞれの一方電極に接続され、トランジスタ３１
のゲートは列単位（Ｒ０列〜Ｒ７列）で共通に読み出し
用アドレスポート１４のビットポートＲＡ０〜ＲＡ７に
それぞれ接続され、トランジスタ３２及び３３のゲート
は行単位（Ｃ０行〜Ｃ７行）で共通に書き込み用アドレ
スポート１５のビットポートＷＡ０〜ＷＡ７にそれぞれ
接続される。
路図である。同図に示すように、インバータの交叉接続
によりメモリセル３０が８×８マトリクス状に構成され
ている。メモリセル３０はＮＭＯＳトランジスタ３１〜
３３それぞれの一方電極に接続され、トランジスタ３１
のゲートは列単位（Ｒ０列〜Ｒ７列）で共通に読み出し
用アドレスポート１４のビットポートＲＡ０〜ＲＡ７に
それぞれ接続され、トランジスタ３２及び３３のゲート
は行単位（Ｃ０行〜Ｃ７行）で共通に書き込み用アドレ
スポート１５のビットポートＷＡ０〜ＷＡ７にそれぞれ
接続される。
【０００９】また、入力ポートＤＩにおけるビットポー
トＰＩ０〜ＰＩ７はそれぞれバッファ３４及びトランジ
スタ３２を介して、列単位で共通にメモリセル３０のノ
ードＮ１に接続されるとともに、インバータ３５、バッ
ファ３６及びトランジスタ３３を介して列単位で共通に
メモリセル３０のノードＮ２に接続される。
トＰＩ０〜ＰＩ７はそれぞれバッファ３４及びトランジ
スタ３２を介して、列単位で共通にメモリセル３０のノ
ードＮ１に接続されるとともに、インバータ３５、バッ
ファ３６及びトランジスタ３３を介して列単位で共通に
メモリセル３０のノードＮ２に接続される。
【００１０】一方、出力ポート１２におけるビットポー
トＰＯ０〜ＰＯ７は、トランジスタ３１を介して、列単
位で共通にメモリセル３０のノードＮ３に接続される。
トＰＯ０〜ＰＯ７は、トランジスタ３１を介して、列単
位で共通にメモリセル３０のノードＮ３に接続される。
【００１１】図７は９０度変換用Ｘ−Ｙ変換機能付メモ
リ装置の構成を示す説明図である。
リ装置の構成を示す説明図である。
【００１２】同図に示すように、書き込み用アドレスデ
コーダ回路２の書き込みアドレス指令Ｙ０〜Ｙ７と書き
込みポートＷＡ０〜ＷＡ７とが接続され、読み出し用ア
ドレスデコーダ回路３の読み出しアドレス指令Ｙ０〜Ｙ
７と読み出し用ポートＲＡ７〜ＲＡ０とが接続される。 ここで、メモリセルアレイ１に書き込むデータは８個（
ワード）の１行（８ビット）データＦ０〜Ｆ７（図３（
ａ） 参照）である。
コーダ回路２の書き込みアドレス指令Ｙ０〜Ｙ７と書き
込みポートＷＡ０〜ＷＡ７とが接続され、読み出し用ア
ドレスデコーダ回路３の読み出しアドレス指令Ｙ０〜Ｙ
７と読み出し用ポートＲＡ７〜ＲＡ０とが接続される。 ここで、メモリセルアレイ１に書き込むデータは８個（
ワード）の１行（８ビット）データＦ０〜Ｆ７（図３（
ａ） 参照）である。
【００１３】まず、外部から、（０，０，０）の書き込
みアドレス（Ａ２，Ａ１，Ａ０）が書き込み用アドレス
デコーダ回路２に与えられると表１に示すように、書き
込み用アドレスデコーダ回路２の書き込みアドレス指令
Ｄ２（Ｙ０〜Ｙ７）のうちＹ０のみＨに設定される。そ
して、アドレス（０，０，０）に対応する１行データＦ
０の８個の１ビットデータＧ０〜Ｇ７（図３（ａ） 参
照）が対応の入力ポートＰＩ０〜ＰＩ７からメモリセル
アレイ１内にそれぞれ取り込まれる。
みアドレス（Ａ２，Ａ１，Ａ０）が書き込み用アドレス
デコーダ回路２に与えられると表１に示すように、書き
込み用アドレスデコーダ回路２の書き込みアドレス指令
Ｄ２（Ｙ０〜Ｙ７）のうちＹ０のみＨに設定される。そ
して、アドレス（０，０，０）に対応する１行データＦ
０の８個の１ビットデータＧ０〜Ｇ７（図３（ａ） 参
照）が対応の入力ポートＰＩ０〜ＰＩ７からメモリセル
アレイ１内にそれぞれ取り込まれる。
【００１４】すると、ポートＷＡ０にゲートが接続され
たトランジスタ３２及び３３のみがオンするため、Ｃ０
行のＲ０列〜Ｒ７列のメモリセル３０それぞれに１行デ
ータＦ０の８個の１ビットデータＧ０〜Ｇ７が記憶され
る。
たトランジスタ３２及び３３のみがオンするため、Ｃ０
行のＲ０列〜Ｒ７列のメモリセル３０それぞれに１行デ
ータＦ０の８個の１ビットデータＧ０〜Ｇ７が記憶され
る。
【００１５】以下、書き込みアドレスＡＤ２（Ａ２，Ａ
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７
）のうちＹ１，Ｙ２，…と順次Ｈに設定していきながら
、１行データＦ１〜Ｆ７を順次取り込み、Ｃ１行〜Ｃ７
行のメモリセル３０に記憶させることにより書き込みが
完了する。
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７
）のうちＹ１，Ｙ２，…と順次Ｈに設定していきながら
、１行データＦ１〜Ｆ７を順次取り込み、Ｃ１行〜Ｃ７
行のメモリセル３０に記憶させることにより書き込みが
完了する。
【００１６】書き込みが完了すると、続いて（０，０，
０）の読み出しアドレス（Ａ２，Ａ１，Ａ０）が読み出
し用アドレスデコーダ回路３に与えられると表１に示す
ように、読み出し用アドレスデコーダ回路３の読み出し
アドレス指令Ｄ３（Ｙ０〜Ｙ７）のうちＹ０のみＨに設
定される。
０）の読み出しアドレス（Ａ２，Ａ１，Ａ０）が読み出
し用アドレスデコーダ回路３に与えられると表１に示す
ように、読み出し用アドレスデコーダ回路３の読み出し
アドレス指令Ｄ３（Ｙ０〜Ｙ７）のうちＹ０のみＨに設
定される。
【００１７】すると、ポートＲＡ７にゲートが接続され
たトランジスタ３１のみがオンするため、Ｒ７列のＣ０
行〜Ｃ７行のメモリセル３０に格納されたデータがそれ
ぞれ、出力ポートＰＯ０〜ＰＯ７からキャラクタデータ
の１行（８ビット）データとして外部に出力される。
たトランジスタ３１のみがオンするため、Ｒ７列のＣ０
行〜Ｃ７行のメモリセル３０に格納されたデータがそれ
ぞれ、出力ポートＰＯ０〜ＰＯ７からキャラクタデータ
の１行（８ビット）データとして外部に出力される。
【００１８】以下、読み出しアドレスＡＤ３（Ａ２，Ａ
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、読み出しアドレス指令Ｄ３（Ｙ０〜Ｙ７
）のうちＹ１，Ｙ２，…と順次Ｈに設定していきながら
、Ｒ６列，Ｒ５列，…のメモリセル３０に格納されたデ
ータを順次１行データとして外部に出力させることによ
り８×８のキャラクタデータを得る。
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、読み出しアドレス指令Ｄ３（Ｙ０〜Ｙ７
）のうちＹ１，Ｙ２，…と順次Ｈに設定していきながら
、Ｒ６列，Ｒ５列，…のメモリセル３０に格納されたデ
ータを順次１行データとして外部に出力させることによ
り８×８のキャラクタデータを得る。
【００１９】このように読み出し及び書き込みを行うこ
とにより、図３の（ａ） に示すようなキャラクタデー
タ５１が、図３の（ｃ） に示すように、９０度回転の
したキャラクタデータ５３に変換される。
とにより、図３の（ａ） に示すようなキャラクタデー
タ５１が、図３の（ｃ） に示すように、９０度回転の
したキャラクタデータ５３に変換される。
【００２０】図８は２７０度変換用Ｘ−Ｙ変換機能付メ
モリ装置を示す説明図である。このメモリ装置により、
図７で示した９０度変換用Ｘ−Ｙ変換機能付メモリ装置
と同様な読み出し及び書き込み動作を行うことにより、
図３の（ａ） に示すようなキャラクタデータ５１が、
図３の（ｄ） に示すように、２７０度回転のしたキャ
ラクタデータ５４に変換される。
モリ装置を示す説明図である。このメモリ装置により、
図７で示した９０度変換用Ｘ−Ｙ変換機能付メモリ装置
と同様な読み出し及び書き込み動作を行うことにより、
図３の（ａ） に示すようなキャラクタデータ５１が、
図３の（ｄ） に示すように、２７０度回転のしたキャ
ラクタデータ５４に変換される。
【００２１】
【発明が解決しようとする課題】従来のＸ−Ｙデータ変
換機能を有する半導体記憶装置は以上のように構成され
ており、１種類のＸ−Ｙ変換機能しかもてず、複数種の
Ｘ−Ｙデータ変換を実現するには、複数のＸ−Ｙデータ
変換機能を有する半導体記憶装置を備えなければならな
いという問題点があった。
換機能を有する半導体記憶装置は以上のように構成され
ており、１種類のＸ−Ｙ変換機能しかもてず、複数種の
Ｘ−Ｙデータ変換を実現するには、複数のＸ−Ｙデータ
変換機能を有する半導体記憶装置を備えなければならな
いという問題点があった。
【００２２】この発明は上記問題点を解決するためにな
されたもので、複数種のＸ−Ｙデータ変換機能を有する
半導体記憶装置を得ることを目的とする。
されたもので、複数種のＸ−Ｙデータ変換機能を有する
半導体記憶装置を得ることを目的とする。
【００２３】
【課題を解決するための手段】この発明にかかる半導体
記憶装置は、外部アドレス信号をデコードし書き込みア
ドレス指令を出力する書き込み用アドレスデコーダと、
外部アドレス信号をデコードし読み出しアドレス指令を
出力する読み出し用アドレスデコーダと、マトリクス状
に配置されたメモリセルを備え、入力データを取り込み
、前記書き込みアドレス指令で指示された行のメモリセ
ルに該入力データを格納する書き込み機能と、前記読み
出しアドレス指令で指示された列のメモリセルに格納さ
れたデータを出力データとして外部に出力する読み出し
機能とを有するメモリセルアレイとを備えており、前記
書き込み用アドレスデコーダ及び読み出し用アドレスデ
コーダのうち、少なくとも一方に、外部信号により変更
可能な複数種のデコード機能をもたせている。
記憶装置は、外部アドレス信号をデコードし書き込みア
ドレス指令を出力する書き込み用アドレスデコーダと、
外部アドレス信号をデコードし読み出しアドレス指令を
出力する読み出し用アドレスデコーダと、マトリクス状
に配置されたメモリセルを備え、入力データを取り込み
、前記書き込みアドレス指令で指示された行のメモリセ
ルに該入力データを格納する書き込み機能と、前記読み
出しアドレス指令で指示された列のメモリセルに格納さ
れたデータを出力データとして外部に出力する読み出し
機能とを有するメモリセルアレイとを備えており、前記
書き込み用アドレスデコーダ及び読み出し用アドレスデ
コーダのうち、少なくとも一方に、外部信号により変更
可能な複数種のデコード機能をもたせている。
【００２４】
【作用】この発明においては、書き込み用アドレスデコ
ーダ及び読み出し用アドレスデコーダのうち、少なくと
も一方に、複数種のデコード機能を持たせたため、メモ
リセルアレイ上で同じ読み出し及び書き込み動作を行っ
ても、デコード機能変更が可能なデコーダのデコード機
能を変えることにより、入力データと出力データの関係
を変化させることができる。
ーダ及び読み出し用アドレスデコーダのうち、少なくと
も一方に、複数種のデコード機能を持たせたため、メモ
リセルアレイ上で同じ読み出し及び書き込み動作を行っ
ても、デコード機能変更が可能なデコーダのデコード機
能を変えることにより、入力データと出力データの関係
を変化させることができる。
【００２５】
【実施例】図１はこの発明の一実施例であるＸ−Ｙ変換
機能付メモリ装置の構成を示すブロック図である。同図
に示すように、メモリセルアレイ１は４つのポートを有
しており、データ入力ポート１１（ＰＩ０〜ＰＩ７）か
ら入力データＤＩ（ＤＩ０〜ＤＩ７）を取り込み、デー
タ出力ポート１２（ＰＯ０〜ＰＯ７）から出力データＤ
Ｏ（ＤＯ０〜ＤＯ７）を出力する。また、書き込み用ア
ドレスデコーダ回路４２の書き込みアドレス指令Ｄ２（
Ｙ０〜Ｙ７）が書き込み用アドレスポート１３（ＷＡ０
〜ＷＡ７）に取り込まれ、読み出し用アドレスデコーダ
回路４３の読み出しアドレス指令Ｄ３（Ｙ０〜Ｙ７）が
読み出し用アドレスポート１４（ＲＡ０〜ＲＡ７）に取
り込まれる。なお、メモリセルアレイ１の内部は図６で
示した従来構成と全く同様である。
機能付メモリ装置の構成を示すブロック図である。同図
に示すように、メモリセルアレイ１は４つのポートを有
しており、データ入力ポート１１（ＰＩ０〜ＰＩ７）か
ら入力データＤＩ（ＤＩ０〜ＤＩ７）を取り込み、デー
タ出力ポート１２（ＰＯ０〜ＰＯ７）から出力データＤ
Ｏ（ＤＯ０〜ＤＯ７）を出力する。また、書き込み用ア
ドレスデコーダ回路４２の書き込みアドレス指令Ｄ２（
Ｙ０〜Ｙ７）が書き込み用アドレスポート１３（ＷＡ０
〜ＷＡ７）に取り込まれ、読み出し用アドレスデコーダ
回路４３の読み出しアドレス指令Ｄ３（Ｙ０〜Ｙ７）が
読み出し用アドレスポート１４（ＲＡ０〜ＲＡ７）に取
り込まれる。なお、メモリセルアレイ１の内部は図６で
示した従来構成と全く同様である。
【００２６】書き込み用アドレスデコーダ回路４２は、
制御信号Ｃ１の指示に従い、書き込み用アドレスＡＤ２
をデコードして書き込みアドレス指令Ｄ２をメモリセル
アレイ１の書き込み用アドレスポート１３に出力し、読
み出し用アドレスデコーダ回路４３は制御信号Ｃ２の指
示に従い、読み出し用アドレスＡＤ３をデコードして読
み出しアドレス指令Ｄ３をメモリセルアレイ１の読み出
し用アドレスポート１４に出力する。
制御信号Ｃ１の指示に従い、書き込み用アドレスＡＤ２
をデコードして書き込みアドレス指令Ｄ２をメモリセル
アレイ１の書き込み用アドレスポート１３に出力し、読
み出し用アドレスデコーダ回路４３は制御信号Ｃ２の指
示に従い、読み出し用アドレスＡＤ３をデコードして読
み出しアドレス指令Ｄ３をメモリセルアレイ１の読み出
し用アドレスポート１４に出力する。
【００２７】図２は書き込み用アドレスデコーダ回路４
２（読み出し用アドレスデコーダ回路４３）の内部を示
す回路図である。同図に示すように、書き込み用アドレ
スデコーダ回路４２は、各アドレス信号Ａ１，Ａ２，Ａ
３をそれぞれＸＯＲゲート２２〜２４の一方入力として
取り込んでいる。そして、制御信号Ｃ１をＸＯＲゲート
２２〜２４の他方入力として取り込んでいる。したがっ
て、制御信号Ｃ１が“０”の場合、アドレス信号Ａ１〜
Ａ３がそのままＸＯＲゲート２２〜２４の出力Ｓ２２〜
Ｓ２４となるが、制御信号Ｃ１が“１”の場合、アドレ
ス信号Ａ１〜Ａ３の反転値（バーＡ１〜バーＡ３）がＸ
ＯＲゲート２２〜２４の出力Ｓ２２〜Ｓ２４となる。
２（読み出し用アドレスデコーダ回路４３）の内部を示
す回路図である。同図に示すように、書き込み用アドレ
スデコーダ回路４２は、各アドレス信号Ａ１，Ａ２，Ａ
３をそれぞれＸＯＲゲート２２〜２４の一方入力として
取り込んでいる。そして、制御信号Ｃ１をＸＯＲゲート
２２〜２４の他方入力として取り込んでいる。したがっ
て、制御信号Ｃ１が“０”の場合、アドレス信号Ａ１〜
Ａ３がそのままＸＯＲゲート２２〜２４の出力Ｓ２２〜
Ｓ２４となるが、制御信号Ｃ１が“１”の場合、アドレ
ス信号Ａ１〜Ａ３の反転値（バーＡ１〜バーＡ３）がＸ
ＯＲゲート２２〜２４の出力Ｓ２２〜Ｓ２４となる。
【００２８】そして、図５で示した従来の書き込み用ア
ドレスデコーダ回路２におけるアドレス信号Ａ１〜Ａ３
と論理回路群２１との接続関係と全く同様の接続関係で
、ＸＯＲゲート２２〜２４の出力Ｓ２２〜Ｓ２４と論理
回路群２１とが接続される。
ドレスデコーダ回路２におけるアドレス信号Ａ１〜Ａ３
と論理回路群２１との接続関係と全く同様の接続関係で
、ＸＯＲゲート２２〜２４の出力Ｓ２２〜Ｓ２４と論理
回路群２１とが接続される。
【００２９】なお、論理回路群２１は、インバータ、Ｎ
ＡＮＤゲートからなり、図５の従来例で示したものと全
く同様の構成である。
ＡＮＤゲートからなり、図５の従来例で示したものと全
く同様の構成である。
【００３０】したがって、上記構成の書き込み用アドレ
スデコーダ回路４２は、表２に示すように、制御信号Ｃ
１の指示に従いアドレス信号Ａ１〜Ａ３のデコードをし
、８ビットの書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７）
のうち、１ビットを選択的にＨに設定している。
スデコーダ回路４２は、表２に示すように、制御信号Ｃ
１の指示に従いアドレス信号Ａ１〜Ａ３のデコードをし
、８ビットの書き込みアドレス指令Ｄ２（Ｙ０〜Ｙ７）
のうち、１ビットを選択的にＨに設定している。
【００３１】
【表２】
なお、読み出し用アドレスデコーダ回路４３の内部構成
も図２で示したものと同様であり、取り込むアドレス信
号と制御信号とが読み出し用アドレスＡＤ３と制御信号
Ｃ２と異なるだけである。
も図２で示したものと同様であり、取り込むアドレス信
号と制御信号とが読み出し用アドレスＡＤ３と制御信号
Ｃ２と異なるだけである。
【００３２】このような構成のＸ−Ｙ変換機能付メモリ
装置を用いたキャラクタデータの９０度変換動作は以下
に示すように行われる。まずあらかじめ、制御信号Ｃ１
及びＣ２をそれぞれ“０”及び“１”に設定しておく。 ここで、メモリセルアレイ１に書き込むデータは従来同
様、８個（ワード）の１行（８ビット）データＦ０〜Ｆ
７（図３（ａ） 参照）である。
装置を用いたキャラクタデータの９０度変換動作は以下
に示すように行われる。まずあらかじめ、制御信号Ｃ１
及びＣ２をそれぞれ“０”及び“１”に設定しておく。 ここで、メモリセルアレイ１に書き込むデータは従来同
様、８個（ワード）の１行（８ビット）データＦ０〜Ｆ
７（図３（ａ） 参照）である。
【００３３】まず、外部から、（０，０，０）の書き込
みアドレス（Ａ２，Ａ１，Ａ０）が書き込み用アドレス
デコーダ回路２に与えられると表２に示すように、書き
込み用アドレスデコーダ回路４２の書き込みアドレス指
令Ｄ２（Ｙ０〜Ｙ７）のうちＹ０のみＨに設定される。 そして、アドレス（０，０，０）に対応する１行データ
Ｆ０の１ビットデータＧ０〜Ｇ７（図３（ａ） 参照）
が対応の入力ポートＰＩ０〜ＰＩ７からメモリセルアレ
イ１内にそれぞれ取り込まれる。
みアドレス（Ａ２，Ａ１，Ａ０）が書き込み用アドレス
デコーダ回路２に与えられると表２に示すように、書き
込み用アドレスデコーダ回路４２の書き込みアドレス指
令Ｄ２（Ｙ０〜Ｙ７）のうちＹ０のみＨに設定される。 そして、アドレス（０，０，０）に対応する１行データ
Ｆ０の１ビットデータＧ０〜Ｇ７（図３（ａ） 参照）
が対応の入力ポートＰＩ０〜ＰＩ７からメモリセルアレ
イ１内にそれぞれ取り込まれる。
【００３４】すると、ポートＷＡ０にゲートが接続され
たトランジスタ３２及び３３のみがオンするため、Ｃ０
行のＲ０列〜Ｒ７列のメモリセル３０それぞれに１行デ
ータＦ０のビットデータＧ０〜Ｇ７が記憶される。
たトランジスタ３２及び３３のみがオンするため、Ｃ０
行のＲ０列〜Ｒ７列のメモリセル３０それぞれに１行デ
ータＦ０のビットデータＧ０〜Ｇ７が記憶される。
【００３５】以下、書き込みアドレスＡＤ２（Ａ２，Ａ
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、書き込みアドレス指令Ｄ２のうちＹ１，
Ｙ２，…と順次Ｈに設定していきながら、１行データＦ
１〜Ｆ７を順次取り込み、Ｃ１行〜Ｃ７行のメモリセル
３０に記憶させることにより書き込みが完了する。
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、書き込みアドレス指令Ｄ２のうちＹ１，
Ｙ２，…と順次Ｈに設定していきながら、１行データＦ
１〜Ｆ７を順次取り込み、Ｃ１行〜Ｃ７行のメモリセル
３０に記憶させることにより書き込みが完了する。
【００３６】書き込みが完了すると、続いて（０，０，
０）の読み出しアドレス（Ａ２，Ａ１，Ａ０）が読み出
し用アドレスデコーダ回路４３に与えられると表２に示
すように、読み出し用アドレスデコーダ回路４３の読み
出しアドレス指令Ｄ３のうちＹ７のみＨに設定される。
０）の読み出しアドレス（Ａ２，Ａ１，Ａ０）が読み出
し用アドレスデコーダ回路４３に与えられると表２に示
すように、読み出し用アドレスデコーダ回路４３の読み
出しアドレス指令Ｄ３のうちＹ７のみＨに設定される。
【００３７】すると、ポートＲＡ７にゲートが接続され
たトランジスタ３１のみがオンするため、Ｒ７列のＣ０
行〜Ｃ７行のメモリセル３０に格納されたデータがそれ
ぞれ、出力ポートＰＯ０〜ＰＯ７からキャラクタデータ
の１行（８ビット）データとして外部に出力される。
たトランジスタ３１のみがオンするため、Ｒ７列のＣ０
行〜Ｃ７行のメモリセル３０に格納されたデータがそれ
ぞれ、出力ポートＰＯ０〜ＰＯ７からキャラクタデータ
の１行（８ビット）データとして外部に出力される。
【００３８】以下、読み出しアドレスＡＤ３（Ａ２，Ａ
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、読み出しアドレス指令Ｄ３のうちＹ６，
Ｙ５，…と順次Ｈに設定していきながら、Ｒ６列，Ｒ５
列，…のメモリセル３０に格納されたデータを順次１行
データとして外部に出力させることにより８×８のキャ
ラクタデータを得る。
１，Ａ０）を順次、１（０，０，１）〜７（１，１，１
）と変化させ、読み出しアドレス指令Ｄ３のうちＹ６，
Ｙ５，…と順次Ｈに設定していきながら、Ｒ６列，Ｒ５
列，…のメモリセル３０に格納されたデータを順次１行
データとして外部に出力させることにより８×８のキャ
ラクタデータを得る。
【００３９】このように読み出し及び書き込みを行うこ
とにより、図３の（ａ） に示すようなキャラクタデー
タ５１が、図３の（ｃ） に示すように、９０度回転の
したキャラクタデータ５３に変換される。
とにより、図３の（ａ） に示すようなキャラクタデー
タ５１が、図３の（ｃ） に示すように、９０度回転の
したキャラクタデータ５３に変換される。
【００４０】また、上記した書き込み及び読み出しと同
じ動作を行っても、制御信号Ｃ１及びＣ２の組合せを変
えることにより、異なるＸ−Ｙデータ変換も実現できる
。すなわち、制御信号Ｃ１及びＣ２をそれぞれ“０”及
び“０”にすれば、図３の（ａ） に示すようなキャラ
クタデータ５１が、図３の（ｂ） に示すようなキャラ
クタデータ５２に変換され、制御信号Ｃ１及びＣ２をそ
れぞれ“１”及び“０”にすれば、図３の（ａ） に示
すようなキャラクタデータ５１が、図３の（ｄ） に示
すようなキャラクタデータ５４に変換（２７０度変換）
され、制御信号Ｃ１及びＣ２をそれぞれ“１”及び“１
”にすれば、図３の（ａ） に示すようなキャラクタデ
ータ５１が、図３の（ｅ） に示すようなキャラクタデ
ータ５５に変換される。
じ動作を行っても、制御信号Ｃ１及びＣ２の組合せを変
えることにより、異なるＸ−Ｙデータ変換も実現できる
。すなわち、制御信号Ｃ１及びＣ２をそれぞれ“０”及
び“０”にすれば、図３の（ａ） に示すようなキャラ
クタデータ５１が、図３の（ｂ） に示すようなキャラ
クタデータ５２に変換され、制御信号Ｃ１及びＣ２をそ
れぞれ“１”及び“０”にすれば、図３の（ａ） に示
すようなキャラクタデータ５１が、図３の（ｄ） に示
すようなキャラクタデータ５４に変換（２７０度変換）
され、制御信号Ｃ１及びＣ２をそれぞれ“１”及び“１
”にすれば、図３の（ａ） に示すようなキャラクタデ
ータ５１が、図３の（ｅ） に示すようなキャラクタデ
ータ５５に変換される。
【００４１】このように、１つのＸ−Ｙ変換機能付メモ
リ装置であっても、書き込み用アドレスデコーダ回路４
２及び読み出し用アドレスデコーダ回路４３それぞれに
２種類のデコード機能をもたせ、制御信号Ｃ１及びＣ２
によりデコード機能を適宜変更することにより、４つの
Ｘ−Ｙ変換機能をもたせることができる。
リ装置であっても、書き込み用アドレスデコーダ回路４
２及び読み出し用アドレスデコーダ回路４３それぞれに
２種類のデコード機能をもたせ、制御信号Ｃ１及びＣ２
によりデコード機能を適宜変更することにより、４つの
Ｘ−Ｙ変換機能をもたせることができる。
【００４２】なお、書き込み用アドレスデコーダ回路４
２（読み出し用アドレスデコーダ回路４３）の入力段に
、デコード機能選択用の論理ゲート（ＸＯＲゲート）を
設けたが、これを出力段に設けることも考えられる。 また、この実施例では、デコード機能選択用の論理ゲー
トとして、ＸＯＲ（排他的論理和）ゲートを用いたが、
他の論理ゲートにより構成してもよい。
２（読み出し用アドレスデコーダ回路４３）の入力段に
、デコード機能選択用の論理ゲート（ＸＯＲゲート）を
設けたが、これを出力段に設けることも考えられる。 また、この実施例では、デコード機能選択用の論理ゲー
トとして、ＸＯＲ（排他的論理和）ゲートを用いたが、
他の論理ゲートにより構成してもよい。
【００４３】また、この実施例では、書き込み用アドレ
スデコーダ回路４２及び読み出し用アドレスデコーダ回
路４３それぞれに２種類のデコード機能を備えさせたが
、どちらか一方のみにデコード機能を備えさせても、２
種類のＸ−Ｙデータ変換機能をもたせることができる。 すなわち、書き込み用アドレスデコーダ回路４２及び読
み出し用アドレスデコーダ回路４３のうち、少なくとも
一方に複数種のデコード機能をもたせればよい。
スデコーダ回路４２及び読み出し用アドレスデコーダ回
路４３それぞれに２種類のデコード機能を備えさせたが
、どちらか一方のみにデコード機能を備えさせても、２
種類のＸ−Ｙデータ変換機能をもたせることができる。 すなわち、書き込み用アドレスデコーダ回路４２及び読
み出し用アドレスデコーダ回路４３のうち、少なくとも
一方に複数種のデコード機能をもたせればよい。
【００４４】
【発明の効果】以上説明したように、この発明はマトリ
クス状に配置されたメモリセルアレイに対し行単位に書
き込みを行い、列単位に読み出しを行うことにより、キ
ャラクタデータのＸ−Ｙデータ変換機能を実現している
。
クス状に配置されたメモリセルアレイに対し行単位に書
き込みを行い、列単位に読み出しを行うことにより、キ
ャラクタデータのＸ−Ｙデータ変換機能を実現している
。
【００４５】そして、書き込み用アドレスデコーダ及び
読み出し用アドレスデコーダのうち、少なくとも一方に
、複数種のデコード機能をもたせることにより、メモリ
セルアレイ上で同じ読み出し及び書き込み動作を行って
も、入力データと出力データの関係を複数種もたせるこ
とができるため、複数種のＸ−Ｙデータ変換機能を備え
ることができる。
読み出し用アドレスデコーダのうち、少なくとも一方に
、複数種のデコード機能をもたせることにより、メモリ
セルアレイ上で同じ読み出し及び書き込み動作を行って
も、入力データと出力データの関係を複数種もたせるこ
とができるため、複数種のＸ−Ｙデータ変換機能を備え
ることができる。
【図１】この発明の一実施例であるＸ−Ｙデータ変換機
能付メモリ装置の構成を示すブロック図である。
能付メモリ装置の構成を示すブロック図である。
【図２】図１で示した書き込み（読み出し）用アドレス
デコーダ回路の内部を示す回路図である。
デコーダ回路の内部を示す回路図である。
【図３】キャラクタデータのＸ−Ｙ変換例を示した説明
図である。
図である。
【図４】従来のＸ−Ｙデータ変換機能付メモリ装置の構
成を示すブロック図である。
成を示すブロック図である。
【図５】図４で示した書き込み（読み出し）用アドレス
デコーダ回路の内部を示す回路図である。
デコーダ回路の内部を示す回路図である。
【図６】図４で示したメモリセルアレイ１の内部を示す
回路図である。
回路図である。
【図７】従来の９０度変換用Ｘ−Ｙデータ変換機能付メ
モリ装置の構成を示す説明図である。
モリ装置の構成を示す説明図である。
【図８】従来の２７０度変換用Ｘ−Ｙデータ変換機能付
メモリ装置の構成を示す説明図である。
メモリ装置の構成を示す説明図である。
１ メモリセルアレイ２１
論理回路群 ２２〜２４ ＸＯＲゲート ４２ 書き込み用アドレスデコーダ回路
４３ 読み出し用アドレスデコーダ回路
Ｃ１，Ｃ２ 制御信号
論理回路群 ２２〜２４ ＸＯＲゲート ４２ 書き込み用アドレスデコーダ回路
４３ 読み出し用アドレスデコーダ回路
Ｃ１，Ｃ２ 制御信号
Claims (1)
- 【請求項１】 外部アドレス信号をデコードし書き込
みアドレス指令を出力する書き込み用アドレスデコーダ
と、外部アドレス信号をデコードし読み出しアドレス指
令を出力する読み出し用アドレスデコーダと、マトリク
ス状に配置されたメモリセルを備え、入力データを取り
込み、前記書き込みアドレス指令で指示された行のメモ
リセルに該入力データを格納する書き込み機能と、前記
読み出しアドレス指令で指示された列のメモリセルに格
納されたデータを出力データとして外部に出力する読み
出し機能とを有するメモリセルアレイとを備えた半導体
記憶装置において、前記書き込み用アドレスデコーダ及
び読み出し用アドレスデコーダのうち、少なくとも一方
に、外部信号により変更可能な複数種のデコード機能を
もたせたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005022A JPH04263192A (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3005022A JPH04263192A (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263192A true JPH04263192A (ja) | 1992-09-18 |
Family
ID=11599884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3005022A Pending JPH04263192A (ja) | 1991-01-21 | 1991-01-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016260A1 (fr) * | 1998-09-11 | 2000-03-23 | Sony Corporation | Processeur de donnees et procede de conversion de sequences de donnees |
| US7123539B2 (en) | 2001-07-24 | 2006-10-17 | Kabushiki Kaisha Toshiba | Memory modules with magnetoresistive elements and method of reading data from row or column directions |
-
1991
- 1991-01-21 JP JP3005022A patent/JPH04263192A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000016260A1 (fr) * | 1998-09-11 | 2000-03-23 | Sony Corporation | Processeur de donnees et procede de conversion de sequences de donnees |
| US6556725B1 (en) | 1998-09-11 | 2003-04-29 | Sony Corporation | Data processing device and data order converting method |
| US7123539B2 (en) | 2001-07-24 | 2006-10-17 | Kabushiki Kaisha Toshiba | Memory modules with magnetoresistive elements and method of reading data from row or column directions |
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