JPH065070A - シリアルアクセスメモリ - Google Patents
シリアルアクセスメモリInfo
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- JPH065070A JPH065070A JP4164414A JP16441492A JPH065070A JP H065070 A JPH065070 A JP H065070A JP 4164414 A JP4164414 A JP 4164414A JP 16441492 A JP16441492 A JP 16441492A JP H065070 A JPH065070 A JP H065070A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 メモリ容量の増大に伴なってメモリブロック
数ＭＢ１，…が増えても、その各ＭＢ１，…に設けられ
るポインタ間の結線をなくし、該ポインタの高速サイク
ル動作を実現する。 【構成】 ＭＢ１，…に対するアクセスを行う場合、各
ポインタ２４−１，３１−１，…をインクリメントする
クロックＲＣＫ，ＷＣＫにより、アドレスカウンタ４
０，５０がインクリメントされ、各ポインタ２４−１，
３１−１，…の出力に応じたアドレスをブロックセレク
タ６０，７０へ出力する。ブロックセレクタ６０，７０
では、アドレスカウンタ４０，５０の出力をデコードし
てブロックセレクト信号ＲＢＳ１，ＷＢＳ１，…を生成
し、それを各ポインタ２４−１，３１−１，…へ与え
る。すると、各ポインタ２４−１，３１−１，…が順に
シフトしてコラムアドレスが発生され、各メモリセルア
レイ１０−１，…に対するアクセスが行われる。
数ＭＢ１，…が増えても、その各ＭＢ１，…に設けられ
るポインタ間の結線をなくし、該ポインタの高速サイク
ル動作を実現する。 【構成】 ＭＢ１，…に対するアクセスを行う場合、各
ポインタ２４−１，３１−１，…をインクリメントする
クロックＲＣＫ，ＷＣＫにより、アドレスカウンタ４
０，５０がインクリメントされ、各ポインタ２４−１，
３１−１，…の出力に応じたアドレスをブロックセレク
タ６０，７０へ出力する。ブロックセレクタ６０，７０
では、アドレスカウンタ４０，５０の出力をデコードし
てブロックセレクト信号ＲＢＳ１，ＷＢＳ１，…を生成
し、それを各ポインタ２４−１，３１−１，…へ与え
る。すると、各ポインタ２４−１，３１−１，…が順に
シフトしてコラムアドレスが発生され、各メモリセルア
レイ１０−１，…に対するアクセスが行われる。
Description
【０００１】
【産業上の利用分野】本発明は、ラインメモリやフィー
ルドメモリ等の高速ファーストイン・ファーストアウト
（以下、ＦＩＦＯという）メモリ、あるいはマルチポー
トメモリ等といった大容量かつ高速で動作するシリアル
アクセスメモリ、特にカラムアドレス指定用のポインタ
（シフトレジスタ）のループ構成に関するものである。
ルドメモリ等の高速ファーストイン・ファーストアウト
（以下、ＦＩＦＯという）メモリ、あるいはマルチポー
トメモリ等といった大容量かつ高速で動作するシリアル
アクセスメモリ、特にカラムアドレス指定用のポインタ
（シフトレジスタ）のループ構成に関するものである。
【０００２】
【従来の技術】従来、ＦＩＦＯメモリ等の大容量かつ高
速で動作するシリアルアクセスメモリにおいて、カラム
（列）アドレスの指定はアドレスデコーダではなく、シ
フトレジスタを使用する場合が多い。このアドレス指定
のためのシフトレジスタをポインタという。このような
シリアルアクセスメモリの一構成例を図２に示す。図２
は、従来のＦＩＦＯ型シリアルアクセスメモリの一構成
例を示すブロック図である。このＦＩＦＯ型シリアルア
クセスメモリは、１メモリブロック構成であり、データ
の格納を行う複数ビットのメモリセルアレイ１０を備え
ている。メモリセルアレイ１０は、複数のビット線ＢＬ
と、それと交差配置された複数のワード線ＷＬとを有
し、それらの各交差箇所には、メモリセルが接続されて
アレイ状に配列されている。このメモリセルアレイ１０
のワード線ＷＬを選択するためにリード用行アドレスカ
ウンタ１１及びライト用行アドレスカウンタ１２が設け
られている。行アドレスカウンタ１１，１２の出力側に
は、そのいずれか一方の出力を選択するアドレスマルチ
プレクサ１３が接続され、該アドレスマルチプレクサ１
３の出力側に行デコーダ１４が接続されている。行デコ
ーダ１４は、アドレスマルチプレクサ１３の出力をデコ
ードしてワード線ＷＬを選択する回路である。
速で動作するシリアルアクセスメモリにおいて、カラム
（列）アドレスの指定はアドレスデコーダではなく、シ
フトレジスタを使用する場合が多い。このアドレス指定
のためのシフトレジスタをポインタという。このような
シリアルアクセスメモリの一構成例を図２に示す。図２
は、従来のＦＩＦＯ型シリアルアクセスメモリの一構成
例を示すブロック図である。このＦＩＦＯ型シリアルア
クセスメモリは、１メモリブロック構成であり、データ
の格納を行う複数ビットのメモリセルアレイ１０を備え
ている。メモリセルアレイ１０は、複数のビット線ＢＬ
と、それと交差配置された複数のワード線ＷＬとを有
し、それらの各交差箇所には、メモリセルが接続されて
アレイ状に配列されている。このメモリセルアレイ１０
のワード線ＷＬを選択するためにリード用行アドレスカ
ウンタ１１及びライト用行アドレスカウンタ１２が設け
られている。行アドレスカウンタ１１，１２の出力側に
は、そのいずれか一方の出力を選択するアドレスマルチ
プレクサ１３が接続され、該アドレスマルチプレクサ１
３の出力側に行デコーダ１４が接続されている。行デコ
ーダ１４は、アドレスマルチプレクサ１３の出力をデコ
ードしてワード線ＷＬを選択する回路である。
【０００３】メモリセルアレイ１０のビット線ＢＬに
は、読出しデータ転送用のトランスファスイッチ回路２
１を介してラインバッファ２２が接続され、その出力側
に入出力スイッチ回路２３が接続されている。入出力ス
イッチ回路２３には、データバスＤＢＲが接続されてい
る。また、カラムアドレスを指定するリード用ポインタ
２４が設けられ、その出力側がドライバ２５を介して入
出力スイッチ回路２３に接続されている。リード用ポイ
ンタ２４は、リードクロックＲＣＫによりインクリメン
ト（増分）されて順次指定アドレスがシフトしていき、
最後アドレスまでいくと先頭アドレスまで戻るため、リ
ング状に接続されて該リードクロックＲＣＫによってア
ドレスがループするようになっている。即ち、このリー
ド用ポインタ２４は、最後アドレスの出力が先頭アドレ
スに入力され、そのインクリメントがリードクロックＲ
ＣＫによって行われるようになっている。ドライバ２５
は、リード用ポインタ２４の出力を駆動して入出力スイ
ッチ回路２３を切換える回路である。
は、読出しデータ転送用のトランスファスイッチ回路２
１を介してラインバッファ２２が接続され、その出力側
に入出力スイッチ回路２３が接続されている。入出力ス
イッチ回路２３には、データバスＤＢＲが接続されてい
る。また、カラムアドレスを指定するリード用ポインタ
２４が設けられ、その出力側がドライバ２５を介して入
出力スイッチ回路２３に接続されている。リード用ポイ
ンタ２４は、リードクロックＲＣＫによりインクリメン
ト（増分）されて順次指定アドレスがシフトしていき、
最後アドレスまでいくと先頭アドレスまで戻るため、リ
ング状に接続されて該リードクロックＲＣＫによってア
ドレスがループするようになっている。即ち、このリー
ド用ポインタ２４は、最後アドレスの出力が先頭アドレ
スに入力され、そのインクリメントがリードクロックＲ
ＣＫによって行われるようになっている。ドライバ２５
は、リード用ポインタ２４の出力を駆動して入出力スイ
ッチ回路２３を切換える回路である。
【０００４】また、ライト用のカラムアドレスを指定す
るためのライト用ポインタ３１が設けられ、その出力側
にドライバ３２を介して入出力スイッチ回路３３が接続
されている。入出力スイッチ回路３３には、データバス
ＤＢＷが接続されている。ライト用ポインタ３１は、リ
ード用ポインタ２４と同様に、ライトクロックＷＣＫに
よってインクリメントされ、最後アドレスの出力が先頭
アドレスに入力される構成になっている。ドライバ３２
は、ライト用ポインタ３１の出力を駆動して入出力スイ
ッチ回路３３を切換える回路である。入出力スイッチ回
路３３は、ラインバッファ３４、及びデータ転送用のト
ランスファスイッチ回路３５を介して、メモリセルアレ
イ１０のビット線ＢＬに接続されている。
るためのライト用ポインタ３１が設けられ、その出力側
にドライバ３２を介して入出力スイッチ回路３３が接続
されている。入出力スイッチ回路３３には、データバス
ＤＢＷが接続されている。ライト用ポインタ３１は、リ
ード用ポインタ２４と同様に、ライトクロックＷＣＫに
よってインクリメントされ、最後アドレスの出力が先頭
アドレスに入力される構成になっている。ドライバ３２
は、ライト用ポインタ３１の出力を駆動して入出力スイ
ッチ回路３３を切換える回路である。入出力スイッチ回
路３３は、ラインバッファ３４、及びデータ転送用のト
ランスファスイッチ回路３５を介して、メモリセルアレ
イ１０のビット線ＢＬに接続されている。
【０００５】次に、動作を説明する。メモリセルアレイ
１０に記憶されたデータを読出す場合、リード用行アド
レスカウンタ１１から出力されるアドレスがアドレスマ
ルチプレクサ１３で選択されて行デコーダ１４へ送られ
る。行デコーダ１４では、アドレスマルチプレクサ１３
からのアドレスをデコードし、メモリセルアレイ１０の
ワード線ＷＬを選択する。すると、選択されたワード線
ＷＬとビット線ＢＬとの交差箇所のメモリセルの記憶デ
ータが該ビット線ＢＬへ読出され、トランスファスイッ
チ回路２１を介してラインバッファ２２へパラレルに送
られてそのラインバッファ２２に格納される。リード用
ポインタ２４は、リードクロックＲＣＫによって順次読
出し用のカラムアドレスを出力する。このアドレスはド
ライバ２５で駆動され、入出力スイッチ回路２３が順次
切換えられていく。そのため、この入出力スイッチ回路
２３により、ラインバッファ２２に格納された読出しデ
ータがシリアルにデータバスＤＢＲへ出力されていく。
１０に記憶されたデータを読出す場合、リード用行アド
レスカウンタ１１から出力されるアドレスがアドレスマ
ルチプレクサ１３で選択されて行デコーダ１４へ送られ
る。行デコーダ１４では、アドレスマルチプレクサ１３
からのアドレスをデコードし、メモリセルアレイ１０の
ワード線ＷＬを選択する。すると、選択されたワード線
ＷＬとビット線ＢＬとの交差箇所のメモリセルの記憶デ
ータが該ビット線ＢＬへ読出され、トランスファスイッ
チ回路２１を介してラインバッファ２２へパラレルに送
られてそのラインバッファ２２に格納される。リード用
ポインタ２４は、リードクロックＲＣＫによって順次読
出し用のカラムアドレスを出力する。このアドレスはド
ライバ２５で駆動され、入出力スイッチ回路２３が順次
切換えられていく。そのため、この入出力スイッチ回路
２３により、ラインバッファ２２に格納された読出しデ
ータがシリアルにデータバスＤＢＲへ出力されていく。
【０００６】また、メモリセルアレイ１０にデータを書
込む場合、ライト用行アドレスカウンタ１２から出力さ
れる行アドレスがアドレスマルチプレクサ１３で選択さ
れて行デコーダ１４へ送られる。行デコーダ１４では、
アドレスマルチプレクサ１３からの行アドレスをデコー
ドしてメモリセルアレイ１０のワード線ＷＬを選択す
る。ライト用ポインタ３１では、ライトクロックＷＣＫ
によって順次カラムアドレスを発生し、そのカラムアド
レスがドライバ３２で駆動されて入出力スイッチ回路３
３が切換えられる。すると、データバスＤＢＷから送ら
れてきたシリアルな書込みデータが、入出力スイッチ回
路３３を介してラインバッファ３４へシリアルに格納さ
れていく。ラインバッファ３４に格納された書込みデー
タは、トランスファスイッチ回路３５を介してメモリセ
ルアレイ１０のビット線ＢＬへパラレルに送られ、選択
されたワード線ＷＬとの交差箇所のメモリセルに該書込
みデータが書込まれる。
込む場合、ライト用行アドレスカウンタ１２から出力さ
れる行アドレスがアドレスマルチプレクサ１３で選択さ
れて行デコーダ１４へ送られる。行デコーダ１４では、
アドレスマルチプレクサ１３からの行アドレスをデコー
ドしてメモリセルアレイ１０のワード線ＷＬを選択す
る。ライト用ポインタ３１では、ライトクロックＷＣＫ
によって順次カラムアドレスを発生し、そのカラムアド
レスがドライバ３２で駆動されて入出力スイッチ回路３
３が切換えられる。すると、データバスＤＢＷから送ら
れてきたシリアルな書込みデータが、入出力スイッチ回
路３３を介してラインバッファ３４へシリアルに格納さ
れていく。ラインバッファ３４に格納された書込みデー
タは、トランスファスイッチ回路３５を介してメモリセ
ルアレイ１０のビット線ＢＬへパラレルに送られ、選択
されたワード線ＷＬとの交差箇所のメモリセルに該書込
みデータが書込まれる。
【０００７】図２のシリアルアクセスメモリでは、その
メモリブロックが１ブロックであるが、メモリ容量が大
きくなってくると、複数のメモリブロックに分けて配置
する必要がある。その一構成例を図３に示す。図３は、
従来の複数のメモリブロックの場合のポインタの接続図
であり、図２中の要素と共通の要素には共通の符号が付
されている。このＦＩＦＯ型シリアルアクセスメモリ
は、４個のメモリブロックＭＢ１〜ＭＢ４を備えてい
る。各メモリブロックＭＢ１〜ＭＢ４は、図２と同一の
回路構成をなし、メモリセルアレイ１０−１〜１０−
４、リード用ポインタ２４−１〜２４−４、及びライト
用ポインタ３１−１〜３１−４等をそれぞれ備えてい
る。各メモリブロックＭＢ１〜ＭＢ４のリード用ポイン
タ２４−１〜２４−４は、信号線（ノード）Ｎ１によっ
て入，出力側が直列に接続されてリング状になってい
る。同様に、各ライト用ポインタ３１−１〜３１−４
も、その入，出力側が信号線（ノード）Ｎ２によって直
列に接続されてリング状になっている。
メモリブロックが１ブロックであるが、メモリ容量が大
きくなってくると、複数のメモリブロックに分けて配置
する必要がある。その一構成例を図３に示す。図３は、
従来の複数のメモリブロックの場合のポインタの接続図
であり、図２中の要素と共通の要素には共通の符号が付
されている。このＦＩＦＯ型シリアルアクセスメモリ
は、４個のメモリブロックＭＢ１〜ＭＢ４を備えてい
る。各メモリブロックＭＢ１〜ＭＢ４は、図２と同一の
回路構成をなし、メモリセルアレイ１０−１〜１０−
４、リード用ポインタ２４−１〜２４−４、及びライト
用ポインタ３１−１〜３１−４等をそれぞれ備えてい
る。各メモリブロックＭＢ１〜ＭＢ４のリード用ポイン
タ２４−１〜２４−４は、信号線（ノード）Ｎ１によっ
て入，出力側が直列に接続されてリング状になってい
る。同様に、各ライト用ポインタ３１−１〜３１−４
も、その入，出力側が信号線（ノード）Ｎ２によって直
列に接続されてリング状になっている。
【０００８】そのため、例えばメモリブロックＭＢ１に
おいて、リード用ポインタ２４−１あるいはライト用ポ
インタ３１−１でカラムアドレスが順次指定されて該メ
モリセルアレイ１０−１に対するアクセスが行われ、該
ポインタ２４−１あるいは３１−１の最後アドレスまで
インクリメントすると、次のメモリブロックＭＢ２のリ
ード用ポインタ２４−２あるいはライト用ポインタ３１
−２へ、信号線Ｎ１あるいはＮ２を介して該アドレスが
転送され、該メモリブロックＭＢ２に対するアクセスが
行われることになる。
おいて、リード用ポインタ２４−１あるいはライト用ポ
インタ３１−１でカラムアドレスが順次指定されて該メ
モリセルアレイ１０−１に対するアクセスが行われ、該
ポインタ２４−１あるいは３１−１の最後アドレスまで
インクリメントすると、次のメモリブロックＭＢ２のリ
ード用ポインタ２４−２あるいはライト用ポインタ３１
−２へ、信号線Ｎ１あるいはＮ２を介して該アドレスが
転送され、該メモリブロックＭＢ２に対するアクセスが
行われることになる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
図３のようなＦＩＦＯ型シリアルアクセスメモリでは、
メモリブロックＭＢ１〜ＭＢ４の数が多くなるほど、各
メモリブロックＭＢ１〜ＭＢ４のポインタ２４−１〜２
４−４，３１−１〜３１−４を接続する信号線Ｎ１，Ｎ
２がかなり長くなり、それに伴なって配線の寄生容量や
寄生抵抗が増大し、高速サイクルでは動作しにくくなっ
てくる。特に、ＦＩＦＯ型シリアルアクセスメモリの場
合、リード用ポインタ２４−１〜２４−４とライト用ポ
インタ３１−１〜３１−４とが必要なため、信号線Ｎ
１，Ｎ２の配線も複雑になるという問題があり、それを
解決することが困難であった。
図３のようなＦＩＦＯ型シリアルアクセスメモリでは、
メモリブロックＭＢ１〜ＭＢ４の数が多くなるほど、各
メモリブロックＭＢ１〜ＭＢ４のポインタ２４−１〜２
４−４，３１−１〜３１−４を接続する信号線Ｎ１，Ｎ
２がかなり長くなり、それに伴なって配線の寄生容量や
寄生抵抗が増大し、高速サイクルでは動作しにくくなっ
てくる。特に、ＦＩＦＯ型シリアルアクセスメモリの場
合、リード用ポインタ２４−１〜２４−４とライト用ポ
インタ３１−１〜３１−４とが必要なため、信号線Ｎ
１，Ｎ２の配線も複雑になるという問題があり、それを
解決することが困難であった。
【００１０】本発明は、前記従来技術が持っていた課題
として、メモリ容量が増大してメモリブロック数が多く
なると、各メモリブロックのポインタ間を接続する信号
線が長くなって各ポインタの高速サイクル動作が困難に
なる点と、各ポインタ間を接続する配線の複雑さの点に
ついて解決したシリアルアクセスメモリを提供するもの
である。
として、メモリ容量が増大してメモリブロック数が多く
なると、各メモリブロックのポインタ間を接続する信号
線が長くなって各ポインタの高速サイクル動作が困難に
なる点と、各ポインタ間を接続する配線の複雑さの点に
ついて解決したシリアルアクセスメモリを提供するもの
である。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するために、クロックによりインクリメントされるポ
インタの出力でカラムアドレスを指定してメモリセルア
レイのアクセスを行うメモリブロックを複数個備え、前
記複数個のメモリブロックに対してデータの入出力をシ
リアルに行うシリアルアクセスメモリにおいて、次のよ
うな手段を設けている。即ち、本発明では、前記クロッ
クによりインクリメントされ、前記各メモリブロックの
ポインタの出力に応じたアドレスを出力するアドレスカ
ウンタと、前記アドレスカウンタから出力されるアドレ
スをデコードしてブロックセレクト信号を生成し、該ブ
ロックセレクト信号を前記各メモリブロックのポインタ
へ先頭アドレスとして入力するブロックセレクタとを、
設けている。
決するために、クロックによりインクリメントされるポ
インタの出力でカラムアドレスを指定してメモリセルア
レイのアクセスを行うメモリブロックを複数個備え、前
記複数個のメモリブロックに対してデータの入出力をシ
リアルに行うシリアルアクセスメモリにおいて、次のよ
うな手段を設けている。即ち、本発明では、前記クロッ
クによりインクリメントされ、前記各メモリブロックの
ポインタの出力に応じたアドレスを出力するアドレスカ
ウンタと、前記アドレスカウンタから出力されるアドレ
スをデコードしてブロックセレクト信号を生成し、該ブ
ロックセレクト信号を前記各メモリブロックのポインタ
へ先頭アドレスとして入力するブロックセレクタとを、
設けている。
【００１２】
【作用】本発明によれば、以上のようにシリアルアクセ
スメモリを構成したので、複数個のメモリブロックに対
するアクセスを行う場合、アドレスカウンタは、ポイン
タをインクリメントするクロックによってインクリメン
トされ、該ポインタの出力に応じたアドレスを出力して
ブロックセレクタへ送る。ブロックセレクタでは、アド
レスカウンタの出力をデコードしてブロックセレクト信
号を生成し、それを各メモリブロックのポインタへ供給
する。すると、各メモリブロックのポインタでは、ブロ
ックセレクト信号を受けてシフトしていき、最終段まで
シフトすると、次のポインタが前記ブロックセレクト信
号によって選択され、順次シフトしていき、各メモリブ
ロックに対するアクセスが行われる。これにより、各ポ
インタ間を接続する信号線が不要になり、該ポインタの
高速動作が行える。従って、前記課題を解決できるので
ある。
スメモリを構成したので、複数個のメモリブロックに対
するアクセスを行う場合、アドレスカウンタは、ポイン
タをインクリメントするクロックによってインクリメン
トされ、該ポインタの出力に応じたアドレスを出力して
ブロックセレクタへ送る。ブロックセレクタでは、アド
レスカウンタの出力をデコードしてブロックセレクト信
号を生成し、それを各メモリブロックのポインタへ供給
する。すると、各メモリブロックのポインタでは、ブロ
ックセレクト信号を受けてシフトしていき、最終段まで
シフトすると、次のポインタが前記ブロックセレクト信
号によって選択され、順次シフトしていき、各メモリブ
ロックに対するアクセスが行われる。これにより、各ポ
インタ間を接続する信号線が不要になり、該ポインタの
高速動作が行える。従って、前記課題を解決できるので
ある。
【００１３】
【実施例】図１は、本発明の実施例を示すＦＩＦＯ型シ
リアルアクセスメモリの概略の構成ブロック図であり、
従来の図２及び図３中の要素と共通の要素には共通の符
号が付されている。このＦＩＦＯ型シリアルアクセスメ
モリでは、従来の図２及び図３と同一回路構成の４個の
メモリブロックＭＢ１〜ＭＢ４を備えている。各メモリ
ブロックＭＢ１〜ＭＢ４は、従来と同様にメモリセルア
レイ１０−１〜１０−４、リード用ポインタ２４−１〜
２４−４、及びライト用ポインタ３１−１〜３１−４等
を有している。各ポインタ２４−１〜２４−４、及び３
１−１〜３１−４は、例えば２５６ビットのレジスタで
それぞれ構成されている。
リアルアクセスメモリの概略の構成ブロック図であり、
従来の図２及び図３中の要素と共通の要素には共通の符
号が付されている。このＦＩＦＯ型シリアルアクセスメ
モリでは、従来の図２及び図３と同一回路構成の４個の
メモリブロックＭＢ１〜ＭＢ４を備えている。各メモリ
ブロックＭＢ１〜ＭＢ４は、従来と同様にメモリセルア
レイ１０−１〜１０−４、リード用ポインタ２４−１〜
２４−４、及びライト用ポインタ３１−１〜３１−４等
を有している。各ポインタ２４−１〜２４−４、及び３
１−１〜３１−４は、例えば２５６ビットのレジスタで
それぞれ構成されている。
【００１４】本実施例では、従来のように各ポインタ２
４−１〜２４−４，３１−１〜３１−４間を結線せず
に、リードクロックＲＣＫによりインクリメントされて
各メモリブロックＭＢ１〜ＭＢ４のリード用ポインタ２
４−１〜２４−４の出力に応じたアドレスを出力するリ
ードカラム用アドレスカウンタ４０と、ライトクロック
ＷＣＫによりインクリメントされて各ライト用ポインタ
３１−１〜３１−４の出力に応じたアドレスを出力する
ライトカラム用アドレスカウンタ５０と、該リードカラ
ム用アドレスカウンタ４０から出力されるアドレスをデ
コードしてブロックセレクト信号ＲＢＳ１〜ＲＢＳ４を
生成し、それを各リード用ポインタ２４−１〜２４−４
の初段へ入力するリード用ブロックセレクタ６０と、該
ライトカラム用アドレスカウンタ５０から出力されるア
ドレスをデコードしてブロックセレクト信号ＷＢＳ１〜
ＷＢＳ４を生成し、それを各ライト用ポインタ３１−１
〜３１−４の初段へ入力するライト用ブロックセレクタ
７０とを、設けている。
４−１〜２４−４，３１−１〜３１−４間を結線せず
に、リードクロックＲＣＫによりインクリメントされて
各メモリブロックＭＢ１〜ＭＢ４のリード用ポインタ２
４−１〜２４−４の出力に応じたアドレスを出力するリ
ードカラム用アドレスカウンタ４０と、ライトクロック
ＷＣＫによりインクリメントされて各ライト用ポインタ
３１−１〜３１−４の出力に応じたアドレスを出力する
ライトカラム用アドレスカウンタ５０と、該リードカラ
ム用アドレスカウンタ４０から出力されるアドレスをデ
コードしてブロックセレクト信号ＲＢＳ１〜ＲＢＳ４を
生成し、それを各リード用ポインタ２４−１〜２４−４
の初段へ入力するリード用ブロックセレクタ６０と、該
ライトカラム用アドレスカウンタ５０から出力されるア
ドレスをデコードしてブロックセレクト信号ＷＢＳ１〜
ＷＢＳ４を生成し、それを各ライト用ポインタ３１−１
〜３１−４の初段へ入力するライト用ブロックセレクタ
７０とを、設けている。
【００１５】リードカラム用アドレスカウンタ４０は、
各リード用ポインタ２４−１〜２４−４が２５６ビット
構成なので８ビットのカウンタが必要であり、さらに４
個のメモリブロックＭＢ１〜ＭＢ４を選択するために２
ビットのカウンタが必要となり、従って合計１０ビット
のカウンタで構成されている。同様に、ライトカラム用
アドレスカウンタ５０も１０ビットのカウンタで構成さ
れている。リードカラム用アドレスカウンタ４０は、リ
ード用ポインタ２４−１〜２４−４をインクリメントす
るリードクロックＲＣＫに基づき、該ポインタ２４−１
〜２４−４と同期してインクリメントされ、該ポインタ
２４−１〜２４−４が選択しているアドレスを該アドレ
スカウンタ４０が出力する機能を有している。同様に、
ライトカラム用アドレスカウンタ５０は、ライト用ポイ
ンタ３１−１〜３１−４をインクリメントするライトク
ロックＷＣＫによってインクリメントされ、該ポインタ
３１−１〜３１−４が選択しているアドレスを出力する
機能を有している。
各リード用ポインタ２４−１〜２４−４が２５６ビット
構成なので８ビットのカウンタが必要であり、さらに４
個のメモリブロックＭＢ１〜ＭＢ４を選択するために２
ビットのカウンタが必要となり、従って合計１０ビット
のカウンタで構成されている。同様に、ライトカラム用
アドレスカウンタ５０も１０ビットのカウンタで構成さ
れている。リードカラム用アドレスカウンタ４０は、リ
ード用ポインタ２４−１〜２４−４をインクリメントす
るリードクロックＲＣＫに基づき、該ポインタ２４−１
〜２４−４と同期してインクリメントされ、該ポインタ
２４−１〜２４−４が選択しているアドレスを該アドレ
スカウンタ４０が出力する機能を有している。同様に、
ライトカラム用アドレスカウンタ５０は、ライト用ポイ
ンタ３１−１〜３１−４をインクリメントするライトク
ロックＷＣＫによってインクリメントされ、該ポインタ
３１−１〜３１−４が選択しているアドレスを出力する
機能を有している。
【００１６】図４は、図１のリード用ポインタ２４−
１、リードカラム用アドレスカウンタ４０、及びリード
用ブロックセレクタ６０を示す要部の構成ブロック図で
ある。リード用ポインタ２４−１は、２５６ビットのレ
ジスタ２４0 〜２４255 で構成され、それらがリードク
ロックＲＣＫ及びその逆相のリードクロックＲＣＫ
N（Ｎは逆相を意味する）によりインクリメントしてカ
ラムアドレスを発生する機能を有している。このリード
用ポインタ２４−１は、例えばリードクロックＲＣＫの
立下がりに同期してインクリメントするように構成され
ている。リードカラム用アドレスカウンタ４０は、相補
的なリードクロックＲＣＫ，ＲＣＫN によってインクリ
メントし、リード用ポインタ２４−１〜２４−４の出力
に応じたアドレスを出力する機能を有している。このリ
ード用アドレスカウンタ４０は、例えばリードクロック
ＲＣＫの立下がり時にインクリメントし、１０ビットの
相補的な出力信号ＲＹ０・ＲＹ０N 〜ＲＹ９・ＲＹ９N
を出力する機能を有している。アドレスカウンタ４０の
例えば上位２ビットの相補的な出力信号ＲＹ８・ＲＹ８
N ，ＲＹ９・ＲＹ９N は、リード用ブロックセレクタ６
０へ送られる。リード用ブロックセレクタ６０は、４個
の単位セレクタ６０1 〜６０4 で構成され、リードカラ
ム用アドレスカウンタ４０の上位２ビットの相補的な出
力信号ＲＹ８・ＲＹ８N ，ＲＹ９・ＲＹ９N をデコード
してブロックセレクト信号ＲＢＳ１〜ＲＢＳ４を生成
し、それを各リード用ポインタ２４−１〜２４−４の初
段へ入力する機能を有している。各リード用ポインタ２
４−１〜２４−４では、ブロックセレクト信号ＲＢＳ１
〜ＲＢＳ４を受けてリードクロックＲＣＫ，ＲＣＫN に
同期してシフトしていくことになる。
１、リードカラム用アドレスカウンタ４０、及びリード
用ブロックセレクタ６０を示す要部の構成ブロック図で
ある。リード用ポインタ２４−１は、２５６ビットのレ
ジスタ２４0 〜２４255 で構成され、それらがリードク
ロックＲＣＫ及びその逆相のリードクロックＲＣＫ
N（Ｎは逆相を意味する）によりインクリメントしてカ
ラムアドレスを発生する機能を有している。このリード
用ポインタ２４−１は、例えばリードクロックＲＣＫの
立下がりに同期してインクリメントするように構成され
ている。リードカラム用アドレスカウンタ４０は、相補
的なリードクロックＲＣＫ，ＲＣＫN によってインクリ
メントし、リード用ポインタ２４−１〜２４−４の出力
に応じたアドレスを出力する機能を有している。このリ
ード用アドレスカウンタ４０は、例えばリードクロック
ＲＣＫの立下がり時にインクリメントし、１０ビットの
相補的な出力信号ＲＹ０・ＲＹ０N 〜ＲＹ９・ＲＹ９N
を出力する機能を有している。アドレスカウンタ４０の
例えば上位２ビットの相補的な出力信号ＲＹ８・ＲＹ８
N ，ＲＹ９・ＲＹ９N は、リード用ブロックセレクタ６
０へ送られる。リード用ブロックセレクタ６０は、４個
の単位セレクタ６０1 〜６０4 で構成され、リードカラ
ム用アドレスカウンタ４０の上位２ビットの相補的な出
力信号ＲＹ８・ＲＹ８N ，ＲＹ９・ＲＹ９N をデコード
してブロックセレクト信号ＲＢＳ１〜ＲＢＳ４を生成
し、それを各リード用ポインタ２４−１〜２４−４の初
段へ入力する機能を有している。各リード用ポインタ２
４−１〜２４−４では、ブロックセレクト信号ＲＢＳ１
〜ＲＢＳ４を受けてリードクロックＲＣＫ，ＲＣＫN に
同期してシフトしていくことになる。
【００１７】他のリード用ポインタ２４−２〜２４−４
及びライト用ポインタ３１−１〜３１−４も、リード用
ポインタ２４−１と同一の構成である。また、図１のラ
イトカラム用アドレスカウンタ５０及びライト用ブロッ
クセレクタ７０も、リードカラム用アドレスカウンタ４
０及びリード用ブロックセレクタ６０と入，出力信号が
異なっているが、同一の回路で構成されている。図５
は、図４のリード用ポインタ２４−１の構成例を示す回
路図である。このリード用ポインタ２４−１は、２５６
ビットのレジスタ２４0 〜２４255で構成されている。
各レジスタ２４0 〜２４255 は、クロックドインバータ
で構成され、リードクロックＲＣＫによりオン，オフ動
作するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）１０１と、逆相のリードクロックＲＣＫNで
オン，オフ動作するＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）１０２とを有し、それらが直
列に接続されている。ＰＭＯＳ１０１は、ブロックセレ
クト信号ＲＢＳ１によりオン，オフ動作するＰＭＯＳ１
０３を介して電源電位ＶＣＣに接続されている。ＮＭＯ
Ｓ１０２は、ブロックセレクト信号ＲＢＳ１によりオ
ン，オフ動作するＮＭＯＳ１０４を介して接地電位ＶＳ
Ｓに接続されている。ＰＭＯＳ１０１とＮＭＯＳ１０２
の接続点には、逆並列のインバータ１１１，１１２から
なるラッチ手段１１０が接続されると共に、リセット信
号ＲＳによりオン，オフ動作するＰＭＯＳ１１５を介し
て電源電位ＶＣＣが接続されている。
及びライト用ポインタ３１−１〜３１−４も、リード用
ポインタ２４−１と同一の構成である。また、図１のラ
イトカラム用アドレスカウンタ５０及びライト用ブロッ
クセレクタ７０も、リードカラム用アドレスカウンタ４
０及びリード用ブロックセレクタ６０と入，出力信号が
異なっているが、同一の回路で構成されている。図５
は、図４のリード用ポインタ２４−１の構成例を示す回
路図である。このリード用ポインタ２４−１は、２５６
ビットのレジスタ２４0 〜２４255で構成されている。
各レジスタ２４0 〜２４255 は、クロックドインバータ
で構成され、リードクロックＲＣＫによりオン，オフ動
作するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓという）１０１と、逆相のリードクロックＲＣＫNで
オン，オフ動作するＮチャネル型ＭＯＳトランジスタ
（以下、ＮＭＯＳという）１０２とを有し、それらが直
列に接続されている。ＰＭＯＳ１０１は、ブロックセレ
クト信号ＲＢＳ１によりオン，オフ動作するＰＭＯＳ１
０３を介して電源電位ＶＣＣに接続されている。ＮＭＯ
Ｓ１０２は、ブロックセレクト信号ＲＢＳ１によりオ
ン，オフ動作するＮＭＯＳ１０４を介して接地電位ＶＳ
Ｓに接続されている。ＰＭＯＳ１０１とＮＭＯＳ１０２
の接続点には、逆並列のインバータ１１１，１１２から
なるラッチ手段１１０が接続されると共に、リセット信
号ＲＳによりオン，オフ動作するＰＭＯＳ１１５を介し
て電源電位ＶＣＣが接続されている。
【００１８】また、逆相のリードクロックＲＣＫN によ
りオン，オフ動作するＰＭＯＳ１２１と、リードクロッ
クＲＣＫによりオン，オフ動作するＮＭＯＳ１２２とが
設けられ、それらが直列接続されている。ＰＭＯＳ１２
１は、ＰＭＯＳ１０１及びＮＭＯＳ１０２の接続点の電
位によってオン，オフ動作するＰＭＯＳ１２３を介し
て、電源電位ＶＣＣに接続されている。ＮＭＯＳ１２２
は、ＰＭＯＳ１０１及びＮＭＯＳ１０２の接続点の電位
によりオン，オフ動作するＮＭＯＳ１２４を介して接地
電位ＶＳＳに接続されている。さらに、ＰＭＯＳ１２１
とＮＭＯＳ１２２の接続点には、逆並列のインバータ１
３１，１３２からなるラッチ手段１３０が接続されてい
る。
りオン，オフ動作するＰＭＯＳ１２１と、リードクロッ
クＲＣＫによりオン，オフ動作するＮＭＯＳ１２２とが
設けられ、それらが直列接続されている。ＰＭＯＳ１２
１は、ＰＭＯＳ１０１及びＮＭＯＳ１０２の接続点の電
位によってオン，オフ動作するＰＭＯＳ１２３を介し
て、電源電位ＶＣＣに接続されている。ＮＭＯＳ１２２
は、ＰＭＯＳ１０１及びＮＭＯＳ１０２の接続点の電位
によりオン，オフ動作するＮＭＯＳ１２４を介して接地
電位ＶＳＳに接続されている。さらに、ＰＭＯＳ１２１
とＮＭＯＳ１２２の接続点には、逆並列のインバータ１
３１，１３２からなるラッチ手段１３０が接続されてい
る。
【００１９】このレジスタ２４0 では、相補的なリード
クロックＲＣＫ，ＲＣＫN に同期して、入力されるブロ
ックセレクト信号ＲＢＳ１がＰＭＯＳ１０３及びＮＭＯ
Ｓ１０４で反転され、その反転信号がラッチ手段１１０
にラッチされると共に、次段のＰＭＯＳ１２３及びＮＭ
ＯＳ１２４でさらに反転され、その反転された信号がラ
ッチ手段１３０でラッチされると共に、次段のレジスタ
２４1 ，…，２４255へ順次転送されていく。
クロックＲＣＫ，ＲＣＫN に同期して、入力されるブロ
ックセレクト信号ＲＢＳ１がＰＭＯＳ１０３及びＮＭＯ
Ｓ１０４で反転され、その反転信号がラッチ手段１１０
にラッチされると共に、次段のＰＭＯＳ１２３及びＮＭ
ＯＳ１２４でさらに反転され、その反転された信号がラ
ッチ手段１３０でラッチされると共に、次段のレジスタ
２４1 ，…，２４255へ順次転送されていく。
【００２０】図１に示す他のリード用ポインタ２４−２
〜２４−４は、他のブロックセレクト信号ＲＢＳ２〜Ｒ
ＢＳ４が入力される構成になっている。図６は、図４の
リード用ブロックセレクタ６０の回路図である。このリ
ード用ブロックセレクタ６０は、４個の単位セレクタ６
０1 〜６０4 で構成されている。単位セレクタ６０
1 は、リードカラム用アドレスカウンタ４０の上位２ビ
ットの出力信号ＲＹ８N ，ＲＹ９N の論理積を求めるデ
コード用の２入力ＮＡＮＤゲート２００を有し、その出
力側にワンショットパルス発生手段２１０が接続されて
いる。ワンショットパルス発生手段２１０は、ＮＡＮＤ
ゲート２００の出力から１パルスを発生する回路であ
り、縦続接続された信号遅延用のインバータ２１１〜２
１４と、該インバータ２１２，２１３の出力側に分岐接
続された信号遅延用のキャパシタ２１５，２１６と、イ
ンバータ２１１，２１４の両出力の論理積を求めて１パ
ルスを発生する２入力ＮＡＮＤゲート２１７とで構成さ
れ、その出力側にフリップフロップ（以下、ＦＦとい
う）２２０が接続されている。ＦＦ２２０は、ワンショ
ットパルス発生手段２１０から発生された１パルスを一
時保持し、リードクロックＲＣＫに同期してブロックセ
レクト信号ＲＢＳ１を出力する回路であり、２個の２入
力ＮＡＮＤゲート２２１，２２２がたすき掛け接続され
た構成となっている。
〜２４−４は、他のブロックセレクト信号ＲＢＳ２〜Ｒ
ＢＳ４が入力される構成になっている。図６は、図４の
リード用ブロックセレクタ６０の回路図である。このリ
ード用ブロックセレクタ６０は、４個の単位セレクタ６
０1 〜６０4 で構成されている。単位セレクタ６０
1 は、リードカラム用アドレスカウンタ４０の上位２ビ
ットの出力信号ＲＹ８N ，ＲＹ９N の論理積を求めるデ
コード用の２入力ＮＡＮＤゲート２００を有し、その出
力側にワンショットパルス発生手段２１０が接続されて
いる。ワンショットパルス発生手段２１０は、ＮＡＮＤ
ゲート２００の出力から１パルスを発生する回路であ
り、縦続接続された信号遅延用のインバータ２１１〜２
１４と、該インバータ２１２，２１３の出力側に分岐接
続された信号遅延用のキャパシタ２１５，２１６と、イ
ンバータ２１１，２１４の両出力の論理積を求めて１パ
ルスを発生する２入力ＮＡＮＤゲート２１７とで構成さ
れ、その出力側にフリップフロップ（以下、ＦＦとい
う）２２０が接続されている。ＦＦ２２０は、ワンショ
ットパルス発生手段２１０から発生された１パルスを一
時保持し、リードクロックＲＣＫに同期してブロックセ
レクト信号ＲＢＳ１を出力する回路であり、２個の２入
力ＮＡＮＤゲート２２１，２２２がたすき掛け接続され
た構成となっている。
【００２１】他の単位セレクタ６０2 〜６０4 も、入力
信号が異なるだけで、単位セレクタ６０1 と同一の回路
構成をなし、ブロックセレクト信号ＲＢＳ２〜ＲＢＳ４
をそれぞれ出力するようになっている。また、図１のラ
イト用ブロックセレクタ７０も、リード用ブロックセレ
クタ６０と入，出力信号が異なるのみで、同一の回路構
成になっている。図７は、図４の動作を示すタイミング
図であり、この図を参照しつつ、図１、図４、図５、及
び図６に示されるＦＩＦＯ型シリアルアクセスメモリの
動作を説明する。図１のメモリブロックＭＢ１〜ＭＢ４
に記憶されたデータを読出す場合、まずメモリブロック
ＭＢ１に対し、図２のリード用行アドレスカウンタ１
１、アドレスマルチプレクサ１３、及び行デコーダ１４
によってメモリセルアレイ１０−１のワード線ＷＬが選
択される。図４のリードカラム用アドレスカウンタ４０
では、相補的なリードクロックＲＣＫ，ＲＣＫN を入力
し、そのリードクロックＲＣＫの立下がり時にインクリ
メントし、上位２ビットの出力信号ＲＹ８・ＲＹ８N，
ＲＹ９・ＲＹ９N をリード用ブロックセレクタ６０へ与
える。図６のリード用ブロックセレクタ６０では、その
うちの単位セレクタ６０1 が、出力信号ＲＹ８N ，ＲＹ
９N をデコードし、リードクロックＲＣＫの立下がり時
に１パルスのブロックセレクト信号ＲＢＳ１を生成し、
それをリード用ポインタ２４−１の初段のレジスタ２４
0 へ入力する。
信号が異なるだけで、単位セレクタ６０1 と同一の回路
構成をなし、ブロックセレクト信号ＲＢＳ２〜ＲＢＳ４
をそれぞれ出力するようになっている。また、図１のラ
イト用ブロックセレクタ７０も、リード用ブロックセレ
クタ６０と入，出力信号が異なるのみで、同一の回路構
成になっている。図７は、図４の動作を示すタイミング
図であり、この図を参照しつつ、図１、図４、図５、及
び図６に示されるＦＩＦＯ型シリアルアクセスメモリの
動作を説明する。図１のメモリブロックＭＢ１〜ＭＢ４
に記憶されたデータを読出す場合、まずメモリブロック
ＭＢ１に対し、図２のリード用行アドレスカウンタ１
１、アドレスマルチプレクサ１３、及び行デコーダ１４
によってメモリセルアレイ１０−１のワード線ＷＬが選
択される。図４のリードカラム用アドレスカウンタ４０
では、相補的なリードクロックＲＣＫ，ＲＣＫN を入力
し、そのリードクロックＲＣＫの立下がり時にインクリ
メントし、上位２ビットの出力信号ＲＹ８・ＲＹ８N，
ＲＹ９・ＲＹ９N をリード用ブロックセレクタ６０へ与
える。図６のリード用ブロックセレクタ６０では、その
うちの単位セレクタ６０1 が、出力信号ＲＹ８N ，ＲＹ
９N をデコードし、リードクロックＲＣＫの立下がり時
に１パルスのブロックセレクト信号ＲＢＳ１を生成し、
それをリード用ポインタ２４−１の初段のレジスタ２４
0 へ入力する。
【００２２】図５のリード用ポインタ２４−１における
初段のレジスタ２４0 では、リードクロックＲＣＫの立
下がりに同期してブロックセレクト信号ＲＢＳ１を入力
し、それをＰＭＯＳ１０３及びＮＭＯＳ１０４で反転
し、さらにＰＭＯＳ１２３及びＮＭＯＳ１２４で反転
し、次段のレジスタ２４1 へ送る。次段のレジスタ２４
1では、前記と同様の動作を行い、順次シフトしてい
く。そのため、各段のレジスタ２４0 〜２４255 から、
順次コラムアドレスが発生する。このコラムアドレスに
より、メモリセルアレイ１０−１内の選択されたワード
線ＷＬと交差するビット線ＢＬ上のメモリセルから読出
されたデータが選択され、図２の入出力スイッチ回路２
３を介してデータバスＤＢＲへ順次シリアルに読出され
ていく。
初段のレジスタ２４0 では、リードクロックＲＣＫの立
下がりに同期してブロックセレクト信号ＲＢＳ１を入力
し、それをＰＭＯＳ１０３及びＮＭＯＳ１０４で反転
し、さらにＰＭＯＳ１２３及びＮＭＯＳ１２４で反転
し、次段のレジスタ２４1 へ送る。次段のレジスタ２４
1では、前記と同様の動作を行い、順次シフトしてい
く。そのため、各段のレジスタ２４0 〜２４255 から、
順次コラムアドレスが発生する。このコラムアドレスに
より、メモリセルアレイ１０−１内の選択されたワード
線ＷＬと交差するビット線ＢＬ上のメモリセルから読出
されたデータが選択され、図２の入出力スイッチ回路２
３を介してデータバスＤＢＲへ順次シリアルに読出され
ていく。
【００２３】リード用ポインタ２４−１において、最終
段のレジスタ２４255 までシフトすると、図６のリード
用ブロックセレクタ６０内の単位セレクタ６０2 から、
リードクロックＲＣＫの立下がり時に前記と同様にして
１パルスのブロックセレクト信号ＲＢＳ２が出力され、
メモリブロックＭＢ２のリード用ポインタ２４−２の入
力段のレジスタに入力される。リード用ポインタ２４−
２では、ブロックセレクト信号ＲＢＳ２を受けてリード
クロックＲＣＫの立下がり時に順次シフトしていき、該
メモリセルアレイ１０−２に対するデータの読出しが行
われる。リード用ポインタ２４−２の最終段のレジスタ
までシフトしていくと、前記と同様にしてリード用ブロ
ックセレクタ６０からブロックセレクト信号ＲＢＳ３が
出力されてメモリブロックＭＢ３のリード用ポインタ２
４−３が順次シフトしていき、それが終わると、リード
用ブロックセレクタ６０からブロックセレクト信号ＲＢ
Ｓ４が出力されてメモリブロックＭＢ４のリード用ポイ
ンタ２４−４がシフトしていく。
段のレジスタ２４255 までシフトすると、図６のリード
用ブロックセレクタ６０内の単位セレクタ６０2 から、
リードクロックＲＣＫの立下がり時に前記と同様にして
１パルスのブロックセレクト信号ＲＢＳ２が出力され、
メモリブロックＭＢ２のリード用ポインタ２４−２の入
力段のレジスタに入力される。リード用ポインタ２４−
２では、ブロックセレクト信号ＲＢＳ２を受けてリード
クロックＲＣＫの立下がり時に順次シフトしていき、該
メモリセルアレイ１０−２に対するデータの読出しが行
われる。リード用ポインタ２４−２の最終段のレジスタ
までシフトしていくと、前記と同様にしてリード用ブロ
ックセレクタ６０からブロックセレクト信号ＲＢＳ３が
出力されてメモリブロックＭＢ３のリード用ポインタ２
４−３が順次シフトしていき、それが終わると、リード
用ブロックセレクタ６０からブロックセレクト信号ＲＢ
Ｓ４が出力されてメモリブロックＭＢ４のリード用ポイ
ンタ２４−４がシフトしていく。
【００２４】また、図１のメモリブロックＭＢ１〜ＭＢ
４に対してデータを書込む場合、ライトカラム用アドレ
スカウンタ５０が、ライトクロックＷＣＫの立下がり時
にインクリメントしていき、その上位２ビットの出力信
号がライト用ブロックセレクタ７０でデコードされ、ブ
ロックセレクト信号ＷＢＳ１〜ＷＢＳ４が順次出力され
る。このブロックセレクト信号ＷＢＳ１〜ＷＢＳ４を各
メモリブロックＭＢ１〜ＭＢ４のライト用ポインタ３１
−１〜３１−４が順に受け、リード用ポインタ２４−１
〜２４−４と同様にシフトしていき、コラムアドレスが
発生されて各メモリセルアレイ１０−１〜１０−４に対
するデータの書込みが行われる。
４に対してデータを書込む場合、ライトカラム用アドレ
スカウンタ５０が、ライトクロックＷＣＫの立下がり時
にインクリメントしていき、その上位２ビットの出力信
号がライト用ブロックセレクタ７０でデコードされ、ブ
ロックセレクト信号ＷＢＳ１〜ＷＢＳ４が順次出力され
る。このブロックセレクト信号ＷＢＳ１〜ＷＢＳ４を各
メモリブロックＭＢ１〜ＭＢ４のライト用ポインタ３１
−１〜３１−４が順に受け、リード用ポインタ２４−１
〜２４−４と同様にシフトしていき、コラムアドレスが
発生されて各メモリセルアレイ１０−１〜１０−４に対
するデータの書込みが行われる。
【００２５】以上のように、本実施例では次のような利
点がある。 （ａ） 図３に示す従来のＦＩＦＯ型シリアルアクセス
メモリでは、各メモリブロックＭＢ１〜ＭＢ４のポイン
タ２４−１〜２４−４，３１−１〜３１−４の最後の出
力を次メモリブロックのポインタの入力としている。こ
れに対して本実施例では、アドレスカウンタ４０，５０
及びブロックセレクタ６０，７０により、各ブロックＭ
Ｂ１〜ＭＢ４のポインタ２４−１〜２４−４，３１−１
〜３１−４の入力信号を作るようにしているので、各メ
モリブロックＭＢ１〜ＭＢ４におけるポインタ２４−１
〜２４−４，３１−１〜３１−４間の接続が不要とな
り、配線のレイアウトが行いやすい。しかも、各ポイン
タ２４−１〜２４−４，３１−１〜３１−４間を接続す
る信号線が不要になるので、その信号線の寄生容量や寄
生抵抗がなくなり、高速サイクルでの動作が行いやす
い。 （ｂ） シリアルアクセスメモリに冗長救済用のアドレ
スカウンタが設けられている場合、リードカラム用アド
レスカウンタ４０及びライトカラム用アドレスカウンタ
５０はその冗長救済用アドレスカウンタと共用できるた
め、そのアドレスカウンタ４０，５０によるチップサイ
ズの増加を抑制できる。
点がある。 （ａ） 図３に示す従来のＦＩＦＯ型シリアルアクセス
メモリでは、各メモリブロックＭＢ１〜ＭＢ４のポイン
タ２４−１〜２４−４，３１−１〜３１−４の最後の出
力を次メモリブロックのポインタの入力としている。こ
れに対して本実施例では、アドレスカウンタ４０，５０
及びブロックセレクタ６０，７０により、各ブロックＭ
Ｂ１〜ＭＢ４のポインタ２４−１〜２４−４，３１−１
〜３１−４の入力信号を作るようにしているので、各メ
モリブロックＭＢ１〜ＭＢ４におけるポインタ２４−１
〜２４−４，３１−１〜３１−４間の接続が不要とな
り、配線のレイアウトが行いやすい。しかも、各ポイン
タ２４−１〜２４−４，３１−１〜３１−４間を接続す
る信号線が不要になるので、その信号線の寄生容量や寄
生抵抗がなくなり、高速サイクルでの動作が行いやす
い。 （ｂ） シリアルアクセスメモリに冗長救済用のアドレ
スカウンタが設けられている場合、リードカラム用アド
レスカウンタ４０及びライトカラム用アドレスカウンタ
５０はその冗長救済用アドレスカウンタと共用できるた
め、そのアドレスカウンタ４０，５０によるチップサイ
ズの増加を抑制できる。
【００２６】図８は、図４のリード用ポインタ２４−１
の他の構成例を示す回路図であり、図５中の要素と共通
の要素には共通の符号が付されている。このリード用ポ
インタ２４−１は、ブロックセレクト信号ＲＢＳ１〜Ｒ
ＢＳ４をリセット信号として使用した構成例であり、初
段のレジスタ２４0 内の図５のリセット用ＰＭＯＳ１１
５が、接地電位ＶＳＳに接続されたＮＭＯＳ１１５ａに
置換えられ、次段の各レジスタ２４1 ，…，２４
255 が、図５の各レジスタと同一回路構成となってい
る。初段のレジスタ２４0 内のリセット用ＮＭＯＳ１１
５ａは、ブロックセレクト信号ＲＢＳ１でゲート制御さ
れる。このブロックセレクト信号ＲＢＳ１はインバータ
１４０で反転されて逆相のブロックセレクト信号ＲＢＳ
１N が作られ、そのブロックセレクト信号ＲＢＳ１N に
よって、次段以降の各レジスタ２４1 ，…，２４255 内
のリセット用ＰＭＯＳ１１５がゲート制御されるような
構成になっている。
の他の構成例を示す回路図であり、図５中の要素と共通
の要素には共通の符号が付されている。このリード用ポ
インタ２４−１は、ブロックセレクト信号ＲＢＳ１〜Ｒ
ＢＳ４をリセット信号として使用した構成例であり、初
段のレジスタ２４0 内の図５のリセット用ＰＭＯＳ１１
５が、接地電位ＶＳＳに接続されたＮＭＯＳ１１５ａに
置換えられ、次段の各レジスタ２４1 ，…，２４
255 が、図５の各レジスタと同一回路構成となってい
る。初段のレジスタ２４0 内のリセット用ＮＭＯＳ１１
５ａは、ブロックセレクト信号ＲＢＳ１でゲート制御さ
れる。このブロックセレクト信号ＲＢＳ１はインバータ
１４０で反転されて逆相のブロックセレクト信号ＲＢＳ
１N が作られ、そのブロックセレクト信号ＲＢＳ１N に
よって、次段以降の各レジスタ２４1 ，…，２４255 内
のリセット用ＰＭＯＳ１１５がゲート制御されるような
構成になっている。
【００２７】このような構成のリード用ポインタ２４−
１では、リード用ブロックセレクタ６０からブロックセ
レクト信号ＲＢＳ１が供給されると、初段のレジスタ２
４0内のＮＭＯＳ１１５ａがオンし、該レジスタ２４0
のみがリセットされ、リードクロックＲＣＫの立下がり
に同期してこの初段のレジスタ２４0 から後段のレジス
タ２４1 ，…，２４255 へ順次シフトしていき、図５と
同様にコラムアドレスを発生する。このようなリード用
ポインタ２４−１を用いても、第５図のものと同様の利
点が得られる。
１では、リード用ブロックセレクタ６０からブロックセ
レクト信号ＲＢＳ１が供給されると、初段のレジスタ２
４0内のＮＭＯＳ１１５ａがオンし、該レジスタ２４0
のみがリセットされ、リードクロックＲＣＫの立下がり
に同期してこの初段のレジスタ２４0 から後段のレジス
タ２４1 ，…，２４255 へ順次シフトしていき、図５と
同様にコラムアドレスを発生する。このようなリード用
ポインタ２４−１を用いても、第５図のものと同様の利
点が得られる。
【００２８】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、図１のＦＩＦＯ型シ
リアルアクセスメモリでは４個のメモリブロックＭＢ１
〜ＭＢ４を備えているが、そのメモリブロック数はメモ
リ容量に応じて任意の数に設定できる。また、各メモリ
ブロックＭＢ１〜ＭＢ４の回路構成を、図２以外の回路
構成に変えたり、さらにブロックセレクタ６０，７０
も、図６以外の回路で構成してもよい。同様に、ポイン
タ２４−１〜２４−４，３１−１〜３１−４も、図５及
び図８以外の回路で構成してもよい。また、本発明はマ
ルチポートメモリ等といった他のシリアルアクセスメモ
リにも適用でき、それに応じて各メモリブロックＭＢ１
〜ＭＢ４を構成すればよい。
種々の変形が可能である。例えば、図１のＦＩＦＯ型シ
リアルアクセスメモリでは４個のメモリブロックＭＢ１
〜ＭＢ４を備えているが、そのメモリブロック数はメモ
リ容量に応じて任意の数に設定できる。また、各メモリ
ブロックＭＢ１〜ＭＢ４の回路構成を、図２以外の回路
構成に変えたり、さらにブロックセレクタ６０，７０
も、図６以外の回路で構成してもよい。同様に、ポイン
タ２４−１〜２４−４，３１−１〜３１−４も、図５及
び図８以外の回路で構成してもよい。また、本発明はマ
ルチポートメモリ等といった他のシリアルアクセスメモ
リにも適用でき、それに応じて各メモリブロックＭＢ１
〜ＭＢ４を構成すればよい。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、アドレスカウンタ及びブロックセレクタを設け、
そのブロックセレクタから出力されるブロックセレクト
信号により、動作する各メモリブロックのポインタを選
択するようにしたので、各メモリブロックのポインタ間
の接続が必要でなくなり、それによって配線が簡単にな
り、シリアルアクセスメモリの配線のレイアウトが行な
いやすくなる。しかも、各ポインタ間の接続のための信
号線が不要になるため、その信号線に生じる寄生容量や
寄生抵抗がなくなるので、高速サイクルでの動作が行な
いやすくなる。また、冗長救済用アドレスカウンタを設
けたシリアルアクセスメモリでは、アドレスカウンタが
その冗長救済用アドレスカウンタと共用できるため、チ
ップサイズの増加を抑制できる。
れば、アドレスカウンタ及びブロックセレクタを設け、
そのブロックセレクタから出力されるブロックセレクト
信号により、動作する各メモリブロックのポインタを選
択するようにしたので、各メモリブロックのポインタ間
の接続が必要でなくなり、それによって配線が簡単にな
り、シリアルアクセスメモリの配線のレイアウトが行な
いやすくなる。しかも、各ポインタ間の接続のための信
号線が不要になるため、その信号線に生じる寄生容量や
寄生抵抗がなくなるので、高速サイクルでの動作が行な
いやすくなる。また、冗長救済用アドレスカウンタを設
けたシリアルアクセスメモリでは、アドレスカウンタが
その冗長救済用アドレスカウンタと共用できるため、チ
ップサイズの増加を抑制できる。
【図１】本発明の実施例を示すＦＩＦＯ型シリアルアク
セスメモリの概略の構成ブロック図である。
セスメモリの概略の構成ブロック図である。
【図２】従来のＦＩＦＯ型シリアルアクセスメモリの構
成ブロック図である。
成ブロック図である。
【図３】従来の複数のメモリブロックを有する場合のポ
インタの接続図である。
インタの接続図である。
【図４】図１の要部の構成図である。
【図５】図４のリード用ポインタの回路図である。
【図６】図４のリード用ブロックセレクタの回路図であ
る。
る。
【図７】図４の動作を示すタイミング図である。
【図８】図４のリード用ポインタの他の回路図である。
１０−１〜１０−４ メモリセルアレイ ２４−１〜２４−４ リード用ポインタ ３１−１〜３１−４ ライト用ポインタ ４０ リードカラム用アドレスカ
ウンタ ５０ ライトカラム用アドレスカ
ウンタ ６０ リード用ブロックセレクタ ７０ ライト用ブロックセレクタ ＭＢ１〜ＭＢ４ メモリブロック ＲＢＳ１〜ＲＢＳ４ ブロックセレクト信号 ＲＣＫ，ＲＣＫN リードクロック ＷＢＳ１〜ＷＢＳ４ ブロックセレクト信号 ＷＣＫ，ＷＣＫN ライトクロック
ウンタ ５０ ライトカラム用アドレスカ
ウンタ ６０ リード用ブロックセレクタ ７０ ライト用ブロックセレクタ ＭＢ１〜ＭＢ４ メモリブロック ＲＢＳ１〜ＲＢＳ４ ブロックセレクト信号 ＲＣＫ，ＲＣＫN リードクロック ＷＢＳ１〜ＷＢＳ４ ブロックセレクト信号 ＷＣＫ，ＷＣＫN ライトクロック
Claims (1)
- 【請求項１】 クロックによりインクリメントされるポ
インタの出力でカラムアドレスを指定してメモリセルア
レイのアクセスを行うメモリブロックを複数個備え、前
記複数個のメモリブロックに対してデータの入出力をシ
リアルに行うシリアルアクセスメモリにおいて、 前記クロックによりインクリメントされ、前記各メモリ
ブロックのポインタの出力に応じたアドレスを出力する
アドレスカウンタと、 前記アドレスカウンタから出力されるアドレスをデコー
ドしてブロックセレクト信号を生成し、該ブロックセレ
クト信号を前記各メモリブロックのポインタへ先頭アド
レスとして入力するブロックセレクタとを、 設けたことを特徴とするシリアルアクセスメモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441492A JP3231842B2 (ja) | 1992-06-23 | 1992-06-23 | シリアルアクセスメモリ |
| EP93109309A EP0575829B1 (en) | 1992-06-23 | 1993-06-09 | Serial access memory with column address counter and pointers |
| DE1993620704 DE69320704T2 (de) | 1992-06-23 | 1993-06-09 | Serieller Zugriffspeicher mit Spaltenaddressenzähler und Zeigern |
| US08/080,482 US5398209A (en) | 1992-06-23 | 1993-06-18 | Serial access memory with column address counter and pointers |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16441492A JP3231842B2 (ja) | 1992-06-23 | 1992-06-23 | シリアルアクセスメモリ |
| US08/080,482 US5398209A (en) | 1992-06-23 | 1993-06-18 | Serial access memory with column address counter and pointers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065070A true JPH065070A (ja) | 1994-01-14 |
| JP3231842B2 JP3231842B2 (ja) | 2001-11-26 |
Family
ID=26489521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16441492A Expired - Fee Related JP3231842B2 (ja) | 1992-06-23 | 1992-06-23 | シリアルアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5398209A (ja) |
| EP (1) | EP0575829B1 (ja) |
| JP (1) | JP3231842B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07311842A (ja) * | 1994-05-19 | 1995-11-28 | Konica Corp | 画像記憶装置 |
| JP2982618B2 (ja) * | 1994-06-28 | 1999-11-29 | 日本電気株式会社 | メモリ選択回路 |
| JP3380050B2 (ja) * | 1994-07-14 | 2003-02-24 | 富士通株式会社 | 半導体記憶装置のデータ読み出し方法 |
| JP3247603B2 (ja) * | 1996-02-05 | 2002-01-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | プレデコーダ回路及びデコーダ回路 |
| JP3789173B2 (ja) * | 1996-07-22 | 2006-06-21 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及び半導体記憶装置のアクセス方法 |
| JPH10334665A (ja) * | 1997-05-30 | 1998-12-18 | Oki Micro Design Miyazaki:Kk | 半導体記憶装置 |
| JPH11305990A (ja) * | 1998-04-24 | 1999-11-05 | Oki Micro Design:Kk | Ｆｉｆｏ回路 |
| US6067267A (en) * | 1998-08-12 | 2000-05-23 | Toshiba America Electronic Components, Inc. | Four-way interleaved FIFO architecture with look ahead conditional decoder for PCI applications |
| US6535519B1 (en) | 1998-08-28 | 2003-03-18 | Lsi Logic Corporation | Method and apparatus for data sharing between two different blocks in an integrated circuit |
| JP3574041B2 (ja) * | 2000-04-27 | 2004-10-06 | 株式会社 沖マイクロデザイン | 半導体記憶装置 |
| US6518787B1 (en) * | 2000-09-21 | 2003-02-11 | Triscend Corporation | Input/output architecture for efficient configuration of programmable input/output cells |
| US6532185B2 (en) * | 2001-02-23 | 2003-03-11 | International Business Machines Corporation | Distribution of bank accesses in a multiple bank DRAM used as a data buffer |
| US6956775B1 (en) | 2003-12-31 | 2005-10-18 | Intel Corporation | Write pointer error recovery |
| US11322195B2 (en) * | 2019-11-27 | 2022-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compute in memory system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2639650B2 (ja) * | 1987-01-14 | 1997-08-13 | 日本テキサス・インスツルメンツ株式会社 | 半導体装置 |
| JP2582587B2 (ja) * | 1987-09-18 | 1997-02-19 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
-
1992
- 1992-06-23 JP JP16441492A patent/JP3231842B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-09 EP EP93109309A patent/EP0575829B1/en not_active Expired - Lifetime
- 1993-06-18 US US08/080,482 patent/US5398209A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0575829A3 (en) | 1995-01-04 |
| US5398209A (en) | 1995-03-14 |
| EP0575829A2 (en) | 1993-12-29 |
| JP3231842B2 (ja) | 2001-11-26 |
| EP0575829B1 (en) | 1998-09-02 |
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