JPS61195015A - 像信号のデイジタルフイルタリング回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、像信号内の冗長性を減少させる目的で行およ
び列方向の像信号のディジタルフィルタリングのための
マトリックス状メモリ配列を有する回路装置に関する。

〔従来の技術〕。

伝送回線網のパルス符号変１１（ＰＣＭ）ハイアラーキ
−のチャネルを介して行われるカラー像信号のディジタ
ル伝送は、当該の伝送チャネルの性質に基づいて、サン
プリング速度の減少によるデータ整理を必要とする。従
って、そのつど必要なコーデックは抹殺または内挿のた
めのディジタルフィルタを含んでいる。フィルタのなか
で水平または垂直に隣接する像点（以下では次数Ｏｏ、
０１・・・ｏ６と呼ぶ）が２進重み付けされ、また加え
合わされなければならない（第２図参照）。加えて、垂
直方向のフィルタリングのために６つの像行が行メモリ
内に用意されなければならない。

実験システム用のこの形式のディジタルフィルタは標準
モジュールをベースとして既に実現されている。その際
、必要な行メモリを実現するために、スタティックＣＭ
Ｏ３−ＲＡＭが使用され、その際に行メモリセルへのア
クセスはカウンタのアップカウントおよびカウンタ状態
のデコーディングにより行われる。このようなディジタ
ルフィルタに必要な算術演算装置はカスケード接続され
た加算器およびレジスタから構成されている。このよう
にして実現されたディジタルフィルタは占有面積が比較
的大きく、またコストが比較的高い。

達成可能なデータ速度は、目的にかなっていないスタテ
ィックメモリセルのサイクル時間により制限されている
。さらに、１つのデコーダを介してのメモリアクセスは
、今の場合に必要なサイクリックな作動の仕方では長た
らしく、従って非効率的である。最後に、このようなデ
ィジタルフィルタは、その回路構造の不規則性のために
、集積回路として構成するのにあまり適していない。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した目的に対して少数のマ
ツチングされた基本セルに基づいて、規則的な構造を有
し、占有面積の点で望ましく、また一層高いデータ速度
においても使用可能な回路装置を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の行および列方向の像信号のディジタルフィルタリ
ングのためのマトリックス状メモリ配列を有する回路装
置により達成される。

本発明の有利な実施態様は特許請求の範囲第２項以下に
あげられている。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

本発明による回路装置内に使用される遅延ユニットは第
１図に示されているような回路装置に基づいている。第
１図に示されている回路装置は１ビットに対する可変長
さのいわゆる先入れ一先出しバッファメモリ　（Ｆ　Ｉ
　ＦＯ）である。アクセスはサイクリックに１つの行選
択器Ｐ１・・・Ｐｎを介して行われる。各動作クロック
により１つの列のまさに能動化された行のなかの情報が
右にシフトされる。遅延時間はこれらの行選択器に対す
る１つのりセント信号Ｒｅ５ｅｔを介して広範囲に設定
可能である。１つの入力データ語の各ビットに対して、
第６図に示されているような１つのメモリブロックが必
要とされる。ブロックあたりの列数は、フィルタ内で必
要とされる次数の最大のものにより定められ、また行数
は像行あたりの点の数に相当する。

このような回路装置内の記憶要素として、重畳する書込
み一読出しサイクルを有するそれ自体は公知の３トラン
ジスタセルが設けられている（第４図参照）、連続的に
ステップ切換可能であり、常にリセット可能である行選
択器Ｐ１・・・Ｐｒｔが１つの入力データクロックによ
りクロック制御される。この行選択器は選択ステップご
とに、すなわち段ごとに、位相を互いにずらされた２つ
の信号出力端、すなわち書込み語線ｗｓまたは読出し線
ｗｌを有し、これらの信号出力端はマトリックスの行ご
とに設けられている（第８図参照）。列ごとに２つの分
離されたビット線、すなわち１つの書込みビット線ｂＳ
および１つの読出しビット線ｂ！が設けられており、こ
れらのビット線はそれぞれ１つの列のすべてのメモリセ
ルと接続されている。さらに、列ごとに１つの分離可能
で記憶可能な反転増幅器Ａ１・・・Ａｍが設けられてお
り、その入力端ｉはそれぞれそれに対応付けられている
列の当該の読出しビット線ｂｌと、またその出力端０は
それぞれそれに対応付けられている列の書込みビット線
ｂｓと接続されており、またそれぞれの増幅器に対応付
けられているデータ出力端Ｚ１・・・Ｚｍとしての役割
をする。遅延すべきデータ信号に対するデータ入力端は
第１の列の書込みビット線ｂｓと遅延されないデータ出
力端Ｚｏとに接続されている。リセット入力端Ｒｅ５ｅ
Ｌは行選択器の第１の要素Ｐ１のセント入力端ａ、丁と
行選択器の残りの要素Ｐ２・・・Ｐｎのリセット入力端
７とに接続されている。リセットパルスＲｅττＴの間
の時間的間隔は、遅延されないデータ出力端Ｚ、と第１
の遅延されるデータ出力端Ｚ１との間に設定されるべき
所要の遅延時間に等しいように選定される。

前記のように、像データの語幅に相応して多数のこのよ
うなマトリックス状メモリ配列、すなわちメモリブロッ
クＳＰＯ・・・ＳＰ？が設けられており（第６図参照）
、それらに対して行選択器Ｐ。

・・・Ｐｎが共通に配置されており、それぞれ１つのメ
モリブロックが像データ語の１ビットを受け入れ、また
複数個の異なって遅延された出力データ語Ｏｏ・・・Ｏ
ｎのそれぞれ相応のビットとして用意する。さらに、１
つの算術演算装置が設けられており（第７図、第９ａ図
、第９ｂ図、第１０ａ図、第１０ｂ図、第１１図、第１
４図参照）、そのなかでデータ出力Ｏｏ・・・Ｏｍが所
要のフィルタ機能の達成のため１つのカスケード接続さ
れた論理演算要素の配列内で、先ず最小の大きさの係数
を有する２つの出力Ｏ１が互いに論理演算され、その結
果が場合によってはフィルタ機能に相応して必要な重み
付けの後に次に大きい大きさの係数を有する出力ＯＩと
論理演算され、その結果が場合によっては再び重み付け
される（以下同様）ように、論理演算すなわち加算また
は減算され、その際にこのカスケード接続された論理演
算要素の配列のなかの異なって生ずる伝播時間のマツチ
ングのためにディジタル遅延要素Ｔが相応のポジション
に設けられている。

第６図には、前記形式のメモリブロックから構成された
１つの遅延ユニットが示されており、この遅延ユニット
は第１図によるフィルタに対する次数０．．０２・・・
０６を用意する。その際、メモリブロックＳＰｏ・・・
ＳＦ３は、第１図に破線で囲んで示されているように、
１つのメモリ領域を示す、その際、個々のメモリブロッ
クは１つの大きなメモリ領域に融合され得るし、またア
クセスはこれに対応付けられている１つの共通の行選択
器を介して行われ得る。外部リセット信号Ｒｅ５ｅＴが
フィルタの作動形態を定める。リセットパルスがそれぞ
れ１つの行に到来すると、第６図に示されている装置の
出力端に垂直に隣接する像点が現れる。それに対して各
クロックパルスによりリセットされると、そこに水平に
隣接する像点が現れる。この場合にはメモリ領域の大部
分は不使用状態にとどまる。

第４図には、使用される３トランジスタセルが示されて
おり、その原理は、記憶すべき情報がダイナミックに（
３つのトランジスタの中央の）１つのＭＯＳ）ランジス
タのゲート上に記憶されることに基づいている。このそ
れ自体は公知の３トランジスタセルは、端子符号により
示されているように、読出しおよび書込みのために分離
されたビット線が利用される（第１図参照）特別な作動
形式で使用され、それにより単一のクロックサイクル内
で読出しおよび書込みを行うことが可能となる。

第５図には、１つ増幅器または再生器が示されている。

この再生器の課題は、その入力端ｉに対応付けられてい
る読出しビット線ｂｌ上に現れる減衰した読出し信号を
正規レベルに増幅して、対応付けられているゲート回路
Ｔのその出力端０に対応付けられている容量的に強く負
荷されている書込みビット線ｂｓに与えることである。

この再生器の回路は正帰還回路を含む１つの３段インバ
ータ装置を含んでいる。このインバータ装置の前に１つ
のスイッチが接続されており、このスイッチは、すぐ次
のクロックサイクルに対して読出しビット線が予充電さ
れるつど、Ｈｏ１ｄ信号により制御されて、インバータ
装置を入力端ｉから切り離し、それにより記憶された情
報を保持する。

その際、予充電はＰｒｅｃｈａｒｇｅ信号により制御さ
れる別の１つのスイッチにより行われる。

第８図には１つの行選択器段Ｐが示されている、１つの
シフトレジスタブロックＳＲ内に、補助されるスイッチ
により互いにまたは信号入力端ａから分離可能である２
つのダイナミックレジスタ段が設けられている。補助ク
ロックφ′８およびφ′、は第３図に示されるパルス・
時間ダイヤグラムによるφ□およびφ、に相当する。し
かし、補助クロックφ′Ｈおよびφ′Ｈは第３図に示さ
れているφＨおよびφＨとＲｅ５ｅｔ信号との論理演算
の結果である。この論理演算は、Ｒｅ５ｅｔ信号の継続
時間中にシフトレジスタブロックＳＲの入力端における
スイッチを閉じることにより行われる。１つの論理ブロ
ックＬＢ内に、点Ｃ１ｄ、ｂに現れる信号を下記の論理
式に従って論理演算する２つの論理演算要素が設けられ
ている。

ｗｓズＣ八へ ｗｌ＝ｃ八　ｂ 論理ブロックＬＢの出力信号ｗｓおよびｗｌは反転ドラ
イバによりマトリックス状メモリ配列の付属の行の書込
み語線ｗｓまたは読出し語線ｗｌ上に与えられる。第１
図による行選択器の段Ｐ２・・・Ｐｎに対してそれぞれ
１つのＲｅ５ｅｔ入力端７が設けられている。その代わ
りに段Ｐ１には、第８図に破線で示されてい葛ように、
１つのセット入力端７が設けられている。

第３図には、本発明による回路装置の作動の仕方を説明
するためのパルス一時間ダイアグラムが示されている。

第３Ａ図には、クロック制御装置に与えられる基本クロ
ックφが示されている。行選択器の制御のために基本ク
ロックから導き出された補助クロック（第８１！Ｉをも
参照）、すなわちφＨ１φＨ１φＳおよびφＳが第３Ｂ
図、第３Ｃ図、第３Ｄ図または第３Ｅ図に示されている
。第３Ｆ図には、基本クロックφを基準として入力デー
タストリームの位相が示されている。第３Ｇ図および第
３Ｈ図には、行選択器の出力信号、すなわち読出し語線
信号ｗｌまたは書込み語線信号ｗｓが示されている。第
３■図および第３Ｊ図には、再生器回路（第５図をも参
照）の制御のために使用されるＰｒｅｃｈａｒｇｅ信号
またはＨｏ１ｄ信号が示されている。最後に第３に図に
は、基本クロックφを基準として必要なＲｅ５ｅｔ信号
の位相が示されている。

リセット入力端Ｒｅ５ｅｔに供給されるＲｅ５ｅｔ信号
は、好ましくは入力信号により用意され得る。さらに、
回路装置から、回路装置の当該の所要のフィルタ機能に
必要なデータ出力のみが導き出されるようにされている
。

算術演算装置は −高いデータ速度を可能にするパイプライン処理および
並列編成 一占有面積の小さい規則的な構造を実現し得る“ビット
書込み”技術およびセルコンセプトを基礎としている。

算術演算装置の係数は２のべき数の和として表すことが
でき、従って重み付けはポジションをシフトされたオペ
ランドの連結により実現し得る。

第７図には、算術演算装置の可能な構造が示されている
。入力線束はここでは付属の係数の大きさの昇順に配置
されており、これら自体はカスケード接続された形態で
水平枝路にしか出現しない。この提案される解決策は、
特定の場合にアフター−コンマ−ポジション（Ｎａｃｈ
−Ｋｏｍｓａ−３ｔｅｌ　ｆｅｎ）が省略され得るとい
う利点を有する。このことは算術演算装置のわずかな語
幅（いまの場合には１０ビット）、従ってまたわずかな
占有面積を意味する。この構造をハードウェア構成に一
義的に写像するためには別の決定が必要である。減算の
簡単な表現のためには１２の補数”コードが考慮される
。加算に対しては、高いデータ速度においても有意義な
解決策を得るため、キャリー−セーブ原理が用いられる
のが有利である。これらの前提のもとに、第９ａ図、第
９ｂ図に示されているような有利な構成が得られる。

必要な桁上げの完了評価はパイプライン並列加算器ＰＡ
ＲＡＤＤのなかで行われる。そのために使用される両基
本セルが第１２図および第１３図に示されている。これ
らの基本セルは種々の形式で１つの加算器構成にまとめ
られ得る。

第１１図および第１４図は、公知の装置にくらべて占有
面積が顕著に小さいこの加算器の構成概念図である。論
理演算構造を明確にするため、第１４図による強調され
た部分が役立つ。パイプライン並列加算器ＰＡＲＡＤＤ
は半゛加算器ＨＡのほかに、４つの入力変数ＧＩＮ％　
ＰＩＮ、Ｇ’　ＩＮおよびＰ′ＩＮおよび論理関数 Ｇｏ　　Ｕ　　Ｔ＝ＧＩ　　ＭＶ　　（Ｇ’　　Ｉ　　
Ｎ　八　ＰＩＮ）ＰＯυＴ″”ＰＩＮ八ＰへＩＮ を有する２つの出力Ｇ。ＵＴおよびＰＯＵＴに対するそ
れ自体は公知の論理演算要素σを含んでいる。さらに、
本発明によれば、第１のレベル内の第ｉポジションの結
果を発生するため、それぞれ対としての入力変数（ｉ）
ｔと（ｉ−１）ｔ、（ｉ２）＋と（ｉ−３）　ｌｓ　（
ｉ−４）　＋と（ｉ−５）＋　　（以下同様）がこれら
の論理関数に従って論理演算され、第２のレベル内でこ
の論踵演算の結果が再び対としての論理演算に対する入
力変数（１）２と（ｉ−２）　２、（＋−４）　２と（
ｉ−６）　２　（以下同様）がこれらの論理関数に従っ
て論理演算され、ただ１つの結果が残りとして残される
ような数のこの形式の論理演算レベルが設けられており
、第１のレベルに対する入力変数ＧＩＮｓ　Ｐ　ＩＴ４
ｓ　Ｇ’　ＩＮｓ　Ｐ　’　ＩＮが半加算器ＨＡを有す
る１つの入力群により用意され、その際に入力変数ＧＩ
Ｎ、、ＰＩＮは第ｉポジションの半加算器出力Ｇ、Ｐに
より、また入力変数Ｇ′！Ｎ、Ｐ　’　Ｉ　Ｈは第（ｉ
−１）ポジションの半加算器出力Ｇ、Ｐにより（以下同
様）形成される。和ビット、すなわち出力データ語のビ
ットは論理演算要素の最終レベルの結果ビットおよび入
力半加算器群の出力変数から、第（ｉ　＋　１）ポジシ
ョンの半加算器ＨＡが第ｉポジションの論理演算要素の
出力信号ＧｏＵ丁および第（ｉ＋１）ポジションの半加
算器ＨＡの出力信号Ｐにより（以下同様）占められるよ
うに形成される。この論理演算パターンで利用されない
論理演算要素の入力端は相応の固定的補助電位、すなわ
ちＧ’１．＝０およびＰ’ｒＮ＝１におかれる。

本発明の１つの実施態様では、算術演算装置のなかにい
わゆるキャリー−リップル加算器が論理演算要素として
含まれており、その際に論理演算すべきデータが２の補
数で表されている。

キャリー−セーブ原理またはキャリー−リップル原理の
選択は用途または全回路装置のハードウェア的実現のた
めの前提により定められる。

本発明による回路装置はその規則的な回路構造に基づい
て特に、モノリシックに集積されたＭＯ８回路に適して
いる。

【図面の簡単な説明】

第１図は本発明による回路装置の１つの主要部分を形成
する１つのマトリックス状メモリ配列のブロック回路図
、第２図は両像フィルタ、すなわち６つの像点を記憶す
る水平フィルタおよび６つの像行を記憶する垂直フィル
タの原理を示す図、第３図は第１図による回路装置の作
動の仕方を説明するためのパルス一時間ダイアグラム、
第４図は第１図中に含まれているシンボル表示および第
１図の回路装置内にｍＸｎ個使用される３トランジスタ
メモリセルの１つの原理回路を示す図、第５図は第１図
中に含まれているシンボル表示および第１図の回路装置
内にｍ個使用される再生器（増幅器回路）の１つの原理
回路を示す図、第６図は遅延すべきデータ語の語幅に応
じて多数のメモリブロックＳＰ、、ｓｐ、・・・ＳＦ３
および１つの中央の行選択器が設けられている１つの装
置のブロック回路図、第７図は１０ビットの必要な語幅
を有する昇順の係数１／３２．１／４．１／２に従って
入力端が配置されている１つの算術演算装置の構造を示
す図（示されているメツシュノード加算器およびブロッ
ク下レジスタはシンボル化されている）、第８図は第１
図中に含まれているシンボル表示および第１図の回路装
置内にｎ個使用される行選択器段の１つの原理回路を示
す図、第９ａ図、第９ｂ図は処理すべきデータ信号が２
の補数で表されておりいわゆるキャリー−セーブ加算器
が使用される場合に対して第７図による構造゛の１つの
ハードウェア構成を示す図（その際にシンボルＬはラッ
チに対して、Ｒはレジスタに対して、またＤは（２つの
変数に対する）二重レジスタに対して用いられている）
、第１０ａ図、第１０ｂ図はキャリー−セーブ加算器の
代わりにいわゆるキャリー−リップル加算器が使用され
る場合に対して第７図による構造の別の１つのハードウ
ェア構成を示す図（その際にシンボルＬはラッチに対し
て、Ｒはレジスタに対して、またＤは（２つの変数に対
する）二重レジスタに対して用いられている）、第１１
図は１０ビット語幅に対する１つの並列加算器の構成を
示す図（その際にシンボルＲはそれぞれレジスタに対し
て、またＤは（２つの変数に対する）二重レジスタに対
して用いられている）、第１２図は４つの入力変数およ
び２つの出力変数に対して本発明による第１１図の回路
装置内に使用される１つの論理演算ブロックのシンボル
図およびブロック回路図、第１３図は２つの入力変数お
よび２つの出力変数に対して本発明による第１１図の回
路装置内に使用される別の１つの論理演算ブロックのシ
ンボル図およびブロック回路図、第１４図は第１１図中
に含まれており、この構造内でｎ回繰り返される論理演
算ツリーを示す図である。 Ａ１−Ａｍ・・・増幅器、ｂｌ・・・読出しビット線、
ｂＳ・・・書込みビット線、Ｄ・・・データ入力端、ｉ
・・・入力端、ＬＢ・・・論理演算ブロック、０・・・
出力端、Ｐ１〜Ｐｎ・・・行選択器、ｒ・・・リセット
入力端、Ｓ・・・セット入力端、ＳＰｏ〜ＳＰ？・・・
メモリブロック、ＳＲ・・・シフトレジスタ、Ｔ・・・
ディジタル遅延要素、ｗｌ・・・読出し語線、ｗｓ・・
・書込み語線、Ｚ。 〜Ｚｍ・・・データ出力端。 デ―タエ力 ＩＧ２

Claims (1)

1. 【特許請求の範囲】 １）行および列方向の像信号のディジタルフィルタリン
   グのためのマトリックス状メモリ配列を有する回路装置
   において、 記憶要素として重畳する書込み−読出しサイクルを有す
   る３トランジスタセルが設けられており、 到来する像信号の入力データクロックによりクロック制
   御され、連続的にステップ切換可能であり、常にリセッ
   ト可能である１つの行選択器（Ｐ＿１・・・Ｐ＿ｎ）が
   設けられており、この行選択器は選択ステップごとに位
   相を互いにずらされた各２つの信号出力端を有し、これ
   らの信号出力端はマトリックスの行ごとに設けられてい
   るそれぞれ１つの書込み語線（ｗｓ）または１つの読出
   し語線（ｗｌ）を駆動し、 列ごとに２つの分離されたビット線、すなわち１つの書
   込みビット線（ｂｓ）及び１つの読出しビット線（ｂｌ
   ）が設けられており、これらのビット線はそれぞれ１つ
   の列のすべてのメモリセルと接続されており、 列ごとに１つの分離可能で記憶可能な増幅器（Ａ＿１・
   ・・Ａ＿ｍ）が設けられており、その入力端（ｉ）はそ
   れに対応付けられている列の読出しビット線（ｂｌ）と
   、またその出力端（ｏ）はそれに対応付けられている列
   の書込みビット線（ｂｓ）と接続されており、またそれ
   に対応付けられているデータ出力端（Ｚ＿１・・・Ｚ＿
   ｍ）としての役割をし、 遅延すべきデータ信号に対するデータ入力端が第１の列
   の書込みビット線（ｂｓ）および遅延されないデータ出
   力端（Ｚ＿０）と接続されており、 １つのリセット入力端（Ｒｅｓｅｔ）が行選択器の第１
   の要素（Ｐ＿１）のセット入力端（ａ、＠ｓ＠）と行選
   択器の残りの要素（Ｐ＿２・・・Ｐ＿ｎ）のリセット入
   力端（＠ｒ＠）とに接続されており、リセットパルス（
   ＠Ｒｅｓｅｔ＠）の間の時間的間隔が、遅延されないデ
   ータ出力端（Ｚ＿０）と第１の遅延されるデータ出力端
   （Ｚ＿１）との間に設定されるべき所要の遅延時間に等
   しいように選定され、 像データの語幅に相応して多数のこのようなマトリック
   ス状メモリ配列、すなわちメモリブロック（たとえばＳ
   Ｐ＿０・・・ＳＰ＿７）が設けられており、それらに対
   して行選択器（Ｐ＿１・・・Ｐ＿ｎ）が共通に配置され
   ており、その際にそれぞれ１つのメモリブロックが像デ
   ータ語の１ビットを受け入れ、また複数個の異なって遅
   延された出力データ語（Ｏ＿０・・・Ｏ＿ｎ）のそれぞ
   れ相応のビットとして用意し、 １つの算術演算装置が設けられており、そのなかでデー
   タ出力（Ｏ＿０・・・Ｏ＿ｍ）が所要のフィルタ機能の
   達成のため１つのカスケード接続された論理演算要素の
   配列内で、先ず最小の大きさの係数を有する２つの出力
   （Ｏ＿ｉ）が互いに論理演算され、その結果が場合によ
   ってはフィルタ機能に相応して必要な重み付けの後に次
   に大きい大きさの係数を有する出力（Ｏ＿ｉ）と論理演
   算され、その結果が場合によっては再び重み付けされる
   （以下同様）ように、論理演算すなわち加算または減算
   され、 このカスケード接続された論理演算要素の配列のなかの
   異なって生ずる伝播時間のマッチングのためにディジタ
   ル遅延要素（Ｔ）が相応のポジションに設けられている ことを特徴とする像信号のディジタルフィルタリング回
   路装置。 ２）リセット入力端（＠Ｒｅｓｅｔ＠）に供給される１
   つのリセット信号が入力信号により用意されることを特
   徴とする特許請求の範囲第１項記載の回路装置。 ３）回路装置から、回路装置のフィルタ機能に必要なデ
   ータ出力のみが導き出されることを特徴とする特許請求
   の範囲第１項または第２項記載の回路装置。 ４）行選択器（Ｐ＿１・・・Ｐ＿０）がそれぞれ１つの
   シフトレジスタと、１つの論理演算ブロックと、行選択
   器の要素ごとに出力端（ｗｓまたはｗｌ）を有する２つ
   の出力ドライバとから成っており、 また出力端（ｗｓおよびｗｌ）における出力信号の位相
   およびパルス幅がシフトレジスタ内に存在する３つの引
   出し点の相応の論理演算により決定されることを特徴と
   する特許請求の範囲第１項記載の回路装置。 ５）算術演算装置のなかにキャリー−セーブ加算器が論
   理演算要素として含まれており、論理演算すべきデータ
   が２の補数で表されていることを特徴とする特許請求の
   範囲第１項記載の回路装置。 ６）算術演算装置のなかにキャリー−リップル加算器が
   論理演算要素として含まれており、論理演算すべきデー
   タが２の補数で表されていることを特徴とする特許請求
   の範囲第１項記載の回路装置。 ７）算術演算装置が、 そのつど生ずる桁上げの完了評価が１つのパイプライン
   並列加算器により行われ、パイプライン並列加算器（Ｐ
   ＡＲＡＤＤ）が半加算器（ＨＡ）のほかに、４つの入力
   変数（Ｇ＿Ｉ＿Ｎ、Ｐ＿Ｉ＿Ｎ、Ｇ′＿Ｉ＿ＮおよびＰ
   ′＿Ｉ＿Ｎ）および論理関数 Ｇ＿Ｏ＿Ｕ＿Ｔ＝Ｇ＿Ｉ＿ＮＶ（Ｇ′＿Ｉ＿ＮΛＰ＿Ｉ
   ＿Ｎ）Ｐ＿Ｏ＿Ｕ＿Ｔ＝Ｐ＿Ｉ＿ＮΛＰ′＿Ｉ＿Ｎを有
   する２つの出力（Ｇ＿Ｏ＿Ｕ＿ＴおよびＰ＿Ｏ＿Ｕ＿Ｔ
   ）に対する論理演算要素（σ）を含んでおり、第１のレ
   ベル内の第ｉポジションの結果を発生するため、それぞ
   れ対としての入力変数（ｉ）＿１と（ｉ−１）＿１、（
   ｉ−２）＿１と（ｉ−３）＿１、（ｉ−４）＿１と（ｉ
   −５）＿１（以下同様）がこれらの論理関数に従って論
   理演算され、第２のレベル内でこの論理演算の結果が再
   び対としての論理演算に対する入力変数（ｉ）＿２と（
   ｉ−２）＿２、（ｉ−４）＿２と（ｉ−６）＿２（以下
   同様）としてこれらの論理関数に従って論理演算され、 ただ１つの結果が残りとして残されるような数のこの形
   式の論理演算レベルが設けられており、 第１のレベルに対する入力変数（Ｇ＿Ｉ＿Ｎ、Ｐ＿Ｉ＿
   Ｎ、Ｇ′＿Ｉ＿Ｎ、Ｐ′＿Ｉ＿Ｎ）が半加算器（ＨＡ）
   を有する１つの入力群により用意され、入力変数（Ｇ＿
   Ｉ＿Ｎ、Ｐ＿Ｉ＿Ｎ）は第ｉポジションの半加算器出力
   （Ｇ、Ｐ）により、また入力変数（Ｇ′＿Ｉ＿ＮＰ′＿
   Ｉ＿Ｎ）は第（ｉ−１）ポジションの半加算器出力（Ｇ
   、Ｐ）により（以下同様）形成され、 和ビット、すなわち出力データ語のビットは論理演算要
   素（σ）の最終レベルの結果ビットおよび入力半加算器
   群の出力変数から、第（ｉ＋１）ポジションの半加算器
   （ＨＡ）が第ｉポジションの論理演算要素（σ）の出力
   信号（Ｇ＿Ｏ＿Ｕ＿Ｔ）および第（ｉ＋１）ポジション
   の入力半加算器（ＨＡ）の出力信号（Ｐ）により（以下
   同様）占められるように形成され、 この論理演算パターンで利用されない論理演算要素（σ
   ）の入力端は相応の固定的補助電位、すなわちＧ′＿Ｉ
   ＿Ｎ＝０およびＰ′＿Ｉ＿Ｎ＝１におかれる ように編成されていることを特徴とする特許請求の範囲
   第５項記載の回路装置。 ８）モノリシックに集積されたＭＯＳ回路として構成さ
   れていることを特徴とする特許請求の範囲第１項ないし
   第７項のいずれか１項に記載の回路装置。