JPH02277262A - 集積回路用の給電ピン配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 基板上に、ミクロンの１０分の１の大きさのオーダーの
最小寸法を持つような構造を実現することが可能である
。しかしながら、常に進歩するこのような小型化は、回
路の電気的寄生効果の受は易さを増加させる結果となる
。このような効果の一例は、回路の動作とボンディング
線及び給電ピンの各インダクタンスとによって生ずるチ
ップ内部給電線上の誘導電圧変動である。そして、デジ
タル回路のスイッチング速度を制限してしまう主たる要
因は、ＩＣに悪影響を及ぼし得るこのような誘導電圧変
動の発生である。

給電ピンが互いに対角線上の反対側に位置するような、
例えばマイクロプロセッサあるいはメモリの、カプセル
封止は、広く受は入れられている標準である。この点に
関しては、ＳＲＡＭ用のピン配列図を示す「フィリップ
スデータハンドブックＩＣ１０Ｊ　１９８７年版の１０
３頁、ならびにマイクロコントローラ用のピン配列図を
示す［フィリップスデータハンドブックＩＣ１４Ｊ　１
９ｇ７年版の３２２頁を参照されたい。しかしながら、
小型化は継続しており、またクロック周波数の最大値も
増加する傾向にあるので、上記標準の欠点はますます明
らかとなってきた。例えば、通常前記第１の給電ピンと
第２の給電ピンとの間に設けられる平滑コンデンサは、
これらの対角的に位置する給電ピン間の距離にわたるた
めに、必然的に長い線を必要としてしまう。

このため、これら線の寄生容量が上記平滑コンデンサの
効率を減少させてしまう。また、このような長い線は、
回路と干渉するような妨害波を受信または送信するアン
テナとして作用してしまう傾向がある。

更に、上記給電ピンに接続されるボンディング線用のボ
ンディングパッドが位置するチップと、これらボンディ
ング線と、上記給電ピン自身とを含む誘導ループは、そ
の面積が比較的大きいので、かなりのインダクタンスを
有している。このため、チップの内部給電線上に誘導電
圧スパイクが発生し、これらスパイクが当該集積回路の
動作を妨害することがある。更に、給電ピンとそれに組
み合わされるボンディング線との直列接続は、従来のデ
ュアルインラインＩＣにおいては最も長い電気通路を持
つことになる。このため、そのインピーダンス（特にイ
ンダクタンス）は、最大となってしまう。

また、デュアルインライン構成のピン配列以外の従来の
ピン配列も上記と同様の欠点を有している。例えば、「
フィリップスデータハンドブックＩＣ１４」１９８７年
版の３４頁に示されたマイクロコントローラ用のピン配
列においては、接続ピンは１ｃの周辺に沿って設けられ
ている。そして、２つの給電ピンは当該ＩＣの各々反対
側に設けられている。

この結果、これら給電ピンの間に接続される平滑コンデ
ンサは、前記と同様に比較的大きなループを形成するこ
とになる。また、接続ピンの他の配列としては、２列以
上および２行以上の格子状に配列された接続ピンを有す
るものがある。このような格子状配列は大きなピン密度
を可能にし、より多くの電力を消費するＩＣにとって有
利である。

しかしながら、特に、電流および電流変化が大きい高電
力消費環境においては、上述した誘導効果によりその動
作が制限されてしまうことになる。

したがって、この発明の目的とするところは、上述した
ような寄生効果を受けにくい集積回路を提供することに
ある。

〔発明の概要〕

この目的を達成するため、この発明による集積回路モジ
ュールは、第１の給電ピンとこれに組み合わされる導電
接続体との第１の総合電気通路長と、第２の給電ピンと
これに組み合わされる導電接続体との第２の総合電気通
路長とが、共に、給電ヒンテナい他の接続ピンとこのピ
ンに組み合ワ′される導電接続体とのいずれの総合電気
通路よりも短いか又は等しいことを特徴としている。こ
の構成によれば、給電ピンとそれに組み合わされる導電
接続体との直列接続のインダクタンスは可能な限り低く
なる。

また、本発明による集積回路モジュールの一実施例は、
第１の給電ピンと第２の給電ピンとが互いに隣接して配
置されていることを特徴としている。このように、第１
と第２の給電ピンを互いに隣接して配置することにより
、前述したループの面積が更に大幅に低減され、したが
ってそのインダクタンスが最小化される。このような給
電ピンの配列の他の利点は、組み合わされるボンディン
グ線及び給電ピンに電流が逆平行の向きで流れるという
ことにある。この構成は、隣接する線のインダクタンス
により発生される電磁場のかなりの相殺により、給電ピ
ンとそれに組み合わされるボンディング線との当該配列
の共通実効インダクタンスを単一のボンディング線のイ
ンダクタンスの半分以下にする。

また、この発明による集積回路モジュールの他の実施例
は、少なくとも２個の第１の給電ピンと少なくとも２個
の第２の給電ピンとが設けられていることを特徴として
いる。この構成は、チップの内部給電線における妨害の
振幅を更に低下させる。これは、供給電圧当たり少なく
とも２つの給電ピン及び給電線が存在することにより、
給電通路当たりの電流が少なくとも２倍減少されるから
である。

また、この発明の更に他の実施例は、上記接続ピンが出
力信号を送出するための出力ピンを有するものにおいて
、上記出力ピンが給電ピンの内の１つと隣接して配置さ
れていることを特徴としている。情報処理システムに組
み込まれて、複数の他の回路が、上記のような出力端子
に接続され得る。上記のような他の回路の各々およびこ
れら他の回路との接続部はインピーダンスを有する。し
たがって、出力信号を他の回路に送出するための出力ピ
ンは、通常、他のピンよりもより強力な信号を負う。そ
れゆえ、上記のような出力ピンを前記給電ピンの部近傍
に配置することにより、チップとこれら出力ピンとの間
の距離は、チップと給電ピンとの間の距離よりも僅かに
大きくなるに過ぎない。この結果、組み合わされる線及
び出力ピンのインダクタンスは、その大きさが僅かに大
きいに過ぎない。更に、大きな電流及び急激な電流変化
は、給電ピンにおける供給電圧に僅かに影響するに過ぎ
ない。というのは、後者はそれらの対構造により充分に
保護されているからである。出力ピンを給電ピンの部近
傍に配置することによる更に重要な利点は、出力ピンか
ら出力信号を送出する出力バッファが、非常に短い給電
線を介して給電されることにある。この構成は、出力バ
ッファの動作時に大きな電流変化により発生する誘導電
圧スパイクの振幅を、同様の環境において従来の集積回
路で発生するスパイクの振幅よりも小さくする。

この発明による集積回路モジュールの更に他の実施例は
、前記接続ピンが、更に、クロック入力、チップエネー
ブル、読出エネーブル、書込エネーブル、プログラムエ
ネーブル、出力エネーブル、リセット入力、割り込み入
力、またはテストエネーブル等の制御ピンを含むものに
おいて、これらの制御ピンが、給電ピンでない又は出力
ピンでない接続ピンよりも、所定の給電ピンにより近く
に配置されることを特徴としている。クロックピンある
いはエネーブルピン等の制御ピンを対の給電ピンの部近
傍に配置することにより、ピンの核部が形成される。こ
のような核を形成するピンは殆ど全てのＩＣに存在する
。したがって、チップの設計者は、誘導妨害に対してよ
り感度が低く、かつ、発生する誘導電圧スパイクが非常
に小さいような回路を作成するに当たり、そのような核
を設計出発点とすることができる。本発明により設計さ
れる回路の拡張は容易に達成することができる。

というのは、ピンの集合の位置、従ってそれらの配置の
主要な部分は、予め決まっているからである。特にメモ
リに関してはこの設計方法は重要な利点を有している。

というのは、メモリセルマトリックスは、アドレス空間
の大きさは異なるが、構成要素の配置は異ならないから
である。

また、本発明によるＣＭＯＳメモリに関して行なった実
験によれば、スイッチングにより発生される妨害電圧の
振幅は、従来供給されているメモリにおけるよりも、４
ないし５倍低かった。

〔実施例〕

先ず、本発明の実施例と比較するため従来の構成を説明
する。

第２図には、従来のデュアルインラインＩＣのピン配列
の一例を示している。この図に示すものは、ＳＩＩＡＭ
　ＩＣである。このＳＲＡＭ　ＩＣはカプセル封止１１
２内に封止された集積回路チップ１００を有しているが
、この図ではカプセル封止１１２は明瞭化のため一部だ
けが示されている。上記チップ１００には１１４および
１１６等で示すボンディングパッドが設けられ、これら
ボンディングパッドは上記チップ１００の周縁の近傍に
配置されている。図示したボンディングパッドは、１２
２および１２４等で示す導電接続体、すなわちボンディ
ング線、を介して、上記カプセル封止１１２を越えて延
在する接続ピン１ないし２４に接続されている。そして
、上記接続ピン１ないし２４、および１２２．１２４等
のボンディング線が、前記チップ１００を外部と接続す
る。

チップ１００には、給電ピン２４とボンディング線１２
４とを介して電源電圧Ｖｃｃが供給され、給電ピン１２
とボンディング線１２２とを介して電源電圧ＧＮＤが供
給される。そして、広く受は入れられている標準に従っ
て、上記給電ピン１２および２４は、互いに対角線の反
対側に各々配置されている。また、接続ピン９ないし１
１．および１３ないし１７は、データ伝送用の入力／出
力ピンである。また、接続ピン１ないし８．１９．２２
および２３は、アドレスピンである。また、接続ピン１
８．２０および２１は、チップ選択信号、出力エネーブ
ル信号および書込エネーブル信号によりチップ１００を
各々制御するための制御ピンである。

図から明らかなように、パッド１１４および１１６を含
むボンディングパッドの位置は、上記接続ピン丁ないし
２４の位置に周方向に対応している。このような構成の
結果、給電ピン１２及びボンディング線１２２と、給電
ピン２４及びボンディング線１２４とを有する電源供給
部の電気通路長が、存在する接続ピンとそれに組み合わ
されるボンディング線との全ての直列接続の中で最も長
いものとなってしまう。

また、他の結果として、上記給電ピン１２及び２４が互
いに対角線上の反対側に位置するので、これらピン１２
及び２４の間の距離が、接続ピンの全ての組合せの対の
間の距離の中で最も長くなる。

また、この構成にはいくつかの欠点がある。すなわち、
先ず、給電ピン１２とボンディング線１２２との直列接
続の電気通路長、および給電ピン２４とボンディング線
１２４との直列接続の電気通路長は一番長いので、これ
ら直列接続の各インダクタンスも最も太き（なる。また
、当該ＩＣの動作モードにおいては、大きくかつ急激な
電流が前記給電ピン１２．２４およびそれらに組み合わ
され、るボンディング線１２２．１２４により流される
。そして、電流変化とインダクタンスとが両方とも大き
いので、誘導電圧スパイクが給電ピン丁２．２４とそれ
らに組み合わされるボンディング線１２２．１２４上に
発生しやすい。これらのスパイクは、次いで、チップの
内部給電線に伝播してしまう。この場合、前述したよう
に電気通路長が長いため、給電ピ、ンおよびボンディン
グ線上に発生される電圧スパイクは、チップの内部給電
線（図示路）上に発生する電圧スパイクと同程度の大き
さとなりえる。

上記のような電圧スパイクの振幅と、これら電圧スパイ
クの他の情報信号に対する妨害とを低減するため、平滑
コンデンサ１２６が給電ピン１２と２４との間に接続さ
れる。そして、この従来の構成の他の欠点は、このコン
デンサ１２゛６の接続から生じる。前記給電ピン１２お
よび２４は互いに対角線上の反対側に位置しているので
、上記平滑コンデンサ１２６はそれらの間に比較的長い
線で以て接続しなければならない。このことは、コンデ
ンサ１２６の線と、給電ピン１２および２４と、ボンデ
ィング線１２２および１２４とを含む導体のループが存
在することを意味し、その比較的大きな面積が一層の誘
導効果をもたらし、当該ＩＣの動作あるいは同ＩＣの近
傍の（図示せぬ）他の回路を妨害することになる。

また、上記の長い線のインピーダンスは遅延の原因とな
り、これにより上記コンデンサ１２６の効果が減少して
しまう。

ＩＣの小型化が進み、かつクロック周波数の可能な最高
値は更に上昇する傾向にあるから、従来のピン配列に固
有の上記欠点は一層明らかなものとなる。不断の寸法の
減少およびクロック周波数の上昇の結果、誘導電圧スパ
イクがチップ自身に悪影響を与える傾向にある。例えば
、これら誘導電圧スパイクがトランジスタの破壊を引き
起こすことがある。したがって、電源の電流変化が、従
来のようにピン配列されたＩＣの制限に適応されない限
り（このことは、とりわけ、比較的低い最高クロック周
波数と、その結果としての低い動作速度を意味する）、
そのＩＣの安全な動作は最早可能ではない。

次に、第１図は、本発明によるＩＣのピン配置の一実施
例を示す。

この図の実施例はＳＲＡＭであり、このＳＲＡＭはカプ
セル封止３１２内に封止された集積回路チップ３００を
有している。なお、上記カプセル封止３１２は明瞭化の
ため一部だけを示している。上記チップ３００には３１
４および３１６等で示すボンディングパッドが設けられ
、これらボンディングパッドはチップ３００の周縁の近
傍に配置されている。上記ボンディングパッドは、前記
カプセル封止３１２を越えて延在する接続ピン１ないし
２４に、３２２オよび３２４等のボンディング線を介し
て接続されている。

チップ３００には、給電ピン６および１８を介して電源
電圧Ｖｃｃが供給され、給電ピン７および１９を介して
電源電圧ＧＮＤが供給される。第２図に示したピン配列
とは対照的に、給電ピン６および７　（および１８およ
び１９）は、各ピンとそれらに組み合わされるボンディ
ング線との電気通路長が最小となるような形で配置され
ている。この目的のため、一方においては上記給電ピン
６及び７が、また他方においては給電ピン１８及び１９
が、それらに対応する接続ピンの系列の中央部に位置さ
れている。

上記電気通路長を最小化するこのより、給電ピンとそれ
に組み合わされるボンディング線との直列接続の総合イ
ンダクタンスは、第２図に示した従来のピン配置による
ＩＣにおいて組み合わされる給電ピントとボンディング
線とに存在する総合インダクタンスに比べて、著しく低
減される。

図におけるピン６および７　（ならびにピン１８および
１９）のように、ＶｃｃとＧＮＤ用の給電ピンを互いに
隣合うように位置させることにより、平滑コンデンサ３
２６　（３２８）は、それらの間に非常に短い接続線を
用いて接続することができる。この結果、２つの給電ピ
ン６及び７、ボンディング線３２２及び３２４、チップ
３００及びコンデンサ３２６により形成されるループは
極めて短い周囲を持つようになると共に、それによって
閉じられる面積は極めて小さくなる。また、コンデンサ
３２６　（３２ｇ）を前記給電ピンに接続する線は、第
２図に示した場合に比べて、非常に小さなインピーダン
スを持つことになるので、これらコンデンサの効果は大
幅に増大する。更に、上記ループの面積は第２図に示し
た場合に比べて非常に小さいので、そのループインダク
タンスは非常に小さくなり、従って、例えば外部で発生
される電磁場に対して非常に影背を受けにくくなる。ま
た、もしスペースが許すなら、上記平滑コンデンサ３２
６（例えば、表面実装型の場合）は、カプセル封止３１
２内で対応する給電ピン間に接続することもできるし、
また、給電ピン自体と一体にすることもできる。

ＶｃｃピンがＧＮＤピンの直近傍にある給電ピン配置の
他の利点は、これら給電ピンとそれらに組み合わされる
ボンディング線との実効総合インダクタンスが減少する
ことである。この減少は、それぞれが給電ピンとそれに
組み合わされるボンディング線とを含む各導体中に流れ
る電流が逆向きで平行となることによりもたらされる。

互いに平行に配置された導体中の逆平行電流により発生
される相互インダクタンスは、これら平行に配置された
導体の実効インダクタンスを、単一導体のインダクタン
スの半分以下にする。

また、図示のＩＣには、電源電圧Ｖｃｃ用に２つの給電
ピン６及び１８が設けられると共に、電源電圧ＧＮＤ用
にも２つの給電ピン７及び１９が設けられている。した
がって、これら給電ピン当たりに流れる電流は、第２図
に示した場合の半分になるので、誘導電圧スパイクの振
幅は更に減少する。

また、νｃｃ用ピン６及び１８の位置と、ＧＮＤ用ピン
７及び１９の位置とは、図に見られるように、回転対称
となるようにするのが好ましい。これとは対照的に、こ
れら給電ピンを鏡対称とすると、ＩＣが意図せずに回路
基板上に逆向きに、即ち図において上下逆に、挿入され
た場合に、当該ＩＣが破壊されてしまう可能性がある。

また、第１図に示すように、出力ピン５．８．１７およ
び２０は、給電ピンに隣接するように配置されている。

これらの出力ピンは外部からアクセスすることができる
端子であり、チップ上の図示せぬ出力バッファの出力端
に結合されている。給電ピンに隣接して出力ピンを配列
すると数々の利点が得られる。すなわち、先ず、出力ピ
ンとそれに組み合わされるボンディング線とからなる電
気通路の長さが、給電ピンとそれに組み合わされるボン
ディング線とから構成される電気通路の長さと、等しい
か又は同程度の大きさとなる。結果として、前者のイン
ピーダンス（インダクタンス）も同等に小さくなる。第
２に、出力バッファはチップ３００の縁部に位置する。

そして、バッファが、給電ピンと出力ピンとに接続する
ためのボンディングパッドの近傍に位置すると、該バッ
ファはチ゛ツブ上の短い給電線（図示略）を介して給電
することができる。このような短い給電線は出力バッフ
ァにとって特に有利である。何故なら、出力バッファは
通常大きな電流を切り換え、これが対応する給電線上に
誘導電圧スパイクを発生させる可能性があるからである
。そして、上記給電線が出来る限り短く維持されれば、
そのインダクタンスもそれに比例して低くなる。

また、チップ選択信号用の制御ピンｌＯと、書込エネー
ブル信号用の制御ピン１５と、出力エネーブル信号用の
制御ピン２２とは、それらに対応する接続ピン系列にお
ける出力ピンに隣接して配置されている。給電ピン６．
７．１８．１９と、出力ピン４．５．８．９．１６．１
７．２０．２１と、制御ピン１Ｏ１１５，２２との組は
、メモリＩＣにおいてしばしば必要なピンの中核、すな
わち制御核部を形成する。また、例えばマイクロコント
ローラのような他の形式のＩＣに関しては、そのＩＣの
特別の応用に必要とされるように、制御ピンを他の組合
せで配置すればよい。上記のように給電ピン、出力ピン
及び制御ピンを核部へ集中し、チップを核部の回路と付
加的回路とに分けると、数々の利点が得られる。すなわ
ち、先ず、当該ＩＣが上述したように誘導電圧スパイク
に敏感でなくなる。第２に、標準接続ピンの核部はＩＣ
設計者にとって出発点となり、該核部は種々の回路配置
に共通であると共に、各種の付加回路および変形回路に
結合するのが比較的容易である。

第１図において、アドレスピン１．２．３．１１．１２
．１３．１４．２３．２４は、制御ピンおよび出力ピン
の向う側に配置されている。このような核部の回路と付
加的回路との分割は、特にメモリの設計者にとって次の
ような利点がある。すなわち、各種の容量のメモリでも
同一の核部を使用することができ、かつ、前述したよう
な誘導妨害に対して感度が低い。

次に、第３図にはその周縁に沿って接続ピンが配置され
るような従来のメモＩＪＩｃ用のピン配置の一例が示さ
れている。この図のＩＣは、カプセル封止５１２に封止
されたチップ５００を有するものであるが、上記カプセ
ル封止は明瞭化のため一部だけが示されている。このチ
ップ５００には、当該チップの縁の近傍に、ボンディン
グパッド５１４．５１６等が設けられている。これらボ
ンディングパッドは、ボンディング線５２２．５２４等
を介して、接続ピン１４．２８等に接続されている。こ
の場合、接続ピン２８．１４は、電源電圧Ｖｃｃ及びＧ
ＮＤを各々受入するための給電ピンである。また、接続
ピンｌ、１０．１５及び２１は接続されていないピンで
ある。

また、接続ピン１１ないし１３及び１６ないし２ｏは出
力ピンであり、接続ピン２ないし９．２６および２７は
アドレスピンである。また、接続ピン２２ないし２５は
種々のチップエネーブル信号を受入するための′制御ピ
ンであり、例えばマイクロプロセッサシステム等におけ
るメモリの拡張を容易にするために設けられている。

図から明らかなように、この従来のＩＣにおいては、給
電ピン１４及び２８は、誘導妨害の低減の見地からする
と最良の位置にはない。すなわち、第１に、これらのピ
ンは可能な最短の接続ピンではなく、接続はされてはい
ないがピン１及び１５の方がより短い。第２に、それら
の給電ピンはＩＣの互いに反対側に位置している。した
がって、平滑コンデンサ５２６は、当該ＩＣを長い距離
に渡り跨ぐような線を用いてピン２８．１４の間に接続
しなければならない。そして、第２図のＩＣについて説
明したピン配置のその他の欠点は、この第３図のＩＣに
ついても同様である。

次に、第４図は、その周縁に沿って接続ピンが配置され
るようなＩＣ用の本発明によるピン配置の一例が示され
ている。図において、集積回路チップ６００はカプセル
封止６１２内に封止されている。

このＩＣにおいては、Ｖ　ｏｎ給電ピン１４および２８
が、ＧＮ［ｌ給電ピン１５および１に各々隣接して配置
されている。更に、ＧＮＤ給電ピンとそれに隣接するＶ
ｏ、給電ピンとの配列は、対応する接続ピンの系列の中
央部に位置している。すなわち、上記配列にはその両側
に他の接続ピンが並び、これら他の接続ピンの数は両側
において各々略等しい。また、甲滑コンデンサ６２６お
よび６２８は好ましくは表面実装型の素子（ｓｏｍ、ｄ
、　）であり、給電ピン１４．１５の間および給電ピン
１．２８の間に各々接続される。

また、出力ピン１２．１３および１６．１７は、給電ピ
ン１４．１５の配列に隣接して配置されている。また、
出力ピン３．２および２７．２６は、給電ピン１．２Ｂ
の配列に隣接して配置されている。また、接続ピン２２
ないし２５は各種のチップエネーブル信号用の制御ピン
を構成し、接続ピン５ないし１１．２０および２１はア
ドレスピンを構成している。

なお、上述した実施例では本発明をメモリについて説明
したが、上記と同様のピン等の配列は、例えばマイクロ
コントローラ等の他の形式の回路についても行なうこと
ができる。同様に、上記と同様な配列は１個以上のチッ
プを持つ集積回路モジュールにも適用でき、そのような
ピン配列は、チップの最も近くにおいて給電ピンを対に
し、かつ、出力ピンをそれらに対応するピン系列におい
て給電ピンに隣接するように配置することにより、誘導
電圧スパイクを低減するという本発明の目的を反映する
ことができる。

【図面の簡単な説明】

第１図は、デュアルインラインＩＣにおける、この発明
によるピン配列の一例を示す図、第２図は、従来のデュ
アルインラインＩＣにおけるピン配列を示す図、 第３図は、周方向に配列されたピンを持つ従来のＩＣに
おけるピン配列を示す図、 第４図は、周方向に配列されたピンを持つＩＣにおける
、この発明におけるピン配列の一例を示す図である。 １〜２８・・・接続ピン、３００．６００・・・集積回
路チップ、３１２・・・カプセル封止、３１４．３１６
・・・ボンディングパッド、３２２．３２４・・・ボン
ディング線、３２６．３２８．６２６、６２８−・・平
滑コンデンサ。 出１頭人　エヌ・ベー・フィリップス・フルーイランペ
ンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、配列された接続ピンに各導電接続体を介して結合さ
   れたボンディングパッドを持つ少なくとも１個の集積回
   路チップを有し、かつ、前記接続ピンが第１の供給電圧
   及び第２の供給電圧を各々入力するための第１の給電ピ
   ン及び第２の給電ピンを含む集積回路モジュールにおい
   て、前記第１の給電ピンとこれに組み合わされる前記導
   電接続体との総合電気通路長と、前記第２の給電ピンと
   これに組み合わされる前記導電接続体との総合電気通路
   長とが、共に、給電ピンでない他の接続ピンと該ピンに
   組み合わされる前記導電接続体とのいずれの総合電気通
   路よりも短いか又は等しいことを特徴とする集積回路モ
   ジュール。 ２、配列された接続ピンに各導電接続体を介して結合さ
   れたボンディングパッドを持つ少なくとも１個の集積回
   路チップを有し、かつ、前記接続ピンが第１の供給電圧
   及び第２の供給電圧を各々入力するための第１の給電ピ
   ン及び第２の給電ピンを含む集積回路モジュールにおい
   て、前記第１の給電ピンとこれに組み合わされる前記導
   電接続体との総合電気通路長と、前記第２の給電ピンと
   これに組み合わされる前記導電接続体との総合電気通路
   長との和が、給電ピンでない他の接続ピンとこのピンに
   組み合わされる前記導電接続体との組合せのいずれの対
   の各総合電気通路の和よりも短いか又は等しいことを特
   徴とする集積回路モジュール。 ３、請求項１または２に記載の集積回路モジュールにお
   いて、前記配列においては少なくともある第１の給電ピ
   ンがある第２の給電ピンに隣接配置されていることを特
   徴とする集積回路モジュール。 ４、請求項１ないし３のいずれか１項に記載の集積回路
   モジュールにおいて、少なくとも２個の第１の給電ピン
   と、少なくとも２個の第２の給電ピンとが設けられてい
   ることを特徴とする集積回路モジュール。 ５、請求項３に記載の集積回路モジュールにおいて、少
   なくとも２つの組の給電ピンが設けられ、これら組の各
   々が前記配列において第２の給電ピンに隣接配置された
   第１の給電ピンを含んでいることを特徴とする集積回路
   モジュール。 ６、請求項５に記載の集積回路モジュールにおいて、前
   記少なくとも２つの組は順序ずけられた組であり、かつ
   、前記配列において回転対称で配置されていることを特
   徴とする集積回路モジュール。 ７、請求項５または６に記載の集積回路モジュールにお
   いて、前記各組が当該モジュールの互いに反対側に配置
   されていることを特徴とする集積回路モジュール。 ８、請求項１ないし７のいずれか１項に記載の集積回路
   モジュールであって、前記接続ピンが出力信号を各々送
   出するための１個の出力ピン又は複数の出力ピンを含む
   集積回路モジュールにおいて、前記１個の出力ピンかま
   たは前記複数の出力ピンの少なくとも大部分が、当該出
   力ピンに最も近い給電ピンから、給電ピンまたは出力ピ
   ンでない他の接続ピンよりも遠くには配置されていない
   ことを特徴とする集積回路モジュール。 ９、請求項８に記載の集積回路モジュールであって、前
   記接続ピンが前記集積回路チップ中の回路の動作を制御
   するための、クロック入力、チップエネーブル、読出エ
   ネーブル、書込エネーブル、プログラムエネーブル、出
   力エネーブル、リセット入力、割り込み入力、またはテ
   ストエネーブル等の制御信号を入力するための少なくと
   も１個の制御ピンを含む集積回路モジュールにおいて、
   各制御ピンが、当、該制御ピンに最も近い給電ピンから
   前記配列において又は該配列に沿って、給電ピン又は出
   力ピン又は制御ピンでない他の接続ピンよりも遠くには
   配置されていないことを特徴とする集積回路モジュール
   。 １０、少なくとも１個の集積回路が設けられると共に、
   配列されたボンディングパッドを有する半導体基板であ
   って、前記ボンディングパッドが第１の供給電圧及び第
   ２の供給電圧を各々入力するための第１の給電パッド及
   び第２の給電パッドを含む半導体基板において、少なく
   とも１個の第１の給電パッドが前記配列において第２の
   給電パッドに隣接して配置されていることを特徴とする
   半導体基板。 １１、請求項１０に記載の半導体基板において、少なく
   とも２個の第１の給電パッドと２個の第２の給電パッド
   とが設けられていることを特徴とする半導体基板。 １２、請求項１０に記載の半導体基板において、少なく
   とも２つの組の給電パッドが設けられ、これら組の各々
   が第２の給電パッドに隣接して配置された第１の給電パ
   ッドを含んでいることを特徴とする半導体基板。 １３、請求項１０に記載の半導体基板において、前記の
   少なくとも２つの組は順序ずけられた組を含み、かつ、
   前記配列において回転対称で配置されていることを特徴
   とする半導体基板。 １４、請求項１２または１３に記載の半導体基板におい
   て、前記各組が当該基板の互いに反対側に配置されてい
   ることを特徴とする半導体基板。 １５、請求項１０ないし１４のいずれか１項に記載の半
   導体基板であって、前記ボンディングパッドが出力信号
   を各々送出するための１個の出力パッド又は複数の出力
   パッドを含む半導体基板において、前記１個の出力パッ
   ドかまたは前記複数の出力パッドの少なくとも大部分が
   、前記配列内でまたは当該配列に沿って、当該出力パッ
   ドに最も近い給電パッドから給電パッドまたは出力パッ
   ドでない他のボンディングパッドよりも遠くには配置さ
   れていないことを特徴とする半導体基板。 １６、請求項１５に記載の半導体基板において、前記集
   積回路が前記出力パッドに結合された出力端を持つ出力
   バッファを含み、前記出力バッファは前記給電パッドと
   、前記集積回路中の他の回路に給電するためのチップ上
   給電線よりも長くないいチップ上給電線とを介して給電
   されることを特徴とする半導体基板。 １７、請求項１５または１６に記載の半導体基板であっ
   て、前記ボンディングパッドが前記集積回路の動作を制
   御するためのクロック入力、チップエネーブル、読出エ
   ネーブル、書込エネーブル、プログラムエネーブル、出
   力エネーブル、リセット入力、割り込み入力、またはテ
   ストエネーブル等の制御信号を入力するための少なくと
   も１個の制御パッドを含む半導体基板において、実質的
   に各制御パッドが、当該制御パッドに最も近い給電パッ
   ドから前記配列において又は該配列に沿って、給電パッ
   ド又は出力パッド又は制御パッドでない他のボンディン
   グパッドよりも遠くには配置されていないことを特徴と
   する半導体基板。 ８、第１の複数系列の接続ピンと、 第２の複数系列のボンディングパッドを有 し、各ボンディングパッドとそれらに組み合わされる接
   続ピンとの間の各々の相互接続部がボンディング線を有
   するような集積回路チップと、 を有してなり、前記接続ピン中には第１の電源供給電圧
   及び第２の電源供給電圧を各々入力するための第１の給
   電ピン及び第２の給電ピンが含まれているような集積回
   路モジュールにおいて、 前記供給ピンの各々は、それらに対応する ピン系列の略中央に配置されると共にそれらに組み合わ
   されるボンディングパッドに相互接続され、上記の組み
   合わされるボンディングパッドは、同様にして、それら
   に対応する系列の略中央に配置され、前記の対応する接
   続ピン系列と前記の対応するボンディングパッド系列と
   は互いに並んで配置されていることを特徴とする集積回
   路モジュール。 １９、請求項１８に記載の集積回路モジュールにおいて
   、接続ピンの第１の系列と第２の系列とを少なくとも有
   し、前記集積回路チップは前記第１の接続ピン系列と前
   記第２の接続ピン系列との間に配置され、前記第２の給
   電ピンに隣接して配置された前記第１の給電ピンを有す
   るピン配列が前記第１の接続ピン系列と前記第２の接続
   ピン系列の少なくとも一方においてその略中央部に位置
   されていることを特徴とする集積回路モジュール。 ２０、請求項１９に記載の集積回路モジュールであって
   、前記接続ピンが出力信号を送出するための少なくとも
   １個の出力ピンを含むような集積回路モジュールにおい
   て、各出力ピンはそれに対応する接続ピン系列において
   最寄りの給電ピンから、給電ピンでなく又は出力ピンで
   ない他の接続ピンよりも遠くには配置されていないこと
   を特徴とする集積回路モジュール。 ２１、請求項２０に記載の集積回路モジュールであって
   、前記接続ピンがクロック入力、チップエネーブル、読
   出エネーブル、書込エネーブル、プログラムエネーブル
   、出力エネーブル、リセット入力、割り込み入力、また
   はテストエネーブル等の制御信号を入力するための少な
   くとも１個の制御ピンを含むような集積回路モジュール
   において、各制御ピンはそれに対応する接続ピン系列に
   おいて最寄りの給電ピンから、給電ピンでなく又は出力
   ピンでなく又は、制御ピンでない他の接続ピンよりも遠
   くには配置されていないことを特徴とする集積回路モジ
   ュール。 ２２、複数系列のボンディングパッドを持つ少なくとも
   １個の集積回路チップが設けられ、これらボンディング
   パッド中には第１の供給電圧及び第２の供給電圧を各々
   入力するための第１の給電ボンディングパッド及び第２
   の給電ボンディングパッドが含まれ、これら給電ボンデ
   ィングパッドの各々がそれに対応するボンディングパッ
   ド系列の略中央部に配置されていることを特徴とする半
   導体基板。 ２３、請求項２２に記載の半導体基板において、互いに
   平行に配置された第１の系列のボンディングパッドと第
   ２の系列のボンディングパッドとを有し、前記第１の給
   電ボンディングパッドは前記第１のボンディングパッド
   系列の略中央部に配置され、前記第２の給電ボンディン
   グパッドは前記第２のボンディングパッド系列の略中央
   部に配置されていることを特徴とする半導体基板。 ２４、第１の系列のボンディングパッドと第２の系列の
   ボンディングパッドとを有し、これら系列は互いに平行
   に配置され、第１の供給電圧を入力するための各々の第
   １の給電ボンディングパッドは第２の供給電圧を入力す
   るための各々の第２の給電ボンディングパッドに隣接し
   て配置され、前記第２の給電ボンディングパッドに隣接
   する前記第１の給電ボンディングパッドのボンディング
   パッド配列が前記ボンディングパッド系列の少なくとも
   一方の略中央部に配置されれいることを特徴とする半導
   体基板。 ２５、請求項２２ないし２４のいずれか１項に記載の半
   導体基板であって、前記ボンディングパッドが出力信号
   を送出するための他の複数の出力パッドを含む半導体基
   板において、同一のボンディングパッド系列内に位置す
   る前記他の複数の出力パッドの少なくとも大部分が、上
   記同一のボンディングパッド系列内における最寄りの給
   電ボンディングパッドから、給電ボンディングパッドで
   ない又は出力パッドでない当該同一のボンディングパッ
   ド系列中の他のボンディングパッドよりも遠くには配置
   されていないことを特徴とする半導体基板。 ２６、請求項２５に記載の半導体基板であって、前記ボ
   ンディングパッドがクロック入力、チップエネーブル、
   読出エネーブル、書込エネーブル、プログラムエネーブ
   ル、出力エネーブル、リセット入力、割り込み入力、ま
   たはテストエネーブル等の制御信号を入力するための他
   の複数の制御パッドを含むような半導体基板において、
   同一のボンディングパッド系列内に位置する前記他の複
   数の制御パッドの少なくとも大部分が、上記同一のボン
   ディングパッド系列内における最寄りの給電ボンディン
   グパッドから、給電ボンディングパッドでない又は出力
   パッドでない又は制御パッドでない当該同一のボンディ
   ングパッド系列中の他のボンディングパッドよりも遠く
   には配置されていないことを特徴とする半導体基板。 ２７、請求項９または２１に記載の集積回路モジュール
   において、前記集積回路チップが集積メモリ回路を含ん
   でいることを特徴とする集積回路モジュール。 ２８、請求項１７に記載の半導体基板において、前記集
   積回路が集積メモリ回路を含んでいることを特徴とする
   半導体基板。