JPS601856A - メモリチツプモジユ−ル - Google Patents
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- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はメモリチップモジュール、特に、２個のメモリ
チップを接続して形成されるメモリチップモジュールに
関する。
チップを接続して形成されるメモリチップモジュールに
関する。
近年、コンピュータ等に使用されるメモリ装置の大容量
化に伴ないメモリチップの高密度実装の必要性が高まっ
ている。
化に伴ないメモリチップの高密度実装の必要性が高まっ
ている。
このため、メモリチップを複数個接続して高密度化を達
成しようとしている。
成しようとしている。
従来のメモリチップモジュールは、メモリチップを封入
し共通接続可能な第１の端子と開放状態になっている第
２の端子と共通接続不可能な第３の端子とを含む第１の
デュアルインラインノくツケージと、メモリチップを封
入し前記第１の端子と対応する位置に配置され共通接続
可能な第４の端子と前記第３の端子と対応する位置に配
置され開放状態になっている第５の端子と前記第２の端
子と対応する位置に配置され共通接続不可能な第６の端
子とを含み下面を前記第１のデーアルインラインパッケ
ージの上面と対向させ゛Ｃ密着させ端子がス・」同位置
の第１のプーアルインラインパッケージの端子と接続さ
れた第２のデュアルインラインパッケージとを含んで構
成される。
し共通接続可能な第１の端子と開放状態になっている第
２の端子と共通接続不可能な第３の端子とを含む第１の
デュアルインラインノくツケージと、メモリチップを封
入し前記第１の端子と対応する位置に配置され共通接続
可能な第４の端子と前記第３の端子と対応する位置に配
置され開放状態になっている第５の端子と前記第２の端
子と対応する位置に配置され共通接続不可能な第６の端
子とを含み下面を前記第１のデーアルインラインパッケ
ージの上面と対向させ゛Ｃ密着させ端子がス・」同位置
の第１のプーアルインラインパッケージの端子と接続さ
れた第２のデュアルインラインパッケージとを含んで構
成される。
次に、従来のメモリチップモジュールについて、図面を
参照して説明する。
参照して説明する。
第１図は、従来の一例を示す正面図、第２図（ａ）。
（ｂ）はそれぞれ第１図に示すデュアルインラインパッ
ケージの上面図である。
ケージの上面図である。
第１図に示すメモリチップモジュールは、メモリチップ
を封入したデュアルインラインパッケージ１．２を２段
ＩＬね端子３とうじをハンダ付は等で接続したものであ
る。
を封入したデュアルインラインパッケージ１．２を２段
ＩＬね端子３とうじをハンダ付は等で接続したものであ
る。
ここで、デュアルインラインパッケージ１は共通接続可
能な第１の端子と開放状態になっている第２の端子と共
通接続不可能な第３の端子とを含んでおり、＄２図（ａ
）に示すように第１の端子は電源端子ＶＣＣと接地端子
ＧＮＤとアドレス端子ＡＱ〜Ａ７と、ライトイネーブル
端子ＷＥとデータ入力端子ＤＩ、データ出力端子ＤＯで
あり、第２の端子は無接続端子ＮＣ、ＮＣＩ 、ＮＣ２
であり、第３の端子はチップイネーブル端子ＣＥＩと、
出力イネーブル端子ＯＥＩである。
能な第１の端子と開放状態になっている第２の端子と共
通接続不可能な第３の端子とを含んでおり、＄２図（ａ
）に示すように第１の端子は電源端子ＶＣＣと接地端子
ＧＮＤとアドレス端子ＡＱ〜Ａ７と、ライトイネーブル
端子ＷＥとデータ入力端子ＤＩ、データ出力端子ＤＯで
あり、第２の端子は無接続端子ＮＣ、ＮＣＩ 、ＮＣ２
であり、第３の端子はチップイネーブル端子ＣＥＩと、
出力イネーブル端子ＯＥＩである。
また、デュアルインラインパッケージ２は、デュアルイ
ンラインパッケージ１と端子配置の一部が異なっており
、第１の端子に対応する位置に配置され共通接続可能な
第４の端子と第３の端子に対応する位置に配置され開放
状態になっている第５の端子と第２の端子に対応する位
置に配置され共通接続不可能な第６の端子とを含んでお
り、第２図（ｂ）に示すように第４の端子は前述の第１
の端子と全く同一であり、第５の端子は無接続端子ＮＣ
，ＮＣ３、ＮＣ，ｉであり、第６の端子はチップイネー
ブル端子ＣＥ２と出力イネーブル端子ＯＥ２である。
ンラインパッケージ１と端子配置の一部が異なっており
、第１の端子に対応する位置に配置され共通接続可能な
第４の端子と第３の端子に対応する位置に配置され開放
状態になっている第５の端子と第２の端子に対応する位
置に配置され共通接続不可能な第６の端子とを含んでお
り、第２図（ｂ）に示すように第４の端子は前述の第１
の端子と全く同一であり、第５の端子は無接続端子ＮＣ
，ＮＣ３、ＮＣ，ｉであり、第６の端子はチップイネー
ブル端子ＣＥ２と出力イネーブル端子ＯＥ２である。
このようなデュアルインラインパッケージ１゜２を用い
たメモリチップモジュールは、例えば１つのデュアルイ
ンラインパッケージ１，２に２５６ワード×１ビツトの
容量のメモリチップが封入されている場合これを２段重
ねて、５１２ワード×１ビ、トのモジュールを構成する
ことができる。
たメモリチップモジュールは、例えば１つのデュアルイ
ンラインパッケージ１，２に２５６ワード×１ビツトの
容量のメモリチップが封入されている場合これを２段重
ねて、５１２ワード×１ビ、トのモジュールを構成する
ことができる。
これにより、テーアルインラインノくツケージ１゜２を
基板に実装したとき、同一面積で２倍のメモリ答蓋を実
装することができ確かに筒密度実装が可能となる。
基板に実装したとき、同一面積で２倍のメモリ答蓋を実
装することができ確かに筒密度実装が可能となる。
しかしこのような従来のメモリチップモジュールは、下
のデュアルインラインノくツケージ１と上のデュアルイ
ンラインパッケージ２を２段重ねにするために第２図（
ａ） 、 （ｂ）に示すように端子配置の一部が異なる
２種類のデュアルインラインノくツケージ１，２を準備
しなければならなかった。
のデュアルインラインノくツケージ１と上のデュアルイ
ンラインパッケージ２を２段重ねにするために第２図（
ａ） 、 （ｂ）に示すように端子配置の一部が異なる
２種類のデュアルインラインノくツケージ１，２を準備
しなければならなかった。
すなわち、第２図（ａ） 、 （ｂ）に示すようにすれ
ばアドレス端子ＡＯ〜Ａ７．データ入力端子ＤＩ、デー
タ出力端子ＤＯ，ライトイネーブル端子ＷＥは２段重ね
たときに共通接続され、チップイネーブル端子ＣＥＩ、
ＣＥ２および出力イネーブル端子ＯＥＩ 、ＯＦ２はそ
れぞれ互いに無接続端子ＮＣ１−ＮＣ４に対応している
ので、重ねたときにはテップイネーブル端子ＣＥ２と出
力イネーブル端子ＯＥ２は無接続端子Ｎｅｔ 、ＮＣ２
を介して外部から制御できる。
ばアドレス端子ＡＯ〜Ａ７．データ入力端子ＤＩ、デー
タ出力端子ＤＯ，ライトイネーブル端子ＷＥは２段重ね
たときに共通接続され、チップイネーブル端子ＣＥＩ、
ＣＥ２および出力イネーブル端子ＯＥＩ 、ＯＦ２はそ
れぞれ互いに無接続端子ＮＣ１−ＮＣ４に対応している
ので、重ねたときにはテップイネーブル端子ＣＥ２と出
力イネーブル端子ＯＥ２は無接続端子Ｎｅｔ 、ＮＣ２
を介して外部から制御できる。
これにより土下いづれのデュアルインラインノくッケー
ジ１，２かをチップイネーブル端子ＣＥ ｌ。
ジ１，２かをチップイネーブル端子ＣＥ ｌ。
ＣＨ２および出力イネーブル端子ＯＥｌ、ＯＥ２に供給
する信号で選択できるわけである。
する信号で選択できるわけである。
このように、従来のメモリチップモジュールはメモリチ
ップを封入したデュアルインラインノくツケージを積み
重ねたときにメモリチップは、同じでありながらデュア
ルインラインパッケージ１゜２のように２種類のデーア
ルインラインノくツケージを製造する必要があり製造工
程や管理が複雑になるという欠点があった。
ップを封入したデュアルインラインノくツケージを積み
重ねたときにメモリチップは、同じでありながらデュア
ルインラインパッケージ１゜２のように２種類のデーア
ルインラインノくツケージを製造する必要があり製造工
程や管理が複雑になるという欠点があった。
なお、デュアルインラインパッケージはチップキャリア
やフラットパッケージに比べて実装面積が太きいという
欠点もあった。
やフラットパッケージに比べて実装面積が太きいという
欠点もあった。
本発明の目的は製造工程を単純化し、管理を簡素化でき
るメモリチップモジュールを提供することにある。
るメモリチップモジュールを提供することにある。
すなわち、本発明の目的は従来の２チップモジ−−ルの
欠点に鑑みメモリチップをチップキャリアのような上下
はぼ対称でかつ左右のピン位置が対称なパッケージにビ
ン位置を適切に選んで封入したものを２ケ上下逆に重ね
合わせて接続し、メモリテップモジュールを構成するこ
とにより一種類でメモリテップモジュールが構成でき、
従来のメモリチップモジュールに比べ製造が簡単になり
さらにより高密度実装が可能なメモリチップモジュール
を提供することにある。
欠点に鑑みメモリチップをチップキャリアのような上下
はぼ対称でかつ左右のピン位置が対称なパッケージにビ
ン位置を適切に選んで封入したものを２ケ上下逆に重ね
合わせて接続し、メモリテップモジュールを構成するこ
とにより一種類でメモリテップモジュールが構成でき、
従来のメモリチップモジュールに比べ製造が簡単になり
さらにより高密度実装が可能なメモリチップモジュール
を提供することにある。
本発明のメモリチップモジュールは、メモリチップを封
入し一対ずつ中心線を境にし“Ｃ対称位置に 割りあて
られた共通接続可能な第１の端子と開放状態になってい
る第２の端子と前記第２の端子と前記中心線を境にして
対称位置に割りあてられ共通接続不可能な第３の端子を
含む第１のチツ面と対向させ前記中心線を一致させて密
着し端子が対向位置の前記第１のチップキャリアの端子
と接続される第２のチップキャリアとを含んで構成され
る。
入し一対ずつ中心線を境にし“Ｃ対称位置に 割りあて
られた共通接続可能な第１の端子と開放状態になってい
る第２の端子と前記第２の端子と前記中心線を境にして
対称位置に割りあてられ共通接続不可能な第３の端子を
含む第１のチツ面と対向させ前記中心線を一致させて密
着し端子が対向位置の前記第１のチップキャリアの端子
と接続される第２のチップキャリアとを含んで構成され
る。
すなわち５本発明のメモリチップモジュールは、端子の
位置が中心線を境に左右対称に配置されメモリチップを
封入したチップキャリアか°ｆ端子機能で共通接続可能
な端子の場合は互いに対称位置の端子に割当て、共通接
続不可能な端子の一合は対称位置の端子は開放になっＣ
いるように構成され、このチップキャリアを２個前記中
心線を一致させて各々の上面を対向させて密着させ、上
下の端子を互いに接続し°Ｃ禍成される。
位置が中心線を境に左右対称に配置されメモリチップを
封入したチップキャリアか°ｆ端子機能で共通接続可能
な端子の場合は互いに対称位置の端子に割当て、共通接
続不可能な端子の一合は対称位置の端子は開放になっＣ
いるように構成され、このチップキャリアを２個前記中
心線を一致させて各々の上面を対向させて密着させ、上
下の端子を互いに接続し°Ｃ禍成される。
次に、本発明の実施例について、図面を参照しＣ説明す
る。
る。
第３図は本発明の一実施例を示す正面図、第４図は第３
図に示す実施例の上面図、第５図は第３図に示す実施例
の分解斜視図、第６図は第３図に示すチップキャリアの
上面図である。
図に示す実施例の上面図、第５図は第３図に示す実施例
の分解斜視図、第６図は第３図に示すチップキャリアの
上面図である。
第３図に示すメモリチップモジュールは５１２×１ビツ
トのメモリの例で、メモリチップ３ａ。
トのメモリの例で、メモリチップ３ａ。
８ｂが封入され端子７で接続されたチップキャリア６ａ
、６ｂの正面図である。
、６ｂの正面図である。
ここで、端子７は外部接線端子で、第４図に示す例では
１８端子である。またメモリチップ８ａ。
１８端子である。またメモリチップ８ａ。
８ｂはチップキャリア６ａ＋６ｂの中に封止されている
。
。
チップキャリア５ａ、５ｂの各端子７は中心線ｃ−ｃ’
ｌ境にし′〔左右対称の位置に配置されている。
ｌ境にし′〔左右対称の位置に配置されている。
すなわち、第６図に示すようにアドレス端子ＡＯ〜Ａ３
はアドレス端子Ａ４〜Ａ７と対称位置の端子が割り当て
られ、データ入力端子ＤＩはデータ出力端子ＤＯと対称
位置にあり、チップイネーブル端子ＣＥ、出カイネーブ
ル端子ＯＥ、ライトイネーブル端子ＷＥの対称位置は無
接続端子ＮＣＩ〜ＮＣ３になりＣいる。電源端子ｖｃｃ
、接地端子ＧＮＤは中心線Ｃ−Ｃ／上にある。
はアドレス端子Ａ４〜Ａ７と対称位置の端子が割り当て
られ、データ入力端子ＤＩはデータ出力端子ＤＯと対称
位置にあり、チップイネーブル端子ＣＥ、出カイネーブ
ル端子ＯＥ、ライトイネーブル端子ＷＥの対称位置は無
接続端子ＮＣＩ〜ＮＣ３になりＣいる。電源端子ｖｃｃ
、接地端子ＧＮＤは中心線Ｃ−Ｃ／上にある。
第５図はこのようなチップキャリア６をチップキャリア
６ａ、６ｂとして２個重ねてメモリチップモジュールを
構成したものの分解斜視図である。
６ａ、６ｂとして２個重ねてメモリチップモジュールを
構成したものの分解斜視図である。
チップキャリア５ａ 、５ｂは同一構成を有しており、
チップキャリア６ａの上面がチップキャリア６ｂの上面
に対向するようになっており、両者の中心線ｃ−ｃ’を
一致させて重ね各端子７を接続する。
チップキャリア６ａの上面がチップキャリア６ｂの上面
に対向するようになっており、両者の中心線ｃ−ｃ’を
一致させて重ね各端子７を接続する。
各端子７は表面の側にも裏面同様外部に接続可能なよう
にパッドが付いている。
にパッドが付いている。
このように１テツプキヤリア６ａ 、６ｂを上下逆に接
続した２テップモジュールの端子図を第４図に示す。ア
ドレス端子ＡＯ’〜Ａ７’は例えばアドレス端子ＡＯ’
はチップキャリア６ａのアドレス端子ＡＱとチップキャ
リア６ｂのアドレス端子Ａ４が接続されたものであり、
データ入出力端子Ｉ０１はチップキャア６ａのデータ入
力端子ＤＩとチ。
続した２テップモジュールの端子図を第４図に示す。ア
ドレス端子ＡＯ’〜Ａ７’は例えばアドレス端子ＡＯ’
はチップキャリア６ａのアドレス端子ＡＱとチップキャ
リア６ｂのアドレス端子Ａ４が接続されたものであり、
データ入出力端子Ｉ０１はチップキャア６ａのデータ入
力端子ＤＩとチ。
プキャリア６ｂのデータ出力端子ＤＯが接続され、デー
タ入出力端子Ｉ０２はチップキャリア６ａのデータ出力
端子ＤＯとチップキャリア６ｂのデータ出力端子ＤＩが
接続されたものであり、テップイネーブル端子ＣＥ１．
出カイネーブル端子ＯＥ１゜ライトイネーブル端子ＷＥ
Ｉはチップキャリア６ａのテップイネーブル端子ＣＥ、
出カイネーブル端子ＯＥ、ライトイネーブル端子ＷＥに
接続され、チップイネーブル端子ＣＥ２．出カイネーブ
ル端子ＯＥ２．ライトイネーブル端子ＷＥ２はチップキ
ャリア６ｂのチップイネーブル端子ＣＥ、出カイネーブ
ル端子ＯＥ、２イトイネーブル端子ＷＥに接続され、各
々独立にメモリテップ８ａ 、８ｂの選択ができるよう
になっている。
タ入出力端子Ｉ０２はチップキャリア６ａのデータ出力
端子ＤＯとチップキャリア６ｂのデータ出力端子ＤＩが
接続されたものであり、テップイネーブル端子ＣＥ１．
出カイネーブル端子ＯＥ１゜ライトイネーブル端子ＷＥ
Ｉはチップキャリア６ａのテップイネーブル端子ＣＥ、
出カイネーブル端子ＯＥ、ライトイネーブル端子ＷＥに
接続され、チップイネーブル端子ＣＥ２．出カイネーブ
ル端子ＯＥ２．ライトイネーブル端子ＷＥ２はチップキ
ャリア６ｂのチップイネーブル端子ＣＥ、出カイネーブ
ル端子ＯＥ、２イトイネーブル端子ＷＥに接続され、各
々独立にメモリテップ８ａ 、８ｂの選択ができるよう
になっている。
なお、電源端子Ｖｃｃ、接地端子ＧＮＤはチップキャリ
ア６ａ１６ｂの対称の中心にあるため、一致する。
ア６ａ１６ｂの対称の中心にあるため、一致する。
これにより、全体とし゛ｒ５１２ワード×１ビットのメ
モリチップモジュールとなる。
モリチップモジュールとなる。
使用ノーる場合はライトイネーブル端子’ＷＥＩ。
ＷＥ２は共通に接続して′ｆ−ツブイネーブル端子ＣＥ
ｌ 、ＣＥ２および出力イネーブル端子ＯＥ＋。
ｌ 、ＣＥ２および出力イネーブル端子ＯＥ＋。
ＣＥ２に供給する信号でメモリチップの選択ができる。
従っ〔、あら〃）しめケース上でライトイネーブル端子
ＷＥ１．ＶｖＥＺをパターンで接続し°Ｃおくことも可
能である。
ＷＥ１．ＶｖＥＺをパターンで接続し°Ｃおくことも可
能である。
以上本発明の一実施例について説明したが、本発明のよ
うに、チップキャリアの上面同志を対向させて接続する
ことにより、封入時に第３図に示すように、各チップキ
ャリアのキャップを省略した安価な構造も容易に実現で
きる。
うに、チップキャリアの上面同志を対向させて接続する
ことにより、封入時に第３図に示すように、各チップキ
ャリアのキャップを省略した安価な構造も容易に実現で
きる。
本発明のメモリチップモジュールは、２種類のデュアル
インラインパッケージの代りに１種類のチップキャリア
を２個使用し、開放状態の端子と共通接続不可能な端子
とを任意に配置する代りに中心線を境にして対称な位置
に配置することにより、下面と上面を対向させて積み重
ねる代りに上面と上面を対向させて逆にして重ねること
ができるため、構成部品の種類を削減できるので、製造
工程を単純化できるとともに管理を簡素化できるという
効果がある。
インラインパッケージの代りに１種類のチップキャリア
を２個使用し、開放状態の端子と共通接続不可能な端子
とを任意に配置する代りに中心線を境にして対称な位置
に配置することにより、下面と上面を対向させて積み重
ねる代りに上面と上面を対向させて逆にして重ねること
ができるため、構成部品の種類を削減できるので、製造
工程を単純化できるとともに管理を簡素化できるという
効果がある。
すなわち、本発明のメモリチップモジュールは、端子位
置が左右対称であるチップキャリアを２ケ逆に重ねて接
続することＫより、一種類のチップキャリアでメモリテ
ップモジュールを構成でき、テユアルインラインパック
ージで構成するメモリチップモジュールより簡単で高密
度なメモリチップモジュールを提供できるという効果が
ある。
置が左右対称であるチップキャリアを２ケ逆に重ねて接
続することＫより、一種類のチップキャリアでメモリテ
ップモジュールを構成でき、テユアルインラインパック
ージで構成するメモリチップモジュールより簡単で高密
度なメモリチップモジュールを提供できるという効果が
ある。
第１図は従来の一例を示す正面図、第２図（ａ）。
（ｂ）はそれぞれ第１図に示すデュアルインラインパッ
ケージの上面図、第３図は本発明の一実施例を示す正面
図、第４図は第３図に示す実施例の上面図、第５図は第
３図に示す実施例の分解斜視図、第６図は第３図に示す
チップキャリアの上面図である。 １．２・・・・・・デュアルインラインパッケージ、３
・・・・・・端子、６，６ａ、６ｂ・・・・・・チップ
キャリア、７・・・・・・端子、８，８ａ、８ｂ・・・
・・・メモリチップ、Ｖｃｃ・・・・・・電源端子、Ｇ
ＮＤ・・・・・・接地端子、ＡＯ〜Ａ７１ ＡＯ’−Ａ
７’・−・−７ＹＶス端子、ＣＥｌ。 ＣＥ２．ＣＥ・・・・・・チップイネーブル端子、ＯＥ
Ｉ。 ＣＥ２．ＯＥ・・・・・・出力イネーブル端子、 ＷＥ
。 ＷＥＩ、ＷＥ２・・・・・・２イトイネーフ゛ル端子、
ＮＣ。 ＮＣＩ〜ＮＣ４・・・・・・無接続端子。 （０）（ｂ） 箭２図 鴎１区 Ｎ（’、Ｉ ＩＪＪ ＬＬＩ ｏ ＬＩＪ − （（Ｓ （亀 Ｎ Ｎ Ｃ，２、 ミ寥泗客ミ 第４ 区 箭３図
ケージの上面図、第３図は本発明の一実施例を示す正面
図、第４図は第３図に示す実施例の上面図、第５図は第
３図に示す実施例の分解斜視図、第６図は第３図に示す
チップキャリアの上面図である。 １．２・・・・・・デュアルインラインパッケージ、３
・・・・・・端子、６，６ａ、６ｂ・・・・・・チップ
キャリア、７・・・・・・端子、８，８ａ、８ｂ・・・
・・・メモリチップ、Ｖｃｃ・・・・・・電源端子、Ｇ
ＮＤ・・・・・・接地端子、ＡＯ〜Ａ７１ ＡＯ’−Ａ
７’・−・−７ＹＶス端子、ＣＥｌ。 ＣＥ２．ＣＥ・・・・・・チップイネーブル端子、ＯＥ
Ｉ。 ＣＥ２．ＯＥ・・・・・・出力イネーブル端子、 ＷＥ
。 ＷＥＩ、ＷＥ２・・・・・・２イトイネーフ゛ル端子、
ＮＣ。 ＮＣＩ〜ＮＣ４・・・・・・無接続端子。 （０）（ｂ） 箭２図 鴎１区 Ｎ（’、Ｉ ＩＪＪ ＬＬＩ ｏ ＬＩＪ − （（Ｓ （亀 Ｎ Ｎ Ｃ，２、 ミ寥泗客ミ 第４ 区 箭３図
Claims (1)
- メモリチップを封入し一対ずつ中心線を境にし゛Ｃ対称
位置に割りあてられた共通接続可能な第１の端子と開放
状態になっ°Ｃいる第２の端子と前記第２の端子と前記
中心線を境にして対称位置に割りあてられ共通接続不可
能な第３の端子を含む第１のチップキャリアと、前記第
１のチップキャリアと同一の構成を有し上面を前記第１
のチップキャリアの上面と対向させ前記中心線を一致さ
せて密着し端子が対向位置の前記第１のチップキャリア
の端子と接続される第２のチップキャリアとを含むこと
を特徴とするメモリチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110330A JPS601856A (ja) | 1983-06-20 | 1983-06-20 | メモリチツプモジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58110330A JPS601856A (ja) | 1983-06-20 | 1983-06-20 | メモリチツプモジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS601856A true JPS601856A (ja) | 1985-01-08 |
Family
ID=14533001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58110330A Pending JPS601856A (ja) | 1983-06-20 | 1983-06-20 | メモリチツプモジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601856A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126822A (en) * | 1989-02-14 | 1992-06-30 | North American Philips Corporation | Supply pin rearrangement for an I.C. |
| EP1179848A3 (en) * | 1989-02-14 | 2005-03-09 | Koninklijke Philips Electronics N.V. | Supply pin rearrangement for an I.C. |
| GB2402547B (en) * | 2003-05-19 | 2006-06-21 | Hewlett Packard Development Co | Interconnect method for directly connected stacked integrated circuits |
-
1983
- 1983-06-20 JP JP58110330A patent/JPS601856A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126822A (en) * | 1989-02-14 | 1992-06-30 | North American Philips Corporation | Supply pin rearrangement for an I.C. |
| EP1179848A3 (en) * | 1989-02-14 | 2005-03-09 | Koninklijke Philips Electronics N.V. | Supply pin rearrangement for an I.C. |
| GB2402547B (en) * | 2003-05-19 | 2006-06-21 | Hewlett Packard Development Co | Interconnect method for directly connected stacked integrated circuits |
| US7098541B2 (en) | 2003-05-19 | 2006-08-29 | Hewlett-Packard Development Company, L.P. | Interconnect method for directly connected stacked integrated circuits |
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