JPH0529534A - メモリモジユール - Google Patents
メモリモジユールInfo
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- JPH0529534A JPH0529534A JP3185957A JP18595791A JPH0529534A JP H0529534 A JPH0529534 A JP H0529534A JP 3185957 A JP3185957 A JP 3185957A JP 18595791 A JP18595791 A JP 18595791A JP H0529534 A JPH0529534 A JP H0529534A
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- Japan
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- memory
- container
- electrode
- terminal portion
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】メモリパッケージの構造をリードレスチップキ
ャリア（ＬＣＣ）型をしてこれらメモリパッケージを積
重ね、メモリモジュールの外形寸法を小さくする。 【構成】メモリパッケージを、容器の側面に、共通の信
号に対する複数の第１の端子と、固有の信号１つに対し
複数の第２の端子とを設けたＬＣＣ型の構造とする。こ
の構造の複数個のメモリパッケージ１０〜１０ｄを第２
の端子にそれぞれ異なる径路で固有の信号が各メモリパ
ッケージ１０ａ〜１０ｄに伝達されるように接続して積
重ね、実装用基板７に接続固定する。
ャリア（ＬＣＣ）型をしてこれらメモリパッケージを積
重ね、メモリモジュールの外形寸法を小さくする。 【構成】メモリパッケージを、容器の側面に、共通の信
号に対する複数の第１の端子と、固有の信号１つに対し
複数の第２の端子とを設けたＬＣＣ型の構造とする。こ
の構造の複数個のメモリパッケージ１０〜１０ｄを第２
の端子にそれぞれ異なる径路で固有の信号が各メモリパ
ッケージ１０ａ〜１０ｄに伝達されるように接続して積
重ね、実装用基板７に接続固定する。
Description
【０００１】
【産業上の利用分野】本発明はメモリモジュールに関
し、特に複数のメモリパッケージを実装用基板に実装し
た構造のメモリモジュールに関する。
し、特に複数のメモリパッケージを実装用基板に実装し
た構造のメモリモジュールに関する。
【０００２】
【従来の技術】従来のこの種のメモリモジュールの一般
的な回路図を図３に示す。
的な回路図を図３に示す。
【０００３】このメモリモジュールは、メモリパッケー
ジ１０Ａ〜１０Ｄ４個により構成される場合であるが、
数が増減しても基本的に回路構成は変わらないので、以
下図３を参照しながら説明する。
ジ１０Ａ〜１０Ｄ４個により構成される場合であるが、
数が増減しても基本的に回路構成は変わらないので、以
下図３を参照しながら説明する。
【０００４】このメモリモジュールは、メモリパッケー
ジ１０Ａからメモリメモリパッケージ１０Ｄまでの４個
のうちのどれか１個を選択できるようにチップセレクト
端子を有しており、チップセレクト信号ＣＳ０〜ＣＳ３
によりこれらのうちの任意のメモリパッケージを選択し
てデータの書込みあるいは、データの読出しができる。
このメモリモジュールの構成法としては、図４に示すよ
うに、実装用基板７Ａにメモリパッケージ１０Ａ〜１０
Ｄを片面に実装したものや、両面に実装したものが多
い。この実装用基板７Ａに閉める実装面積は、単純にメ
モリパッケージの数とその大きさによって決まる。
ジ１０Ａからメモリメモリパッケージ１０Ｄまでの４個
のうちのどれか１個を選択できるようにチップセレクト
端子を有しており、チップセレクト信号ＣＳ０〜ＣＳ３
によりこれらのうちの任意のメモリパッケージを選択し
てデータの書込みあるいは、データの読出しができる。
このメモリモジュールの構成法としては、図４に示すよ
うに、実装用基板７Ａにメモリパッケージ１０Ａ〜１０
Ｄを片面に実装したものや、両面に実装したものが多
い。この実装用基板７Ａに閉める実装面積は、単純にメ
モリパッケージの数とその大きさによって決まる。
【０００５】メモリモジュールのメモリパッケージの数
量は、次世代メモリ（一般的にメモリ容量４倍）を想定
した場合、４個でメモリパッケージ１組を構成する場合
が多い。あるいは又、データのバス幅８ビット又はパリ
ティを含む９ビットに対応して８個あるいは９個搭載の
メモリモジュールが一般的である。
量は、次世代メモリ（一般的にメモリ容量４倍）を想定
した場合、４個でメモリパッケージ１組を構成する場合
が多い。あるいは又、データのバス幅８ビット又はパリ
ティを含む９ビットに対応して８個あるいは９個搭載の
メモリモジュールが一般的である。
【０００６】
【発明が解決しようとする課題】この従来のメモリモジ
ュールは、メモリパッケージ１０Ａ〜１０Ｄを実装用基
板７Ａの片面に実装するか、両面に実装する構成となっ
ているので、メモリモジュールの外形が大きくなるとい
う問題点があった。
ュールは、メモリパッケージ１０Ａ〜１０Ｄを実装用基
板７Ａの片面に実装するか、両面に実装する構成となっ
ているので、メモリモジュールの外形が大きくなるとい
う問題点があった。
【０００７】本発明の目的は、外形寸法を小さくするこ
とができるメモリモジュールを提供することにある。
とができるメモリモジュールを提供することにある。
【０００８】
【課題を解決するための手段】本発明のメモリモジュー
ルは、所定の位置に外部回路と接続するための複数の第
１の電極及び少なくとも１つの第２の電極を備え外部か
らのデータを記憶しかつ記憶しているデータを読出すメ
モリチップと、このメモリチップを内部に収納する容器
と、この容器の所定の位置に前記各第１の電極とそれぞ
れ対応して設けられ対応する前記第１の電極と接続する
内部端子部、この内部端子部と接続し前記容器の周辺の
上面及び下面に形成された上面端子部及び下面端子部、
並びにこれら上面端子部及び下面端子部と前記容器の側
面で接続する端面スルーホール部を備えた複数の第１の
端子と、前記容器の所定の位置に１つの前記第２の電極
に対して複数設けられそれぞれこの第２の電極と接続す
るための内部端子部、この内部端子部と接続し前記容器
の周辺の上面及び下面に形成された上面端子部及び下面
端子部、並びにこれら上面端子部及び下面端子部とそれ
ぞれ前記容器の側面で接続する端面スルーホール部を備
えた第２の端子とをそれぞれ含む複数のメモリパッケー
ジの前記各第２の電極と対応する複数の第２の端子のう
ちの互いに異なる位置の第２の端子の内部端子部とをそ
れぞれ接続し、前記複数のメモリパッケージを順次積重
ね、前記各メモリパッケージの対応する第１及び第２の
端子をそれぞれ接続し、これら各第１及び第２の端子を
実装用基板の対応するランド部にそれぞれ接続して前記
積重ねた複数のメモリパッケージを前記実装用基板上に
固着した構造を有している。
ルは、所定の位置に外部回路と接続するための複数の第
１の電極及び少なくとも１つの第２の電極を備え外部か
らのデータを記憶しかつ記憶しているデータを読出すメ
モリチップと、このメモリチップを内部に収納する容器
と、この容器の所定の位置に前記各第１の電極とそれぞ
れ対応して設けられ対応する前記第１の電極と接続する
内部端子部、この内部端子部と接続し前記容器の周辺の
上面及び下面に形成された上面端子部及び下面端子部、
並びにこれら上面端子部及び下面端子部と前記容器の側
面で接続する端面スルーホール部を備えた複数の第１の
端子と、前記容器の所定の位置に１つの前記第２の電極
に対して複数設けられそれぞれこの第２の電極と接続す
るための内部端子部、この内部端子部と接続し前記容器
の周辺の上面及び下面に形成された上面端子部及び下面
端子部、並びにこれら上面端子部及び下面端子部とそれ
ぞれ前記容器の側面で接続する端面スルーホール部を備
えた第２の端子とをそれぞれ含む複数のメモリパッケー
ジの前記各第２の電極と対応する複数の第２の端子のう
ちの互いに異なる位置の第２の端子の内部端子部とをそ
れぞれ接続し、前記複数のメモリパッケージを順次積重
ね、前記各メモリパッケージの対応する第１及び第２の
端子をそれぞれ接続し、これら各第１及び第２の端子を
実装用基板の対応するランド部にそれぞれ接続して前記
積重ねた複数のメモリパッケージを前記実装用基板上に
固着した構造を有している。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１（ａ），（ｂ）はそれぞれ本発明の一
実施例のメモリパッケージを示す平面図及び断面図であ
る。
実施例のメモリパッケージを示す平面図及び断面図であ
る。
【００１１】この実施例のメモリパッケージは、上面周
辺に外部回路を接続するための複数の第１の電極４１及
び少なくとも１つの第２の電極４１ｓを備え外部からの
データを記憶しかつ記憶しているデータを読出すメモリ
チップ４と、このメモリチップ４を内部に収納する容器
を形成するプリント配線基板１，枠部２及び封止樹脂部
６と、プリント配線基板１の所定の位置に各第１の電極
４１とそれぞれ対応して設けられ対応する第１の電極４
１と金属細線５により接続する内部端子部３３、この内
部端子部３３と接続し前記容器の周辺である枠部２の上
面及び下面に形成された上面端子部３１及び下面端子部
３２、並びにこれら上面端子部３１及び下面端子部３２
と枠部２の側面で接続する端面スルーホール部３４を備
えた複数の第１の端子３と、プリント配線基板１の所定
の位置に１つの第２の電極４１ｓに対して複数設けられ
それぞれこの第２の電極４１ｓと接続するための内部端
子部３３ｓ、この内部端子部３３ｓと接続し枠部２の上
面及び下面に形成された上面端子部３１ｓ及び下面端子
部３２ｓ、並びにこれら上面端子部３１ｓ及び下面端子
部３２ｓとそれぞれ枠部２の側面で接続する端面スルー
ホール部３４ｓを備えた第２の端子３ｓとを含んだリー
ドレスチップキャリア（ＬＣＣ）型の構成となってい
る。
辺に外部回路を接続するための複数の第１の電極４１及
び少なくとも１つの第２の電極４１ｓを備え外部からの
データを記憶しかつ記憶しているデータを読出すメモリ
チップ４と、このメモリチップ４を内部に収納する容器
を形成するプリント配線基板１，枠部２及び封止樹脂部
６と、プリント配線基板１の所定の位置に各第１の電極
４１とそれぞれ対応して設けられ対応する第１の電極４
１と金属細線５により接続する内部端子部３３、この内
部端子部３３と接続し前記容器の周辺である枠部２の上
面及び下面に形成された上面端子部３１及び下面端子部
３２、並びにこれら上面端子部３１及び下面端子部３２
と枠部２の側面で接続する端面スルーホール部３４を備
えた複数の第１の端子３と、プリント配線基板１の所定
の位置に１つの第２の電極４１ｓに対して複数設けられ
それぞれこの第２の電極４１ｓと接続するための内部端
子部３３ｓ、この内部端子部３３ｓと接続し枠部２の上
面及び下面に形成された上面端子部３１ｓ及び下面端子
部３２ｓ、並びにこれら上面端子部３１ｓ及び下面端子
部３２ｓとそれぞれ枠部２の側面で接続する端面スルー
ホール部３４ｓを備えた第２の端子３ｓとを含んだリー
ドレスチップキャリア（ＬＣＣ）型の構成となってい
る。
【００１２】この実施例は、上述したメモリパッケージ
を複数個（これらにそれぞれ記号１０〜１０ｄを付す）
使用し、まず、各第２の電極４１ｓと対応する複数の第
２の端子３ｓのうちの互いに異なる位置の第２の端子の
内部端子部３３ｓとをそれぞれ接続し、図２に示すよう
に、これら複数のメモリパッケージ１０ａ〜１０ｄを順
次積重ね、各メモリパッケージ１０ａ〜１０ｄの対応す
る第１及び第２の端子３，３ｓを導電性樹脂８でそれぞ
れ接続し、これら各第１及び第２の端子３，３ｓをはん
だ９により実装用基板７の対応するランド７１にそれぞ
れ接続して積重ねた複数のメモリパッケージ１０ａ〜１
０ｄを実装用基板７上に固着した構造となっている。
を複数個（これらにそれぞれ記号１０〜１０ｄを付す）
使用し、まず、各第２の電極４１ｓと対応する複数の第
２の端子３ｓのうちの互いに異なる位置の第２の端子の
内部端子部３３ｓとをそれぞれ接続し、図２に示すよう
に、これら複数のメモリパッケージ１０ａ〜１０ｄを順
次積重ね、各メモリパッケージ１０ａ〜１０ｄの対応す
る第１及び第２の端子３，３ｓを導電性樹脂８でそれぞ
れ接続し、これら各第１及び第２の端子３，３ｓをはん
だ９により実装用基板７の対応するランド７１にそれぞ
れ接続して積重ねた複数のメモリパッケージ１０ａ〜１
０ｄを実装用基板７上に固着した構造となっている。
【００１３】この実施例において、第１の端子３は４個
のメモリパッケージ１０ａ〜１０ｄに共通のアドレス信
号（Ａ０〜Ａ７）の入力用の端子及びデータ（Ｄ０〜Ｄ
７）を入出力用の端子であり、第２の端子３ｓはチップ
セレクト信号（ＣＳ０〜ＣＳ３）を入力する端子となっ
ている。
のメモリパッケージ１０ａ〜１０ｄに共通のアドレス信
号（Ａ０〜Ａ７）の入力用の端子及びデータ（Ｄ０〜Ｄ
７）を入出力用の端子であり、第２の端子３ｓはチップ
セレクト信号（ＣＳ０〜ＣＳ３）を入力する端子となっ
ている。
【００１４】チップセレクト信号ＣＳ０〜ＣＳ３はそれ
ぞれ対応するメモリパッケージ１０ａ〜１０ｄを選択す
る信号であるので、それぞれ別々の第２の端子３ｓを経
由して実装用基板７の異なる各ランド７１に接続されて
いる。
ぞれ対応するメモリパッケージ１０ａ〜１０ｄを選択す
る信号であるので、それぞれ別々の第２の端子３ｓを経
由して実装用基板７の異なる各ランド７１に接続されて
いる。
【００１５】このように、メモリパッケージを複数個
（Ｎ個、この実施例ではＮ＝４）積重ねる構造とするこ
とにより、実装面積を従来例の１／Ｎ（この実施例では
１／４）に削減することができ、メモリモジュールの外
形寸法を小さくすることができる。
（Ｎ個、この実施例ではＮ＝４）積重ねる構造とするこ
とにより、実装面積を従来例の１／Ｎ（この実施例では
１／４）に削減することができ、メモリモジュールの外
形寸法を小さくすることができる。
【００１６】
【発明の効果】以上説明したように本発明は、メモリパ
ッケージを、容器の側面に共通の信号に対する複数の第
１の端子と、固有の信号１つに対し複数の第２の端子と
を設けたＬＣＣ型の構造とし、このメモリパッケージを
複数個、第２の端子にそれぞれ互いに異なる径路で固有
の信号が各メモリパッケージに伝達されるように接続し
て積重ね、実装用基板に接続固着する構成とすることに
より、１個のメモリパッケージの実装面積で複数個のメ
モリパッケージが実装できるので、外形寸法の小さいメ
モリモジュールを得ることができる効果がある。
ッケージを、容器の側面に共通の信号に対する複数の第
１の端子と、固有の信号１つに対し複数の第２の端子と
を設けたＬＣＣ型の構造とし、このメモリパッケージを
複数個、第２の端子にそれぞれ互いに異なる径路で固有
の信号が各メモリパッケージに伝達されるように接続し
て積重ね、実装用基板に接続固着する構成とすることに
より、１個のメモリパッケージの実装面積で複数個のメ
モリパッケージが実装できるので、外形寸法の小さいメ
モリモジュールを得ることができる効果がある。
【図１】本発明の一実施例のメモリパッケージの平面図
及び断面図である。
及び断面図である。
【図２】図１に示されたメモリパッケージを用いた本発
明の一実施例を示す断面側面図である。
明の一実施例を示す断面側面図である。
【図３】従来のメモリモジュールの一例を説明するため
の回路図である。
の回路図である。
【図４】図３に示されたメモリモジュールの実装状態を
示す平面図である。
示す平面図である。
１ プリント配線基板
２ 枠部
３，３ｓ 端子
４ メモリチップ
５ 金属細線
６ 封止樹脂部
７，７Ａ 実装用基板
８ 導電性樹脂
９ はんだ
１０〜１０ｄ，１０Ａ〜１０Ｄ メモリパッケージ
３１，３１ｓ 上面端子部
３２，３２ｓ 下面端子部
３３，３３ｓ 内部端子部
３４，３４ｓ 端面スルーホール部
４１，４１ｓ 電極
７１ ランド
Claims (2)
- 【請求項１】 所定の位置に外部回路と接続するための
複数の第１の電極及び少なくとも１つの第２の電極を備
え外部からのデータを記憶しかつ記憶しているデータを
読出すメモリチップと、このメモリチップを内部に収納
する容器と、この容器の所定の位置に前記各第１の電極
とそれぞれ対応して設けられ対応する前記第１の電極と
接続する内部端子部、この内部端子部と接続し前記容器
の周辺の上面及び下面に形成された上面端子部及び下面
端子部、並びにこれら上面端子部及び下面端子部と前記
容器の側面で接続する端面スルーホール部を備えた複数
の第１の端子と、前記容器の所定の位置に１つの前記第
２の電極に対して複数設けられそれぞれこの第２の電極
と接続するための内部端子部、この内部端子部と接続し
前記容器の周辺の上面及び下面に形成された上面端子部
及び下面端子部、並びにこれら上面端子部及び下面端子
部とそれぞれ前記容器の側面で接続する端面スルーホー
ル部を備えた第２の端子とをそれぞれ含む複数のメモリ
パッケージの前記各第２の電極と対応する複数の第２の
端子のうちの互いに異なる位置の第２の端子の内部端子
部とをそれぞれ接続し、前記複数のメモリパッケージを
順次積重ね、前記各メモリパッケージの対応する第１及
び第２の端子をそれぞれ接続し、これら各第１及び第２
の端子を実装用基板の対応するランド部にそれぞれ接続
して前記積重ねた複数のメモリパッケージを前記実装用
基板上に固着した構造を有することを特徴とするメモリ
モジュール。 - 【請求項２】 第１の電極がアドレス信号及びデータを
伝達するための電極を含み、第２の電極がチップセレク
ト信号を伝達するための電極である請求項１記載のメモ
リモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185957A JPH0529534A (ja) | 1991-07-25 | 1991-07-25 | メモリモジユール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185957A JPH0529534A (ja) | 1991-07-25 | 1991-07-25 | メモリモジユール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529534A true JPH0529534A (ja) | 1993-02-05 |
Family
ID=16179839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185957A Pending JPH0529534A (ja) | 1991-07-25 | 1991-07-25 | メモリモジユール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529534A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08236694A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 半導体パッケージとその製造方法 |
| US5701233A (en) * | 1995-01-23 | 1997-12-23 | Irvine Sensors Corporation | Stackable modules and multimodular assemblies |
| KR100368968B1 (ko) * | 2000-06-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 스택형 패키지 |
| JP2005005709A (ja) * | 2003-06-11 | 2005-01-06 | Samsung Electronics Co Ltd | チップ積層パッケージ、連結基板及びチップ連結方法 |
| KR100924553B1 (ko) * | 2007-11-30 | 2009-11-02 | 주식회사 하이닉스반도체 | 메모리 모듈 |
-
1991
- 1991-07-25 JP JP3185957A patent/JPH0529534A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5701233A (en) * | 1995-01-23 | 1997-12-23 | Irvine Sensors Corporation | Stackable modules and multimodular assemblies |
| JPH08236694A (ja) * | 1995-02-24 | 1996-09-13 | Nec Corp | 半導体パッケージとその製造方法 |
| KR100368968B1 (ko) * | 2000-06-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 스택형 패키지 |
| JP2005005709A (ja) * | 2003-06-11 | 2005-01-06 | Samsung Electronics Co Ltd | チップ積層パッケージ、連結基板及びチップ連結方法 |
| KR100924553B1 (ko) * | 2007-11-30 | 2009-11-02 | 주식회사 하이닉스반도체 | 메모리 모듈 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |