KR100293775B1 - 3차원 메모리모듈 및 이를 이용한 반도체장치 - Google Patents

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유조 시마다
이쿠시 모리자키
히데키 쿠사미쓰
마코토 오쓰카
카쓰마사 하시모토
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

개시된 내용은 모든 인접한 2개의 유니트들이 범프접속법에 의해 스루-홀을 매개로 하여 스택접속된 복수의 반도체장치유니트를 포함하는 3차원 메모리모듈에 관한 것이다. 이 복수의 반도체장치유니트들 각각은 회로패턴 및 회로패턴에 접속되는 스루-홀을 가지는 캐리어를 포함한다. 또한, 이 반도체장치유니트는, 캐리어에 탑재되어서 상기 회로패턴에 접속되는 적어도 하나의 반도체메모리칩과, 회로패턴에 접속되는 캐리어상에 탑재되어서 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함한다.

Description

3차원 메모리모듈 및 이를 이용한 반도체장치
본 발명은 3차원 메모리모듈 및 이를 이용한 반도체장치에 관한 것이다. 더욱 상세하게는 반도체메모리칩 및 적어도 하나의 칩셀렉터칩을 포함하는 3차원 메모리모듈 및 이를 이용한 반도체장치에 관한 것이다.
칩셀렉터칩을 포함한 종래의 3차원 집적회로장치가 일본특허공개공보(JP-A-평5-121713)에 개시되어 있다. 도 1은 종래의 3차원 집적회로장치의 개략적인 구조를 나타낸다.
도 1을 참고하면, 3차원 집적회로장치는, 복수의 증폭형 광소자가 매트릭스상에 배치된 광센서층(41)인 제 1층, A/D컨버터층(42)인 제 2층 및 연산처리층(43)인 제 3층이 적층되어 구성된 적층구조이다. 광센서층(41)에서의 광소자 각각의 게이트 전위는 광의 입사에 의해 축적된 정공 축적전위에 보지된다. 그래서, 정공축적량, 즉 데이터를 파기하는 일없이 신호를 읽을 수 있다. 선택회로의 부가에 의해, 완전한 모노리틱 IC구조의 3차원 집적회로장치가 완성된다. 이 3차원 집적회로장치에서는, 매트릭스 어레이에 배치된 광소자 중 소망하는 것으로부터 신호를 읽을 수 있는 랜덤 억세스가 가능한 증폭형 광소자가 사용되었다.
도 2는 도 1에 도시한 3차원 집적회로장치의 구조의 일 예를 나타내는 블록도이다. 도 2을 참고하면, 3차원 집적회로장치는 수광부(20), 수직 및 수평주사회로(21 및 22), 전압발생회로(23), 버퍼회로(32), 아날로그 디지털 컨버터(ADC)(33), 버퍼레지스터(34), CPU(35), 메모리(36), I/O 버퍼(37), 타이밍컨트롤러(38), 어드레스 디코더(39) 및 셔터컨트롤러(40)로 구성된다.
도 2에 도시된 회로장치의 동작은 본 발명과는 관련성을 가지지 않기 때문에, 여기에서는 그 상세한 동작에 관한 설명은 생략한다.
상술한 바와 같이, 칩셀렉터칩이 들어간 종래의 3차원 집적회로장치는 완전한 모노리틱 IC구조를 채택한다. 그래서, 소망의 메모리용량을 가진 3차원 집적회로장치를 구성하기 위해서는, 모노리틱 IC의 설계로부터 시작하는 것이 필요하다.
또한, 현재에 상업적으로 이용할 수 있는 메모리 이상의 메모리용량이 필요한 경우에는, 모노리틱 IC를 위한 새로운 프로세스를 개발할 필요가 있다.
그러나, 모노리틱 IC의 개발 및 이 모노리틱 IC의 새로운 프로세스 기술의 개발에는 고도의 기술, 장기간의 개발기간 및 막대한 자원이 필요하다.
본 발명의 목적은, 고도의 기술과 장기의 개발기간을 필요로 하는 일없이 제조될 수 있는 칩셀렉터칩이 들어간 3차원 메모리모듈 및 이 3차원 메모리모듈을 이용한 반도체장치를 제공하는데 있다.
본 발명의 또 다른 목적은, 저가로 제조될 수 있는 칩셀렉터칩이 들어간 상기 3차원 메모리모듈을 이용한 반도체장치를 제공하는데 있다.
도 1은 칩셀렉터칩이 들어간 종래의 3차원 집적회로장치의 구조를 나타내며,
도 2는 칩셀렉터칩이 들어간 종래의 3차원 집적회로장치의 회로블록을 나타내는 회로블록도이며,
도 3a 및 3b는 본 발명의 제 1실시예에 따른 칩셀렉터칩이 들어간 메모리유니트 구조의 평면도 및 단면도이며,
도 3c는 도 3a 및 3b에 도시된 3차원 메모리유니트에서의 3차원 메모리모듈의 측면도이며,
도 3d는 도 3c에 도시된 반도체장치가 일렬로 배치된 SIMM(싱글 인 라인 메모리 모듈)구조를 가지는 반도체장치의 평면도이며,
도 4a 및 4b는 각각 본 발명의 제 2실시예에 따른 3차원 메모리모듈에 사용되는 칩셀렉터 유니트 구조의 평면도 및 단면도이며,
도 4c는 도 4a 및 4b에 도시된 칩셀렉터 유니트가 사용된 3차원 메모리모듈의 측면도이며,
도 4d는 도 4c에 도시된 3차원 메모리모듈이 일렬로 배치되는 SIMM구조를 가지는 반도체장치의 평면도이며,
도 5a는 본 발명의 제 3실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리유니트 구조의 평면도이며,
도 5b는 도 5a에 도시된 본 발명의 제 3실시예에 따른 3차원 메모리유니트가 스택된 3차원 메모리모듈의 구조의 단면도이며,
도 6은 본 발명의 제 4실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리유니트 구조의 단면도이며,
도 7a 및 7b는 본 발명의 제 5실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리유니트 구조의 평면도 및 단면도이며,
도 8a 및 8b는 본 발명의 제 6실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리유니트 구조의 평면도 및 단면도이며,
도 9는 본 발명의 3차원 메모리모듈의 일 예를 나타내는 회로도이며,
도 10은 본 발명의 3차원 메모리모듈에 사용된 메모리장치를 나타낸다.
상기 목적을 달성하기 위한 본 발명의 특징은, 모든 인접한 2개의 유니트들이 범프접속법(bump connecting method)에 의해 스루-홀(through-hole)을 매개로 하여 스택(stack)접속된 복수의 반도체장치유니트를 포함하는 3차원 메모리모듈에 있다. 상기 복수의 반도체장치유니트들 각각은, 회로패턴 및 이 회로패턴에 접속되는 스루-홀을 가지는 캐리어, 이 캐리어 상에 탑재되어서 회로패턴에 접속되는 적어도 하나의 반도체메모리칩, 및 회로패턴에 접속되는 캐리어 상에 탑재되어서 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함한다.
상기 캐리어는 캐비티(cavity)를 가질 수 있으며, 그리고 칩셀렉트 반도체칩은 이 캐리어의 캐비티에 탑재될 수 있다. 이 경우, 적어도 하나의 반도체메모리칩이 절연수지를 매개로 하여 칩셀렉트 반도체칩을 커버하기 위해 배치될 수 있다.
또한, 반도체장치유니트들 각각은 복수의 반도체메모리칩을 포함하며, 이 복수의 반도체메모리칩들은 칩셀렉트 반도체칩으로부터 복수의 반도체메모리칩까지의 거리를 가장 짧게 하기 위해 바람직하게 배치될 수 있다.
본 발명의 또 다른 특징은, 모든 인접한 2개의 유니트들이 범프접속법에 의해 스루-홀을 매개로 하여 스택 접속된 복수의 반도체장치유니트들을 포함하는 3차원 메모리모듈에 있다. 하나의 특정 반도체장치유니트 외의 상기 복수의 반도체장치유니트들 각각은, 제 1회로패턴 및 이 제 1회로패턴에 접속되는 스루-홀을 가지는 캐리어 및 캐리어 상에 탑재되어서 제 1회로패턴에 접속되는 적어도 하나의 반도체메모리칩을 포함한다. 상기 특정의 반도체장치유니트는 제 2회로패턴 및 이 제 2회로패턴에 접속되는 스루-홀을 가지는 캐리어, 및 제 2회로패턴에 접속되는 캐리어 상에 탑재되어서 이 특정의 반도체장치유니트 외의 상기 복수의 반도체장치유니트 중 어느 하나의 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함한다.
본 발명의 또 다른 특징은, 제 1회로패턴을 가지는 회로보드 및 이 회로보드 상에 탑재되고 제 1회로패턴에 접속되는 복수의 3차원 메모리모듈을 포함하는 반도체장치에 있다. 복수의 3차원 메모리모듈 각각은, 모든 인접한 2개의 유니트들이 범프접속법에 의해 스루-홀을 매개로 하여 스택 접속된 복수의 반도체장치유니트들을 포함한다. 이 복수의 반도체장치유니트들 각각은, 제 2회로패턴 및 이 회로패턴에 접속되는 스루-홀을 가지는 캐리어, 이 캐리어 상에 탑재되어서 제 2회로패턴에 접속되는 적어도 하나의 반도체메모리칩, 및 제 2회로패턴에 접속되는 캐리어 상에 탑재되어서 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함한다.
본 발명의 또 다른 특징은, 제 1회로패턴을 가지는 회로보드 및 상기 회로보드 상에 탑재되고 제 1회로패턴에 접속되는 복수의 3차원 메모리모듈을 포함하는 반도체장치에 있다. 복수의 3차원 메모리모듈 각각은, 모든 인접한 2개의 유니트들이 범프접속법에 의해 스루-홀을 매개로 하여 스택 접속된 복수의 반도체장치유니트들을 포함한다. 하나의 특정의 반도체장치유니트 외의 상기 복수의 반도체장치유니트들 각각은, 제 2회로패턴 및 이 제 2회로패턴에 접속되는 스루-홀을 가지는 캐리어 및 이 캐리어 상에 탑재되어서 제 2회로패턴에 접속되는 적어도 하나의 반도체메모리칩을 포함한다. 상기 특정의 반도체장치유니트는, 제 3회로패턴 및 이 제 3회로패턴에 접속되는 스루-홀을 가지는 캐리어 및 제 3회로에 접속되는 캐리어 상에 탑재되며 이 특정의 반도체장치유니트 외의 상기 복수의 반도체장치유니트들 중 어느 하나의 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함한다.
이하에서 본 발명의 칩셀렉터칩이 들어간 3차원 메모리모듈을 첨부한 도면을 참고하여 상세히 설명한다.
먼저, 본 발명의 제 1실시예에 따른 3차원 메모리모듈을 설명하기로 한다. 도 3a 및 3b는 본 발명의 제 1실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리유니트 구조의 평면도 및 단면도이며, 도 3c는 도 3a 및 3b에 도시된 3차원 메모리모듈이 스택된 3차원 메모리모듈의 측면도이다. 도 3d는 도 3c에 도시된 3차원 메모리모듈이 일렬로 배치된 SIMM[싱글 인 라인 메모리모듈(single in line memory module)]구조를 가지는 반도체장치의 평면도이다.
도 3a 및 3b를 참고하면, 캐리어(1)는 회로패턴(도시되지 않음) 및 스택패드(stack pad)(2)를 가진다. 칩셀렉터칩(3) 및 메모리칩(4)이 캐리어(1)상에 탑재되며 납땜범프(6)를 이용하여 캐리어(1)의 회로패턴에 접속된다. 이 캐리어(1)는 상술한 바와 같이 복수의 스택패드(2)를 가진다. 복수의 스택패드 중 일부 또는 모든 패드는 스루-홀을 매개로 하여 캐리어(1)의 뒤 표면상에 구비된 패드에 접속된다. 또한, 납땜범프(6)는 단품의 메모리유니트를 제조하기 위해 수지(5)로 봉재된다.
다음으로, 도 3c에 도시된 대로, 상기와 같이 제조되는 복수의 단품의 메모리유니트는, 다층 반도체장치, 즉 본 예의 3차원 메모리모듈을 형성하기 위해, 스택패드(2) 및 납땜범프(7)를 이용하여 마더보드(mother board)(8)상에 스택된다.
제 1실시예에서는, 1개의 메모리칩 및 1개의 칩셀렉터칩들이 1개의 캐리어(1)상에 탑재된다. 이런 구조의 경우에, 도 3a 및 3b에 도시된 메모리유니트의 범용성이 매우 높게된다.
도 3d는, 도 3c에 도시된 3차원 메모리모듈이 SIMM(싱글 인 라인 메모리모듈)을 형성하기 위해 회로보드(10)상에 일렬로 배치된 구성을 나타낸다. 이 경우에, 각각이 칩셀렉터칩을 가지는 4개의 3차원 메모리유니트들이 스택된다.
3차원 메모리모듈이 회로보드의 한 측면 상에 탑재된다고 하더라도, 이 3차원 메모리모듈은 회로보드의 양측면에 탑재될 수도 있다.
도 4a 및 4b는 본 발명의 제 2실시예에 따른 3차원 메모리모듈에 사용된 칩셀렉터유니트의 단면도 및 측면도이다. 칩셀렉터칩(3)이 캐리어(11)상에 탑재되어서 범프(6)에 의해 캐리어(11)의 회로패턴에 접속된다. 제 1실시예처럼, 이 캐리어(11)는 회로패턴에 접속되는 스택패드(2)를 가진다. 이 스택패드(2)는, 상술한 제 1실시예와 같이, 캐리어 상에 탑재된 각각의 메모리칩에 메모리유니트를 스택하기 위해 사용된다. 또한, 범프(6)는 절연성 및 습기방지성(anti-moisture property)을 가진 수지로 봉지된다. 그래서, 칩셀렉터유니트가 형성되어서 3차원 메모리모듈용으로 사용된다.
도 4c는, 각각에 메모리칩(4)이 들어있는 3개의 메모리유니트 및 칩셀렉터칩(3)이 들어간 1개의 칩셀렉터유니트가, 스택패드 및 범프(7)를 이용하는 것에 의해 마더보드(8)상에 스택되어 3차원 메모리모듈을 형성할 때의, 3차원 메모리모듈의 외측면도이다. 이 경우에는, 1개의 칩셀렉터칩(3)이 모든 스택구성용으로 제공된다. 이런 구조에서는 효율이 매우 높게된다.
도 4d는, 도 4c에 도시된 3차원 메모리모듈이 SIMN구조를 형성하기 회로보드(10)상에 일렬로 배치된 구조를 나타낸다.
3차원 메모리모듈이 회로보드의 한 측면 상에 탑재된다하더라도, 상기 3차원 메모리모듈은 회로보드의 양 측면에 탑재될 수도 있다.
도 5a는 본 발명의 제 3실시예에 따른 메모리유니트의 평면도이다. 이 제 3실시예의 메모리유니트에서는, 1개의 칩셀렉터칩(3) 및 4개의 메모리칩(4)이 범프를 이용하여 멀티-칩형 캐리어(12)상에 탑재된다. 이 범프는 수지(5)로 봉지되며, 그래서, 메모리유니트가 형성된다. 이 캐리어(12)상의 회로패턴에 접속된 스택패드(2)는 메모리유니트를 스택하기 위해 사용된다.
도 5b는 4개의 메모리유니트가 스택패드 및 범프(7)의 사용에 의해 마더보드(8)상에 스택될 때의 3차원 메모리모듈의 측면도이다.
이 실시예에서는, 4개의 메모리칩 및 1개의 칩셀렉터칩이 멀티-칩형 캐리어(12)상에 탑재된다. 이 구조에서는, 범용성이 매우 높게되며 또한 메모리용량도 매우 증가될 수 있다.
도 6은 본 발명의 제 4실시예에 따른 3차원 메모리유니트의 평면구조를 나타내는 평면도이다. 도 6은, 멀티-칩형 캐리어(12)상에서의 메모리칩(4) 및 칩셀렉터칩(3)의 최적의 배치 예를 나타낸다. 이 실시예에서는, 칩셀렉터칩(3)으로부터 메모리칩(4)까지의 배선길이가 가장 짧으며, 그래서 3차원 메모리모듈의 고속동작이 실현가능하게된다.
도 7a는 본 발명의 제 5실시예에 따른 3차원 메모리모듈의 반도체장치유니트의 평면도이다. 도 7b는 선C-C에 따른 제 5실시예에서의 3차원 메모리모듈의 반도체장치유니트의 단면도이다.
도 7b에서 알 수 있듯이, 캐리어(1)에 캐비티(13)가 설치된다. 이 칩셀렉터칩(3)은 캐비티(13)내에 탑재되며 그리고 범프, 회로패턴 및 범프를 매개로 하여 메모리칩(4)에 접속된다. 그리고 나서, 칩셀렉터칩(3)이 절연성 및 습기방지성을 가진 수지로 봉지된다. 이 때, 봉지레진(5)의 상면이 캐리어(1)의 표면 밖으로 나오지 않도록, 봉지수지(5)가 캐비티(13)에 채워진다.
다음으로, 제 1실시예와 동일한 방법으로, 메모리칩(4)이 범프를 사용하여 캐리어(1)상에 탑재된다. 그 다음에, 범프가 봉지수지(5)로 봉지된다.
이러한 구조에 의해, 소형경량화, 그리고 고밀도를 가진 반도체장치를 실현할 수 있다. 이 구조에서는, 캐비티(13)는 하나로 제한되는 것은 아니며, 필요하다면, 더 많은 캐비티(13)가 제공될 수 있다.
도 8a는 본 발명의 제 5실시예에 따른 3차원 메모리모듈의 반도체장치유니트의 평면도이다. 도 8b는 선 D-D에 따른 제 5실시예에서의 3차원 메모리모듈의 반도체장치유니트의 단면도이다.
도 8b로부터 알 수 있듯이, 캐리어(12)에 캐비티(13)가 설치된다. 이 칩셀렉터칩(3)은 캐비티(13)내에 탑재되며, 범프, 회로패턴 및 범프를 매개로 하여 메모리칩(4)에 접속된다. 그리고 나서, 칩셀렉터칩(3)이 절연성 및 습기방지성을 가지는 수지로 봉지된다. 이 때, 이 봉지수지(5)의 상면이 캐리어(12)의 표면 밖으로 나오지 않도록, 봉지수지(5)가 캐비티(13)에 채워진다.
다음으로, 제 4실시예와 동일한 방식으로, 4개의 메모리칩(4)이 범프를 이용하여 캐리어(1)상에 탑재된다. 이 후에, 범프가 봉지수지(5)로 봉지된다.
이런 구조를 채택하는 것에 의해, 소형경량화 및 고밀도의 반도체장치가 실현될 수 있다. 이 구조의 경우에는, 필요에 따라서, 더 많은 캐비티, 더 많은 칩셀렉터칩 및 더 많은 메모리칩들이 제공될 수 있다.
다음으로, 도 9는, 본 발명의 실시예에 따른 칩셀렉터칩이 들어간 3차원 메모리모듈의 등가회로예를 나타낸다. 도 9를 참고하면, 메모리칩(4)으로서 NEC사가 제작한 RAM모듈, D424400을 사용하며, 칩셀렉터칩(3)으로서 NEC사가 제작한 칩셀렉터칩을 사용하고 있다. 도 10은 RAM모듈(4)의 핀 접속(pin connection)에 관해 상세히 나타내고 있다.
상술한 바와 같이, 본 발명에 의하면, 양산한 메모리칩 및 칩셀렉터칩을 플립칩 접속법을 이용하여 캐리어에 접속시켜서 단품 반도체장치유니트를 형성하며, 복수의 반도체장치유니트는 범프를 이용하여 스택하고 접속시킨다. 그래서, 소망의 메모리용량을 가지는 차세대의 칩셀렉터칩이 들어간 3차원 메모리모듈을 단시간과 저가로 실현할 수 있다.
또한, 캐리어로의 칩셀렉터칩의 탑재방법을, 1캐리어에 1칩셀렉터칩을 탑재하거나, 다단접속의 반도체장치유니트에 1칩셀렉터칩을 제공하거나, 또는, 멀티-칩형 캐리어상의 복수의 메모리칩에 1칩셀렉터칩을 제공하는 것과 같이 다양하게 할 수 있다. 그래서, 소망의 메모리용량, 실장밀도, 소형경량화 등에 대해서 칩셀렉터 칩을 자유로이 선택 대응할 수 있다.
또한, 본 발명의 칩셀렉터칩이 들어간 3차원 메모리모듈의 실현은, 종래기술에서 필요로 하는 고도의 기술, 장기의 개발기간과 막대한 자원 등을 필요로 하지 않는다. 결과적으로, 모노리틱 IC의 차세대 메모리용량을, 칩셀렉터칩이 들어간 3차원 메모리모듈의 형태로서 단기간에 저가로 실현할 수 있다.

Claims (10)

  1. 모든 인접한 2개의 유니트들이 범프접속법(bump conncting method)에 의해 스루-홀(through-hole)을 매개로 하여 스택 접속된 복수의 반도체장치유니트들을 포함하며,
    상기 복수의 반도체장치유니트들 각각이,
    회로패턴 및 상기 회로패턴에 접속되는 상기 스루-홀을 가지는 캐리어;
    상기 캐리어 상에 탑재되어서 상기 회로패턴에 접속되는 적어도 하나의 반도체메모리칩; 및
    상기 회로패턴에 접속되는 상기 캐리어에 탑재되어서, 상기 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함하는 3차원 메모리모듈.
  2. 제 1항에 있어서, 상기 캐리어가 캐비티를 가지며, 상기 칩셀렉트 반도체칩이 상기 캐리어의 캐비티에 탑재되는 것을 특징으로 하는 3차원 메모리모듈.
  3. 제 2항에 있어서, 상기 적어도 하나의 반도체메모리칩이 절연수지를 매개로 하여 상기 칩셀렉트 반도체칩을 커버하기 위해 배치되는 것을 특징으로 하는 3차원 메모리모듈.
  4. 제 1항에 있어서, 상기 반도체장치유니트들 각각이 복수의 반도체메모리칩을 포함하며, 그리고 상기 복수의 반도체메모리칩들이 상기 칩셀렉트 반도체칩으로부터 상기 복수의 반도체메모리칩까지의 배선길이가 가장 짧게 되도록 배치되는 것을 특징으로 하는 3차원 메모리모듈.
  5. 제 1회로패턴을 포함하는 회로보드; 및
    상기 회로보드 상에 탑재되고 상기 제 1회로패턴에 접속되는, 제 1항 내지 제 4항 중 어느 한 항에 따른 복수의 3차원 메모리모듈을 포함하는 반도체장치
  6. 모든 인접한 2개의 유니트들이 범프접속법에 의해 스루-홀을 매개로 하여 스택 접속된 복수의 반도체장치유니트들을 포함하며,
    하나의 특정 반도체장치유니트 외의 상기 복수의 반도체장치유니트들 각각이,
    제 1회로패턴 및 상기 제 1회로패턴에 접속되는 스루-홀을 포함하는 캐리어; 및
    상기 캐리어에 탑재되며, 상기 제 1회로패턴에 접속되는 적어도 하나의 반도체메모리칩을 포함하며,
    상기 특성의 반도체장치유니트가,
    제 2회로패턴 및 상기 제 2회로패턴에 접속되는 상기 스루-홀을 가지는 캐리어; 및
    상기 제 2회로패턴에 접속되는 상기 캐리어 상에 탑재되며, 상기 특정의 반도체장치유니트 외의 상기 복수의 반도체장치유니트 중 어느 하나의 상기 반도체메모리칩을 셀렉트할 수 있는 적어도 하나의 칩셀렉트 반도체칩을 포함하는 것을 특징으로 하는 3차원 메모리모듈.
  7. 제 6항에 있어서, 상기 특정의 반도체장치유니트의 캐리어가 캐비티를 가지며, 상기 특정의 반도체장치유니트의 칩셀렉트 반도체칩이 상기 캐리어의 캐비티에 탑재되는 것을 특징으로 하는 3차원 메모리모듈.
  8. 제 7항에 있어서, 상기 적어도 하나의 반도체메모리칩이 절연수지를 매개로 하여 상기 칩셀렉트 반도체칩을 커버하기 위해 배치되는 것을 특징으로 하는 3차원 메모리모듈.
  9. 제 6항에 있어서, 상기 반도체장치유니트들 각각이 복수의 반도체메모리칩을 포함하며, 상기 복수의 반도체메모리칩들이 상기 칩셀렉트 반도체칩으로부터 복수의 반도체메모리칩까지의 거리가 가장 짧게 되도록 배치되는 것을 특징으로 하는 3차원 메모리모듈.
  10. 제 1회로패턴을 가지는 회로보드; 및
    상기 회로보드 상에 탑재되고 상기 제 1회로패턴에 접속되는 제 6항 내지 제 9항 중 어느 한 항에 따른 복수의 3차원 메모리모듈을 포함하는 반도체장치.
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