JPH03200360A - 集積回路モジュール - Google Patents

集積回路モジュール

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JPH03200360A
JPH03200360A JP1341470A JP34147089A JPH03200360A JP H03200360 A JPH03200360 A JP H03200360A JP 1341470 A JP1341470 A JP 1341470A JP 34147089 A JP34147089 A JP 34147089A JP H03200360 A JPH03200360 A JP H03200360A
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JP
Japan
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semiconductor substrate
integrated circuit
chip
dram
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JP1341470A
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Yukichi Murakami
村上　祐吉
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Sharp Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、高密度の集積回路モジュールに関する。
［従来の技術］ 近年、計算機の主記憶装置、画像記憶装置をはじめとし
て、電子機器に用いられる集積回路モジュールの高密度
化がより一層強く要求されてきている。記憶装置用のメ
モリモジュールについても例外ではなく、複数のパッケ
ージをプリント基板に実装することにより小型化が図ら
れている。例えば第５図に示す如く、４Ｍビットの単一
のチップを通常のプラスチックパッケージに納めてなる
ＤＲＡＭ　（ダイナミックランダムアクセスメモリ）１
０をプリント基板１１に複数（この例では９つ）実装す
ることにより４Ｍ×９ビットの高密度のメモリモジュー
ル（マルチパッケージモジュール）１２が実現されてい
る。
このメモリモジュール１２はプリント基板ｌｌ中の配線
パターンを介してＤＲＡＭＩＯに接続されている。
［発明が解決しようとする課題］ しかしながら、このような従来の集積回路モジュールに
よると、モジュール全体の大きさを複数のプラスチック
パッケージの大きさの和より小さくすることができない
。即ち、ＤＲＡＭチップをプラスチックパッケージに納
めた後にプリント基板に実装しているためモジュール全
体の大きさが、プラスチックパッケージの外形寸法の制
約を受けてしまい、小型化に限界がある。例えばＳＯＪ
（スモールアウトラインＪベンド）パッケージを９つ実
装した場合、モジュールの外形寸法は約９０ｍｍＸ２５
ｍｍとなり非常に大型化してしまう。
さらにこの種の集積回路モジュールは、プリント基板を
用いて集積回路間の配線が行われるため、配線長が長く
なり、配線間の分布容量が大きくなるので信号が遅延す
るという問題点をも有している。
従って本発明の目的は、より高−密度化された小型で信
号伝達速度の速い集積回路モジュールを提供することに
ある。
［課題を解決するための手段］ 上述の目的は本発明によれば、外部リードに接続された
導電層を有する配線用半導体基板と、該半導体基板上に
載置された複数の半導体集積回路チップと、該複数の半
導体集積回路チップと前記導電層とを接続するワイヤボ
ンディング手段とを単一のパッケージ内に納めることで
達成される。
［作用］ 半導体で構成される配線用基板に複数のチップを載置し
て接続を行ったものを単一のパッケージ内に納めるよう
にしているため、複数の半導体集積回路チップと外部リ
ードとの間の配線距離が短縮され、配線分布容量が減少
され、モジュールの体積が縮小される。
〔実施例］ 以下、実施例により本発明の詳細な説明する。
第１図は、本発明の一実施例であるメモリモジュール１
３の全体を示す平面図である。なお、同図においては、
プラスチックパッケージの図示が省略されている。
同図に示すように、配線用半導体基板１４上に複数のＤ
ＲＡＭチップ１０及びコンデンサチップ１５が配置され
ている。ＤＲＡＭチップｌＯ及びコンデンサチップ１５
は全て単一のプラスチックパッケージ内に納められてい
る。各ＤＲＡＭチップ１ｏは配線用半導体基板１４を介
して外部リード１６に接続されている。
コンデンサチップ１５は、電源ノイズを遮断するための
バイパスコンデンサであり、夫々のＤＲＡＭチップｌ０
Ｅ１つづつ配置されている。
コンデンサチップ１５は通常、ＤＲＡＭチップ１０の電
源線（Ｖｃｃ）と接地線（ＧＮＤ）とに接続される。な
お、バイパスコンデンサとしてコンデンサチップ１５を
用いたが、これに限らず配線用半導体基板１４の上にＭ
ＯＳコンデンサを形成してもよい。
ＤＲＡＭチップ１０は通常のＤＲＡＭパッケージに内蔵
されている半導体チップである。ＤＲＡＭチップ１０は
ＣＭＯ８（コンプリメンタリメタルオキサイドセミコン
ダクタ）型ＤＲＡＭでもＮＭＯ３（Ｎチャネル型メタル
オキサイドセミコンダクタ）型ＤＲＡＭでもよい。
外部リード１６は、配線用半導体基板１４上のＤＲＡＭ
チップ１０と図示しない外部回路とを接続するための端
子である。通常は、銅板に錫又は金がメツキされたもの
が用いられるが、導電性がありワイヤボンディング及び
ハンダ付けができればよい。
第２図は、第１図のＡ−Ａ線の部分断面図である。同図
に示す如く、メモリモジュール１３はり−ドフシーム１
７に配線用半導体基板Ｌ４が載置され、さらにその上に
ＤＲＡＭチップ１０が載置されている。ＤＲＡＭチップ
ｌＯ上の導電層で構成される配線領域と、配線用半導体
基板１４上の導電層で構成される配線領域とはワイヤ１
８でボンディング法により接続されている。配線用半導
体基板１４の配線領域と外部リード１６との間はワイヤ
１９でボンディング法により接続されている。これらの
部品は図に示す如く、外部リード１６の一部が露出する
ように単一のプラスチックパッケージ２０にモールドさ
れている。
リードフレーム１７は配線用半導体基板１４をボンディ
ングの際の衝撃から保護するための補強部材であり、配
線用半導体基板１４にバイアス電圧を与えるための導電
性の部材でもある。リードフレーム１７は通常、外部リ
ード１６と同一の金属で構成される。リードフレーム１
７の大きさは、図では配線用半導体基板１４の大きさよ
り大きいが等しくてもよい。リードフレーム１７の一端
は通常、図示しない接地線（ＧＮＤ）端子に導通してい
る。
次に、第３図は第１図の一部を拡大した平面図を示す。
外部リード１６と配線用半導体基板１４上のボンディン
グ・パッド（図示せず）とがワイヤ１９により接続され
ている。さらに、配線用半導体基板１４上のボンディン
グ・パッドと、配線用半導体基板１４の上に載置された
ＤＲＡＭチップ１０のボンディング・パッドとが、ワイ
ヤ１８により接続されている。
なお、破線はメモリモジュール１３のプラスチックパッ
ケージ２０の境界部分を示す。
ワイヤ１８又は１９は、配線用半導体基板１４、外部リ
ード１６又はＤＲＡＭチップ１０とをボンディング法に
より接続するため金又はアルミニウム等の金属で構成さ
れている。ワイヤ１８又は１９のボンディングは例えば
、超音波を印加することにより行われるが、熱圧着でも
よい。
配線用半導体基板１４は、導電層と絶縁層とを有する配
線専用の半導体の基板である。配線用半導体基板１４は
、例えばシリコンウェハ又はガリウム・砒素等の半導体
基板に拡散、蒸着又はエツチング等を施すことにより作
製される。配線用半導体基板１４は、ＤＲＡＭチップｌ
Ｏ等の集積回路チップやコンデンサチップ１５（第１図
）等の受動素子が載置されるような大きさであればよい
。
配線用半導体基板１４には、外部リード１６と琴線用半
導体基板１４上の導電層とを接続するための正方形の電
極、即ちボンディング・パッドが設けられている。ボン
ディング・パッドはＤＲＡＭチップ１０にも設けられて
いる。このボンディング・パッドは、ＤＲＡＭチップ１
０又は配線用半導体基板１４の導電層の一部が平面的に
広がったものである。
配線用半導体基板１４は、ＤＲＡＭチップｌＯにバイア
ス電圧を与えるための複数の領域を有する。
この複数の領域はＤＲＡＭチップ１０と同一の大きさで
あり、導電層の一部が平面的に広がったものである。こ
のＤＲＡＭチップ１０上の複数の領域に、複数のＤＲＡ
ＭチップｌＯが導電性の接着剤で接着されている。
なお、配線用半導体基板１４の導電層はアルミニウムで
構成されているが、ポリシリコン又は拡散層で構成され
ていてもよい。
このメモリモジュール１３の外部リード１６、即ちアド
レス信号端子（ＡＯ〜Ａ１１）、データ入出力端子（Ｄ
Ｏ〜Ｄ７．ＤＰ、ＤＱ）　、制御信号端子（ＲＡＳ、Ｃ
ＡＳ、ＣＡＳＰ、ＷＥ）　、電源線端子（Ｖｃｃ）及び
接地線端子（ＧＮＤ）は、第４図に示す如く、メモリモ
ジュール１３内のワイヤ及び配線用半導体基板１４を介
してＤＲＡＭチップｌＯの導電層に接続されている。
このように実施例のメモリモジュール１３には、ＤＲＡ
Ｍチップ１０を個々に納める従来例のようなパッケージ
及びプリント基板がない。従って、モジュールの高密度
化が図れる。
そのためメモリモジュール１３の外形寸法は、個別部品
としてＤＲＡＭチップｌＯをモールドしたプラスチック
パッケージの寸法ではなく、ＤＲＡＭチップｌＯの寸法
と配線領域とに基づいて決定される。配線領域の配線パ
ターンの幅は、従来例のようなプリント基板１１のよう
なｍｍ単位で表示されるような大きさではなく、μｍ単
位で表示されるような大きさに縮小される。
例えば、ＤＲＡＭチップ１０のサイズを１５ｍｍＸ５ｍ
ｍ、コンデンサチップ１５のサイズをｌｍｍＸ５ｍｍと
し、配線用半導体基板１４上のＤＲＡＭチップ１０間の
配線領域の幅を４００μｍと仮定する。
メモリモジュール１３の外形寸法は約５０ｍｍ　ｘ　２
０ｍｍとなり、その面積は１００ｍｍ２となる。従って
、従来のモジュール１２の寸法９０ｍｍＸ２２ｍｍ、面
積２２５ｍｍ２に比べて半分以下の大きさに縮小するこ
とができる。
以上述べたメモリモジュールは、ＤＲＡＭモジュールに
限らず、ＲＯＭ　（リードオンリメモリ）、ＣＰＵ　（
セントラルプロセシングユニット）、ＰＬＤ（プログラ
マブルロジックデバイス）等の集積回路で構成されるモ
ジュールの高密度化に応用することができる。
なお、配線用半導体基板１４上にはコンデンサチップ１
５（第１図）が載置されているが、これ以外に、抵抗チ
ップ、拡散抵抗、又はスパイラル構造のインダクタを形
成して用いてもよい。
［発明の効果コ 以上詳細に説明したように本発明によれば、導電層を有
する配線用半導体基板上に複数の半導体集積回路チップ
を載置し、これらを単一のモジュールに内蔵することで
モジュール全体の体積を縮小することができる。さらに
、配線距離の短縮と配線容量が軽減できるので、信号の
遅延時間を短縮することもできる。
【図面の簡単な説明】
第１図は本発明による集積回路モジュールの一実施例を
示す平面図、第２図は同実施例の回路図、第３図は第１
図のＡ−Ａ線の部分断面図、第４図は第１図の平面図の
部分拡大図、第５図は従来例のモジュールの平面図であ
る。 １０・・・・・・ＤＲＡＭチップ、１３・・・・・・メ
モリモジュール、１４・・・・・・配線用半導体基板、
１５・・・・・・コンデンサチップ、１Ｇ・・・・・・
外部リード、１７・・・・・・リードフレーム、１８．
１９・・・・・・ワイヤ、２０・・・・・・プラスチッ
クパッイｔＪ’ｌ！　Ａ　　イ１理士　船　　山第２図 第４図 第５図

Claims (1)

    【特許請求の範囲】
  1. 外部リードに接続された導電層を有する配線用半導体基
    板と、該半導体基板上に載置された複数の半導体集積回
    路チップと、該複数の半導体集積回路チップと前記導電
    層とを接続するワイヤボンディング手段とを単一のパッ
    ケージ内に納めたことを特徴とする集積回路モジュール
    。
JP1341470A 1989-12-27 1989-12-27 集積回路モジュール Pending JPH03200360A (ja)

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JP1341470A JPH03200360A (ja) 1989-12-27 1989-12-27 集積回路モジュール

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2596996A (en) * 2019-04-16 2022-01-12 Noco Co Battery clamp device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2596996A (en) * 2019-04-16 2022-01-12 Noco Co Battery clamp device
GB2596997A (en) * 2019-04-16 2022-01-12 Noco Co Battery clamp device

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