JPH11111888A - 半導体モジュール，メモリモジュール，電子装置および半導体モジュールの製造方法 - Google Patents
半導体モジュール，メモリモジュール，電子装置および半導体モジュールの製造方法Info
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- JPH11111888A JPH11111888A JP9275653A JP27565397A JPH11111888A JP H11111888 A JPH11111888 A JP H11111888A JP 9275653 A JP9275653 A JP 9275653A JP 27565397 A JP27565397 A JP 27565397A JP H11111888 A JPH11111888 A JP H11111888A
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Abstract
(57)【要約】
【課題】 メモリ容量の増大が達成できる半導体モジュ
ールおよびメモリモジュールを提供する。 【解決手段】 表裏面に電極接続パッドを有しかつ表裏
面の一面に外部端子を有する配線板からなるキャリア基
板と、前記キャリア基板の表裏面の電極接続パッドに電
極を介して固定された半導体チップとを有し、前記キャ
リア基板は前記半導体チップよりも僅か大きい寸法にな
っている。前記キャリア基板の一面側または両面側の半
導体チップ搭載領域は窪み、前記半導体チップは前記窪
み底に実装されている。前記キャリア基板と前記半導体
チップの隙間は絶縁性樹脂で充填されている。前記キャ
リア基板の表裏面に固定される各半導体チップは同一構
成のメモリ半導体を構成している。前記外部端子は少な
くとも一部が前記キャリア基板を貫通して表裏面に設け
られている。
ールおよびメモリモジュールを提供する。 【解決手段】 表裏面に電極接続パッドを有しかつ表裏
面の一面に外部端子を有する配線板からなるキャリア基
板と、前記キャリア基板の表裏面の電極接続パッドに電
極を介して固定された半導体チップとを有し、前記キャ
リア基板は前記半導体チップよりも僅か大きい寸法にな
っている。前記キャリア基板の一面側または両面側の半
導体チップ搭載領域は窪み、前記半導体チップは前記窪
み底に実装されている。前記キャリア基板と前記半導体
チップの隙間は絶縁性樹脂で充填されている。前記キャ
リア基板の表裏面に固定される各半導体チップは同一構
成のメモリ半導体を構成している。前記外部端子は少な
くとも一部が前記キャリア基板を貫通して表裏面に設け
られている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体モジュール，
メモリモジュール，電子装置および半導体モジュールの
製造方法に関し、たとえば、メモリ半導体装置をキャリ
ア基板の表裏面に実装した半導体モジュールおよび前記
半導体モジュールをモジュール基板の表裏に複数実装し
たメモリモジュールならびに前記半導体モジュールを実
装基板に複数実装した電子装置の製造技術に適用して有
効な技術に関する。
メモリモジュール，電子装置および半導体モジュールの
製造方法に関し、たとえば、メモリ半導体装置をキャリ
ア基板の表裏面に実装した半導体モジュールおよび前記
半導体モジュールをモジュール基板の表裏に複数実装し
たメモリモジュールならびに前記半導体モジュールを実
装基板に複数実装した電子装置の製造技術に適用して有
効な技術に関する。
【０００２】
【従来の技術】半導体装置（半導体集積回路装置：Ｉ
Ｃ）として、金属製のリードフレームを用いて製造する
樹脂封止型半導体装置や、表面に配線を設けた絶縁性基
板（テープキャリヤ）を用いて製造するＴＣＰ型半導体
装置が知られている。
Ｃ）として、金属製のリードフレームを用いて製造する
樹脂封止型半導体装置や、表面に配線を設けた絶縁性基
板（テープキャリヤ）を用いて製造するＴＣＰ型半導体
装置が知られている。
【０００３】一方、半導体装置としてのＤＲＡＭ（Dyna
mic Random Access Memory），ＳＲＡＭ（Static Rando
m Access Memory)等のＬＳＩ（大規模集積回路装置）
は、集積度の向上につれてますます大容量化の傾向にあ
る。
mic Random Access Memory），ＳＲＡＭ（Static Rando
m Access Memory)等のＬＳＩ（大規模集積回路装置）
は、集積度の向上につれてますます大容量化の傾向にあ
る。
【０００４】他方、パーソナルコンピュータ（パソコ
ン）の主記憶部に使用されるメモリモジュールは、半導
体装置の実装効率を向上させるために、一枚のモジュー
ル基板の両面に複数のメモリ半導体装置を実装した構造
になっている。
ン）の主記憶部に使用されるメモリモジュールは、半導
体装置の実装効率を向上させるために、一枚のモジュー
ル基板の両面に複数のメモリ半導体装置を実装した構造
になっている。
【０００５】たとえば、株式会社日立製作所半導体事業
部発行「ＧＡＩＮ」、1996年３月１日発行、Ｐ14〜Ｐ18
には、６４ＭビットＤＲＡＭを使用したモジュール（た
とえば８バイトＤＩＭＭや８バイトSmall Outline DIMM
(Dual In-line Memory Module)が開示されている。
部発行「ＧＡＩＮ」、1996年３月１日発行、Ｐ14〜Ｐ18
には、６４ＭビットＤＲＡＭを使用したモジュール（た
とえば８バイトＤＩＭＭや８バイトSmall Outline DIMM
(Dual In-line Memory Module)が開示されている。
【０００６】また、株式会社日立製作所半導体事業部発
行「ＧＡＩＮ」、1997年３月11日発行、Ｐ19およびＰ20
には、短冊状のＰＣＢ（モジュール基板）の表裏面に並
列にガルウィング構造のＴＣＰ型半導体装置を二段重ね
で実装したＴＣＰスタックモジュール（積層実装型モジ
ュール）が開示されている。なお、メモリモジュールは
ステンレスによる保護ケースで覆われている。
行「ＧＡＩＮ」、1997年３月11日発行、Ｐ19およびＰ20
には、短冊状のＰＣＢ（モジュール基板）の表裏面に並
列にガルウィング構造のＴＣＰ型半導体装置を二段重ね
で実装したＴＣＰスタックモジュール（積層実装型モジ
ュール）が開示されている。なお、メモリモジュールは
ステンレスによる保護ケースで覆われている。
【０００７】
【発明が解決しようとする課題】従来のメモリモジュー
ルは、ＳＯＪ（Small Outline J Leaded）あるいはＴＳ
ＯＰ(Thin Small Outline Package)等のメモリＩＣパッ
ケージをモジュール基板の表裏面に面実装した構成にな
っている。
ルは、ＳＯＪ（Small Outline J Leaded）あるいはＴＳ
ＯＰ(Thin Small Outline Package)等のメモリＩＣパッ
ケージをモジュール基板の表裏面に面実装した構成にな
っている。
【０００８】しかし、定められたモジュール基板の実装
スペースに前記外形のメモリＩＣを搭載するには搭載数
量が限られる。
スペースに前記外形のメモリＩＣを搭載するには搭載数
量が限られる。
【０００９】また、モジュール基板にＴＣＰ型半導体装
置を二段に重ねて実装した場合でも、実装高さは１．２
５ｍｍ強程度と高くなり、メモリモジュールの厚さは
３．８ｍｍ程度になってしまう。
置を二段に重ねて実装した場合でも、実装高さは１．２
５ｍｍ強程度と高くなり、メモリモジュールの厚さは
３．８ｍｍ程度になってしまう。
【００１０】本発明の目的は、メモリ容量の増大が達成
できる半導体モジュールおよびその製造方法を提供する
ことにある。
できる半導体モジュールおよびその製造方法を提供する
ことにある。
【００１１】本発明の他の目的は、メモリ容量の増大が
達成できるメモリモジュールを提供することにある。
達成できるメモリモジュールを提供することにある。
【００１２】本発明の他の目的は、メモリ容量の増大が
達成できる電子装置を提供することにある。
達成できる電子装置を提供することにある。
【００１３】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。
【００１５】（１）表裏面に電極接続パッドを有しかつ
表裏面の一面に外部端子を有する配線板からなるキャリ
ア基板と、前記キャリア基板の表裏面の電極接続パッド
に電極を介して固定された半導体チップとを有し、前記
キャリア基板は前記半導体チップよりも僅か大きい寸法
になっている。前記キャリア基板の一面側または両面側
の半導体チップ搭載領域は窪み、前記半導体チップは前
記窪み底に実装されている。前記キャリア基板と前記半
導体チップの隙間は絶縁性樹脂で充填されている。前記
キャリア基板の表裏面に固定される各半導体チップは同
一構成のメモリ半導体を構成している。前記外部端子は
少なくとも一部が前記キャリア基板を貫通して表裏面に
設けられている。
表裏面の一面に外部端子を有する配線板からなるキャリ
ア基板と、前記キャリア基板の表裏面の電極接続パッド
に電極を介して固定された半導体チップとを有し、前記
キャリア基板は前記半導体チップよりも僅か大きい寸法
になっている。前記キャリア基板の一面側または両面側
の半導体チップ搭載領域は窪み、前記半導体チップは前
記窪み底に実装されている。前記キャリア基板と前記半
導体チップの隙間は絶縁性樹脂で充填されている。前記
キャリア基板の表裏面に固定される各半導体チップは同
一構成のメモリ半導体を構成している。前記外部端子は
少なくとも一部が前記キャリア基板を貫通して表裏面に
設けられている。
【００１６】前記半導体モジュールは以下の工程を有す
る方法によって製造される。
る方法によって製造される。
【００１７】表裏面に電極接続パッドを有し表裏面の一
面に外部端子を有する配線基板構造のキャリア基板と前
記電極接続パッドに対応する電極を有する半導体チップ
を用意する工程と、前記キャリア基板の表裏面の前記電
極接続パッドに半導体チップの電極を接続させて半導体
チップをキャリア基板に搭載する工程と、前記キャリア
基板と前記半導体チップの隙間に絶縁性樹脂を充填させ
る工程とを有する。前記キャリア基板として表裏面のう
ちの一面側または両面側の半導体チップ搭載領域が窪ん
でいるキャリア基板を用意してキャリア基板に半導体チ
ップを搭載する。前記キャリア基板の表裏面にメモリ半
導体チップを搭載する。
面に外部端子を有する配線基板構造のキャリア基板と前
記電極接続パッドに対応する電極を有する半導体チップ
を用意する工程と、前記キャリア基板の表裏面の前記電
極接続パッドに半導体チップの電極を接続させて半導体
チップをキャリア基板に搭載する工程と、前記キャリア
基板と前記半導体チップの隙間に絶縁性樹脂を充填させ
る工程とを有する。前記キャリア基板として表裏面のう
ちの一面側または両面側の半導体チップ搭載領域が窪ん
でいるキャリア基板を用意してキャリア基板に半導体チ
ップを搭載する。前記キャリア基板の表裏面にメモリ半
導体チップを搭載する。
【００１８】（２）キャリア基板の表裏面に外部端子が
設けられてなる手段（１）の構成の半導体モジュール
が、多段に複数重ねられた多段構成半導体モジュールで
あって、相互に重ねられた上下の半導体モジュールの外
部端子同士が電気的に接続されている。
設けられてなる手段（１）の構成の半導体モジュール
が、多段に複数重ねられた多段構成半導体モジュールで
あって、相互に重ねられた上下の半導体モジュールの外
部端子同士が電気的に接続されている。
【００１９】（３）モジュール基板の表裏面に複数のメ
モリ半導体装置を搭載してなるメモリモジュールであっ
て、前記モジュール基板には前記手段（１）または手段
（２）の構成の半導体モジュールが複数搭載されてい
る。
モリ半導体装置を搭載してなるメモリモジュールであっ
て、前記モジュール基板には前記手段（１）または手段
（２）の構成の半導体モジュールが複数搭載されてい
る。
【００２０】（４）実装基板に複数の半導体装置が搭載
されてなる電子装置であって、前記実装基板には前記手
段（１）または手段（２）の構成の半導体モジュールが
複数搭載されている。
されてなる電子装置であって、前記実装基板には前記手
段（１）または手段（２）の構成の半導体モジュールが
複数搭載されている。
【００２１】前記（１）の手段によれば、（ａ）半導体
チップの電極をキャリア基板の電極接続パッドに固定す
るフェイスダウンボンディング構造になっていることか
ら、半導体チップの搭載高さを低くでき、半導体モジュ
ールの厚さを薄くすることができる。
チップの電極をキャリア基板の電極接続パッドに固定す
るフェイスダウンボンディング構造になっていることか
ら、半導体チップの搭載高さを低くでき、半導体モジュ
ールの厚さを薄くすることができる。
【００２２】（ｂ）半導体チップをキャリア基板にフェ
イスダウンボンディング構造で固定することから、キャ
リア基板は半導体チップよりも僅かに大きい寸法で良
く、キャリア基板の小型化が図れ、実装面積の小さい半
導体モジュールになる。
イスダウンボンディング構造で固定することから、キャ
リア基板は半導体チップよりも僅かに大きい寸法で良
く、キャリア基板の小型化が図れ、実装面積の小さい半
導体モジュールになる。
【００２３】（ｃ）キャリア基板の一面側または両面側
の半導体チップ搭載領域を窪み構造にし、この窪み底に
半導体チップを搭載した構造では、半導体モジュールの
厚さはさらに薄くなる。
の半導体チップ搭載領域を窪み構造にし、この窪み底に
半導体チップを搭載した構造では、半導体モジュールの
厚さはさらに薄くなる。
【００２４】（ｄ）キャリア基板の一面側には外部端子
が設けられ、リードレス構造の表面実装型パッケージに
なることから、半導体モジュールの実装高さを低くする
ことができる。
が設けられ、リードレス構造の表面実装型パッケージに
なることから、半導体モジュールの実装高さを低くする
ことができる。
【００２５】（ｅ）前記（ａ）〜（ｄ）により、半導体
モジュールは薄く（低く）、実装構造は表面実装型とな
ることから、実装空間の小型化が図れる半導体モジュー
ルになる。
モジュールは薄く（低く）、実装構造は表面実装型とな
ることから、実装空間の小型化が図れる半導体モジュー
ルになる。
【００２６】（ｆ）メモリ半導体チップがキャリア基板
の表裏面に搭載されるため、メモリ容量の増大を図るこ
とができる。
の表裏面に搭載されるため、メモリ容量の増大を図るこ
とができる。
【００２７】（ｇ）前記（ａ）〜（ｆ）により、メモリ
容量が大きく実装空間の小型化が図れる半導体モジュー
ルになる。
容量が大きく実装空間の小型化が図れる半導体モジュー
ルになる。
【００２８】（ｈ）半導体モジュールは、フェイスダウ
ンボンディング構造の半導体チップをキャリア基板の表
裏面にフェイスダウンボンディングして実装する構造で
あり、その製造が容易であり、製造コストの低減が達成
できる。
ンボンディング構造の半導体チップをキャリア基板の表
裏面にフェイスダウンボンディングして実装する構造で
あり、その製造が容易であり、製造コストの低減が達成
できる。
【００２９】前記（２）の手段によれば、外部端子がキ
ャリア基板の表裏面に設けられた単品モジュールを多段
に複数重ねた多段構成半導体モジュールになっているこ
とから、単品モジュールに比較してさらにメモリ容量が
増大する。
ャリア基板の表裏面に設けられた単品モジュールを多段
に複数重ねた多段構成半導体モジュールになっているこ
とから、単品モジュールに比較してさらにメモリ容量が
増大する。
【００３０】前記（３）の手段によれば、モジュール基
板の表裏面には小型で薄くかつメモリ容量の大きい半導
体モジュールが搭載されるため、小型・薄型でメモリ容
量の大きなメモリモジュールを提供することができる。
板の表裏面には小型で薄くかつメモリ容量の大きい半導
体モジュールが搭載されるため、小型・薄型でメモリ容
量の大きなメモリモジュールを提供することができる。
【００３１】前記（４）の手段によれば、実装基板には
小型で薄くかつメモリ容量の大きい半導体モジュールが
搭載されるため、電子装置のメモリ容量を大きくできる
とともに、電子装置の小型化が図れる。
小型で薄くかつメモリ容量の大きい半導体モジュールが
搭載されるため、電子装置のメモリ容量を大きくできる
とともに、電子装置の小型化が図れる。
【００３２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００３３】（実施形態１）図１乃至図８は本発明の一
実施形態（実施形態１）の半導体モジュールおよびその
製造方法に係わる図である。
実施形態（実施形態１）の半導体モジュールおよびその
製造方法に係わる図である。
【００３４】本実施形態１の半導体モジュール１は、図
１乃至図４に示すように、キャリア基板２の裏面２ｂの
両側に沿って外部端子１０を配置した構造になるととも
に、表裏面にそれぞれ半導体チップ３をフェイスダウン
ボンディング構造で実装した表面実装構造になってい
る。
１乃至図４に示すように、キャリア基板２の裏面２ｂの
両側に沿って外部端子１０を配置した構造になるととも
に、表裏面にそれぞれ半導体チップ３をフェイスダウン
ボンディング構造で実装した表面実装構造になってい
る。
【００３５】表面実装構造が採用される結果、前記キャ
リア基板２の裏面２ｂには、窪み７が設けられ、この窪
み７の底に半導体チップ３が実装されている。この半導
体チップ３は窪み７から突出しないようになっている。
リア基板２の裏面２ｂには、窪み７が設けられ、この窪
み７の底に半導体チップ３が実装されている。この半導
体チップ３は窪み７から突出しないようになっている。
【００３６】前記半導体チップ３は、１６ビット構成の
１６ＭＤＲＡＭで構成されている。また、半導体チップ
３の電極８は半導体チップ３の中央線に沿って一列に配
置されている。
１６ＭＤＲＡＭで構成されている。また、半導体チップ
３の電極８は半導体チップ３の中央線に沿って一列に配
置されている。
【００３７】また、半導体チップ３とキャリア基板２と
の間の隙間には絶縁性樹脂９が充填（アンダーフィル）
されている。この絶縁性樹脂９は半導体チップ３の側面
側をも覆い、半導体チップ３の表面の保護を図ってい
る。
の間の隙間には絶縁性樹脂９が充填（アンダーフィル）
されている。この絶縁性樹脂９は半導体チップ３の側面
側をも覆い、半導体チップ３の表面の保護を図ってい
る。
【００３８】前記 キャリア基板２は配線基板からな
り、たとえば、長方形のセラミック板で形成されてい
る。キャリア基板２は多層配線構造であり、たとえば配
線は４層になっている。キャリア基板２は、特に限定は
されないが、縦１９ｍｍ前後，横１２ｍｍ前後，厚さ
０．９ｍｍ前後である。
り、たとえば、長方形のセラミック板で形成されてい
る。キャリア基板２は多層配線構造であり、たとえば配
線は４層になっている。キャリア基板２は、特に限定は
されないが、縦１９ｍｍ前後，横１２ｍｍ前後，厚さ
０．９ｍｍ前後である。
【００３９】キャリア基板２は、図１，図７に示すよう
に、外形寸法が同一になる第１層板４，第２層板５，第
３層板６を順次重ねた構造になっている。
に、外形寸法が同一になる第１層板４，第２層板５，第
３層板６を順次重ねた構造になっている。
【００４０】前記第１層板４は枠構造であり、その枠の
内側領域に第２層板５の下面が露出するようになってい
る。第１層板４の厚さは０．４ｍｍ程度であり、枠の内
法寸法は８ｍｍ前後×１６ｍｍ前後である。この結果、
キャリア基板２の裏面側に形成される矩形の窪み７は縦
１６ｍｍ前後，横８ｍｍ前後，深さ０．４ｍｍ前後にな
る。
内側領域に第２層板５の下面が露出するようになってい
る。第１層板４の厚さは０．４ｍｍ程度であり、枠の内
法寸法は８ｍｍ前後×１６ｍｍ前後である。この結果、
キャリア基板２の裏面側に形成される矩形の窪み７は縦
１６ｍｍ前後，横８ｍｍ前後，深さ０．４ｍｍ前後にな
る。
【００４１】第１層板４の下面には第１層配線１１が設
けられ、第１層板４と第２層板５との間には第２層配線
１２が設けられ、第２層板５と第３層板６との間には第
３層配線１３が設けられ、第３層板６の上面には第４層
配線１４が設けられている。また、第３層板６の上面の
周縁部分には枠状に絶縁層１５が設けられ、第４層配線
１４を覆っている。
けられ、第１層板４と第２層板５との間には第２層配線
１２が設けられ、第２層板５と第３層板６との間には第
３層配線１３が設けられ、第３層板６の上面には第４層
配線１４が設けられている。また、第３層板６の上面の
周縁部分には枠状に絶縁層１５が設けられ、第４層配線
１４を覆っている。
【００４２】キャリア基板２の両側には半円弧状の窪み
１６が所定間隔に形成され、この表面には導体層１７が
設けられている。前記第１層配線１１と所定の配線（第
２層配線１２，第３層配線１３，第４層配線１４）は、
前記導体層１７によって接続されている。
１６が所定間隔に形成され、この表面には導体層１７が
設けられている。前記第１層配線１１と所定の配線（第
２層配線１２，第３層配線１３，第４層配線１４）は、
前記導体層１７によって接続されている。
【００４３】前記第１層配線１１は表面実装用の外部端
子１０を構成する。
子１０を構成する。
【００４４】また、前記半円弧状の窪み１６は、多層配
線構造のセラミック板にスルーホールを設けた後、メッ
キ等によって前記スルーホールの内面に導体層１７を形
成し、その後前記スルーホール列の中心に沿ってセラミ
ック板を分断してキャリア基板２を製造する結果形成さ
れるものである。
線構造のセラミック板にスルーホールを設けた後、メッ
キ等によって前記スルーホールの内面に導体層１７を形
成し、その後前記スルーホール列の中心に沿ってセラミ
ック板を分断してキャリア基板２を製造する結果形成さ
れるものである。
【００４５】図５はキャリア基板２の平面図であり、第
４層配線１４と導体層１７がハッチングが施されて示さ
れている。また、図５には二点鎖線で示すように第３層
配線１３も示されている。
４層配線１４と導体層１７がハッチングが施されて示さ
れている。また、図５には二点鎖線で示すように第３層
配線１３も示されている。
【００４６】第３層配線１３はそれぞれ電気的に独立し
た二つのシート状配線となり、第１基準電位（たとえば
電源電位Ｖｃｃ）と、第２基準電位（たとえば接地電位
Ｖｓｓ）を構成し、一方のシート状配線はキャリア基板
２の一側の所定導体層１７に接続され、他方のシート状
配線はキャリア基板２の他側の所定導体層１７に接続さ
れている。また、それぞれのシート状配線は、スルーホ
ールに充填された一部で図示する導体層１９（図５参
照）を介して第２層配線１２や第４層配線１４の電源電
位や接地電位を構成する配線部分に接続されている。
た二つのシート状配線となり、第１基準電位（たとえば
電源電位Ｖｃｃ）と、第２基準電位（たとえば接地電位
Ｖｓｓ）を構成し、一方のシート状配線はキャリア基板
２の一側の所定導体層１７に接続され、他方のシート状
配線はキャリア基板２の他側の所定導体層１７に接続さ
れている。また、それぞれのシート状配線は、スルーホ
ールに充填された一部で図示する導体層１９（図５参
照）を介して第２層配線１２や第４層配線１４の電源電
位や接地電位を構成する配線部分に接続されている。
【００４７】図６はキャリア基板２の底面図であり、第
１層配線１１，第２層配線１２，導体層１７がハッチン
グが施されて示されている。
１層配線１１，第２層配線１２，導体層１７がハッチン
グが施されて示されている。
【００４８】配線は、導体ペーストの印刷とその焼成に
よって形成されるとともに、露出する配線はその表面に
ニッケルメッキが施されかつ金メッキが施されている。
よって形成されるとともに、露出する配線はその表面に
ニッケルメッキが施されかつ金メッキが施されている。
【００４９】なお、図５および図６においては、キャリ
ア基板２の両側に端子番号を付してある。
ア基板２の両側に端子番号を付してある。
【００５０】前記第２層配線１２および第４層配線１４
の各配線の先端は、キャリア基板２の中心線にまで到達
し、その先端部分は略矩形の電極接続パッド２０を構成
している。この電極接続パッド２０に半導体チップ３の
電極８が金錫半田あるいは鉛錫半田等の図示しない接合
材を介して電気的に接続されている。すなわち、半導体
チップ３はフェイスダウンボンディング構造でキャリア
基板２に実装されている。
の各配線の先端は、キャリア基板２の中心線にまで到達
し、その先端部分は略矩形の電極接続パッド２０を構成
している。この電極接続パッド２０に半導体チップ３の
電極８が金錫半田あるいは鉛錫半田等の図示しない接合
材を介して電気的に接続されている。すなわち、半導体
チップ３はフェイスダウンボンディング構造でキャリア
基板２に実装されている。
【００５１】図９は半導体モジュール１の各ピンの機能
を示す模式的平面図である。
を示す模式的平面図である。
【００５２】外部端子１０は、一側に１６本、他側に１
６本で合計３２本となっている。キャリア基板２の両側
に示す番号は、それぞれ端子番号であり、各外部端子１
０は以下のようになっている。
６本で合計３２本となっている。キャリア基板２の両側
に示す番号は、それぞれ端子番号であり、各外部端子１
０は以下のようになっている。
【００５３】１番端子および１６番端子はＶｃｃであ
り、電源電位、たとえば動作電位供給用端子である。
り、電源電位、たとえば動作電位供給用端子である。
【００５４】２番端子乃至５番端子はＩ／Ｏ１（Ｄ），
Ｉ／Ｏ１（Ｕ），Ｉ／Ｏ２（Ｄ），Ｉ／Ｏ２（Ｕ）であ
り、入出力端子である。Ｕはキャリア基板２の上面（表
面）の半導体チップ３の電極に接続されることを意味
し、Ｄはキャリア基板２の下面（裏面）の半導体チップ
３の電極に接続されることを意味する。以下、Ｕ，Ｄは
同様である。
Ｉ／Ｏ１（Ｕ），Ｉ／Ｏ２（Ｄ），Ｉ／Ｏ２（Ｕ）であ
り、入出力端子である。Ｕはキャリア基板２の上面（表
面）の半導体チップ３の電極に接続されることを意味
し、Ｄはキャリア基板２の下面（裏面）の半導体チップ
３の電極に接続されることを意味する。以下、Ｕ，Ｄは
同様である。
【００５５】６番端子および７番端子はライトイネーブ
ル（write enable) 信号端子であり、６番端子はＷＥ
（Ｄ）であり、７番端子はＷＥ（Ｕ）である。
ル（write enable) 信号端子であり、６番端子はＷＥ
（Ｄ）であり、７番端子はＷＥ（Ｕ）である。
【００５６】８番端子および９番端子は、ロウアドレス
ストローブ（row adress strobe)信号端子であり、８番
端子はＲＡＳ（Ｄ）であり、９番端子はＲＡＳ（Ｕ）で
ある。
ストローブ（row adress strobe)信号端子であり、８番
端子はＲＡＳ（Ｄ）であり、９番端子はＲＡＳ（Ｕ）で
ある。
【００５７】１０番端子乃至１５番端子はＡ１１，Ａ１
０，Ａ０〜Ａ３であり、アドレス端子である。
０，Ａ０〜Ａ３であり、アドレス端子である。
【００５８】１７番端子および３２番端子はＶｓｓであ
り、基準電位、たとえば回路の接地電位供給用端子であ
る。
り、基準電位、たとえば回路の接地電位供給用端子であ
る。
【００５９】１８番端子乃至２３番端子はＡ４〜Ａ９で
あり、アドレス信号端子である。
あり、アドレス信号端子である。
【００６０】２４番端子はアウトプットイネーブル（ou
t put enable) 端子であり、２４番端子はＯＥ（Ｄ）で
あり、２５番端子はＯＥ（Ｕ）である。
t put enable) 端子であり、２４番端子はＯＥ（Ｄ）で
あり、２５番端子はＯＥ（Ｕ）である。
【００６１】２６番端子および２７番端子はカラムアド
レスストローブ（column adress strobe) 信号端子であ
り、２６番端子はＣＡＳ（Ｄ）であり、２７番端子はＣ
ＡＳ（Ｕ）である。
レスストローブ（column adress strobe) 信号端子であ
り、２６番端子はＣＡＳ（Ｄ）であり、２７番端子はＣ
ＡＳ（Ｕ）である。
【００６２】２８番端子乃至３１番端子はＩ／Ｏ３
（Ｄ），Ｉ／Ｏ３（Ｕ），Ｉ／Ｏ４（Ｄ），Ｉ／Ｏ４
（Ｕ）であり、入出力端子である。
（Ｄ），Ｉ／Ｏ３（Ｕ），Ｉ／Ｏ４（Ｄ），Ｉ／Ｏ４
（Ｕ）であり、入出力端子である。
【００６３】つぎに、本実施形態１の半導体モジュール
１の製造方法について説明する。
１の製造方法について説明する。
【００６４】最初に図５乃至図７に示す多層配線構造の
キャリア基板２を製造するとともに、中心線に沿って電
極８を有する半導体チップ３を製造する。
キャリア基板２を製造するとともに、中心線に沿って電
極８を有する半導体チップ３を製造する。
【００６５】半導体チップ３においては、ＬＯＣ（Lead
On Chip）構造の集積回路装置を製造する場合の半導体
チップをそのまま転用することができる。
On Chip）構造の集積回路装置を製造する場合の半導体
チップをそのまま転用することができる。
【００６６】キャリア基板２の表裏面に半導体チップ３
を搭載する。搭載においては、半導体チップ３の電極８
がキャリア基板２の電極接続パッド２０に重なるように
した後、リフローして半導体チップ３の電極８やキャリ
ア基板２の電極接続パッド２０にあらかじめ形成してお
いた半田で半導体チップ３をキャリア基板２に実装す
る。
を搭載する。搭載においては、半導体チップ３の電極８
がキャリア基板２の電極接続パッド２０に重なるように
した後、リフローして半導体チップ３の電極８やキャリ
ア基板２の電極接続パッド２０にあらかじめ形成してお
いた半田で半導体チップ３をキャリア基板２に実装す
る。
【００６７】つぎに、半導体チップ３とキャリア基板２
との間の隙間を絶縁性樹脂で充填して半導体チップ３の
表面を保護する。この樹脂充填（アンダーフィル）は、
キャリア基板２の表裏面に半導体チップ３を実装した後
行ってもよく、またキャリア基板２の一面に半導体チッ
プ３を実装した後アンダーフィルを行い、その後キャリ
ア基板２の他の面に半導体チップ３を実装した後アンダ
ーフィルを行う方法でもよい。
との間の隙間を絶縁性樹脂で充填して半導体チップ３の
表面を保護する。この樹脂充填（アンダーフィル）は、
キャリア基板２の表裏面に半導体チップ３を実装した後
行ってもよく、またキャリア基板２の一面に半導体チッ
プ３を実装した後アンダーフィルを行い、その後キャリ
ア基板２の他の面に半導体チップ３を実装した後アンダ
ーフィルを行う方法でもよい。
【００６８】図８は半導体チップ３をキャリア基板２の
表裏面に実装した後、キャリア基板２の裏面側をアンダ
ーフィルし、その後キャリア基板２の表面側をアンダー
フィルする例を示すものである。
表裏面に実装した後、キャリア基板２の裏面側をアンダ
ーフィルし、その後キャリア基板２の表面側をアンダー
フィルする例を示すものである。
【００６９】この場合、キャリア基板２を傾斜したテー
ブル２５上に載置してアンダーフィルを行う。テーブル
２５の上面には突出した半導体チップ３が入り込む窪み
２６が設けられている。ディスペンサー２７のノズル先
端から絶縁性樹脂９をキャリア基板２の窪み７底に滴下
させ、絶縁性樹脂９の窪み７の傾斜した底での流れと毛
細管現象を利用して、半導体チップ３とキャリア基板２
との隙間２８に絶縁性樹脂９が充満するようにする。
ブル２５上に載置してアンダーフィルを行う。テーブル
２５の上面には突出した半導体チップ３が入り込む窪み
２６が設けられている。ディスペンサー２７のノズル先
端から絶縁性樹脂９をキャリア基板２の窪み７底に滴下
させ、絶縁性樹脂９の窪み７の傾斜した底での流れと毛
細管現象を利用して、半導体チップ３とキャリア基板２
との隙間２８に絶縁性樹脂９が充満するようにする。
【００７０】つぎに、キャリア基板２を裏返してテーブ
ル２５上に載せ、再びディスペンサー２７を用いてキャ
リア基板２の表側の半導体チップ３とキャリア基板２と
の間の隙間２８を絶縁性樹脂９で埋める。
ル２５上に載せ、再びディスペンサー２７を用いてキャ
リア基板２の表側の半導体チップ３とキャリア基板２と
の間の隙間２８を絶縁性樹脂９で埋める。
【００７１】つぎに、前記絶縁性樹脂９のキュアーを行
い絶縁性樹脂９を硬化させる。これにより、図１乃至図
４に示すような半導体モジュール１が製造される。
い絶縁性樹脂９を硬化させる。これにより、図１乃至図
４に示すような半導体モジュール１が製造される。
【００７２】半導体チップ３は、その主たる面と側面部
分が絶縁性樹脂９によって保護されていることから、半
導体モジュール１の耐湿性が高くなる。
分が絶縁性樹脂９によって保護されていることから、半
導体モジュール１の耐湿性が高くなる。
【００７３】本実施形態１の半導体モジュール１によれ
ば以下の効果を奏する。
ば以下の効果を奏する。
【００７４】（１）半導体チップ３の電極８をキャリア
基板２の電極接続パッド２０に固定するフェイスダウン
ボンディング構造になっていることから、半導体チップ
３の搭載高さを低くでき、半導体モジュール１の厚さを
薄くすることができる。
基板２の電極接続パッド２０に固定するフェイスダウン
ボンディング構造になっていることから、半導体チップ
３の搭載高さを低くでき、半導体モジュール１の厚さを
薄くすることができる。
【００７５】（２）半導体チップ３をキャリア基板２に
フェイスダウンボンディング構造で固定することから、
キャリア基板２は半導体チップ３よりも僅かに大きい寸
法で良く、キャリア基板２の小型化が図れ、実装面積の
小さい半導体モジュール１になる。
フェイスダウンボンディング構造で固定することから、
キャリア基板２は半導体チップ３よりも僅かに大きい寸
法で良く、キャリア基板２の小型化が図れ、実装面積の
小さい半導体モジュール１になる。
【００７６】（３）キャリア基板２の一面側の半導体チ
ップ搭載領域を窪み構造にし、この窪み底に半導体チッ
プ３を搭載した構造になっていることから、半導体モジ
ュール１の厚さはさらに薄くなる。たとえば、半導体モ
ジュール１の厚さは１．２ｍｍ程度になる。
ップ搭載領域を窪み構造にし、この窪み底に半導体チッ
プ３を搭載した構造になっていることから、半導体モジ
ュール１の厚さはさらに薄くなる。たとえば、半導体モ
ジュール１の厚さは１．２ｍｍ程度になる。
【００７７】なお、キャリア基板の両面側の半導体チッ
プ搭載領域を窪み構造にし、この窪み底に半導体チップ
を搭載する構造でも半導体モジュールの厚さを薄くする
ことができる。
プ搭載領域を窪み構造にし、この窪み底に半導体チップ
を搭載する構造でも半導体モジュールの厚さを薄くする
ことができる。
【００７８】（４）キャリア基板２の一面側には外部端
子１０が設けられ、リードレス構造の表面実装型パッケ
ージになることから、半導体モジュール１の実装高さを
低くすることができる。
子１０が設けられ、リードレス構造の表面実装型パッケ
ージになることから、半導体モジュール１の実装高さを
低くすることができる。
【００７９】（５）前記（１）〜（４）により、半導体
モジュール１は薄く（低く）、実装構造は表面実装型と
なることから、実装空間の小型化が図れる半導体モジュ
ール１になる。
モジュール１は薄く（低く）、実装構造は表面実装型と
なることから、実装空間の小型化が図れる半導体モジュ
ール１になる。
【００８０】（６）メモリ半導体チップがキャリア基板
２の表裏面に搭載されるため、メモリ容量の増大を図る
ことができる。
２の表裏面に搭載されるため、メモリ容量の増大を図る
ことができる。
【００８１】（７）前記（１）〜（６）により、メモリ
容量が大きく実装空間の小型化が図れる半導体モジュー
ル１になる。
容量が大きく実装空間の小型化が図れる半導体モジュー
ル１になる。
【００８２】（８）キャリア基板２に実装された半導体
チップ３はキャリア基板２との間に充填された絶縁性樹
脂９で主たる面を保護されるため耐湿性の高い半導体モ
ジュール１になる。
チップ３はキャリア基板２との間に充填された絶縁性樹
脂９で主たる面を保護されるため耐湿性の高い半導体モ
ジュール１になる。
【００８３】（９）半導体モジュール１は、フェイスダ
ウンボンディング構造の半導体チップ３をキャリア基板
２の表裏面にフェイスダウンボンディングして実装する
構造であり、その製造が容易であり、製造コストの低減
が達成できる。
ウンボンディング構造の半導体チップ３をキャリア基板
２の表裏面にフェイスダウンボンディングして実装する
構造であり、その製造が容易であり、製造コストの低減
が達成できる。
【００８４】本実施形態１では、メモリ半導体装置とし
てＤＲＡＭに適用した例について説明したが、シンクロ
ナスＤＲＡＭ，フラッシュメモリ等他のメモリ半導体装
置にも同様に適用できる。
てＤＲＡＭに適用した例について説明したが、シンクロ
ナスＤＲＡＭ，フラッシュメモリ等他のメモリ半導体装
置にも同様に適用できる。
【００８５】（実施形態２）図１０および図１１は本発
明の実施形態２であるメモリモジュールに係わる模式図
であり、図１０は平面図、図１１は側面図である。
明の実施形態２であるメモリモジュールに係わる模式図
であり、図１０は平面図、図１１は側面図である。
【００８６】本実施形態２によるメモリモジュール３０
は、４Ｍワード６４ビット構成であり、モジュール基板
３１の表裏面に前記半導体モジュール１を４個づつ実装
した構造になり、全体で１６ビット構成の１６ＭＤＲＡ
Ｍ（半導体チップ３）が１６個搭載された構成になって
いる。また、図示はしないが、モジュール基板には制御
用ＩＣやコンデンサ等の受動部品が搭載されている。
は、４Ｍワード６４ビット構成であり、モジュール基板
３１の表裏面に前記半導体モジュール１を４個づつ実装
した構造になり、全体で１６ビット構成の１６ＭＤＲＡ
Ｍ（半導体チップ３）が１６個搭載された構成になって
いる。また、図示はしないが、モジュール基板には制御
用ＩＣやコンデンサ等の受動部品が搭載されている。
【００８７】モジュール基板３１は、たとえば、ガラス
エポキシ樹脂配線基板で形成され、長さ６７．６ｍｍ，
幅２５．４ｍｍ，厚さ１．０ｍｍになっている。半導体
モジュール１は１．２ｍｍ程度の厚さであることから、
モジュール基板３１の表裏面にそれぞれ半田等の接合材
を用いて実装した場合、メモリモジュール３０の厚さ
は、規格の３．８ｍｍよりも薄い３．４〜３．６ｍｍ程
度となる。
エポキシ樹脂配線基板で形成され、長さ６７．６ｍｍ，
幅２５．４ｍｍ，厚さ１．０ｍｍになっている。半導体
モジュール１は１．２ｍｍ程度の厚さであることから、
モジュール基板３１の表裏面にそれぞれ半田等の接合材
を用いて実装した場合、メモリモジュール３０の厚さ
は、規格の３．８ｍｍよりも薄い３．４〜３．６ｍｍ程
度となる。
【００８８】本実施形態２のメモリモジュール３０によ
れば、モジュール基板３１に実装する半導体モジュール
１の厚さが薄いことから、メモリモジュール３０の厚さ
を薄くすることができる。
れば、モジュール基板３１に実装する半導体モジュール
１の厚さが薄いことから、メモリモジュール３０の厚さ
を薄くすることができる。
【００８９】（実施形態３）図１２は本発明の実施形態
３である単品モジュールの模式的側面図である。
３である単品モジュールの模式的側面図である。
【００９０】本実施形態３では、キャリア基板２の表裏
面にそれぞれ窪み７を設け、これら窪み７の底に半導体
チップ３を搭載する構造になっている。
面にそれぞれ窪み７を設け、これら窪み７の底に半導体
チップ３を搭載する構造になっている。
【００９１】本実施形態３では、キャリア基板２は０．
３ｍｍの厚さであり、半導体チップ３は凡そ５０μｍの
厚さになっている。前記窪み７の深さは、半導体チップ
３を実装した場合、半導体チップ３が窪み７の外に突出
しない程度であればよい。
３ｍｍの厚さであり、半導体チップ３は凡そ５０μｍの
厚さになっている。前記窪み７の深さは、半導体チップ
３を実装した場合、半導体チップ３が窪み７の外に突出
しない程度であればよい。
【００９２】本実施形態３では、半導体チップ３をそれ
ぞれ窪み７の底に実装する構造にすることによって、半
導体チップ３の一部がキャリア基板２に埋まり込む構造
になることから、半導体モジュール１Ｂの薄型化が達成
できる。
ぞれ窪み７の底に実装する構造にすることによって、半
導体チップ３の一部がキャリア基板２に埋まり込む構造
になることから、半導体モジュール１Ｂの薄型化が達成
できる。
【００９３】（実施形態４）図１３は本発明の実施形態
４であるメモリモジュールの模式的平面図、図１４は模
式的側面図、図１５は一部の模式的断面図である。
４であるメモリモジュールの模式的平面図、図１４は模
式的側面図、図１５は一部の模式的断面図である。
【００９４】本実施形態４は前記実施形態３の構造の半
導体モジュール１をモジュール基板３１の表裏に設けた
窪み３５の底に実装し、さらにメモリモジュール３０の
薄型化を達成したものである。
導体モジュール１をモジュール基板３１の表裏に設けた
窪み３５の底に実装し、さらにメモリモジュール３０の
薄型化を達成したものである。
【００９５】表裏の窪み７に半導体チップ３を実装した
半導体モジュール１Ｂは、半導体チップ３が窪み７内に
埋没することから、半導体モジュール１Ｂの厚さは０．
３ｍｍと薄くなる。
半導体モジュール１Ｂは、半導体チップ３が窪み７内に
埋没することから、半導体モジュール１Ｂの厚さは０．
３ｍｍと薄くなる。
【００９６】本実施形態４ではこの厚さの半導体モジュ
ール１Ｂを埋没させるに足りる深さの窪み３５を表裏面
に設けたモジュール基板３１に半導体チップ３を固定す
ることから、メモリモジュール３０の薄型化も可能にな
る。
ール１Ｂを埋没させるに足りる深さの窪み３５を表裏面
に設けたモジュール基板３１に半導体チップ３を固定す
ることから、メモリモジュール３０の薄型化も可能にな
る。
【００９７】（実施形態５）図１６は本発明の実施形態
５である半導体モジュールの模式的正面図である。本実
施形態５の半導体モジュール１Ｃは、前記実施形態３の
半導体モジュール１Ｂのような構造の半導体モジュール
を３段に重ね合わせた多段積層モジュールになってい
る。
５である半導体モジュールの模式的正面図である。本実
施形態５の半導体モジュール１Ｃは、前記実施形態３の
半導体モジュール１Ｂのような構造の半導体モジュール
を３段に重ね合わせた多段積層モジュールになってい
る。
【００９８】半導体モジュール１Ｃを構成する各段の半
導体モジュール１ｄは、三段に重ね合わせて結線するた
め、図示はしないが各ピン機能はそれに対応するように
設定・選択される。
導体モジュール１ｄは、三段に重ね合わせて結線するた
め、図示はしないが各ピン機能はそれに対応するように
設定・選択される。
【００９９】本実施形態５によれば、さらに半導体モジ
ュールの高メモリ容量化が達成できる。
ュールの高メモリ容量化が達成できる。
【０１００】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【０１０１】すなわち、前記実施形態では半導体モジュ
ール，メモリモジュールに本発明を適用したが、メモリ
を組み込む電子装置の実装基板に本発明の半導体モジュ
ールを組み込むことによって、メモリの搭載領域（搭載
空間）の縮小化を図ることができる。メモリの搭載領域
（搭載空間）の縮小化によって電子装置の小型化も図る
ことができる。
ール，メモリモジュールに本発明を適用したが、メモリ
を組み込む電子装置の実装基板に本発明の半導体モジュ
ールを組み込むことによって、メモリの搭載領域（搭載
空間）の縮小化を図ることができる。メモリの搭載領域
（搭載空間）の縮小化によって電子装置の小型化も図る
ことができる。
【０１０２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０３】（１）半導体チップをキャリア基板にフェ
イスダウンボンディング構造で固定することから、キャ
リア基板は半導体チップよりも僅かに大きい寸法で良
く、キャリア基板の小型化が図れ、実装面積の小さい半
導体モジュールになる。
イスダウンボンディング構造で固定することから、キャ
リア基板は半導体チップよりも僅かに大きい寸法で良
く、キャリア基板の小型化が図れ、実装面積の小さい半
導体モジュールになる。
【０１０４】（２）キャリア基板の一面側または両面側
の半導体チップ搭載領域を窪み構造にし、この窪み底に
半導体チップを搭載した構造になっていることから、半
導体モジュールの薄型化が達成できる。
の半導体チップ搭載領域を窪み構造にし、この窪み底に
半導体チップを搭載した構造になっていることから、半
導体モジュールの薄型化が達成できる。
【０１０５】（３）半導体モジュールは薄く、実装構造
は表面実装型となることから、実装空間の小型化が図れ
る半導体モジュールになる。
は表面実装型となることから、実装空間の小型化が図れ
る半導体モジュールになる。
【０１０６】（４）前記（３）の半導体モジュールを実
装したメモリモジュールでは、メモリモジュールの薄型
化が達成できる。
装したメモリモジュールでは、メモリモジュールの薄型
化が達成できる。
【図１】本発明の一実施形態（実施形態１）である電子
装置（単品モジュール）の模式的断面図である。
装置（単品モジュール）の模式的断面図である。
【図２】本実施形態１の単品モジュールの斜視図であ
る。
る。
【図３】本実施形態１の単品モジュールの裏返し状態の
斜視図である。
斜視図である。
【図４】本実施形態１の単品モジュールの側面図であ
る。
る。
【図５】本実施形態１の単品モジュールを構成するキャ
リア基板の平面図である。
リア基板の平面図である。
【図６】本実施形態１の単品モジュールを構成するキャ
リア基板の底面図である。
リア基板の底面図である。
【図７】本実施形態１の単品モジュールを構成するキャ
リア基板の模式的断面図である。
リア基板の模式的断面図である。
【図８】本実施形態１の単品モジュールの製造状態を示
す断面図である。
す断面図である。
【図９】本実施形態１の単品モジュールのピン機能を示
す模式的平面図である。
す模式的平面図である。
【図１０】本発明の実施形態２であるメモリモジュール
の模式的平面図である。
の模式的平面図である。
【図１１】本実施形態２のメモリモジュールの模式的側
面図である。
面図である。
【図１２】本発明の実施形態３である単品モジュールの
模式的側面図である。
模式的側面図である。
【図１３】本発明の実施形態４であるメモリモジュール
の模式的平面図である。
の模式的平面図である。
【図１４】本実施形態４のメモリモジュールの模式的側
面図である。
面図である。
【図１５】本実施形態４のメモリモジュールの一部の模
式的断面図である。
式的断面図である。
【図１６】本発明の実施形態５である半導体モジュール
の模式的正面図である。
の模式的正面図である。
１，１Ｂ，１Ｃ，１ｄ…半導体モジュール、２…キャリ
ア基板、２ｂ…裏面、３…半導体チップ、４…第１層
板、５…第２層板、６…第３層板、７…窪み、８…電
極、９…絶縁性樹脂、１０…外部端子、１１…第１層配
線、１２…第２層配線、１３…第３層配線、１４…第４
層配線、１５…絶縁層、１６…窪み、１７…導体層、１
９…導体層、２０…電極接続パッド、２５…テーブル、
２６…窪み、２７…ディスペンサー、２８…隙間、３０
…メモリモジュール、３１…モジュール基板、３２…端
子、３５…窪み。
ア基板、２ｂ…裏面、３…半導体チップ、４…第１層
板、５…第２層板、６…第３層板、７…窪み、８…電
極、９…絶縁性樹脂、１０…外部端子、１１…第１層配
線、１２…第２層配線、１３…第３層配線、１４…第４
層配線、１５…絶縁層、１６…窪み、１７…導体層、１
９…導体層、２０…電極接続パッド、２５…テーブル、
２６…窪み、２７…ディスペンサー、２８…隙間、３０
…メモリモジュール、３１…モジュール基板、３２…端
子、３５…窪み。
Claims (11)
- 【請求項１】 表裏面に電極接続パッドを有しかつ表裏
面の一面に外部端子を有する配線板からなるキャリア基
板と、前記キャリア基板の表裏面の電極接続パッドに電
極を介して固定された半導体チップとを有し、前記キャ
リア基板は前記半導体チップよりも僅かに大きい寸法に
なっていることを特徴とする半導体モジュール。 - 【請求項２】 前記キャリア基板の一面側または両面側
の半導体チップ搭載領域は窪み、前記半導体チップは前
記窪み底に実装されていることを特徴とする請求項１に
記載の半導体モジュール。 - 【請求項３】 前記キャリア基板と前記半導体チップの
隙間は絶縁性樹脂で充填されていることを特徴とする請
求項１または請求項２に記載の半導体モジュール。 - 【請求項４】 前記キャリア基板の表裏面に固定される
各半導体チップは同一構成のメモリ半導体を構成してい
ることを特徴とする請求項１乃至請求項３のいずれか１
項に記載の半導体モジュール。 - 【請求項５】 前記外部端子は少なくとも一部が前記キ
ャリア基板を貫通して表裏面に設けられていることを特
徴とする請求項１乃至請求項４のいずれか１項に記載の
半導体モジュール。 - 【請求項６】 前記請求項５に記載の半導体モジュール
が多段に複数重ねられ、上下の半導体モジュールの外部
端子同士が電気的に接続されてなることを特徴とする多
段構成の半導体モジュール。 - 【請求項７】 モジュール基板の表裏面に複数のメモリ
半導体装置を搭載してなるメモリモジュールであって、
前記モジュール基板には前記請求項１乃至請求項６に記
載のいずれかの半導体モジュールが複数搭載されている
ことを特徴とするメモリモジュール。 - 【請求項８】 実装基板に複数の半導体装置が搭載され
てなる電子装置であって、前記実装基板には前記請求項
１乃至請求項６に記載のいずれかの半導体モジュールが
複数搭載されていることを特徴とする電子装置。 - 【請求項９】 表裏面に電極接続パッドを有し表裏面の
一面に外部端子を有する配線基板構造のキャリア基板と
前記電極接続パッドに対応する電極を有する半導体チッ
プを用意する工程と、前記キャリア基板の表裏面の前記
電極接続パッドに半導体チップの電極を接続させて半導
体チップをキャリア基板に搭載する工程と、前記キャリ
ア基板と前記半導体チップの隙間に絶縁性樹脂を充填さ
せる工程とを有することを特徴とする半導体モジュール
の製造方法。 - 【請求項１０】 前記キャリア基板として表裏面のうち
の一面側または両面側の半導体チップ搭載領域が窪んで
いるキャリア基板を用意してキャリア基板に半導体チッ
プを搭載することを特徴とする請求項９に記載の半導体
モジュールの製造方法。 - 【請求項１１】 前記キャリア基板の表裏面にメモリ半
導体チップを搭載することを特徴とする請求項９または
請求項１０に記載の半導体モジュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275653A JPH11111888A (ja) | 1997-10-08 | 1997-10-08 | 半導体モジュール，メモリモジュール，電子装置および半導体モジュールの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9275653A JPH11111888A (ja) | 1997-10-08 | 1997-10-08 | 半導体モジュール，メモリモジュール，電子装置および半導体モジュールの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111888A true JPH11111888A (ja) | 1999-04-23 |
Family
ID=17558468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9275653A Pending JPH11111888A (ja) | 1997-10-08 | 1997-10-08 | 半導体モジュール，メモリモジュール，電子装置および半導体モジュールの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009039263A3 (en) * | 2007-09-18 | 2009-10-15 | Staktek Group L.P. | Thin circuit module and method |
-
1997
- 1997-10-08 JP JP9275653A patent/JPH11111888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009039263A3 (en) * | 2007-09-18 | 2009-10-15 | Staktek Group L.P. | Thin circuit module and method |
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