JP7432782B1 - メモリデバイス - Google Patents

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Abstract

【課題】共通電源レール及び共通信号レールのレイアウトの複雑性を低減するメモリデバイスを提供する。【解決手段】複数のワード線デコーディング回路領域と、複数の共通電源レールと、複数のパワードライバとを含む三次元ＡＮＤフラッシュメモリのようなメモリデバイスを提供する。ワード線デコーディング回路領域は、アレイの形に配列され、複数の絶縁領域を形成し、絶縁領域の各々は隣接するワード線デコーディング回路領域間に配置されいる。共通電源レールの各々は絶縁領域に沿って配置されている。それぞれのパワードライバは、それぞれのワード線デコーディング回路領域に対応する。パワードライバの各々は、各電源駆動回路領域と、対応する各絶縁領域との間に配置され、パワードライバの各々は、共通電力をワード線デコーディング回路領域に供給するように構成されている。【選択図】図１

Description

本発明はメモリデバイスに関するものであり、特に電力供給及び信号伝送の効率を改善することができるメモリデバイスに関するものである。
関連技術の説明
三次元ＡＮＤ（アンド：論理積）型メモリデバイスでは、動作速度を向上させるために、メモリセルアレイを複数の小さいメモリセル・ブロックに分割することがある。こうした状況下では、各メモリセル・ブロックが、電力供給及びデコーディング動作を行うための共通の電源及び共通の信号を必要とする。
三次元ＡＮＤ型メモリのフレームワークでは、補助回路及び電圧シフタがメモリセル・ブロックの閉鎖領域内に設定されている。ビット線スイッチ及びソース線スイッチは全て各メモリセル・ブロックの上方及び下方に設定されているので、共通電源レール及び共通信号レールをレイアウトする際に、共通電源レール及び共通信号レールが、ビット線スイッチ及びソース線スイッチの配線経路とかち合うことがあり、このことは共通電源レール及び共通信号レールのレイアウトの困難性を増加させる。
本発明はメモリデバイスに指向し、このメモリデバイスは共通電源レール及び共通信号レールのレイアウトの複雑性を低減する。
本発明は、三次元ＡＮＤフラッシュメモリデバイスのようなメモリデバイスを提供し、このメモリデバイスは、複数のワード線デコーディング回路領域と、複数の共通電源レールと、複数のパワードライバ（電源駆動装置）とを含む。ワード線デコーディング回路領域はアレイの形に配列され、複数の絶縁領域を形成し、絶縁領域の各々は隣接する２つのワード線デコーディング回路領域間に配置されている。共通電源レールの各々は絶縁領域に沿って配置されている。それぞれのパワードライバが、それぞれのワード線デコーディング回路領域に対応する。パワードライバの各々は、各電源駆動回路領域と、対応する各絶縁領域との間に配置され、パワードライバの各々は、対応する各共通電源レールに結合され、共通電力をワード線デコーディング回路領域に供給するように構成されている。
以上の説明に基づけば、本発明のメモリデバイスでは、複数のワード線デコーディング回路領域がアレイの形に配列され、絶縁領域が、全ての隣接する２つのワード線デコーディング回路領域間に形成されている。このようにして、共通電源レールを上記の絶縁領域内に設定することができ、このことは、共通電源レールの配線経路と他の回路の配線とがかち合うことを低減して、共通電源レールのレイアウトの複雑性を低減することができる。
添付した図面は、本発明の更なる理解をもたらすために含め、本明細書に組み込まれ本明細書の一部を構成する。これらの図面は本発明の実施形態を例示し、その説明と共に本発明の原理を説明する役割を果たす。
本発明の一実施形態によるメモリデバイスの概略図である。 本発明の他の実施形態によるメモリデバイスの構造的上面図である。 本発明の他の実施形態によるメモリデバイスの構造的概略図である。 本発明の一実施形態によるメモリデバイスの他の実現の概略図である。 本発明の他の実施形態によるメモリデバイスの概略図である。 本発明の他の実施形態によるメモリデバイスの構造的上面図である。 本発明の他の実施形態によるメモリデバイスの構造的概略図である。 図７の実施形態のメモリデバイスの伝送アレイ・ビアの実現を例示する概略図である。
図１を参照すれば、図１は本発明の一実施形態によるメモリデバイスの概略図である。メモリデバイス１００は、複数のワード線デコーディング回路領域１１１～１１４と、複数のレールＲＬ１～ＲＬ４と、複数のメモリセル・ブロックＭＣＡ１～ＭＣＡ２とを含む。本実施形態では、ワード線デコーディング回路領域１１１～１１４が、２×２アレイのようなアレイとして設定されている。ワード線デコーディング回路領域１１１及び１１２は（水平方向のような）第１方向に沿って設定され、ワード線デコーディング回路領域１１３及び１１４は第１方向に平行な第２方向に沿って設定されている。ワード線デコーディング回路領域１１１～１１４は複数の絶縁領域ＤＡ１～ＤＡ５を形成し、絶縁領域ＤＡ１は隣接するワード線デコーディング回路領域１１１と１１３との間に形成され；絶縁領域ＤＡ２は隣接するワード線デコーディング回路領域１１１と１１２との間に形成され；絶縁領域ＤＡ３は隣接するワード線デコーディング回路領域１１２と１１４との間に形成され；絶縁領域ＤＡ４は隣接するワード線デコーディング回路領域１１３と１１４との間に形成され；絶縁領域ＤＡ５はアレイの中心領域に形成されている。
レールＲＬ１～ＲＬ４は絶縁領域ＤＡ１～ＤＡ５内に配置されている。本実施形態では、レールＲＬ１～ＲＬ４を共通電源レールとすることができる。詳細には、レールＲＬ１が絶縁領域ＤＡ１、ＤＡ５及びＤＡ２に沿って配置され；レールＲＬ２が絶縁領域ＤＡ２、ＤＡ５及びＤＡ３に沿って配置され；レールＲＬ３が絶縁領域ＤＡ１、ＤＡ５及びＤＡ４に沿って配置され；レールＲＬ４は絶縁領域ＤＡ３、ＤＡ５及びＤＡ４に沿って配置することができる。レールＲＬ１～ＲＬ４の各々はＬ字形レールとすることができる。
レールＲＬ１～ＲＬ４が共通電源レールである際に、レールＲＬ１～ＲＬ４の各々を用いて、動作電圧または基準接地線圧をメモリデバイス１００内の補助回路及びパワードライバの少なくとも一方へ伝送することができる。本発明の他の実施形態では、レールＲＬ１～ＲＬ４の各々を共通信号レールとすることもでき、共通信号レールは共通信号をメモリデバイス１００内の補助回路へ伝送するために用いられる。
それに加えて、本実施形態では、メモリデバイス１００が複数のパワードライバ（図示せず）を更に含む。それぞれのパワードライバは、ワード線デコーディング回路領域１１１～１１４のそれぞれに対応し、ワード線デコーディング回路領域１１１～１１４の各々と、対応する絶縁領域ＤＡ１～ＤＡ４との間に配置することができる。詳細には、ワード線デコーディング回路領域１１１に対応するパワードライバは、ワード線デコーディング回路領域１１１と絶縁領域ＤＡ１との間に配置することができ；ワード線デコーディング回路領域１１２に対応するパワードライバは、ワード線デコーディング回路領域１１２と絶縁領域ＤＡ３との間に配置することができ；ワード線デコーディング回路領域１１３に対応するパワードライバは、ワード線デコーディング回路領域１１３と絶縁領域ＤＡ１との間に配置することができ；ワード線デコーディング回路領域１１４に対応するパワードライバは、ワード線デコーディング回路領域１１４と空間領域ＤＡ３との間に配置することができる。このようにして、共通電源レールとして機能するレールＲＬ１～ＲＬ４は、動作電力及び基準接地電力をワード線デコーディング回路領域１１１～１１４へ伝送することができる。
一方、本実施形態では、メモリセル・ブロックＭＣＡ１を、ワード線デコーディング回路領域１１１、ワード線デコーディング回路領域１１２、及びワード線デコーディング回路領域１１１とワード線デコーディング回路領域１１２との間の絶縁領域ＤＡ２上に積層させて、これらを覆うことができる。メモリセル・ブロックＭＣＡ２は、ワード線デコーディング回路領域１１３、ワード線デコーディング回路領域１１４、及びワード線デコーディング回路領域１１３とワード線デコーディング回路領域１１４との間の絶縁領域ＤＡ４上に積層させて、これらを覆うことができる。このようにして、ワード線デコーディング回路領域１１１及びワード線デコーディング回路領域１１２がワード線信号をメモリセル・ブロックＭＣ１に直接供給することができ；ワード線デコーディング回路領域１１３及びワード線デコーディング回路領域１１４がワード線信号をメモリセル・ブロックＭＣ２に直接供給することができる。
本実施形態のメモリデバイス１００は三次元積層メモリデバイスであり、メモリセル・ブロックＭＣＡ１及びＭＣＡ２は、三次元積層ＡＮＤ型フラッシュメモリセル・ブロックまたはＮＯＲ（ノア：否定論理和）型フラッシュメモリセル・ブロックである。
図２を参照すれば、図２は本発明の他の実施形態によるメモリデバイスの構造的上面図である。図１の概略図を参照しながら説明を行う。メモリデバイス１００は、ワード線デコーディング回路領域１１１～１１４と、複数のレールＲＬ１～ＲＬ４と、複数のメモリセル・ブロックＭＣＡ１～ＭＣＡ２と、ビット線スイッチの設定領域１２１及び１２３と、ソース線スイッチの設定領域１２２及び１２４と、パワードライバ１４１～１４４、１５１及び１５２と、ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ１３１、１３２と、ブロックデコーダ１６０と、補助回路１７０及び電圧シフタ回路ＬＳとを含む。
ワード線デコーディング回路領域１１１～１１４は、アレイの形に配置されて複数の絶縁領域を形成する。パワードライバ１４１～１４４はアレイの形に配置され、パワードライバ１４１～１４４は、それぞれワード線デコーディング回路領域１１１～１１４に対応し、それぞれワード線デコーディング回路領域１１１～１１４に隣接して配置されている。レールＲＬ１～ＲＬ４は、上記アレイ内の複数の絶縁領域内に配置され、説明に関係する位置は図１の実施形態における位置と同じであり、ここではその詳細を繰り返さない。
本実施形態では、パワードライバ１４１～１４４を用いて、それぞれワード線デコーディング回路領域１１１～１１４に動作電力を供給し、パワードライバ１５１及び１５２を用いて基準接地電力を供給することができる。
それに加えて、本実施形態では、ビット線スイッチの設定領域１２１及びソース線スイッチの設定領域１２２が、ワード線デコーディング回路領域１１１～１１４によって形成されるアレイの第１側端（上部側端）の外側に配置され、ビット線スイッチの設定領域１２３及びソース線スイッチの設定領域１２４が、ワード線デコーディング回路領域１１１～１１４によって形成されるアレイの第２側端（下部側端）の外側に配置されている。複数のビット線スイッチＢＬＴ１がビット線スイッチの設定領域１２１内に配置され；複数のビット線スイッチＢＬＴ２がビット線スイッチの設定領域１２３内に配置され；複数のソース線スイッチＳＬＴ１がソース線スイッチの設定領域１２２内に配置され；複数のソース線スイッチＳＬＴ２がソース線スイッチの設定領域１２４内に配置されている。
ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ１３１が、設定領域１２１及び１２２に隣接して配置されている。ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ１３１は、ビット線スイッチＢＬＴ１及びソース線スイッチＳＬＴ１のオン／オフ状態を制御して、ビット線信号及びソース線信号をメモリセル・ブロックＭＣＡ１に供給する。一方、ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ１３２が、設定領域１２３及び１２４に隣接して配置されている。ビット線スイッチ・ドライバ兼及びソース線スイッチ・ドライバ１３２は、ビット線スイッチＢＬＴ２及びソース線スイッチＳＬＴ２のオン／オフ状態を制御して、ビット線信号及びソース線信号をメモリセル・ブロックＭＣＡ２に供給する。
なお、本実施形態では、ワード線デコーディング回路領域１１１～１１４によって形成されるアレイ内に、ブロックデコーダ１６０、複数の補助回路１７０及び複数の電圧シフタ回路ＬＳを、垂直方向の複数の絶縁領域内に配置することができる。ブロックデコーダ１６０は上記アレイの中心に配置することができ、補助回路１７０はブロックデコーダ１６０の上方または下方に配置することができる。電圧シフタ回路の各々は、対応する各補助回路１７０の第１側面または第２側面に配置することができる。
なお、ＲＬ１～ＲＬ４の各々は、共通電源レールまたは共通信号レールとすることができる。共通電源レールとして機能するレールＲＬ１～ＲＬ４の各々は、共通電力を、パワードライバ１４１～１４４、ブロックデコーダ１６０、補助回路１７０、及び電圧シフタ回路ＬＳのうちの少なくとも１つへ伝送することができる。共通信号レールとして機能するレールＲＬ１～ＲＬ４の各々は、共通信号を、パワードライバ１４１～１４４、ブロックデコーダ１６０、補助回路１７０、及び電圧シフタ回路ＬＳのうちの少なくとも１つへ伝送することができる。
共通信号は、デコーディング結果、イネーブル信号、ポーズ（一時停止）信号、状態レジスタの出力信号、及び複数のマーキングフラグを含むことができる。デコーディング結果は、ブロックデコーダ１６０によって生成され、メモリセル・ブロックを動作用に指示する。イネーブル信号は、ブロックデコーダ１６０を作動させるか否かを決定するために用いられる。ポーズ信号は、ブロックデコーダ１６０のアクセス動作を停止するか否かを決定するために用いられる。状態レジスタは、メモリセルの書込み動作の回数を記録するために用いられ、そしてメモリセルの書込み動作が安全値を超えたか否かを示すために用いられる。マーキングフラグは、メモリセル内の種々の異常状態を記録するために用いられる。
本実施形態では、レールＲＬ１～ＲＬ４の配線経路が、ビット線スイッチＢＬＴ１とＢＬＴ２及びソース線スイッチＳＬＴ１とＳＬＴ２の配線経路とかち合わない。レールＲＬ１～ＲＬ４は、対応する回路構成部品に単純に直接接続することができ、レイアウトの複雑性が効果的に低減されるという前提の下で、ＲＬ１～ＲＬ４によって生成される伝送インピーダンスを効果的に低減することができ、これにより電力及び信号の伝送性能を向上させることができる。
本実施形態では、ワード線デコーディング回路領域１１１～１１４、パワードライバ１４１～１４４、ビット線スイッチＢＬＴ１及びＢＬＴ２、ソース線スイッチＳＬＴ１及びＳＬＴ２、パワードライバ１４１～１４４、１５１及び１５２、ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ１３１及び１３２、ブロックデコーダ１６０、補助回路１７０、及び電圧シフタ回路ＬＳの全てを、当業者にとって既知の関連する回路によって実現することができ、このことは本発明によって限定されない。
図３を参照すれば、図３は本発明の他の実施形態によるメモリデバイスの構造的概略図である。以下の説明は図２を参照しながら行うことがある。図３では、メモリデバイス３００内に、絶縁領域内に配置された第１部分レールＲＬ１＿１及びＲＬ２＿１を、最下部金属層の第１層ＢＭ１及び第２層ＢＭ２によって形成することができる。第２部分レールＲＬ１＿２を、ビアＶＡ１を通して第１部分レールＲＬ１＿１に接続することができ、第２部分レールＲＬ２＿２を、ビアＶＡ２を通して第１部分レールＲＬ２＿１に接続することができる。第２部分レールＲＬ１＿２及びＲＬ２＿２は、それぞれ伝送アレイ・ビアＴＡＶ１及びＴＡＶ２に結合されている。第２部分レールＲＬ１＿２は、伝送アレイ・ビアＴＡＶ１を通して伝送線ＧＬ１に結合され、第２部分レールＲＬ２＿２は、伝送アレイ・ビアＴＡＶ２を通して伝送線ＧＬ２に結合されている。ここで、伝送線ＧＬ１及びＧＬ２は共通電源線または共通信号線とすることができる。
本実施形態では、第２部分レールＲＬ１＿２及びＲＬ２＿２を、最下部金属層の第１層ＢＭ３と第２層ＢＭ４、及び最上部金属層の第１層ＴＭ１によって形成することができる。伝送線ＧＬ１及びＧＬ２は最上部金属層の第２層ＴＭ２によって形成することができる。
更に、図４を参照すれば、図４は本発明の上記実施形態によるメモリデバイスの他の実現の概略図である。図４では、メモリデバイス３００の共通ビット線ＧＢＬ及び共通ソース線ＧＳＬを、最上部金属層の第２層ＴＭ２によって形成することができ、共通ビット線ＧＢＬ及び共通ソース線ＧＳＬはメモリセル・ブロック上を跨ぐことができる。ここでは、共通ビット線ＧＢＬと共通ソース線ＧＳＬとをインターリーブ（交互）する様式に配列することができる。メモリデバイス３００の共通ビット線は、伝送線ＧＬ１、ＧＬ２と同じ高さを有することができる。
図５を参照すれば、図５は本発明の他の実施形態によるメモリデバイスの概略図である。メモリデバイス５００は、複数のワード線デコーディング回路領域５１１～５１４と、複数のレールＲＬ１～ＲＬ６と、複数のメモリセル・ブロックＭＣＡ１～ＭＣＡ２とを含む。本実施形態では、ワード線デコーディング回路領域５１１～５１４が、アレイとして、例えば２×２アレイとして配列されている。ワード線デコーディング回路領域５１１～５１４は複数の絶縁領域ＤＡ１～ＤＡ５を形成し、絶縁領域ＤＡ１は隣接するワード線デコーディング回路領域５１１と５１３との間に形成され；絶縁領域ＤＡ２は隣接するワード線デコーディング回路領域５１１と５１２との間に形成され；絶縁領域ＤＡ３は隣接するワード線デコーディング回路領域５１２と５１４との間に形成され；絶縁領域ＤＡ４は隣接するワード線デコーディング回路領域５１３と５１４との間に形成され；絶縁領域ＤＡ５はアレイの中心領域内に形成されている。
レールＲＬ１～ＲＬ６は絶縁領域ＤＡ１～ＤＡ５内に配置されている。本実施形態では、レールＲＬ１がＤＡ１、ＤＡ５及びＤＡ２に沿って配置され；レールＲＬ２がＤＡ１、ＤＡ５及びＤＡ４に沿って配置され；レールＲＬ３がＤＡ３、ＤＡ５及びＤＡ４に沿って配置され；レールＲＬ４がＤＡ３、ＤＡ５及びＤＡ４に沿って配置され；レールＲＬ５が絶縁領域ＤＡ２及びＤＡ５内に配置され；レールＲＬ６が絶縁領域ＤＡ４及びＤＡ５内に配置されている。レールＲＬ１～ＲＬ６の各々は、共通電源レールまたは共通信号レールとすることができる。
なお、本実施形態では、メモリセル・ブロックＭＣＡ１がメモリセル・サブブロックＭＣＡ１１とＭＣＡ１２とに分割され、メモリセル・ブロックＭＣＡ２がメモリセル・サブブロックＭＣＡ２１とＭＣＡ２２とに分割される。メモリセル・サブブロックＭＣＡ１１及びＭＣＡ１２は、それぞれワード線デコーディング回路領域５１１及び５１２を覆い、メモリセル・サブブロックＭＣＡ２１及びＭＣＡ２２は、それぞれワード線デコーディング回路領域５１３及び５１４を覆う。前述した実施形態とは異なり、メモリセル・サブブロックＭＣＡ１１及びＭＣＡ１２は、ワード線デコーディング回路領域５１１と５１２との間の絶縁領域ＤＡ２を覆わず、絶縁領域ＤＡ２を露出させる。メモリセル・サブブロックＭＣＡ２１及びＭＣＡ２２は、ワード線デコーディング回路領域５１３と５１４との間の絶縁領域ＤＡ４を覆わず、絶縁領域ＤＡ４を露出させる。
図１の実施形態と同様に、メモリデバイス５００は複数のパワードライバ（図示せず）を更に含む。それぞれのパワードライバは、それぞれのワード線デコーディング回路領域５１１～５１４に対応し、ワード線デコーディング回路領域５１１～５１４の各々と、対応する絶縁領域ＤＡ１～ＤＡ４の各々との間に配置することができる。詳細には、ワード線デコーディング回路領域５１１に対応するパワードライバは、ワード線デコーディング回路領域５１１と絶縁領域ＤＡ１との間に配置することができ；ワード線デコーディング回路領域５１２に対応するパワードライバは、ワード線デコーディング回路領域５１２と絶縁領域ＤＡ３との間に配置することができ；ワード線デコーディング回路領域５１３に対応するパワードライバは、ワード線デコーディング回路領域５１３と絶縁領域ＤＡ１との間に配置することができ；ワード線デコーディング回路領域５１４に対応するパワードライバは、ワード線デコーディング回路領域５１４と絶縁領域ＤＡ３との間に配置することができる。このようにして、共通電源レールとして機能するレールＲＬ１～ＲＬ４は、動作電力及び基準接地電力をワード線デコーディング回路領域５１１～５１４へ伝送することができる。
図１の実施形態と同様に、本実施形態のメモリデバイス５００は三次元積層メモリデバイスであり、メモリセル・ブロックＭＣＡ１及びＭＣＡ２は、三次元積層ＡＮＤ型フラッシュメモリセル・ブロックまたはＮＯＲ型フラッシュメモリセル・ブロックとすることができる。
図６を参照すれば、図６は本発明の他の実施形態によるメモリデバイスの構造的上面図である。説明は図５の概略図を参照しながら行う。メモリデバイス６００は、ワード線デコーディング回路領域６１１～６１４と、複数のレールＲＬ１～ＲＬ６と、ビット線スイッチの設定領域６２１－１、６２１－２、６２３－１、６２３－２と、ソース線スイッチの設定領域６２２－１、６２２－２、６２４－１、６２４－２と、パワードライバ６４１～６４４、６５１、６５２と、ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ６３１、６３２と、ブロックデコーダ６６０と、複数の補助回路６７０及び複数の電圧シフタ回路ＬＳとを含む。
ワード線デコーディング回路領域６１１～６１４はアレイの形に配列され、複数の絶縁領域を形成する。パワードライバ６４１～６４４はアレイの形に配列され、パワードライバ６４１～６４４は、それぞれワード線デコーディング回路領域６１１～６１４に対応し、それぞれワード線デコーディング回路領域６１１～６１４に隣接して配置されている。レールＲＬ１～ＲＬ６は、上記アレイ内の複数の絶縁領域内に配置され、説明に関係する位置は図５の実施形態における位置と同じであり、ここではその詳細を繰り返さない。
本実施形態では、パワードライバ６４１～６４４を用いて、それぞれワード線デコーディング回路領域６１１～６１４に動作電力を供給し、パワードライバ６５１及び６５２を用いて基準接地電力を供給することができる。
それに加えて、本実施形態では、それぞれがワード線デコーディング回路領域６１１及び６１２に対応するビット線スイッチを、それぞれ異なる設定領域６２１－１及び６２１－２内に設定することができ、それぞれがワード線デコーディング回路領域６１１及び６１２に対応するソース線スイッチを、それぞれ異なる設定領域６２２－１及び６２２－２内に設定することができる。設定領域６２１－１，６２１－２及び６２２－１、６２２－２は、ワード線デコーディング回路領域６１１～６１４によって形成されるアレイの第１側端（上部側端）の外側に配置することができる。それぞれがワード線デコーディング回路領域６１３及び６１４に対応するビット線スイッチを、それぞれ異なる設定領域６２３－１及び６２３－２内に設定することができ、それぞれがワード線デコーディング回路領域６１３及び６１４に対応するソース線スイッチを、それぞれ異なる設定領域６２４－１及び６２４－２内に設定することができる。設定領域６２３－１、６２３－２及び６２４－１、６２４－２は、ワード線デコーディング回路領域６１１～６１４によって形成されるアレイの第２側端（下部側端）の外側に配置することができる。
ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ６３１は、設定領域６２１－１及び６２２－１と設定領域６２１－２及び６２２－２との間に配置されている。ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ６３２は、設定領域６２３－１及び６２４－１と設定領域６２３－２及び６２４－２との間に配置されている。ビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバ６３１及び６３２を用いて、対応するビット線スイッチ及びソース線スイッチのオン／オフ状態を制御し、これにより、対応するメモリセル・ブロックにビット線信号及びソース線信号を供給する。
なお、本実施形態では、ワード線デコーディング回路領域６１１～６１４によって形成されるアレイ内に、ブロックデコーダ６６０、複数の補助回路６７０及び複数の電圧シフタ回路ＬＳを、垂直方向の複数の絶縁領域内に配置することができる。ブロックデコーダ６６０は上記アレイの中心に配置することができ、補助回路６７０はブロックデコーダ６６０の上方または下方に配置することができる。電圧シフタ回路の各々は、対応する各補助回路６７０の第１側面または第２側面に配置することができる。
なお、レールＲＬ１～ＲＬ４の各々は、共通電源レールまたは共通信号レールとすることができる。電源レールとして機能するレールＲＬ１～ＲＬ４の各々は、共通電力を、パワードライバ６４１～６４４、ブロックデコーダ６６０、補助回路６７０、及び電圧シフタ回路ＬＳのうちの少なくとも１つへ伝送することができる。レールＲＬ５及びＲＬ６の各々は、共通電源レール又は共通信号レールとすることができる。レールＲＬ１～ＲＬ４の各々を用いて、共通信号または共通電力を、ブロックデコーダ６６０、補助回路６７０、及び電圧シフタ回路ＬＳのうちの少なくとも１つへ伝送することができる。
本実施形態における共通信号は、図２の実施形態における共通信号と同様であり、その詳細は繰り返さない。
本実施形態では、レールＲＬ１～ＲＬ６の配線経路が、設定領域６２３－１、６２３－２、６２４－１、及び６２４－２内のビット線スイッチ及びソース線スイッチの配線経路とかち合わない。レールＲＬ１～ＲＬ６は、対応する回路構成部品に単純に直接接続することができる。レイアウトの複雑性が効果的に低減されるという前提の下で、ＲＬ１～ＲＬ６によって生成される伝送インピーダンスを効果的に低減することができ、これにより電力及び信号の伝送性能を向上させることができる。
図７を参照すれば、図７は本発明の他の実施形態によるメモリデバイスの構造的概略図である。図６を同時に参照すれば、図６では、メモリデバイス６００の真ん中に配置されたレールＲＬ１～ＲＬ６を、複数の伝送アレイ・ビアを通して複数の伝送線ＧＬに接続することができる。ここでは、伝送線ＧＬを、例えば最上部金属層の第２層ＴＭ２によって形成することができる。さらに、メモリデバイス６００の共通ビット線ＧＢＬ及び共通ソース線ＧＳＬは、最上部金属層の第２層ＴＭ２を貫いて形成することができ、メモリセル・ブロック上を跨ぐことができる。ここでは、共通ビット線ＧＢＬと共通ソース線ＧＳＬとをインターリーブ（交互）する様式に配列することができる。メモリデバイス６００の共通ビット線は、伝送線ＧＬ１、ＧＬ２と同じ高さを有することができ、伝送線ＧＬの両側に形成されている。
図８を参照すれば、図８は、図７の実施形態のメモリデバイスの伝送アレイ・ビアの実現を例示する概略図である。メモリデバイス６００では、複数の導電性ビアＶＣをまず中心絶縁領域内に形成する。導電性ビアＶＣは、例えば通常の方法で配列することができる。更に、複数の導電性ビアを選択することができ、伝送アレイ・ビアＴＡＶが、これらの選択した導電性ビアＶＣを通り抜けることができる。実際の構造では、これら通常の導電性ビアＶＣがメモリデバイス６００の構造的安定性を改善することができる。
要約すれば、本発明のメモリデバイスでは、ワード線デコーディング回路領域がアレイの形に配列され、複数の絶縁領域がワード線デコーディング回路領域間に形成されている。共通電源レール及び共通信号レールを絶縁領域内に配列することによって、共通電力及び共通信号の伝送配線が、ビット線スイッチ及びソース線スイッチの配線経路とかち合わないことができ、このことは、メモリデバイスの配線の複雑性を効果的に低減して、電気特性を改善することができる。
本発明のメモリデバイスでは、共通電源レール及び共通信号レールを、複数のワード線デコーディング回路領域間に形成された絶縁領域内に配列することによって、共通電力及び共通信号の伝送配線の配線を容易に実現することができ、メモリデバイスの電気特性を高めることもできる。
１００、５００、６００：メモリデバイス
１１１～１１４、５１１～５１４、６１１～６１４：ワード線デコーディング回路領域
１２１～１２４、６２１－１、６２１－２、６２３－１、６２３－２、６２２－１、６２２－２、６２４－１、６２４－２：設定領域
１３１、１３２：ソース線スイッチ・ドライバ
１４１～１４４、１５１、１５２、６４１～６４４、６５１、６５２：パワードライバ
１６０、６６０：ブロックデコーダ
１７０、６７０：補助回路
ＢＬＴ１、ＢＬＴ２：ビット線スイッチ
ＤＡ１～ＤＡ５：絶縁領域
ＧＢＬ：共通ビット線
ＧＬ、ＧＬ１、ＧＬ２：伝送線
ＧＳＬ：共通ソース線
ＬＳ：電圧シフト回路
ＭＣＡ１～ＭＣＡ２：メモリセル・ブロック
ＭＣＡ１１、ＭＣＡ１２、ＭＣＡ２１、ＭＣＡ２２：メモリセル・サブブロック
ＲＬ１＿１，ＲＬ２＿１：第１部分レール
ＲＬ１＿２、ＲＬ２＿２：第２部分レール
ＲＬ１～ＲＬ６：レール
ＳＬＴ１、ＳＬＴ２：ソース線スイッチ
ＴＡＶ１、ＴＡＶ２：伝送アレイ・ビア
ＶＣ：導電性ビア

Claims (14)

  1. 複数のワード線デコーディング回路領域と、
    複数の共通電源レールと、
    複数のパワードライバとを具えたメモリデバイスであって、
    前記複数のワード線デコーディング回路領域は、アレイの形に配列され、複数の絶縁領域を形成し、該絶縁領域の各々が、隣接する２つの前記ワード線デコーディング回路領域間に配置され、
    前記複数の共通電源レールの各々が、複数の前記絶縁領域に沿って配置され、
    前記複数のパワードライバのそれぞれが、前記複数のワード線デコーディング回路領域のそれぞれに対応し、前記パワードライバの各々が、各電源駆動回路領域と、対応する各前記絶縁領域との間に配置され、前記パワードライバの各々が、対応する前記共通電源レールに結合され、共通電力を前記ワード線デコーディング回路領域に供給するように構成されているメモリデバイス。
  2. 第１メモリセル・ブロックと、
    第２メモリセル・ブロックとを更に具え、
    前記第１メモリセル・ブロックは、第１の前記ワード線デコーディング回路領域、第２の前記ワード線デコーディング回路領域、及び該第１の前記ワード線デコーディング回路領域と該第２の前記ワード線デコーディング回路領域との間の第１の前記絶縁領域を覆い、
    前記第２メモリセル・ブロックは、第３の前記ワード線デコーディング回路領域、第４の前記ワード線デコーディング回路領域、及び該第３の前記ワード線デコーディング回路領域と該第４の前記ワード線デコーディング回路領域との間の第２の前記絶縁領域を覆い、
    前記第１のワード線デコーディング回路領域及び前記第２のワード線デコーディング回路領域は第１方向に沿って配列され、前記第３のワード線デコーディング回路領域及び前記第４のワード線デコーディング回路領域は第２方向に沿って配列され、前記第１方向は前記第２方向に平行である、請求項１に記載のメモリデバイス。
  3. 複数の第１ビット線スイッチと、
    複数の第１ソース線スイッチと、
    複数の第２ビット線スイッチと、
    複数の第２ソース線スイッチとを更に具え、
    前記複数の第１ビット線スイッチは、前記アレイの第１側端の外側に当該第１側端に隣接して位置する第１設定領域内に配列され、
    前記複数の第１ソース線スイッチは、前記第１設定領域の外側の第２設定領域内に配列され、
    前記複数の第２ビット線スイッチは、前記アレイの第２側端の外側に当該第２側端に隣接して位置する第３設定領域内に配列され、前記第１側端は前記第２側端の反対側にあり、
    前記複数の第２ソース線スイッチは、前記第３設定領域の外側の第４設定領域内に配列されている、請求項２に記載のメモリデバイス。
  4. 第１のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバと、
    第２のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバとを更に具え、
    前記第１のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバは、前記第１設定領域と共に前記第１側端に沿って配置され、複数の第１駆動信号を前記第１ビット線スイッチ及び前記第１ソース線スイッチへ送信し、
    前記第２のビット線スイッチ・ドライバ兼ソース線スイッチ・ドライバは、前記第３設定領域と共に前記第２側端に沿って配置され、複数の第２駆動信号を前記第２ビット線スイッチ及び前記第２ソース線スイッチへ送信する、請求項３に記載のメモリデバイス。
  5. 前記共通電源レールの各々がＬ字形電源レールである、請求項１に記載のメモリデバイス。
  6. 複数の第１伝送アレイ・ビアと、
    複数の第２伝送アレイ・ビアとを更に具え、
    前記複数の第１伝送アレイ・ビアは、前記アレイの第１側面上に配置され、前記共通電源レールの一部分に電気結合され、
    前記複数の第２伝送アレイ・ビアは、前記アレイの第２側面上に配置され、前記共通電源レールの他の部分に電気結合されている、請求項１に記載のメモリデバイス。
  7. 第１メモリセル・ブロックと、
    第２メモリセル・ブロックとを更に具え、
    前記第１メモリセル・ブロックは、第１メモリセル・サブブロックと第２メモリセル・サブブロックとに分割され、該第１メモリセル・サブブロック及び該第２メモリセル・サブブロックは、第１の前記ワード線デコーディング回路領域及び第２の前記ワード線デコーディング回路領域を覆い、該第１メモリセル・サブブロック及び該第２メモリセル・サブブロックは、前記第１のワード線デコーディング回路領域と前記第２のワード線デコーディング回路領域との間の第１の前記絶縁領域を露出させ、
    前記第２メモリセル・ブロックは、第３メモリセル・サブブロックと第４メモリセル・サブブロックとに分割され、該第３メモリセル・サブブロック及び該第４メモリセル・サブブロックは、第３の前記ワード線デコーディング回路領域及び第４の前記ワード線デコーディング回路領域を覆い、該第３メモリセル・サブブロック及び該第４メモリセル・サブブロックは、前記第３のワード線デコーディング回路領域と前記第４のワード線デコーディング回路領域との間の第２の前記絶縁領域を露出させる、請求項１に記載のメモリデバイス。
  8. 前記第１メモリセル・サブブロックに隣接して配置された複数の第１ビット線スイッチ及び複数の第１ソース線スイッチと、
    前記第２メモリセル・サブブロックに隣接して配置された複数の第２ビット線スイッチ及び複数の第２ソース線スイッチと、
    前記第３メモリセル・サブブロックに隣接して配置された複数の第３ビット線スイッチ及び複数の第３ソース線スイッチと、
    前記第４メモリセル・サブブロックに隣接して配置された複数の第４ビット線スイッチ及び複数の第４ソース線スイッチと
    を更に具えている、請求項７に記載のメモリデバイス。
  9. 前記第１ビット線スイッチと前記第２ビット線スイッチとの間に配置された第１ビット線スイッチ・ドライバと、
    前記第１ソース線スイッチと前記第２ソース線スイッチとの間に配置された第１ソース線スイッチ・ドライバと、
    前記第３ビット線スイッチと前記第４ビット線スイッチとの間に配置された第２ビット線スイッチ・ドライバと、
    前記第３ソース線スイッチと前記第４ソース線スイッチとの間に配置された第２ソース線スイッチ・ドライバと、
    を更に具えている、請求項８に記載のメモリデバイス。
  10. 複数の第１伝送アレイ・ビアと、
    複数の第２伝送アレイ・ビアとを更に具え、
    前記複数の第１伝送アレイ・ビアは、前記第１の絶縁領域内に配置され、前記共通電源レールの一部分に電気結合され、
    前記複数の第２伝送アレイ・ビアは、前記第２の絶縁領域内に配置され、前記共通電源レールの他の部分に電気結合されている、請求項７に記載のメモリデバイス。
  11. 前記絶縁領域内に配置された複数の共通信号レールを更に具えている、請求項７に記載のメモリデバイス。
  12. 前記アレイの中心に配置されたブロックデコーダと、
    複数の補助回路と、
    複数の電圧シフタ回路とを更に具え、
    前記複数の補助回路の各々が、隣接する２つの前記ワード線デコーディング回路領域間の各前記絶縁領域内に配置され、
    前記電圧シフタ回路の各々が、前記補助回路の各々の側端に配列されている、請求項１に記載のメモリデバイス。
  13. 前記ワード線デコーディング回路領域の各々が複数のワード線デコーディング回路を具え、該複数のワード線デコーダ回路のそれぞれが、複数のワード線信号のそれぞれを発生する、請求項１に記載のメモリデバイス。
  14. 前記共通電源レールの各々が、動作電圧または基準接地電圧を、前記ワード線デコーディング回路の各々に供給する、請求項１３に記載のメモリデバイス。
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