JP2011119485A - 半導体集積装置 - Google Patents

Abstract

【課題】ダイオードと電流制限抵抗の配置関係を最適化することにより、半導体集積装置の短辺方向の縮小し、占有面積が狭く製造単価の安い半導体集積装置を実現する。
【解決手段】ダイオードを分割して個々のサイズを小さくし、横方向配置の分割ダイオード１，２間で、かつ横方向配置の分割ダイオード３，４間に電流制限抵抗６を横方向に配置することにより、半導体集積装置の短辺方向の寸法縮小が可能となる静電気保護回路１０のレイアウトを得ることができる。
【選択図】図２

Description

本発明は、静電破壊を防止するための静電気保護回路が用いられた例えば表示パネル駆動用半導体集積装置などの半導体集積装置に関する。

従来の半導体集積装置の故障現象の発生について、次のようなものが挙げられる。例えば、半導体集積装置を取り扱う過程において、帯電した機械装置や人体と半導体集積装置とが接触することにより、静電気が半導体集積装置内に流入して内部回路が故障を引き起こすことがある。このように、半導体集積装置に静電気が印加されると、瞬時に、定常状態を超えた過大電流（サージ電流）が半導体集積装置の内部を流れる。この過大な電流に対応して過大な電圧が半導体集積装置内に印加されて、半導体集積装置の内部で接合の破壊、絶縁膜の破壊、配線の溶断などが発生し、これらによって、半導体集積装置の内部回路が破壊される。これを静電破壊という。

したがって、半導体集積装置の設計時には、静電破壊防止対策を構築する必要がある。一般的には、半導体集積装置の外部接続端子と内部回路との間に静電気保護素子を配置して、これを静電気の迂回回路（静電気保護回路）として用いる対策を施している。

この従来の静電気保護回路としては、従来から、保護用ＮＭＯＳを用いた回路が利用されており、これは例えば特許文献１に開示されている。特許文献１に開示された従来の静電気保護回路について図９を用いて詳細に説明する。

図９は、特許文献１に開示されている従来の半導体集積装置の静電気保護回路の一構成例を示す回路図である。

図９に示すように、従来の半導体集積装置の静電気保護回路１００は、外部接続端子ＯＵＴＰＵＴから印加された静電気放電による正極性のサージ電流は、保護ＮＭＯＳ１０１がスナップバック動作をすることにより電源端子（ＶＳＳ電源端子）に迂回するようになっている。この際に、出力バッファを含む内部回路１０２を構成するＮＭＯＳ１０３が破壊しないように、ＮＭＯＳ１０３のドレイン端子には電流制限抵抗１０４を配置している。外部接続端子ＯＵＴＰＵＴから印加された静電気放電による負極性のサージ電流は、保護ＮＭＯＳ１０１のドレイン−基板間で形成される寄生ダイオードを介して電源端子（ＶＳＳ電源端子）へ迂回する。このように、外部接続端子ＯＵＴＰＵＴから印加されるサージ電流（正負、両極性）は保護ＮＭＯＳ１０１を介して電源端子（ＶＳＳ電源端子）へ迂回させることにより、半導体集積装置の静電破壊を防止している。

この半導体集積装置の内部回路１０２は、半導体集積装置の本来の機能を担保する回路であり、例えば、演算を行う論理回路およびデータを記憶するメモリなどから構成されている。また、半導体集積装置には、内部回路１０２に対して高電位側および低電位側の電源電位をそれぞれ供給する高電位電源配線ＶＤＤ（ＶＤＤ電源端子）および低電位電源配線ＶＳＳ（ＶＳＳ電源端子）が設けられている。

また、この半導体集積装置には、内部回路１０２の出力信号を外部に取り出すための出力回路として、ＣＭＯＳ１０５が設けられている。このＣＭＯＳ１０５には、Ｐチャネル型ＭＯＳＦＥＴであるＰＭＯＳ１０６とＮチャネル型ＭＯＳＦＥＴであるＮＭＯＳ１０３とが直列に設けられている。ＰＭＯＳ１０６のドレインとＮＭＯＳ１０３のドレインとは相互に接続されており、ＣＭＯＳ１０５を構成するＰＭＯＳ１０６のゲートおよびＮＭＯＳ１０３のゲートは内部回路１０２の出力配線１０２ａに接続されている。また、ＰＭＯＳ１０６のソースは高電位電源配線ＶＤＤに接続されており、ＮＭＯＳ１０３のソースは低電位電源配線ＶＳＳに接続されている。

さらに、この半導体集積装置には、外部接続端子ＯＵＴＰＵＴとしての出力パッドが設けられている。この出力パッドは、配線を介して、ＰＭＯＳ１０６のドレインに接続されていると共に、電流制限抵抗１０４を介してＮＭＯＳ１０３のドレインに接続され、保護ＮＭＯＳ１０１のドレインに接続されている。

しかし、上記従来の静電気保護回路１００を、表示パネル駆動用半導体集積装置に適用した場合には、以下のような問題がある。
表示パネル駆動用半導体集積装置の出力回路は動作電圧が約１０〜２０Ｖと高いことから、正常に動作する保護ＮＭＯＳ１０１を形成することが非常に困難である。動作電圧が約１０〜２０Ｖとなる中耐圧用保護ＮＭＯＳ１０１の特性を図１０に示している。

図１０に示すように、保護ＮＭＯＳ１０１のドレイン電圧が２３Ｖになった時点で、スナップバック動作が発生し、保護ＮＭＯＳ１０１のドレイン電流が増加する。保護ＮＭＯＳ１０１のドレイン電流が増加するので、サージ電流を迂回する能力が大きくなる。しかし、１６．５Ｖ印加時のリーク電流は、スナップバック動作が発生するまでは１Ｅ−１０Ａ程度の微小電流であるが、スナップバック動作が発生した後には５Ｅ−７Ａ程度まで増加する。このリーク電流の増加は、保護ＮＭＯＳ１０１の接合部分に破壊が生じたために生じるものと考えられている。保護用ＮＭＯＳ１０１でリーク電流が増加することにより、出力回路から正常な出力波形を出力することが不可能になる。このように、中耐圧用保護ＮＭＯＳ１０１はスナップバック動作をすると接合部分に破壊が生じ、リーク電流が増加するという不具合がある。

したがって、表示パネル駆動用半導体集積装置の出力回路の静電気保護回路としては、保護ＮＭＯＳ１０１のようなスナップバック動作を生じるような保護素子ではなく、ダイオードのようなスナップバック動作をしない保護素子を用いることが望ましい。
図１１は、特許文献２に開示されている従来の表示パネル駆動用半導体集積装置の出力回路の静電気保護回路を示す回路図である。

図１１に示すように、従来の表示パネル駆動用半導体集積装置の出力回路の静電気保護回路２００において、外部接続端子ＯＵＴＰＵＴから印加された静電気放電による正極性のサージ電流は、第１導電型のダイオード２０１を介して電源端子（ＶＤＤ電源端子）へ迂回する。また、外部接続端子ＯＵＴＰＵＴから印加された静電気放電による負極性のサージ電流は、第２導電型のダイオード２０２を介して電源端子（ＶＳＳ電源端子）へ迂回する。さらに、外部接続端子ＯＵＴＰＵＴと半導体集積装置の内部回路２０３との間には電流制限抵抗２０４が存在しており、サージ電流が半導体集積装置の内部回路２０３に流れ込むのを制限している。

これによって、静電気保護回路２００は、内部回路２０３のＣＭＯＳ出力回路２０５の静電気保護機能を有している。ＣＭＯＳ出力回路２０５を構成するＰＭＯＳ２０６のゲートおよびＮＭＯＳ２０７のゲートは内部回路２０３の出力配線２０５ａに接続されている。

特開２００８−３０５８５２号公報 特開昭６３−９５６６７号公報

しかし、上記従来の静電気保護回路２００には、以下のような問題がある。これを図１２を用いて説明する。

図１２は、図１１の静電気保護回路２００および内部回路２０３のＣＭＯＳ出力回路２０５におけるレイアウト例を示す平面図である。

図１２に示すように、長手方向に平行に配置された第１導電型のダイオード２０１および第２導電型のダイオード２０２と、半導体集積装置の内部回路２０３との間に、長手方向に平行に電流制限抵抗２０４が配置されている。即ち、第１導電型のダイオード２０１および第２導電型のダイオード２０２の横に電流制限抵抗２０４が配置されている。また同様に、ここでは図示していないが、長手方向が縦方向に、第１導電型のダイオード２０１と第２導電型のダイオード２０２との間に電流制限抵抗２０４が配置されていてもよい。
要するに、第１導電型のダイオード２０１、第２導電型のダイオード２０２および電流制限抵抗２０４はそれらの長手方向が同一方向で平行に配置されている。
表示パネル駆動用半導体集積装置の特徴として、数百〜千を超える出力端子を有しており、半導体装置の形状が非常に細長い矩形をしていることがある。例えば、長辺方向の寸法が５〜２０ｍｍであるのに対し、短辺方向の寸法は０．５〜２ｍｍ程度である。長辺方向が長くなる理由は、多数の出力端子を長辺方向に並べて配置するのに起因する。また、半導体集積装置は円形のシリコンウェハを用いて製造することから、同じ直径のシリコンウェハからできるだけ多くの半導体集積装置を製造して半導体集積装置の単価を下げる目的で、半導体集積装置の短辺方向の寸法は小さくなっている。
このような非常に細長い矩形をしている表示パネル駆動用半導体集積装置に対して、静電気保護回路２００のダイオード２０１および２０２と半導体集積装置の内部回路２０３との間に電流制限抵抗２０４を配置した場合には、短辺方向と直交する形で、ダイオード２０１および２０２および電流制限抵抗２０４が配置されているため、半導体集積装置の短辺方向の寸法縮小が制約されて困難であり、チップ面積の縮小および製造単価が下がらないという問題があった。

本発明は、上記従来の問題を解決するもので、ダイオードと電流制限抵抗などの配置関係を最適化することにより、短辺方向寸法を縮小し、占有面積が狭く製造単価の安い静電気保護回路を用いた半導体集積装置を提供することを目的とする。

本発明の半導体集積装置は、外部接続端子と内部回路との間に、該外部接続端子からの正極性のサージ電流を流すための第１保護手段と、該外部接続端子からの負極性のサージ電流を流すための第２保護手段と、該外部接続端子から該内部回路への入力電流を制限するための電流制限抵抗とを有する静電気保護回路が配設され、該電流制限抵抗の長辺方向が半導体集積装置の短辺方向と平行であるように該電流制限抵抗が配置されているものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の半導体集積装置において、前記第１保護手段は、分割された複数の第１導電型のダイオードであり、前記第２保護手段は、分割された複数の第２導電型のダイオードである。

さらに、好ましくは、本発明の半導体集積装置において、前記外部接続端子と、前記複数の第１導電型のダイオードのアノード端子と、前記複数の第２導電型のダイオードのカソード端子と、前記電流制限抵抗の一方の端子とが共通に接続されて、前記電流制限抵抗の他方の端子が前記内部回路に接続されており、該複数の第１導電型のダイオードのカソード端子は第１基準電源端子に接続され、該複数の第２導電型のダイオードのアノード端子は第２基準電源端子に接続されている。

さらに、好ましくは、本発明の半導体集積装置における電流制限抵抗は、前記第１導電型のダイオードの分割された横方向のダイオードに挟まれて横方向にレイアウトされていると共に、前記第２導電型のダイオードの分割された横方向のダイオードに挟まれて横方向にレイアウトされている。

さらに、好ましくは、本発明の半導体集積装置における電流制限抵抗は、前記第１導電型のダイオードの分割された横方向のダイオードと、前記第２導電型のダイオードの分割された横方向のダイオードとの間に挟まれて横方向にレイアウトされている。

さらに、好ましくは、本発明の半導体集積装置において、前記複数の第１導電型のダイオードは２分割した２つの第１導電型のダイオードであり、前記複数の第２導電型のダイオードは２分割した２つの第２導電型のダイオードである。

さらに、好ましくは、本発明の半導体集積装置において、前記複数の第１導電型のダイオードはＮ分割したＮ（Ｎは３以上の整数）個の第１導電型のダイオードであり、前記複数の第２導電型のダイオードはＮ分割したＮ個の第２導電型のダイオードである。

さらに、好ましくは、本発明の半導体集積装置において、前記２つの第１導電型のダイオードを各長辺方向に一列に配置したときの長手方向の合計寸法、前記２つの第２導電型のダイオードを各長辺方向に一列に配置したときの長手方向の合計寸法、または、該２つの第１導電型のダイオードの一方と該２つの第２導電型のダイオードの一方とを各長辺方向に一列に配置したときの長手方向の合計寸法は、２つに分割する前の第１導電型のダイオードおよび第２導電型のダイオードを長辺方向が平行になるように配置すると共に、当該長辺方向と平行になるように前記電流制限抵抗の長辺方向を配置するときの各短辺側の合計寸法よりも短い寸法である。

さらに、好ましくは、本発明の半導体集積装置において、前記第１保護手段は第１導電型のダイオードであり、前記第２保護手段は第２導電型のダイオードであって、該第１導電型のダイオードおよび該第２導電型のダイオードの各長手方向を平行に配置し、該第１導電型のダイオードおよび該第２導電型のダイオードの上方に、該ダイオードの長手方向に交差するように電流制限抵抗が横方向に配設されている。

さらに、好ましくは、本発明の半導体集積装置において、前記外部接続端子と、前記第１導電型のダイオードのアノード端子と、前記第２導電型のダイオードのカソード端子と、前記電流制限抵抗の一方の端子とが共通に接続されて、前記電流制限抵抗の他方の端子が前記内部回路に接続されており、該第１導電型のダイオードのカソード端子は第１基準電源端子に接続され、該第２導電型のダイオードのアノード端子は第２基準電源端子に接続されている。

さらに、好ましくは、本発明の半導体集積装置において、前記第１導電型のダイオードはＰ型のダイオードであり、前記第２導電型のダイオードはＮ型のダイオードである。

さらに、好ましくは、本発明の半導体集積装置において、前記第１保護手段は第１導電型ＭＯＳトランジスタであり、前記第２保護手段は第２導電型ＭＯＳトランジスタであり、該第１導電型ＭＯＳトランジスタおよび該第２導電型ＭＯＳトランジスタの各ゲート電極が前記電流制限抵抗を兼用している。

さらに、好ましくは、本発明の半導体集積装置において、前記外部接続端子と、前記第１導電型ＭＯＳトランジスタのソース、ドレインおよびゲート電極と、第２導電型ＭＯＳトランジスタのソース、ドレイン電極とが共通に接続されて、該第１導電型ＭＯＳトランジスタの基板電極は第１基準電源端子に接続され、該第２導電型ＭＯＳトランジスタの基板電極は第２基準電源端子に接続されて、該第２導電型ＭＯＳトランジスタのゲート電極は前記内部回路に接続されている。

さらに、好ましくは、本発明の半導体集積装置における電流制限抵抗の長辺方向が、前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの各長辺方向に直交するように、該第１導電型ＭＯＳトランジスタおよび該第２導電型ＭＯＳトランジスタの上方に配置されている。

さらに、好ましくは、本発明の半導体集積装置における電流制限抵抗は、ポリシリコン膜、または該ポリシリコン膜と高融点金属膜との複合膜で構成されている。

さらに、好ましくは、本発明の半導体集積装置における静電気保護回路は、前記内部回路の出力回路または／および入力回路に接続されている。

さらに、好ましくは、本発明の半導体集積装置において、前記出力回路および前記入力回路はＣＭＯＳ回路で構成されている。

さらに、好ましくは、本発明の半導体集積装置における外部接続端子は、前記電流制限抵抗を介して前記内部回路に接続された入力端子または／および出力端子である。

さらに、好ましくは、本発明の半導体集積装置における内部回路は、演算を行う論理回路、データを記憶するメモリおよび表示パネル駆動用回路の少なくともいずれかである。

さらに、好ましくは、本発明の半導体集積装置において、前記第１基準電源端子は電源電圧端子であり、前記第２基準電源端子は接地電圧端子である。

上記構成により、以下、本発明の作用を説明する。

本発明においては、外部接続端子と内部回路との間に、外部接続端子からの正極性のサージ電流を流すための第１保護手段と、外部接続端子からの負極性のサージ電流を流すための第２保護手段と、外部接続端子から該内部回路への入力電流を制限するための電流制限抵抗とを有する静電気保護回路が配設され、電流制限抵抗の長辺方向が半導体集積装置の短辺方向と平行であるように該電流制限抵抗が配置されている。

その一事例として具体的には、第１保護手段は複数の第１導電型のダイオードであり、第２保護手段は複数の第２導電型のダイオードである。外部接続端子と、複数の第１導電型のダイオードのアノード端子と、複数の第２導電型のダイオードのカソード端子と、電流制限抵抗の一方の端子とが共通に接続されて、電流制限抵抗の他方の端子が内部回路に接続されており、複数の第１導電型のダイオードのカソード端子は第１基準電源端子に接続され、複数の第２導電型のダイオードのアノード端子は第２基準電源端子に接続されている。

また、他の事例として具体的には、第１保護手段は第１導電型ＭＯＳトランジスタであり、第２保護手段は第２導電型ＭＯＳトランジスタであり、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの各ゲート電極が電流制限抵抗を兼用している。外部接続端子と、第１導電型ＭＯＳトランジスタのソース、ドレインおよびゲート電極と、第２導電型ＭＯＳトランジスタのソース、ドレイン電極とが共通に接続されて、第１導電型ＭＯＳトランジスタの基板電極は第１基準電源端子に接続され、第２導電型ＭＯＳトランジスタの基板電極は第２基準電源端子に接続されて、第２導電型ＭＯＳトランジスタのゲート電極は前記内部回路に接続されている。

これによって、ダイオードを分割して個々のサイズを小さくし、静電気保護回路の電流制限抵抗を、長手方向の各ダイオード間に横方向に配置して、半導体集積装置の短辺方向の寸法を縮小することが可能となる。この静電気保護回路のレイアウトにより、半導体集積装置の短辺方向の寸法縮小が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることが可能となる。

また、ダイオードの上方に、ダイオードの長手方向とクロスするように電流制限抵抗を配置し、または、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの各ゲート電極が電流制限抵抗を兼用して、半導体集積装置の短辺方向の寸法を縮小することが可能となる。このような静電気保護回路のレイアウトにより、半導体集積装置の短辺方向の寸法縮小が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることが可能となる。

以上により、本発明によれば、ダイオードを分割して個々のサイズを小さくし、静電気保護回路の電流制限抵抗を、長手方向の各ダイオード間に横方向にレイアウトする。また、ダイオードの上方に、ダイオードの長手方向とクロスするように電流制限抵抗をレイアウトし、または、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの各ゲート電極が連続して電流制限抵抗を兼用するようにレイアウトする。これらのような静電気保護回路のレイアウトにより、半導体集積装置の短辺方向の寸法縮小が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することができて、半導体集積装置の製造単価を下げることができる。

本発明の実施形態１における表示パネル駆動用半導体集積装置のＣＭＯＳ出力回路の静電気保護回路を示す回路図である。 図１の出力回路の静電気保護回路および内部回路のＣＭＯＳ出力回路におけるレイアウト例を示す平面図である。 図２のレイアウト例の変形例を示す平面図である。 本発明の実施形態２における表示パネル駆動用半導体集積装置のＣＭＯＳ入力回路の静電気保護回路を示す回路図である。 図３の入力回路の静電気保護回路および内部回路のＣＭＯＳ入力回路におけるレイアウト例を示す平面図である。 図５のレイアウト例の変形例を示す平面図である。 （ａ）はダイオードを３分割した場合のレイアウト例を示す平面図であり、（ｂ）はダイオードを４分割した場合のレイアウト例を示す平面図である。 本発明の実施形態３における表示パネル駆動用半導体集積装置におけるＣＭＯＳ入力回路またはＣＭＯＳ出力回路の静電気保護回路および内部回路のレイアウト例を示す平面図である。 特許文献１に開示されている従来の半導体集積装置の静電気保護回路の一構成例を示す回路図である。 図９の中耐圧用保護ＮＭＯＳＦＥＴのドレイン電圧に対するドレイン電流およびリーク電流の特性を示す図である。 特許文献２に開示されている従来の表示パネル駆動用半導体集積装置の出力回路の静電気保護回路を示す回路図である。 図１１の静電気保護回路および内部回路のＣＭＯＳ出力回路におけるレイアウト例を示す平面図である。

以下に、本発明の表示パネル駆動用半導体集積装置の出力回路の静電気保護回路の実施形態１〜４について図面を参照しながら詳細に説明する。

（実施形態１）
図１は、本発明の実施形態１における表示パネル駆動用半導体集積装置の出力回路の静電気保護回路を示す回路図である。

図１において、本実施形態１の出力回路の静電気保護回路１０は、外部接続端子からの正極性のサージ電流を流すための第１導電型のダイオードを２分割した第１保護手段としての第１導電型のダイオード１およびダイオード２と、外部接続端子からの負極性のサージ電流を流すための第２導電型のダイオードを２分割した第２保護手段としての第２導電型のダイオード３およびダイオード４と、外部接続端子から内部回路５への入力電流を制限するための電流制限抵抗６とを有している。

これらのダイオード１およびダイオード２のアノード電極と、ダイオード３およびダイオード４のカソード電極と、他方の端子が内部回路５に接続された電流制限抵抗６の一方の端子とが、外部接続端子としての出力端子ＯＵＴＰＵＴに接続されて出力回路の静電気保護回路１０を構成している。

また、電流制限抵抗６の他方の端子は、内部回路５の出力回路を構成するＰＭＯＳ８とＮＭＯＳ９との各々のドレイン端子に接続されている。二つの第１導電型のダイオード１，２のカソード端子は第１基準電源端子としての高電位電源配線ＶＤＤ（ＶＤＤ電源端子）に接続され、二つの第２導電型のダイオード３，４のアノード端子は第２基準電源端子としての低電位電源配線ＶＳＳ（ＶＳＳ電源端子）に接続されている。

表示パネル駆動用半導体集積装置の内部回路５は、半導体集積装置の本来の機能を担保する回路であり、例えば表示パネル駆動用回路の他に、演算を行う論理回路およびデータを記憶するメモリなどから構成されている。

また、表示パネル駆動用半導体集積装置には、内部回路５に対して高電位側および低電位側の電源電位をそれぞれ供給する第１基準電源端子としての高電位電源配線ＶＤＤ（ＶＤＤ電源端子）、および第２基準電源端子としての低電位電源配線ＶＳＳ（ＶＳＳ電源端子）が設けられている。

電流制限抵抗６は、ポリシリコンまたは、ポリシリコンと高融点金属の積層膜で構成されている。

上記構成により、出力端子ＯＵＴＰＵＴから印加された静電気放電による正極性のサージ電流は、出力端子ＯＵＴＰＵＴから第１導電型のダイオード１およびダイオード２を介して電源端子ＶＤＤ（ＶＤＤ端子）に迂回して流れる。また、負極性のサージ電流は、出力端子ＯＵＴＰＵＴから第２導電型のダイオード３およびダイオード４を介して電源端子ＶＳＳ（ＶＳＳ端子）に迂回して流れる。

いずれの極性の場合も、出力端子ＯＵＴＰＵＴと内部回路５との間には、電流制限抵抗６が存在するので、サージ電流は内部回路５側に流れ込むことなく、サージ電流の極性に応じたダイオード１，２またはダイオード３，４を介して電源端子に迂回して流れる。

このような静電気保護回路１０を有することにより、半導体集積装置の内部回路５にはサージ電流が流れ込むことが防止できるので、過大な電圧が半導体集積装置内に印加されることから回避できて、半導体集積装置の内部回路５が破壊されるのを防止することができる。

図２は、図１の出力回路の静電気保護回路および内部回路のＣＭＯＳ出力回路におけるレイアウト例を示す平面図である。

図２に示すように、電流制限抵抗６の長辺方向が半導体集積装置の短辺方向と平行であるように電流制限抵抗６が配置されている。電流制限抵抗６は、第１導電型のダイオード１とダイオード２との間に配置されていると共に、第２導電型のダイオード３とダイオード４との間に配置されている。

この場合、分割された２つの第１導電型のダイオードおよび２つの第２導電型のダイオードは、分割する前の第１導電型のダイオードおよび第２導電型のダイオードに比べて、それらの長辺方向および短辺方向のサイズを小さく構成することができる。この場合、ダイオードの電流容量はダイオードの面積と周囲長に依存することから、ダイオードを分割しても、電流容量は必ずしも小さくなるとは限らない。

したがって、図２に示すように、２つの第１導電型のダイオード１，２の一方と２つの第２導電型のダイオード３，４の一方とを各長辺方向に一列に配置したときの長手方向の合計寸法Ａは、図１２に示すように、２つに分割する前の第１導電型のダイオード２０１および第２導電型のダイオード２０２を長辺方向が平行になるように配置すると共に、当該長辺方向と平行になるように電流制限抵抗２０４の長辺方向を配置するときの各短辺側の合計寸法Ａ’よりも短い寸法となる。

これによって、静電気保護回路１０を構成する各素子をこのように配置することにより、半導体集積装置の短辺方向の寸法を縮小することが可能となる。

以上により、本実施形態１によれば、ダイオードを分割して個々のサイズを小さくし、横方向配置の分割ダイオード１，２間で、かつ横方向配置の分割ダイオード３，４間に電流制限抵抗６を横方向に配置することにより、半導体集積装置の短辺方向の寸法縮小が可能となる静電気保護回路１０のレイアウトを得ることができる。このように、静電気保護回路１０を配置することにより、半導体集積装置の短辺方向の寸法縮小（１０パーセント〜２０パーセントの寸法縮小）が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることが可能となる。

なお、本実施形態１では、図２に示すように、ダイオードを分割して個々のサイズを小さくし、電流制限抵抗６は、分割された長手方向の第１導電型のダイオード１，２に挟まれて横方向にレイアウトされていると共に、分割された長手方向の第２導電型のダイオード３，４に挟まれて横方向にレイアウトされている場合について説明したが、これに限らず、図３に示すように、電流制限抵抗６は、分割された第１導電型のダイオード１，２と、分割された第２導電型のダイオード３，４との間に挟まれてレイアウトされていてもよい。即ち、長手方向に一列に配列された第１導電型のダイオード１およびダイオード２と、長手方向に一列に配列された第２導電型のダイオード３およびダイオード４との間に電流制限抵抗６が横方向（長手方向が左右方向）に配置されていてもよい。

この場合、分割された２つの第１導電型のダイオード１，２を各長辺方向に一列に配置したときの長手方向の合計寸法、および、２つの第２導電型のダイオード３，４を各長辺方向に一列に配置したときの長手方向の合計寸法の長い方の寸法は、図１２に示すように、２つに分割する前の第１導電型のダイオード２０１および第２導電型のダイオード２０２を長辺方向が平行になるように縦方向（長手方向が上下方向）に配置すると共に、当該長辺方向と平行になるように電流制限抵抗２０４の長辺方向を配置するときの各短辺側の合計寸法よりも短い寸法となる。

（実施形態２）
上記実施形態１では、表示パネル駆動用半導体集積装置の出力回路の静電気保護回路１０について説明したが、本実施形態２では、表示パネル駆動用半導体集積装置の入力回路の静電気保護回路について説明する。

図４は、本発明の実施形態１における表示パネル駆動用半導体集積装置の入力回路の静電気保護回路を示す回路図である。

図４において、本実施形態１の入力回路の静電気保護回路２０は、外部接続端子からの正極性のサージ電流を流すための第１導電型のダイオードを２分割した第１保護手段としての第１導電型のダイオード１１およびダイオード１２と、外部接続端子からの負極性のサージ電流を流すための第２導電型のダイオードを２分割した第２保護手段としての第２導電型のダイオード１３およびダイオード１４と、外部接続端子から内部回路５への入力電流を制限するための電流制限抵抗１６とを有している。

これらのダイオード１１およびダイオード１２のアノード電極と、ダイオード１３およびダイオード１４のカソード電極と、他方の端子が内部回路５に接続された電流制限抵抗１６の一方の端子とが、外部接続端子としての入力端子ＩＮＰＵＴに接続されて入力回路の静電気保護回路２０を構成している。

また、電流制限抵抗１６の他方の端子は、内部回路１５の入力回路を構成するＰＭＯＳ１８とＮＭＯＳ１９との各々のゲート端子に接続されている。二つの第１導電型のダイオード１，２のカソード端子は第１基準電源端子としての高電位電源配線ＶＤＤ（ＶＤＤ電源端子）に接続され、二つの第２導電型のダイオード３，４のアノード端子は第２基準電源端子としての低電位電源配線ＶＳＳ（ＶＳＳ電源端子）に接続されている。

電流制限抵抗１６は、ポリシリコンまたは、ポリシリコンと高融点金属の積層膜で構成されている。

上記構成により、入力端子ＩＮＰＵＴから印加された静電気放電による正極性のサージ電流は、入力端子ＩＮＰＵＴから第１導電型のダイオード１１およびダイオード１２を介して電源端子ＶＤＤ（ＶＤＤ端子）に迂回して流れる。また、負極性のサージ電流は、入力端子ＩＮＰＵＴから第２導電型のダイオード１３およびダイオード１４を介して電源端子ＶＳＳ（ＶＳＳ端子）に迂回して流れる。

いずれの極性の場合も、入力端子ＩＮＰＵＴと内部回路１５との間には、電流制限抵抗１６が存在するので、サージ電流は内部回路１５側に流れ込むことなく、サージ電流の極性に応じたダイオード１１，１２またはダイオード１３，１４を介して電源端子に迂回して流れる。

このような静電気保護回路２０を有することにより、半導体集積装置の内部回路１５にはサージ電流が流れ込むことが防止できるので、過大な電圧が半導体集積装置内に印加されることから回避できて、半導体集積装置の内部回路１５が破壊されるのを防止することができる。

図５は、図４の入力回路の静電気保護回路２０および内部回路１５のＣＭＯＳ入力回路におけるレイアウト例を示す平面図である。

図５に示すように、電流制限抵抗１６の長辺方向が半導体集積装置の短辺方向と平行であるように電流制限抵抗１６が配置されている。電流制限抵抗１６は、第１導電型のダイオード１１とダイオード１２との間に配置されていると共に、第２導電型のダイオード１３とダイオード１４との間に配置されている。

この場合、分割された２つの第１導電型のダイオード１１，１２および２つの第２導電型のダイオード１３，１４は、分割する前の第１導電型のダイオードおよび第２導電型のダイオードに比べて、それらの長辺方向および短辺方向のサイズを小さく構成することができる。

したがって、図５に示すように、２つの第１導電型のダイオード１１，１２の一方と２つの第２導電型のダイオード１３，１４の一方とを各長辺方向に一列に配置したときの長手方向の合計寸法Ａは、図９に示すように、２つに分割する前の第１導電型のダイオード２０１および第２導電型のダイオード２０２を長辺方向が平行になるように配置すると共に、当該長辺方向と平行になるように電流制限抵抗２０４の長辺方向を配置するときの各短辺側の合計寸法Ａ’よりも短い寸法となる。

これによって、静電気保護回路２０を構成する各素子をこのように配置することにより、半導体集積装置の短辺方向の寸法を縮小することが可能となる。

以上により、本実施形態２によれば、ダイオードを分割して個々のサイズを小さくし、横方向配置の分割ダイオード１，２間で、かつ横方向配置の分割ダイオード３，４間に電流制限抵抗６を横方向に配置することにより、半導体集積装置の短辺方向の寸法縮小が可能となる静電気保護回路２０を得ることができる。このように、静電気保護回路２０を配置することにより、半導体集積装置の短辺方向の寸法縮小（１０パーセント〜２０パーセントの寸法縮小）が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることが可能となる。

なお、本実施形態２では、図４に示すように、電流制限抵抗１６は、分割された第１導電型のダイオード１１，１２に挟まれてレイアウトされていると共に、分割された第２導電型のダイオード１３，１４に挟まれてレイアウトされている場合について説明したが、これに限らず、図６に示すように、電流制限抵抗１６は、分割された第１導電型のダイオード１１，１２と、分割された第２導電型のダイオード１３，１４との間に挟まれてレイアウトされていてもよい。即ち、長手方向に一列に配列された第１導電型のダイオード１１およびダイオード１２と、長手方向に一列に配列された第２導電型のダイオード１３およびダイオード１４との間に電流制限抵抗１６が横方向（長手方向が左右方向）に配置されていてもよい。

この場合、分割された２つの第１導電型のダイオード１１，１２を各長辺方向に一列に配置したときの長手方向の合計寸法、および、２つの第２導電型のダイオード１３，１４を各長辺方向に一列に配置したときの長手方向の合計寸法の長い方の寸法は、図９に示すように、２つに分割する前の第１導電型のダイオード２０１および第２導電型のダイオード２０２を長辺方向が平行になるように縦方向（長手方向が上下方向）に配置すると共に、当該長辺方向と平行になるように電流制限抵抗２０４の長辺方向を配置するときの各短辺側の合計寸法よりも短い寸法となる。

なお、上記実施形態１では、静電気保護回路１０が内部回路５の出力回路に接続されている場合について説明し、上記実施形態２では、静電気保護回路２０が内部回路１５の入力回路に接続されている場合について説明したが、これに限らず、本発明の静電気保護回路は、内部回路の出力回路および入力回路に共に接続されている場合についても適用することができる。つまり、静電気保護回路は、出力回路用および入力回路用に２つ設けるかまたは共通に設けることもできる。また同様に、上記実施形態１、２では、外部接続端子は、電流制限抵抗を介して内部回路に接続された入力端子または出力端子である場合について説明したが、これに限らず、外部接続端子は、電流制限抵抗を介して内部回路に接続される入出力端子であってもよい。

なお、上記実施形態１，２では、第１導電型のダイオードを２分割した２つの第１導電型のダイオードと、第２導電型のダイオードを２分割した２つの第２導電型のダイオードとを有する場合の図２、図３、図５および図６のレイアウト構成について説明したが、これに限らず、図７（ａ）に示すように、第１導電型のダイオードおよび第２導電型のダイオードをそれぞれ３分割して、３つの第１導電型のダイオード１ａ〜１ｃと、３つの第２導電型のダイオード３ａ〜３ｃとを有するレイアウト構成とすることもできる。

この場合のレイアウト構成は、図３の静電気保護回路１０のレイアウト構成の横に、残る２つの第１導電型のダイオード１ｃおよび第２導電型のダイオード３ｃを、半導体集積装置の短辺方向に直交する縦方向に一列にその長手方向を配置することができる。

また、図７（ｂ）に示すように、第１導電型のダイオードおよび第２導電型のダイオードをそれぞれ４分割して、４つの第１導電型のダイオード２ｃ，２ｄと、４つの第２導電型のダイオード４ｃ，４ｄとを有するレイアウト構成とすることもできる。

この場合のレイアウト構成は、図４の静電気保護回路１０のレイアウト構成の横に、残る４つの第１導電型のダイオード２ｃ，２ｄおよび第２導電型のダイオード４ｃ，４ｄのうち、２つの第１導電型のダイオード２ｃおよび第２導電型のダイオード４ｃを半導体集積装置の短辺方向に直交する縦方向に一列にその長手方向を配置すると共に、さらにその横に、２つの第１導電型のダイオード２ｄおよび第２導電型のダイオード４ｄを半導体集積装置の短辺方向に直交する縦方向に一列にその長手方向を配置することができる。

または、図２および図５の静電気保護回路１０，２０のレイアウト構成と同じレイアウト構成を左右（上記半導体集積装置の短辺方向）に隣接して配置してもよい。これを繰り返して、第１導電型のダイオードをＮ分割したＮ（Ｎは３以上の整数）個の第１導電型のダイオードと、第２導電型のダイオードをＮ分割したＮ個の第２導電型のダイオードとを有するレイアウト構成とすることもできる。

したがって、第１導電型のダイオードをＮ分割したＮ（Ｎは３以上の整数）個の第１導電型のダイオードと、第２導電型のダイオードをＮ分割したＮ個の第２導電型のダイオードとを有するレイアウト構成においても、ダイオードと電流制限抵抗の配置関係を最適化することにより、半導体集積装置の短辺方向の縮小し、占有面積が狭く製造単価の安い半導体集積装置を実現する本発明の目的を達成することができる。

（実施形態３）
上記実施形態１、２では、表示パネル駆動用半導体集積装置の出力回路または入力回路の静電気保護回路１０，２０において、第１導電型のダイオードを２分割し、かつ第２導電型のダイオードを２分割する場合について説明したが、本実施形態３では、第１導電型のダイオードおよび第２導電型のダイオードを分割する代わりに、第１導電型のダイオードおよび第２導電型のダイオードの上方にダイオードの長手方向に交差するように電流制限抵抗を配設する場合について説明する。

図８は、本発明の実施形態３の表示パネル駆動用半導体集積装置におけるＣＭＯＳ入力回路またはＣＭＯＳ出力回路の静電気保護回路および内部回路のレイアウト例を示す平面図である。

図８において、本実施形態３の半導体集積装置の静電気保護回路３０は、外部接続端子と内部回路２５との間に、外部接続端子からの正極性のサージ電流を流すための第１保護手段としての第１導電型のダイオード２１と、外部接続端子からの負極性のサージ電流を流すための第２保護手段としての第２導電型のダイオード２２と、外部接続端子から内部回路２５への入力電流を制限するための電流制限抵抗２６とを有している。

電流制限抵抗２６の一方の端子は外部接続端子に接続され、電流制限抵抗２６の他方の端子は、内部回路２５の入力回路または出力回路を構成するＰＭＯＳ２８とＮＭＯＳ２９との各々のゲート端子または各々のドレイン端子に接続されている。

外部接続端子と、第１導電型のダイオード２１のアノード端子と、第２導電型のダイオード２２のカソード端子と、電流制限抵抗２６の一方の端子とが共通に接続されて、電流制限抵抗２６の他方の端子が内部回路２５に接続されており、第１導電型のダイオード２１のカソード端子は第１基準電源端子としての高電位電源配線ＶＤＤ（ＶＤＤ電源端子）に接続され、第２導電型のダイオード２２のアノード端子は第２基準電源端子としての低電位電源配線ＶＳＳ（ＶＳＳ電源端子）に接続されている。

電流制限抵抗２６の長辺方向が半導体集積装置の短辺方向と平行であるように電流制限抵抗２６が配置されている。第１導電型のダイオード２１および第２導電型のダイオード２２の各長手方向を平行に縦方向になるように配置し、第１導電型のダイオード２１および第２導電型のダイオード２２の上方に、層間絶縁膜を介して各ダイオード２１，２２の長手方向に交差するように電流制限抵抗２６が横方向（半導体集積装置の短辺方向）に配設されている。

以上により、本実施形態３によれば、各ダイオード２１，２２の上方に、各ダイオード２１，２２の長手方向と直交するように電流制限抵抗２６を横方向（半導体集積装置の短辺方向）に配置して、電流制限抵抗２６のスペース分だけ、半導体集積装置の短辺方向の寸法を縮小することができる。このような静電気保護回路３０の基板面に垂直方向（深さ方向）のレイアウトにより、半導体集積装置の短辺方向の寸法を縮小することができることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることができる。

（実施形態４）
本実施形態４の半導体集積装置の静電気保護回路は、本実施形態３の半導体集積装置の静電気保護回路３０の各ダイオード２１，２２の代わりに、第１導電型ＭＯＳトランジスタ２１と第２導電型ＭＯＳトランジスタ２２とを用いた場合について説明する。この場合について図８を用いて説明する。なお、図８の各ダイオード２１，２２を第１導電型ＭＯＳトランジスタ２１および第２導電型ＭＯＳトランジスタ２２として説明する。

図８に示すように、本実施形態４の半導体集積装置の静電気保護回路４０は、外部接続端子と内部回路２５との間に、外部接続端子からの正極性のサージ電流を流すための第１保護手段としての第１導電型ＭＯＳトランジスタ２１と、外部接続端子からの負極性のサージ電流を流すための第２保護手段としての第２導電型ＭＯＳトランジスタ２２と、外部接続端子から内部回路２５への入力電流を制限するための電流制限抵抗２６とを有している。

電流制限抵抗２６の一方の端子は外部接続端子に接続され、電流制限抵抗２６の他方の端子は、内部回路２５の入力回路または出力回路を構成するＰＭＯＳ２８とＮＭＯＳ２９との各々のゲート端子または各々のドレイン端子に接続されている。

外部接続端子と、第１導電型ＭＯＳトランジスタ２１のソース、ドレインおよびゲート電極と、第２導電型ＭＯＳトランジスタ２２のソース、ドレイン電極とが共通に接続され、第１導電型ＭＯＳトランジスタ２１の基板電極は第１基準電源端子としての高電位電源配線ＶＤＤ（ＶＤＤ電源端子）に接続され、第２導電型ＭＯＳトランジスタ２２の基板電極は第２基準電源端子としての低電位電源配線ＶＳＳ（ＶＳＳ電源端子）に接続されて、第２導電型ＭＯＳトランジスタ２２のゲート電極は内部回路２５に接続されている。

電流制限抵抗２６の長辺方向が半導体集積装置の短辺方向と平行であるように電流制限抵抗２６が配置されている。電流制限抵抗２６は、第１導電型ＭＯＳトランジスタ２１および第２導電型ＭＯＳトランジスタ２２の各ゲート電極に兼用されている。

ここでは、電流制限抵抗２６の長辺方向が、第１導電型ＭＯＳトランジスタ２１および第２導電型ＭＯＳトランジスタ２２の各長辺方向に直交するように、第１導電型ＭＯＳトランジスタ２１および第２導電型ＭＯＳトランジスタ２２の上方に配置されている。

以上により、本実施形態３によれば、ダイオードの上方に、ダイオードの長手方向と直交するように電流制限抵抗を横方向に配置して、第１導電型ＭＯＳトランジスタ２１および第２導電型ＭＯＳトランジスタ２２の各ゲート電極を電流制限抵抗２６と兼用することで、電流制限抵抗２６のスペース分だけ、半導体集積装置の短辺方向の寸法を縮小することができる。このような静電気保護回路３０の基板面に垂直方向のレイアウトにより、半導体集積装置の短辺方向の寸法を縮小することができることから、シリコンウェハからより多くの半導体集積装置を製造することが可能となって、半導体集積装置の製造単価を下げることができる。

なお、本実施形態１〜４では、特に詳細には説明しなかったが、外部接続端子と内部回路との間に、外部接続端子からの正極性のサージ電流を流すための第１保護手段と、外部接続端子からの負極性のサージ電流を流すための第２保護手段と、外部接続端子から内部回路への入力電流を制限するための電流制限抵抗とを有する静電気保護回路が配設され、電流制限抵抗の長辺方向が半導体集積装置の短辺方向と平行であるように電流制限抵抗が配置されていることにより、ダイオードと電流制限抵抗の配置関係が最適化されて、半導体集積装置の短辺方向の縮小し、占有面積が狭く製造単価の安い半導体集積装置を実現することができる本発明の目的を達成することができる。

なお、本実施形態１〜４では、特に説明しなかったが、第１導電型のダイオードはＰ型のダイオードであり、第２導電型のダイオードはＮ型のダイオードであれば、保護動作時の電流容量を大きく取ることができて安全である。

以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、静電破壊を防止するための静電気保護回路および、この静電気保護回路が用いられた例えば表示パネル駆動用半導体集積装置などの半導体集積装置の分野において、ダイオードを分割して個々のサイズを小さくし、静電気保護回路の電流制限抵抗を、長手方向の各ダイオード間に横方向にレイアウトする。また、ダイオードの上方に、ダイオードの長手方向とクロスするように電流制限抵抗をレイアウトし、または、第１導電型ＭＯＳトランジスタおよび第２導電型ＭＯＳトランジスタの各ゲート電極が連続して電流制限抵抗を兼用するようにレイアウトする。これらのような静電気保護回路のレイアウトにより、半導体集積装置の短辺方向の寸法縮小が可能となることから、シリコンウェハからより多くの半導体集積装置を製造することができて、半導体集積装置の製造単価を下げることができる。

１、２、１１、１２ 第１導電型のダイオード
３、４、１３、１４ 第２導電型のダイオード
５，１５ 内部回路
６、１６ 電流制限抵抗
７、１７ ＣＭＯＳ
８，１８ ＰＭＯＳ
９，１９ ＮＭＯＳ
１０ 出力回路の静電気保護回路
２０ 入力回路の静電気保護回路
２１ 第１導電型のダイオード（または第１導電型ＭＯＳトランジスタ）
２２ 第２導電型のダイオード（または第２導電型ＭＯＳトランジスタ）
２５ 内部回路
２６ 電流制限抵抗
２７ ＣＭＯＳ回路
２８ ＰＭＯＳ
２９ ＮＭＯＳ
３０、４０ 内部回路の静電気保護回路
ＯＵＴＰＵＴ 出力端子
ＩＮＰＵＴ 入力端子
ＶＤＤ 高電位電源配線
ＶＳＳ 低電位電源配線

Claims (20)

1. 外部接続端子と内部回路との間に、該外部接続端子からの正極性のサージ電流を流すための第１保護手段と、該外部接続端子からの負極性のサージ電流を流すための第２保護手段と、該外部接続端子から該内部回路への入力電流を制限するための電流制限抵抗とを有する静電気保護回路が配設され、該電流制限抵抗の長辺方向が半導体集積装置の短辺方向と平行であるように該電流制限抵抗が配置されている半導体集積装置。
2. 前記第１保護手段は、分割された複数の第１導電型のダイオードであり、前記第２保護手段は、分割された複数の第２導電型のダイオードである請求項１に記載の半導体集積装置。
3. 前記外部接続端子と、前記複数の第１導電型のダイオードのアノード端子と、前記複数の第２導電型のダイオードのカソード端子と、前記電流制限抵抗の一方の端子とが共通に接続されて、前記電流制限抵抗の他方の端子が前記内部回路に接続されており、該複数の第１導電型のダイオードのカソード端子は第１基準電源端子に接続され、該複数の第２導電型のダイオードのアノード端子は第２基準電源端子に接続されている請求項２に記載の半導体集積装置。
4. 前記電流制限抵抗は、前記第１導電型のダイオードの分割された横方向のダイオードに挟まれて横方向にレイアウトされていると共に、前記第２導電型のダイオードの分割された横方向のダイオードに挟まれて横方向にレイアウトされている請求項２または３に記載の半導体集積装置。
5. 前記電流制限抵抗は、前記第１導電型のダイオードの分割された横方向のダイオードと、前記第２導電型のダイオードの分割された横方向のダイオードとの間に挟まれて横方向にレイアウトされている請求項２または３に記載の半導体集積装置。
6. 前記複数の第１導電型のダイオードは２分割した２つの第１導電型のダイオードであり、前記複数の第２導電型のダイオードは２分割した２つの第２導電型のダイオードである請求項２に記載の半導体集積装置。
7. 前記複数の第１導電型のダイオードはＮ分割したＮ（Ｎは３以上の整数）個の第１導電型のダイオードであり、前記複数の第２導電型のダイオードはＮ分割したＮ個の第２導電型のダイオードである請求項２に記載の半導体集積装置。
8. ２つの第１導電型のダイオードを各長辺方向に一列に配置したときの長手方向の合計寸法、２つの第２導電型のダイオードを各長辺方向に一列に配置したときの長手方向の合計寸法、または、該２つの第１導電型のダイオードの一方と該２つの第２導電型のダイオードの一方とを各長辺方向に一列に配置したときの長手方向の合計寸法は、２つに分割する前の第１導電型のダイオードおよび第２導電型のダイオードを長辺方向が平行になるように配置すると共に、当該長辺方向と平行になるように前記電流制限抵抗の長辺方向を配置するときの各短辺側の合計寸法よりも短い寸法である請求項６または７に記載の半導体集積装置。
9. 前記第１保護手段は第１導電型のダイオードであり、前記第２保護手段は第２導電型のダイオードであって、該第１導電型のダイオードおよび該第２導電型のダイオードの各長手方向を平行に配置し、該第１導電型のダイオードおよび該第２導電型のダイオードの上方に、該ダイオードの長手方向に交差するように電流制限抵抗が横方向に配設されている請求項１に記載の半導体集積装置。
10. 前記外部接続端子と、前記第１導電型のダイオードのアノード端子と、前記第２導電型のダイオードのカソード端子と、前記電流制限抵抗の一方の端子とが共通に接続されて、前記電流制限抵抗の他方の端子が前記内部回路に接続されており、該第１導電型のダイオードのカソード端子は第１基準電源端子に接続され、該第２導電型のダイオードのアノード端子は第２基準電源端子に接続されている請求項９に記載の半導体集積装置。
11. 前記第１導電型のダイオードはＰ型のダイオードであり、前記第２導電型のダイオードはＮ型のダイオードである請求項２または９に記載の半導体集積装置。
12. 前記第１保護手段は第１導電型ＭＯＳトランジスタであり、前記第２保護手段は第２導電型ＭＯＳトランジスタであり、該第１導電型ＭＯＳトランジスタおよび該第２導電型ＭＯＳトランジスタの各ゲート電極が前記電流制限抵抗を兼用している請求項１に記載の半導体集積装置。
13. 前記外部接続端子と、前記第１導電型ＭＯＳトランジスタのソース、ドレインおよびゲート電極と、第２導電型ＭＯＳトランジスタのソース、ドレイン電極とが共通に接続されて、該第１導電型ＭＯＳトランジスタの基板電極は第１基準電源端子に接続され、該第２導電型ＭＯＳトランジスタの基板電極は第２基準電源端子に接続されて、該第２導電型ＭＯＳトランジスタのゲート電極は前記内部回路に接続されている請求項１２に記載の半導体集積装置。
14. 前記電流制限抵抗の長辺方向が、前記第１導電型ＭＯＳトランジスタおよび前記第２導電型ＭＯＳトランジスタの各長辺方向に直交するように、該第１導電型ＭＯＳトランジスタおよび該第２導電型ＭＯＳトランジスタの上方に配置されている請求項１２または１３に記載の半導体集積装置。
15. 前記電流制限抵抗は、ポリシリコン膜、または該ポリシリコン膜と高融点金属膜との複合膜で構成されている請求項１に記載の半導体集積装置。
16. 前記静電気保護回路は、前記内部回路の出力回路または／および入力回路に接続されている請求項１に記載の半導体集積装置。
17. 前記出力回路および前記入力回路はＣＭＯＳ回路で構成されている請求項１６に記載の半導体集積装置。
18. 前記外部接続端子は、前記電流制限抵抗を介して前記内部回路に接続された入力端子または／および出力端子である請求項１に記載の半導体集積装置。
19. 前記内部回路は、演算を行う論理回路、データを記憶するメモリおよび表示パネル駆動用回路の少なくともいずれかである請求項１に記載の半導体集積装置。
20. 前記第１基準電源端子は電源電圧端子であり、前記第２基準電源端子は接地電圧端子である請求項３、１０および１３のいずれかに記載の半導体集積装置。

Images