JP2010205808A - 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 - Google Patents
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Abstract
【解決手段】本発明では、出力段回路には、通常のラッチアップ動作対策のあるIGBTを用い、ESDクランプ回路には、ラッチアップ防止層の不純物濃度を低濃度または削除した出力段回路素子よりラッチアップのしやすいIGBTを使用する。ラッチアップ防止層以外の構造は従来技術と同一でよい。
【効果】本発明のESD保護回路ではIGBTのラッチアップ動作を用いることによりESD耐量が向上する。更に、従来と比較してESD保護回路のサイズの低減が実現できる。また、ESD向けデバイスの設計を省略することが可能となる。
【選択図】 図1
Description
102 pベース領域
103 pコンタクト領域
104 nエミッタ領域
105 ゲート酸化膜
106 ゲート電極
107 エミッタ電極
109 nバッファ領域
110 pコレクタ領域
111 コレクタ電極
113 チャネル領域
114 ラッチアップ防止層
115 SOI基板の酸化膜
116 SOI基板の支持基板
117,124 ESD保護回路
118 出力回路
119 IGBT
120 出力回路用IGBT
121 ゲート抵抗
122 MOSトランジスタ
123 プラズマディスプレイ駆動用半導体装置
125 シフトレジスタ回路
126 ラッチ回路
127 セレクタ回路
128 出力段回路
Claims (8)
- 第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、
前記保護回路は
前記第一の電源配線と前記グランド配線との電位間に接続される絶縁ゲートバイポーラトランジスタを備え、
該絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記第一の電源配線および出力端子に接続される半導体装置の降伏電圧より低いことを特徴とする半導体装置。 - 第一の電源配線とグランド配線との間に静電気放電に対する保護回路を備えた半導体装置において、
前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを有する出力回路と、
前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを備え、
前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とする半導体装置。 - 請求項2の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とする半導体装置。 - 請求項1〜3の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタのゲート端子とグランド配線の間に、電圧が印加されることにより前記ゲート端子とグランド配線間のインピーダンスを低減する手段を備えたことを特徴とする半導体装置。 - 第一の電源配線とグランド配線との電位間に静電気放電に対する保護回路を備えた半導体装置において、
前記第一電源配線と出力端子間、又は出力端子と前記グランド配線間に絶縁ゲートバイポーラトランジスタを半導体基板上に有する出力回路と、
前記第一の電源配線と前記グランド配線との電位間に絶縁ゲートバイポーラトランジスタを半導体基板上に備え、
前記保護回路の絶縁ゲートバイポーラトランジスタのラッチアップ動作開始電圧が前記出力回路の絶縁ゲートバイポーラトランジスタより低いことを特徴とする半導体装置。 - 請求項5の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタは、前記出力回路内の絶縁ゲートバイポーラトランジスタと比較して、ラッチアップ動作防止のために設けられる第一導電型領域の不純物濃度が前記出力段回路内の絶縁ゲートバイポーラトランジスタのラッチアップ動作防止のために設けられた第一導電型領域の不純物濃度より低いことを特徴とする半導体装置。 - 請求項5、又は6の半導体装置において、
前記保護回路内の絶縁ゲートバイポーラトランジスタ、及び、前記出力回路内の絶縁ゲートバイポーラトランジスタは同一の半導体基板上に構成されていることを特徴とする半導体装置。 - 請求項1〜7の半導体装置を用いたプラズマディスプレイ駆動用半導体装置。
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