JPH11338415A - 駆動回路及びこれを用いた装置 - Google Patents
駆動回路及びこれを用いた装置Info
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- JPH11338415A JPH11338415A JP11121249A JP12124999A JPH11338415A JP H11338415 A JPH11338415 A JP H11338415A JP 11121249 A JP11121249 A JP 11121249A JP 12124999 A JP12124999 A JP 12124999A JP H11338415 A JPH11338415 A JP H11338415A
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- circuit
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- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】負荷に起因する異常電圧、電流から駆動回路を
保護し、信頼性を向上できる負荷駆動技術の提供。 【解決手段】出力素子部と並列に一方向性導通部を有
し、該出力素子部の定格駆動電流出力時の耐圧を電源電
圧値以上にした構成の回路部と、該回路部に接続された
抵抗とを備えた構成とする。
保護し、信頼性を向上できる負荷駆動技術の提供。 【解決手段】出力素子部と並列に一方向性導通部を有
し、該出力素子部の定格駆動電流出力時の耐圧を電源電
圧値以上にした構成の回路部と、該回路部に接続された
抵抗とを備えた構成とする。
Description
【発明の属する技術分野】本発明は、プラズマディスプ
レイ装置等放電性負荷を有した装置の駆動技術に係わ
り、特に、負荷に起因して異常電圧や異常電流が発生し
た場合にも、回路破損等も起こすことなく、常に正常動
作が可能な技術に関する。
レイ装置等放電性負荷を有した装置の駆動技術に係わ
り、特に、負荷に起因して異常電圧や異常電流が発生し
た場合にも、回路破損等も起こすことなく、常に正常動
作が可能な技術に関する。
【従来の技術】以下、プラズマディスプレイ装置の場合
につき、従来技術例を説明する。図２は、プラズマディ
スプレイパネル（以下、略してＰＤＰと記載する）の駆
動回路の一般構成の概略を示す図である。ディスプレイ
パネル１は、ＡＣ（交流）型とＤＣ（直流）型に大別さ
れる。以下の説明はＡＣ型ＰＤＰを例に取り行うが、Ｄ
Ｃ型にも適用できることは言うまでもない。以下に、図
２につき簡単な説明を行う。ディスプレイパネル２１
は、２枚のガラスを適当な間隔をあけて張り合わせた構
造になっており、その中に、発光の場所を決めるアドレ
ス電極２３とスキャン電極２４が直交して配置され、マ
トリックスを形成している。また、共通サステイン電極
２５は発光を持続させるためのもので、スキャン電極２
４と並行して配置される。このような電極構造の場合、
２８で示した領域が放電空間となり、最小単位の表示画
素となる。これらの電極に駆動パルスを与える回路が、
２２のアドレス駆動回路、２６のスキャン駆動回路、２
７の共通サステイン回路である。図３に従来の一般的な
ＡＣ型ＰＤＰのパネル構造を示す。ＡＣ型ＰＤＰは、ス
キャン電極２４、共通サステイン電極２５などの放電電
極が誘電体および保護膜などで覆われており、イオンな
どの衝撃から保護されているため、放電による電極劣化
が小さい。また、図３に例示したように、水平方向のス
キャンおよびサステイン電極を設けた前面板３１と、垂
直方向のアドレス電極のある背面板３２を、スキャンお
よびサステイン電極とアドレス電極が直交するように張
合わせるだけの簡単な３電極パネル構造が実用化されて
いる。図３では、赤、緑、青の蛍光体３４を分離し、か
つ、前面板３１と背面板３２の間隔を適度なものとし、
放電空間を確保するために、隔壁３３が設けられてい
る。また、前面板３１についているスキャン電極２４と
共通サステイン電極２５は、発光した光を通す必要があ
るため、透明電極で形成されているのが一般的で、この
透明電極は電気抵抗が高いのでこれを低減するため、電
気抵抗の小さなバス電極３５が設けられている。第３図
には具体的に描いてないが、スキャン電極、サステイン
電極は、誘電体や保護膜として働く酸化マグネシウム
（MgO）の薄い膜などで覆われている。図３の構造から
も明らかなように、スキャン、サステイン、アドレス電
極はセルの空間や誘電体等を介して静電結合している。
このため、それぞれの電極での駆動波形が、静電結合を
通してお互いに影響し、本来の駆動電圧、電流以外の電
圧、あるいは電流が誘起あるいはクロストークにより発
生する可能性がある。さらに、それぞれの電極は放電空
間にあるため、セル内で異常放電などが発生すれ、制御
できない電荷が電極に飛び込んで、それぞれの電極を駆
動する駆動回路には通常動作では生じないような電圧、
あるいは電流が印加されることになる。図４に異常放電
の電流波形の一例を示す。この電流は、パネルのセル内
で発生した異常放電の電流を、駆動回路に検出端子を設
け捕らえたものである。駆動回路の定格出力電流は、３
０〜５０mA程度が一般的であり，図４に示すような異常
放電の電流量は、定格動作電流に比べ非常に大きいこと
がわかる。図５は現在一般的に使われているアドレス電
極駆動回路の出力部分を示すものである。出力素子５２
をMOS FETで構成した場合、構造上，４１の寄生ダイオ
ードがMOS FETと同時に形成される。このため、寄生ダ
イオード５１の特性については特別に考慮されてはいな
かった。図４に示すような異常放電による電流が，出力
端子５３から駆動回路に流入した場合は、出力素子は逆
方向電流となるため、寄生ダイオード５１を通って電源
に流れ出ることになる。このため、寄生ダイオードは、
異常放電の電流に耐えられる特性を有する必要がある。
寄生ダイオード５１は，元々が前述のように独立して作
られるものではなく、出力素子５２のMOS FETが作られ
たときに自動的にできてしまうため、自由度が少ない設
計とならざるをえないのが現状である。一方、実験の結
果から，出力端子５３にパネルから立ち上がり時間の短
い（数１００ｎｓ程度）ピーク値の大きな異常放電電流
が流入した場合、寄生ダイオード５１の見かけ上の導通
抵抗が異常に大きくなる（ダイオードのアノード・カソ
ード間に、順方向にも関わらず等価的に大きな電圧が生
じる）、という現象が見つかった。本来ならば寄生ダイ
オードと言えども，順方向の電圧降下は１〜２Ｖ程度の
小さな電圧ですみ、出力端子５３と電源端子５４の電位
差は，先の順方向電圧降下の１〜２Ｖとなるはずが、前
述の現象により、数Ｖ〜数１０Ｖという大きな電位差が
生じ、出力端子５３には大きな電圧が生じることとなっ
た。このため、図５の出力端子５３とグランド端子５５
の間に挿入されている出力素子５２のドレインには、出
力端子５３の異常放電電流による電圧上昇がそのまま印
加される形となり、素子耐圧の点から大きな問題となっ
た。特に、出力素子が導通状態でドレインに印加された
場合は、素子の耐圧が一般的には大幅に低下しており、
破損に至る確率は非常に高いと言える。ここで、出力素
子５１の導通状態における耐圧と、印加電圧について簡
単に説明する。素子の耐圧は、非導通時（カットオフ状
態）がもっとも高く、順方向にバイアスされ導通状態が
進むにつれて耐圧は低下する。図５を例に考えると、異
常放電電流が出力端子５３に流入し前述のように出力端
子の電圧が上昇した際に、出力端子５３とグランド端子
５５の間に挿入されている出力素子（便宜上プルダウン
側と呼んで区別する）が導通状態、それも順方向に深く
バイアスされた場合を想定すると、素子の耐圧は非常に
低下していることになる。この時、流入電流がすべてプ
ルダウン側の素子に吸収されれば、出力端子５３には、
寄生ダイオード５１の性能に関わらず異常な電圧の上昇
はないが、出力素子の一般的な電流定格は、前述のよう
に３０mA〜５０mAと異常放電電流に比べけた違いに小さ
いのが普通である。このため、プルダウン側の出力素子
で吸収されない電荷は、出力端子５３と電源端子５４の
間の出力素子（こちら側を便宜上プルアップ側と呼んで
区別する）の寄生ダイオードを通って駆動回路電源５６
に流入することになる。この時、出力端子の電圧、すな
わちプルダウン側のドレイン電圧を上昇させ，耐圧オー
バーを招くこともある。上記目的を達成するために、本
発明では、駆動回路の出力端子に負荷側で発生した電
圧、電流、いわゆる逆方向の電圧、電流が印加された際
に、駆動素子そのものにダメージを与えないように、駆
動回路の出力端子、駆動回路の電源、駆動回路のグラン
ドの間に、導通に至るまでの時間が短く、導通時の抵抗
が小さな（導通時の電圧降下量が少ない）スイッチ素子
を挿入し（あるいは駆動回路内に組み込み）、出力端子
を電源電圧、グランド電位にクランプすることで、逆方
向の電圧、電流が直接に駆動素子に印加されないように
する。また、駆動回路の出力端子と負荷との間に抵抗を
接続し、ここで、負荷側で発生した上記逆方向の電圧、
電流に基づくエネルギーの減衰と電圧、電流波形の鈍化
とを行い、上記駆動回路及び上記駆動素子に印加される
電圧、電流を、減衰かつ波形鈍化されたものにする。前
記スイッチ素子のスイッチング特性、導通時の電圧降下
特性などは、異常流入電荷に対して十分なバイパス効果
を有する特性に設計すると同時に、導通時の電圧・電流
が、バイパスされる駆動素子の耐圧を越えない特性とな
るようにした素子を挿入する。スイッチ素子としては、
異常が発生した際の状態の変化を検出し、前記検出信号
をトリガとし、スイッチを導通状態にできるものであれ
ば、ダイオード、バイポーラトランジスタ、FET、IGBT
等、上記スイッチング特性、導通時の電圧降下特性等を
満足できさえすればいかなるものでもよいが、実現性の
点でダイオードが有利である。最も簡単に課題を解決す
る手段は、駆動出力素子と並列に上記特性を満足させた
ダイオードを接続することである。また、出力素子にMO
S FETを用いた際に寄生ダイオードが自動的に形成さ
れ、それが出力素子と並列に、かつ、異常電荷をバイパ
スする方向に形成されるため、不純物の打ち込みや拡散
などを行い、特性をコントロールできれば、寄生ダイオ
ードの特性を改善してもよい。この時は、寄生ダイオー
ドのみで目的が達成されるために、新たに出力素子に並
列にダイオードを設置しなくともよいことは述べるまで
もない。
につき、従来技術例を説明する。図２は、プラズマディ
スプレイパネル（以下、略してＰＤＰと記載する）の駆
動回路の一般構成の概略を示す図である。ディスプレイ
パネル１は、ＡＣ（交流）型とＤＣ（直流）型に大別さ
れる。以下の説明はＡＣ型ＰＤＰを例に取り行うが、Ｄ
Ｃ型にも適用できることは言うまでもない。以下に、図
２につき簡単な説明を行う。ディスプレイパネル２１
は、２枚のガラスを適当な間隔をあけて張り合わせた構
造になっており、その中に、発光の場所を決めるアドレ
ス電極２３とスキャン電極２４が直交して配置され、マ
トリックスを形成している。また、共通サステイン電極
２５は発光を持続させるためのもので、スキャン電極２
４と並行して配置される。このような電極構造の場合、
２８で示した領域が放電空間となり、最小単位の表示画
素となる。これらの電極に駆動パルスを与える回路が、
２２のアドレス駆動回路、２６のスキャン駆動回路、２
７の共通サステイン回路である。図３に従来の一般的な
ＡＣ型ＰＤＰのパネル構造を示す。ＡＣ型ＰＤＰは、ス
キャン電極２４、共通サステイン電極２５などの放電電
極が誘電体および保護膜などで覆われており、イオンな
どの衝撃から保護されているため、放電による電極劣化
が小さい。また、図３に例示したように、水平方向のス
キャンおよびサステイン電極を設けた前面板３１と、垂
直方向のアドレス電極のある背面板３２を、スキャンお
よびサステイン電極とアドレス電極が直交するように張
合わせるだけの簡単な３電極パネル構造が実用化されて
いる。図３では、赤、緑、青の蛍光体３４を分離し、か
つ、前面板３１と背面板３２の間隔を適度なものとし、
放電空間を確保するために、隔壁３３が設けられてい
る。また、前面板３１についているスキャン電極２４と
共通サステイン電極２５は、発光した光を通す必要があ
るため、透明電極で形成されているのが一般的で、この
透明電極は電気抵抗が高いのでこれを低減するため、電
気抵抗の小さなバス電極３５が設けられている。第３図
には具体的に描いてないが、スキャン電極、サステイン
電極は、誘電体や保護膜として働く酸化マグネシウム
（MgO）の薄い膜などで覆われている。図３の構造から
も明らかなように、スキャン、サステイン、アドレス電
極はセルの空間や誘電体等を介して静電結合している。
このため、それぞれの電極での駆動波形が、静電結合を
通してお互いに影響し、本来の駆動電圧、電流以外の電
圧、あるいは電流が誘起あるいはクロストークにより発
生する可能性がある。さらに、それぞれの電極は放電空
間にあるため、セル内で異常放電などが発生すれ、制御
できない電荷が電極に飛び込んで、それぞれの電極を駆
動する駆動回路には通常動作では生じないような電圧、
あるいは電流が印加されることになる。図４に異常放電
の電流波形の一例を示す。この電流は、パネルのセル内
で発生した異常放電の電流を、駆動回路に検出端子を設
け捕らえたものである。駆動回路の定格出力電流は、３
０〜５０mA程度が一般的であり，図４に示すような異常
放電の電流量は、定格動作電流に比べ非常に大きいこと
がわかる。図５は現在一般的に使われているアドレス電
極駆動回路の出力部分を示すものである。出力素子５２
をMOS FETで構成した場合、構造上，４１の寄生ダイオ
ードがMOS FETと同時に形成される。このため、寄生ダ
イオード５１の特性については特別に考慮されてはいな
かった。図４に示すような異常放電による電流が，出力
端子５３から駆動回路に流入した場合は、出力素子は逆
方向電流となるため、寄生ダイオード５１を通って電源
に流れ出ることになる。このため、寄生ダイオードは、
異常放電の電流に耐えられる特性を有する必要がある。
寄生ダイオード５１は，元々が前述のように独立して作
られるものではなく、出力素子５２のMOS FETが作られ
たときに自動的にできてしまうため、自由度が少ない設
計とならざるをえないのが現状である。一方、実験の結
果から，出力端子５３にパネルから立ち上がり時間の短
い（数１００ｎｓ程度）ピーク値の大きな異常放電電流
が流入した場合、寄生ダイオード５１の見かけ上の導通
抵抗が異常に大きくなる（ダイオードのアノード・カソ
ード間に、順方向にも関わらず等価的に大きな電圧が生
じる）、という現象が見つかった。本来ならば寄生ダイ
オードと言えども，順方向の電圧降下は１〜２Ｖ程度の
小さな電圧ですみ、出力端子５３と電源端子５４の電位
差は，先の順方向電圧降下の１〜２Ｖとなるはずが、前
述の現象により、数Ｖ〜数１０Ｖという大きな電位差が
生じ、出力端子５３には大きな電圧が生じることとなっ
た。このため、図５の出力端子５３とグランド端子５５
の間に挿入されている出力素子５２のドレインには、出
力端子５３の異常放電電流による電圧上昇がそのまま印
加される形となり、素子耐圧の点から大きな問題となっ
た。特に、出力素子が導通状態でドレインに印加された
場合は、素子の耐圧が一般的には大幅に低下しており、
破損に至る確率は非常に高いと言える。ここで、出力素
子５１の導通状態における耐圧と、印加電圧について簡
単に説明する。素子の耐圧は、非導通時（カットオフ状
態）がもっとも高く、順方向にバイアスされ導通状態が
進むにつれて耐圧は低下する。図５を例に考えると、異
常放電電流が出力端子５３に流入し前述のように出力端
子の電圧が上昇した際に、出力端子５３とグランド端子
５５の間に挿入されている出力素子（便宜上プルダウン
側と呼んで区別する）が導通状態、それも順方向に深く
バイアスされた場合を想定すると、素子の耐圧は非常に
低下していることになる。この時、流入電流がすべてプ
ルダウン側の素子に吸収されれば、出力端子５３には、
寄生ダイオード５１の性能に関わらず異常な電圧の上昇
はないが、出力素子の一般的な電流定格は、前述のよう
に３０mA〜５０mAと異常放電電流に比べけた違いに小さ
いのが普通である。このため、プルダウン側の出力素子
で吸収されない電荷は、出力端子５３と電源端子５４の
間の出力素子（こちら側を便宜上プルアップ側と呼んで
区別する）の寄生ダイオードを通って駆動回路電源５６
に流入することになる。この時、出力端子の電圧、すな
わちプルダウン側のドレイン電圧を上昇させ，耐圧オー
バーを招くこともある。上記目的を達成するために、本
発明では、駆動回路の出力端子に負荷側で発生した電
圧、電流、いわゆる逆方向の電圧、電流が印加された際
に、駆動素子そのものにダメージを与えないように、駆
動回路の出力端子、駆動回路の電源、駆動回路のグラン
ドの間に、導通に至るまでの時間が短く、導通時の抵抗
が小さな（導通時の電圧降下量が少ない）スイッチ素子
を挿入し（あるいは駆動回路内に組み込み）、出力端子
を電源電圧、グランド電位にクランプすることで、逆方
向の電圧、電流が直接に駆動素子に印加されないように
する。また、駆動回路の出力端子と負荷との間に抵抗を
接続し、ここで、負荷側で発生した上記逆方向の電圧、
電流に基づくエネルギーの減衰と電圧、電流波形の鈍化
とを行い、上記駆動回路及び上記駆動素子に印加される
電圧、電流を、減衰かつ波形鈍化されたものにする。前
記スイッチ素子のスイッチング特性、導通時の電圧降下
特性などは、異常流入電荷に対して十分なバイパス効果
を有する特性に設計すると同時に、導通時の電圧・電流
が、バイパスされる駆動素子の耐圧を越えない特性とな
るようにした素子を挿入する。スイッチ素子としては、
異常が発生した際の状態の変化を検出し、前記検出信号
をトリガとし、スイッチを導通状態にできるものであれ
ば、ダイオード、バイポーラトランジスタ、FET、IGBT
等、上記スイッチング特性、導通時の電圧降下特性等を
満足できさえすればいかなるものでもよいが、実現性の
点でダイオードが有利である。最も簡単に課題を解決す
る手段は、駆動出力素子と並列に上記特性を満足させた
ダイオードを接続することである。また、出力素子にMO
S FETを用いた際に寄生ダイオードが自動的に形成さ
れ、それが出力素子と並列に、かつ、異常電荷をバイパ
スする方向に形成されるため、不純物の打ち込みや拡散
などを行い、特性をコントロールできれば、寄生ダイオ
ードの特性を改善してもよい。この時は、寄生ダイオー
ドのみで目的が達成されるために、新たに出力素子に並
列にダイオードを設置しなくともよいことは述べるまで
もない。
【発明の実施の形態】本発明の実施例は、スイッチ素子
にダイオードを用いた構成例で説明する。図１は、本発
明の代表的実施例を示したものである。図１において１
１は保護用ダイオードを示しており、便宜上１１aをプ
ルアップ側と呼び１１ｂをプルダウン側と呼んで区別す
る。１２は出力素子を示しており、a,bの区別は前述の
ダイオードと同じである。出力素子は、バイポーラトラ
ンジスタ、FET、IGBT(Insulated Gate Bipolar Transis
tor)，サイリスタ等のスイッチ素子などいろいろなもの
が使えるが、ここでは一般的に使われているMOS FETを
例に説明する。MOS FETもN-chとP-chがあるが、１２aは
図１ではN-chを例に取ったがp-chを用いたC-MOS構造で
も同様に実現できる。１３はMOS FET構造に寄生してで
きるダイオードを示し、a,bの区別は前述と同様で，プ
ルアップ、プルダウンを示している。１４は電源端子を
示し、１５はグランド端子を示している。１６は駆動回
路電源、１７は駆動回路（一般にはIC）、１８は駆動回
路出力端子を示す。以下、図１を用いて本発明を説明す
るが、本発明を説明する前に、図６，図７を用いて異常
放電電流が駆動回路に流入したときの現象を示す。図６
は、放電電流を模擬した電流波形を発生させ、従来駆動
回路の出力端子に印加した場合の各部の電圧、電流波形
を示したものである。図６に示すように、ピーク値が大
きく立ち上がり時間の短い電流が出力端子に流入する
と、本来ならばプルアップ側の寄生ダイオードを通して
電源電圧にクランプされるはずの出力端子電圧が大幅に
上昇し、プルダウン側の出力素子のドレインに大きな電
圧が印加される。このため、素子耐圧を越えてブレーク
ダウン起こす場合が生じていたことは前述の通りであ
る。図６の状態に図１に示す本発明を適用した場合の波
形を図７に示す。図１におけるプルアップ側保護ダイオ
ード１１aの特性は、問題を解決するためのポイントで
あり、十分に吟味しなければならない。以下、具体的に
説明する。１１aに必要な特性は、ダイオードとしての
順方向応答時間（順方向回復時間と呼ばれている）が短
く、大電流領域でも順方向電圧降下が小さいことが必要
となる。すなわち、必ずしもチップ面積が大きいだけが
有利と言うわけではないことを図７、図８に示す。図７
はサージ吸収用に開発された高速ダイオードを図１の保
護用ダイオード１１に用いた場合の特性であるが、図８
は図７で用いたダイオードよりもはるかに大きな電流容
量を有するものであるが、商用電源整流用であり、スピ
ードにはあまり注意されずに設計されたダイオードを用
いた場合である。図７、図８の出力端子の電圧上昇を比
較すると一目瞭然で、ダイオードとしての順方向に電流
を流す動作開始のスピードの速さが非常に効いていると
言える。最適なダイオードとしては、スイッチングスピ
ードも速く、順方向しきい値電圧が小さなショットキー
バリア型なども適している。ここでは、順方向に電流を
流す際の応答時間の重要性を述べたが、ダイオードのス
イッチング特性で重要な逆方向回復時間特性も無視でき
ず、逆方向スピードの特性が悪いと、ダイオード自身が
破損する場合がある。次に、駆動素子の耐圧について述
べる。前述のように、適切な特性を有する保護用ダイオ
ードを挿入すれば、寄生ダイオードの特性によらず出力
端子の電圧の上昇は低減できる。しかしながら、素子の
耐圧も向上させた方が信頼性はより高くなることは明ら
かで、以下、それに関して説明する。一般に、MOS FET
等の素子の耐圧はカットオフ状態がもっとも高く、この
電圧に基づきIC等の最大定格を決めている。しかしなが
ら、異常放電などの電流が流入した場合、前述のように
素子が能動状態の時に、素子のドレイン・ソース間には
大きな電圧がかかる可能性がある。素子が能動状態にあ
るときは、ドレイン・ソース間の耐圧は低下しており、
ゲート・ソース間の電圧が大きく（ドレイン電流をたく
さん流す方向に電圧が印加される状態）なるにつれて素
子の耐圧は低下し、ブレークダウンに至る電圧は低くな
る。ここで、回路を正常に働かせるためは、異常放電で
流入した電荷によるドレイン電圧の上昇（例えば、図１
の12bを説明の対象にしている）に耐える必要がある。
その手段の一例として、図１に示す保護用ダイオードを
構成するのと同時に、図１に示すプルダウン側の出力素
子１２bのドレイン・ソース間の耐圧を電源電圧にプル
アップ側保護ダイオード１１aの順方向電圧降下を加え
たもの以上に設定すればよい。当然のことながら、ダイ
オードの順方向電圧降下のみならず、回路内部の配線な
どによる電圧降下も無視できない値となれば、考慮され
なければならないことは述べるまでもない。放電セルを
負荷とするプラズマディスプレイの駆動回路で特徴的な
ことは、素子耐圧が通常のカットオフ時のものよりも、
導通状態の耐圧が重要であることである。実際の駆動回
路では、電源のインピーダンスを低くするため（直流か
ら必要な高周波領域まで）、電源端子での電圧上昇はわ
ずかである。しかしながら、回路の電源端子も上昇する
ようであれば、この電圧の上昇分も素子の耐圧に考慮さ
れなければならない。出力素子１２は、ゲート・ソース
間電圧によってドレイン電流が変化するだけでなく、耐
圧も動作状態で大きく変化することは先に述べた通りで
ある。ここで言えることは、ソース・ゲート間電圧を安
定にし、ノイズやその他いかなる要因によっても耐圧低
下を招くような設計をしないようにすべきである。いず
れにしても、保護ダイオードの過渡的な状態も含めた順
方向電圧降下を、前述のように十分小さくすると同時
に、定格動作時の出力素子の耐圧を電源電圧以上に保
ち、かつ、ゲート・ソース電圧を安定に保ち、動作状態
における素子耐圧の低下を極力抑えることがポイントで
ある。以上は異常放電による電荷が駆動回路に流入する
場合について述べたが、極性が逆で駆動回路から電流が
流出する場合について述べる。この場合は、図１で説明
すると、グランド側から出力端子を通りディスプレイパ
ネルに電流が流れる。この場合は出力端子１８がグラン
ド電位以下になるため、プルアップ側の素子（出力素子
１２aやダイオード11a、１３a）、ここでは示していな
いが、出力素子１２aを駆動するための素子などの耐圧
が重要で、前述同様にプルアップ側は電源電圧にプルダ
ウン側保護ダイオード１１bの順方向電圧降下を加えた
電圧以上の耐圧が必要であることは、先の説明通りであ
る。なお、保護用のダイオードは、駆動回路をICで構成
した場合、もっとも実現性のあるIC内部につくり込む方
法を示したが、電流の流れる方向を図１に示すようにす
れば、出力端子１８と負荷となるパネル電極間に挿入し
ても同様の効果が得られることは説明するまでもない。
この時は、プルアップ側の保護ダイオード１１aは電源
ラインと出力端子１８からパネル電極を結ぶラインの間
に挿入され、プルダウン側の保護ダイオードは、グラン
ドラインと出力端子１８からパネル電極を結ぶラインの
間に挿入される。さらに、図１での説明は、プルアップ
側の素子をn-chのMOS FETで説明したが、C-MOS構造（す
なわちプルアップ側をp-ch MOS FET）で構成しても同様
である。なお、本発明と放電セルと出力端子のラインに
サージに強い種類の抵抗を挿入すれば（保護ダイオード
の接続点より放電セル側の位置に挿入）、駆動回路の信
頼性は飛躍的に向上する。この具体的な構成例を図９に
示す。図９中の符号として、図１と同じものには同じ符
号を付けた。９１は保護抵抗、９２は線路の容量を示
す。該容量は分布定数的なものであるが、駆動回路の出
力等も含む。ここでは、表示を簡単にするために、これ
を１つにまとめて示した。該抵抗の値は５０Ω〜２００
０Ω程度であればよく、アドレス駆動波形が、該抵抗と
該抵抗を含む出力信号線路の容量による時定数のため
に、波形のなまりを許容でき、パネルを正確にアドレス
できれば、抵抗値は大きい方がよい。また、該抵抗とし
ては、異常放電による大きなサージ電流に耐えるものが
必要で、薄膜抵抗よりも、厚膜タイプやバルクタイプ
（ソリッドタイプ）の抵抗が適する。該抵抗は、そこで
異常放電電流のエネルギーを消費して駆動回路側に供給
されるエネルギーを減衰させる役割もあるが、異常放電
電流の波形をなまらせる役割もある。異常放電電流の波
形をなだらかにすることにより、駆動回路に流入される
電流の波形もなだらかにでき、高い電圧の発生を抑えら
れる。これによって、駆動回路の素子の耐圧オーバーが
抑制され、結局、ブレークダウンに至る確率を大幅に低
減化できる。
にダイオードを用いた構成例で説明する。図１は、本発
明の代表的実施例を示したものである。図１において１
１は保護用ダイオードを示しており、便宜上１１aをプ
ルアップ側と呼び１１ｂをプルダウン側と呼んで区別す
る。１２は出力素子を示しており、a,bの区別は前述の
ダイオードと同じである。出力素子は、バイポーラトラ
ンジスタ、FET、IGBT(Insulated Gate Bipolar Transis
tor)，サイリスタ等のスイッチ素子などいろいろなもの
が使えるが、ここでは一般的に使われているMOS FETを
例に説明する。MOS FETもN-chとP-chがあるが、１２aは
図１ではN-chを例に取ったがp-chを用いたC-MOS構造で
も同様に実現できる。１３はMOS FET構造に寄生してで
きるダイオードを示し、a,bの区別は前述と同様で，プ
ルアップ、プルダウンを示している。１４は電源端子を
示し、１５はグランド端子を示している。１６は駆動回
路電源、１７は駆動回路（一般にはIC）、１８は駆動回
路出力端子を示す。以下、図１を用いて本発明を説明す
るが、本発明を説明する前に、図６，図７を用いて異常
放電電流が駆動回路に流入したときの現象を示す。図６
は、放電電流を模擬した電流波形を発生させ、従来駆動
回路の出力端子に印加した場合の各部の電圧、電流波形
を示したものである。図６に示すように、ピーク値が大
きく立ち上がり時間の短い電流が出力端子に流入する
と、本来ならばプルアップ側の寄生ダイオードを通して
電源電圧にクランプされるはずの出力端子電圧が大幅に
上昇し、プルダウン側の出力素子のドレインに大きな電
圧が印加される。このため、素子耐圧を越えてブレーク
ダウン起こす場合が生じていたことは前述の通りであ
る。図６の状態に図１に示す本発明を適用した場合の波
形を図７に示す。図１におけるプルアップ側保護ダイオ
ード１１aの特性は、問題を解決するためのポイントで
あり、十分に吟味しなければならない。以下、具体的に
説明する。１１aに必要な特性は、ダイオードとしての
順方向応答時間（順方向回復時間と呼ばれている）が短
く、大電流領域でも順方向電圧降下が小さいことが必要
となる。すなわち、必ずしもチップ面積が大きいだけが
有利と言うわけではないことを図７、図８に示す。図７
はサージ吸収用に開発された高速ダイオードを図１の保
護用ダイオード１１に用いた場合の特性であるが、図８
は図７で用いたダイオードよりもはるかに大きな電流容
量を有するものであるが、商用電源整流用であり、スピ
ードにはあまり注意されずに設計されたダイオードを用
いた場合である。図７、図８の出力端子の電圧上昇を比
較すると一目瞭然で、ダイオードとしての順方向に電流
を流す動作開始のスピードの速さが非常に効いていると
言える。最適なダイオードとしては、スイッチングスピ
ードも速く、順方向しきい値電圧が小さなショットキー
バリア型なども適している。ここでは、順方向に電流を
流す際の応答時間の重要性を述べたが、ダイオードのス
イッチング特性で重要な逆方向回復時間特性も無視でき
ず、逆方向スピードの特性が悪いと、ダイオード自身が
破損する場合がある。次に、駆動素子の耐圧について述
べる。前述のように、適切な特性を有する保護用ダイオ
ードを挿入すれば、寄生ダイオードの特性によらず出力
端子の電圧の上昇は低減できる。しかしながら、素子の
耐圧も向上させた方が信頼性はより高くなることは明ら
かで、以下、それに関して説明する。一般に、MOS FET
等の素子の耐圧はカットオフ状態がもっとも高く、この
電圧に基づきIC等の最大定格を決めている。しかしなが
ら、異常放電などの電流が流入した場合、前述のように
素子が能動状態の時に、素子のドレイン・ソース間には
大きな電圧がかかる可能性がある。素子が能動状態にあ
るときは、ドレイン・ソース間の耐圧は低下しており、
ゲート・ソース間の電圧が大きく（ドレイン電流をたく
さん流す方向に電圧が印加される状態）なるにつれて素
子の耐圧は低下し、ブレークダウンに至る電圧は低くな
る。ここで、回路を正常に働かせるためは、異常放電で
流入した電荷によるドレイン電圧の上昇（例えば、図１
の12bを説明の対象にしている）に耐える必要がある。
その手段の一例として、図１に示す保護用ダイオードを
構成するのと同時に、図１に示すプルダウン側の出力素
子１２bのドレイン・ソース間の耐圧を電源電圧にプル
アップ側保護ダイオード１１aの順方向電圧降下を加え
たもの以上に設定すればよい。当然のことながら、ダイ
オードの順方向電圧降下のみならず、回路内部の配線な
どによる電圧降下も無視できない値となれば、考慮され
なければならないことは述べるまでもない。放電セルを
負荷とするプラズマディスプレイの駆動回路で特徴的な
ことは、素子耐圧が通常のカットオフ時のものよりも、
導通状態の耐圧が重要であることである。実際の駆動回
路では、電源のインピーダンスを低くするため（直流か
ら必要な高周波領域まで）、電源端子での電圧上昇はわ
ずかである。しかしながら、回路の電源端子も上昇する
ようであれば、この電圧の上昇分も素子の耐圧に考慮さ
れなければならない。出力素子１２は、ゲート・ソース
間電圧によってドレイン電流が変化するだけでなく、耐
圧も動作状態で大きく変化することは先に述べた通りで
ある。ここで言えることは、ソース・ゲート間電圧を安
定にし、ノイズやその他いかなる要因によっても耐圧低
下を招くような設計をしないようにすべきである。いず
れにしても、保護ダイオードの過渡的な状態も含めた順
方向電圧降下を、前述のように十分小さくすると同時
に、定格動作時の出力素子の耐圧を電源電圧以上に保
ち、かつ、ゲート・ソース電圧を安定に保ち、動作状態
における素子耐圧の低下を極力抑えることがポイントで
ある。以上は異常放電による電荷が駆動回路に流入する
場合について述べたが、極性が逆で駆動回路から電流が
流出する場合について述べる。この場合は、図１で説明
すると、グランド側から出力端子を通りディスプレイパ
ネルに電流が流れる。この場合は出力端子１８がグラン
ド電位以下になるため、プルアップ側の素子（出力素子
１２aやダイオード11a、１３a）、ここでは示していな
いが、出力素子１２aを駆動するための素子などの耐圧
が重要で、前述同様にプルアップ側は電源電圧にプルダ
ウン側保護ダイオード１１bの順方向電圧降下を加えた
電圧以上の耐圧が必要であることは、先の説明通りであ
る。なお、保護用のダイオードは、駆動回路をICで構成
した場合、もっとも実現性のあるIC内部につくり込む方
法を示したが、電流の流れる方向を図１に示すようにす
れば、出力端子１８と負荷となるパネル電極間に挿入し
ても同様の効果が得られることは説明するまでもない。
この時は、プルアップ側の保護ダイオード１１aは電源
ラインと出力端子１８からパネル電極を結ぶラインの間
に挿入され、プルダウン側の保護ダイオードは、グラン
ドラインと出力端子１８からパネル電極を結ぶラインの
間に挿入される。さらに、図１での説明は、プルアップ
側の素子をn-chのMOS FETで説明したが、C-MOS構造（す
なわちプルアップ側をp-ch MOS FET）で構成しても同様
である。なお、本発明と放電セルと出力端子のラインに
サージに強い種類の抵抗を挿入すれば（保護ダイオード
の接続点より放電セル側の位置に挿入）、駆動回路の信
頼性は飛躍的に向上する。この具体的な構成例を図９に
示す。図９中の符号として、図１と同じものには同じ符
号を付けた。９１は保護抵抗、９２は線路の容量を示
す。該容量は分布定数的なものであるが、駆動回路の出
力等も含む。ここでは、表示を簡単にするために、これ
を１つにまとめて示した。該抵抗の値は５０Ω〜２００
０Ω程度であればよく、アドレス駆動波形が、該抵抗と
該抵抗を含む出力信号線路の容量による時定数のため
に、波形のなまりを許容でき、パネルを正確にアドレス
できれば、抵抗値は大きい方がよい。また、該抵抗とし
ては、異常放電による大きなサージ電流に耐えるものが
必要で、薄膜抵抗よりも、厚膜タイプやバルクタイプ
（ソリッドタイプ）の抵抗が適する。該抵抗は、そこで
異常放電電流のエネルギーを消費して駆動回路側に供給
されるエネルギーを減衰させる役割もあるが、異常放電
電流の波形をなまらせる役割もある。異常放電電流の波
形をなだらかにすることにより、駆動回路に流入される
電流の波形もなだらかにでき、高い電圧の発生を抑えら
れる。これによって、駆動回路の素子の耐圧オーバーが
抑制され、結局、ブレークダウンに至る確率を大幅に低
減化できる。
【発明の効果】本発明によれば、負荷に起因する異常電
圧や異常電流から、該部の回路素子や、これを用いた駆
動回路の保護が確実となる。例えば、本発明をプラズマ
ディスプレイ装置に適用した場合には、負荷容量の大き
い４０型クラス以上のプラズマディスプレイシステム
や、駆動パルスレートが高く、電極間容量が微細化のた
めに大きくなるＳＶＧＡ（８００×６００ドット）、Ｘ
ＧＡ（１０２４×７６８ドット）、ＳＸＧＡ（１２８０
×１０２４）といった高解像度プラズマディスプレイシ
ステム、ＴＶ・ＨＤＴＶなどといった高輝度高階調プラ
ズマディスプレイシステムの信頼性向上が容易となる。
圧や異常電流から、該部の回路素子や、これを用いた駆
動回路の保護が確実となる。例えば、本発明をプラズマ
ディスプレイ装置に適用した場合には、負荷容量の大き
い４０型クラス以上のプラズマディスプレイシステム
や、駆動パルスレートが高く、電極間容量が微細化のた
めに大きくなるＳＶＧＡ（８００×６００ドット）、Ｘ
ＧＡ（１０２４×７６８ドット）、ＳＸＧＡ（１２８０
×１０２４）といった高解像度プラズマディスプレイシ
ステム、ＴＶ・ＨＤＴＶなどといった高輝度高階調プラ
ズマディスプレイシステムの信頼性向上が容易となる。
【図１】本発明の基本的説明図である。
【図２】従来のプラズマディスプレイパネル駆動回路の
一般構成を示す図である。
一般構成を示す図である。
【図３】一般的なプラズマディスプレイパネルの構造例
を示す図である。
を示す図である。
【図４】異常放電による駆動回路への流入電流の例を示
す図である。
す図である。
【図５】従来のプラズマディスプレイパネル駆動回路の
一例を示す図である。
一例を示す図である。
【図６】出力端子電圧が異常に上昇した場合を示す図で
ある。
ある。
【図７】本発明に関する駆動回路特性を説明する図であ
る。
る。
【図８】本発明に関する駆動回路特性を説明する図であ
る。
る。
【図９】本発明の一実施例を示す図である。
１１…保護用ダイオード、 １２…出力素子、 １３…駆動回路、 １８…出力端子 ２１…ディスプレイパネル、 ２３…アドレス電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 義憲 東京都千代田区神田駿河台四丁目６番地株 式会社日立製作所家電・情報メディア事業 本部内
Claims (8)
- 【請求項１】耐圧値以上の電圧が印加されたとき、耐圧
を越える前に導通動作する構成の回路素子と、 該回路素子に接続された抵抗と、 を備えたことを特徴とする駆動回路。 - 【請求項２】負荷からの電圧が該駆動素子の耐圧を越え
る前に導通する構成の導通部を設けた構成の回路部と、 該回路部に接続された抵抗と、 を備えたことを特徴とする駆動回路。 - 【請求項３】出力素子部と並列に一方向性導通部を有
し、該出力素子部の定格駆動電流出力時の耐圧を電源電
圧値以上にした構成の回路部と、 該回路部に接続された抵抗と、 を備えたことを特徴とする駆動回路。 - 【請求項４】負荷としてのマトリクスパネルと、 該マトリクスパネルの電極からの電圧が駆動部の耐圧を
越える前に導通する特性の導通部を設けた構成の回路部
と、 該回路部と上記マトリクスパネルとの間に接続された抵
抗と、 を備え、 上記マトリクスパネルの電極からの電圧が上記抵抗を介
して上記駆動部に印加される構成としたことを特徴とす
る装置。 - 【請求項５】負荷としてのマトリクスパネルと、 駆動出力素子としてMOS FETを用い、導通方向の電圧降
下を小さくした一方向性導通部を有し、上記マトリクス
パネルの電極に発生する異常電圧が、該駆動出力素子部
の耐圧よりも低くなるようにした回路部と、 該回路部と上記マトリクスパネルとの間に接続された抵
抗と、 を備え、 上記マトリクスパネルの電極での発生電圧が上記抵抗を
介して上記駆動出力素子部に印加される構成としたこと
を特徴とする装置。 - 【請求項６】負荷としてのマトリクスパネルと、 駆動出力素子としてMOS FETを用い、異常電圧が該MOS F
ETの耐圧を越える前に導通する導通部を、該MOS FETに
並列に設けた回路部と、 該回路部と上記マトリクスパネルとの間に接続された抵
抗と、 を備え、 上記マトリクスパネルでの発生電圧が上記抵抗を介して
上記MOS FET部に印加される構成としたことを特徴とす
る装置。 - 【請求項７】負荷としてのマトリクスパネルと、 駆動出力素子としてMOS FETを用い、異常電圧が該MOS F
ETの耐圧を越える前に導通する導通部を、該MOS FETに
並列に設けた回路部と、 該回路部と上記マトリクスパネルとの間に接続された抵
抗と、 を備え、 上記マトリクスパネルでの発生電圧が上記抵抗を介し上
記MOS FET部に印加される構成としたことを特徴とする
装置。 - 【請求項８】負荷としてのマトリクスパネルと、 駆動出力素子としてMOS FETを用い、その寄生ダイオー
ドを、導通方向の電圧降下を小さくし、該マトリクスパ
ネルの電極の異常放電で発生した電圧が該MOSFETの耐圧
よりも低くなるようにした回路部と、 該回路部と上記マトリクスパネルとの間に接続された抵
抗と、 を備え、 上記マトリクスパネルでの発生電圧が上記抵抗を介し上
記MOS FET部に印加される構成としたことを特徴とする
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11121249A JPH11338415A (ja) | 1997-03-27 | 1999-04-28 | 駆動回路及びこれを用いた装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7497997 | 1997-03-27 | ||
| JP9-74979 | 1997-03-27 | ||
| JP11121249A JPH11338415A (ja) | 1997-03-27 | 1999-04-28 | 駆動回路及びこれを用いた装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9115440A Division JPH10326086A (ja) | 1997-03-27 | 1997-05-06 | 回路素子、駆動回路、及びこれらを用いた装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11338415A true JPH11338415A (ja) | 1999-12-10 |
Family
ID=26416135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11121249A Pending JPH11338415A (ja) | 1997-03-27 | 1999-04-28 | 駆動回路及びこれを用いた装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11338415A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
| WO2007023536A1 (ja) * | 2005-08-24 | 2007-03-01 | Fujitsu Hitachi Plasma Display Limited | プラズマディスプレイパネルおよび表示の制御方法 |
| US20090055664A1 (en) * | 2007-08-20 | 2009-02-26 | Funai Electric Co., Ltd. | Communication Device |
| JP2010205808A (ja) * | 2009-03-02 | 2010-09-16 | Hitachi Ltd | 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 |
| CN113192450A (zh) * | 2021-04-27 | 2021-07-30 | 京东方科技集团股份有限公司 | 一种显示装置以及使用方法 |
-
1999
- 1999-04-28 JP JP11121249A patent/JPH11338415A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425481B1 (ko) * | 2001-09-21 | 2004-03-30 | 엘지전자 주식회사 | 플라즈마 디스플레이 패널의 주사/유지전극 구동회로 |
| WO2007023536A1 (ja) * | 2005-08-24 | 2007-03-01 | Fujitsu Hitachi Plasma Display Limited | プラズマディスプレイパネルおよび表示の制御方法 |
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| US8214659B2 (en) * | 2007-08-20 | 2012-07-03 | Funai Electric Co., Ltd. | Communication device having pull-up voltage supply circuit supplying pull-up voltage via one power supply during standby state and another power supply during power-on state |
| JP2010205808A (ja) * | 2009-03-02 | 2010-09-16 | Hitachi Ltd | 半導体装置、およびそれを用いたプラズマディスプレイ駆動用半導体装置 |
| CN113192450A (zh) * | 2021-04-27 | 2021-07-30 | 京东方科技集团股份有限公司 | 一种显示装置以及使用方法 |
| CN113192450B (zh) * | 2021-04-27 | 2023-10-31 | 京东方科技集团股份有限公司 | 一种显示装置以及使用方法 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040428 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050708 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051220 |