JP2001024491A - 容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置 - Google Patents
容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置Info
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- JP2001024491A JP2001024491A JP11192589A JP19258999A JP2001024491A JP 2001024491 A JP2001024491 A JP 2001024491A JP 11192589 A JP11192589 A JP 11192589A JP 19258999 A JP19258999 A JP 19258999A JP 2001024491 A JP2001024491 A JP 2001024491A
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- Control Of Gas Discharge Display Tubes (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】容量性負荷に対し、高速・高電圧パルスを供給
する駆動回路において、ノイズを低減し、出力パルスの
電圧変動を低減する。 【解決手段】ダイオードとダンピング手段とを直列に接
続したものと、出力素子とを並列に接続することによ
り、回路の電流供給能力を低下させることなく、出力ラ
インのインダクタンス成分による出力パルスの電圧変動
を低減する。
する駆動回路において、ノイズを低減し、出力パルスの
電圧変動を低減する。 【解決手段】ダイオードとダンピング手段とを直列に接
続したものと、出力素子とを並列に接続することによ
り、回路の電流供給能力を低下させることなく、出力ラ
インのインダクタンス成分による出力パルスの電圧変動
を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル等の容量性負荷に大電流・高電圧を供給する
駆動回路の構成に関するものである。
レイパネル等の容量性負荷に大電流・高電圧を供給する
駆動回路の構成に関するものである。
【０００２】
【従来の技術】大電流・高電圧を供給する駆動回路の負
荷としてＡＣ型プラズマディスプレイパネル（以下、略
してＰＤＰと記載する）を例に取り、説明する。
荷としてＡＣ型プラズマディスプレイパネル（以下、略
してＰＤＰと記載する）を例に取り、説明する。
【０００３】図３に従来のＡＣ型ＰＤＰの断面構造（図
３（１））、及び電極構造（図３（２））を示す。従来
のＡＣ型ＰＤＰは、維持放電を行うための共通電極Ｘと
走査電極Ｙk（k ＝１〜Ｎ；Ｎは任意の正整数）が誘電
体層３１内に平行して、また、データ書き込みを行うた
めのアドレス電極Ａｉ（ｉ＝１〜Ｍ；Ｍは任意の正整
数）が対向して構成された面放電構造となっている。
３（１））、及び電極構造（図３（２））を示す。従来
のＡＣ型ＰＤＰは、維持放電を行うための共通電極Ｘと
走査電極Ｙk（k ＝１〜Ｎ；Ｎは任意の正整数）が誘電
体層３１内に平行して、また、データ書き込みを行うた
めのアドレス電極Ａｉ（ｉ＝１〜Ｍ；Ｍは任意の正整
数）が対向して構成された面放電構造となっている。
【０００４】このように、ＡＣ型ＰＤＰは、各電極が誘
電体に覆われているため、等価的に表示セルの両端にコ
ンデンサが直列接続された容量性の構造を持つ。上記構
造上の特徴により、一度放電が起きると、放電の際に生
じた荷電粒子が電極上の誘電体に付着する。この付着し
た電荷を壁電荷と呼ぶが、壁電荷が存在する場合、電極
間に既に壁電荷による電圧が形成されているので、外部
印加電圧が放電開始電圧以下でも放電を繰り返し発生さ
せることができる。
電体に覆われているため、等価的に表示セルの両端にコ
ンデンサが直列接続された容量性の構造を持つ。上記構
造上の特徴により、一度放電が起きると、放電の際に生
じた荷電粒子が電極上の誘電体に付着する。この付着し
た電荷を壁電荷と呼ぶが、壁電荷が存在する場合、電極
間に既に壁電荷による電圧が形成されているので、外部
印加電圧が放電開始電圧以下でも放電を繰り返し発生さ
せることができる。
【０００５】ＡＣ型ＰＤＰにおいて、充分な壁電荷を生
成し、安定な放電を発生させるためには、放電時におけ
る外部印加電圧の電圧降下ができるだけ抑えられる低イ
ンピーダンス出力の駆動回路が必要である。
成し、安定な放電を発生させるためには、放電時におけ
る外部印加電圧の電圧降下ができるだけ抑えられる低イ
ンピーダンス出力の駆動回路が必要である。
【０００６】従来技術では、この駆動回路を実現するた
めに、図４に示すようなトーテムポール型回路が用いら
れてきた。この回路では出力素子４１及び４２が交互に
ＯＮ、ＯＦＦを繰り返すことでパルス波形を出力する。
出力素子４１，４２には、スイッチングスピードの速い
ＭＯＳＦＥＴが一般的に使われており、ＯＮ抵抗が小さ
く、最大ドレイン電流の大きなものが採用されている。
１素子のみでは不充分の場合、複数のＭＯＳＦＥＴを並
列に接続して、低インピーダンス化を図る手段も取られ
ている。
めに、図４に示すようなトーテムポール型回路が用いら
れてきた。この回路では出力素子４１及び４２が交互に
ＯＮ、ＯＦＦを繰り返すことでパルス波形を出力する。
出力素子４１，４２には、スイッチングスピードの速い
ＭＯＳＦＥＴが一般的に使われており、ＯＮ抵抗が小さ
く、最大ドレイン電流の大きなものが採用されている。
１素子のみでは不充分の場合、複数のＭＯＳＦＥＴを並
列に接続して、低インピーダンス化を図る手段も取られ
ている。
【０００７】
【発明が解決しようとする課題】パネルは、電極自身の
インダクタンス成分、抵抗成分と電極間容量によるＬＣ
Ｒ回路を形成する。走査電極Ｙ１ 〜 ＹＮの全ての電極
を接地した場合における、共通電極Ｘと走査電極Ｙk間
の入力インピーダンス特性を実際に測定すると、図５の
ように、ある周波数で容量性から誘導性へと変化するこ
とが確認されている。図５に示したインピーダンス特性
から導き出したパネルの等価回路、及びパネル等価回路
の共通電極Ｘにおける電圧、電流波形を図６に示す。
インダクタンス成分、抵抗成分と電極間容量によるＬＣ
Ｒ回路を形成する。走査電極Ｙ１ 〜 ＹＮの全ての電極
を接地した場合における、共通電極Ｘと走査電極Ｙk間
の入力インピーダンス特性を実際に測定すると、図５の
ように、ある周波数で容量性から誘導性へと変化するこ
とが確認されている。図５に示したインピーダンス特性
から導き出したパネルの等価回路、及びパネル等価回路
の共通電極Ｘにおける電圧、電流波形を図６に示す。
【０００８】図６（１）はパネル等価回路を示す図であ
り、インダクタンス成分Ｌｅと抵抗成分Ｒｅと、容量成
分Ｃｅとが直列に接続されて構成される。なお、本パネ
ル等価回路は、全ての走査電極が接地されている場合を
扱ったものである。図６（２）は、パネル等価回路に電
圧を印加した際の、共通電極Ｘにおける電圧波形と電流
波形を示す図である。実際のＰＤＰを駆動した場合にお
いても、共通電極Ｘにおける電圧・電流波形は、図６
（２）に示した波形と同様な波形となることが観測され
ている。
り、インダクタンス成分Ｌｅと抵抗成分Ｒｅと、容量成
分Ｃｅとが直列に接続されて構成される。なお、本パネ
ル等価回路は、全ての走査電極が接地されている場合を
扱ったものである。図６（２）は、パネル等価回路に電
圧を印加した際の、共通電極Ｘにおける電圧波形と電流
波形を示す図である。実際のＰＤＰを駆動した場合にお
いても、共通電極Ｘにおける電圧・電流波形は、図６
（２）に示した波形と同様な波形となることが観測され
ている。
【０００９】図６を参照すれば、共通電極Ｘと走査電極
Ｙk間に電圧が印加されると、共振現象のために、一度
流れた電流の向きとは逆方向に流れる電流があることが
分かる。即ち、パネルに電流を供給すると、パネルから
の戻り電流が駆動回路側に流れてくる。
Ｙk間に電圧が印加されると、共振現象のために、一度
流れた電流の向きとは逆方向に流れる電流があることが
分かる。即ち、パネルに電流を供給すると、パネルから
の戻り電流が駆動回路側に流れてくる。
【００１０】従来駆動回路の出力素子に一般的に使用さ
れているＭＯＳＦＥＴには、ドレイン−ソース間に寄生
ダイオードが存在する。故に、上述したパネルからの戻
り電流が寄生ダイオードを介して電源側に流れ込み、電
源電圧を上昇させる。その結果、所定電圧以上となった
電圧パルスがパネルに印加され、セルを安定に放電させ
ることができなくなる。特に、放電セル数が多く、一つ
一つの放電セル自体が小さいために、セルの放電マージ
ンが小さくなりがちな高精細ＰＤＰに対しては、パネル
印加電圧パルスの変動は誤放電を引き起こしやすい。
れているＭＯＳＦＥＴには、ドレイン−ソース間に寄生
ダイオードが存在する。故に、上述したパネルからの戻
り電流が寄生ダイオードを介して電源側に流れ込み、電
源電圧を上昇させる。その結果、所定電圧以上となった
電圧パルスがパネルに印加され、セルを安定に放電させ
ることができなくなる。特に、放電セル数が多く、一つ
一つの放電セル自体が小さいために、セルの放電マージ
ンが小さくなりがちな高精細ＰＤＰに対しては、パネル
印加電圧パルスの変動は誤放電を引き起こしやすい。
【００１１】また、従来の駆動回路において、スイッチ
ングに用いられる出力素子の技術的進歩により、よりス
イッチングスピードの速い、高電圧・大電流を供給でき
る低インピーダンス出力回路が実現されてきた。その結
果、放電時の特性が非常に良好なものとなったが、出力
回路に流れる高速・大電流の電流パルスが、出力回路ラ
インのインダクタンス成分に起因する過大なオーバーシ
ュートやリンギングを引き起こし、安定した出力パルス
をパネルに印加できなっている。さらに、高速電流パル
スによる回路動作不良や不要輻射ノイズの増大等の問題
を引き起こす可能性も高くなっている。図６（２）のＸ
電極電圧波形に、インダクタンス成分に起因したオーバ
ーシュート波形の一例を示している。
ングに用いられる出力素子の技術的進歩により、よりス
イッチングスピードの速い、高電圧・大電流を供給でき
る低インピーダンス出力回路が実現されてきた。その結
果、放電時の特性が非常に良好なものとなったが、出力
回路に流れる高速・大電流の電流パルスが、出力回路ラ
インのインダクタンス成分に起因する過大なオーバーシ
ュートやリンギングを引き起こし、安定した出力パルス
をパネルに印加できなっている。さらに、高速電流パル
スによる回路動作不良や不要輻射ノイズの増大等の問題
を引き起こす可能性も高くなっている。図６（２）のＸ
電極電圧波形に、インダクタンス成分に起因したオーバ
ーシュート波形の一例を示している。
【００１２】
【課題を解決するための手段】本発明の駆動回路は、電
源と出力端子の間に接続される出力素子と、アノードを
該出力端子側に接続し、カソードが該電源側に接続され
るダイオードと、波形の振動を防止するダンピング手段
とを少なくとも備え、前記ダイオードと前記ダンピング
手段とを直列に接続したものと、前記出力素子とを並列
に接続したことを特徴としている。
源と出力端子の間に接続される出力素子と、アノードを
該出力端子側に接続し、カソードが該電源側に接続され
るダイオードと、波形の振動を防止するダンピング手段
とを少なくとも備え、前記ダイオードと前記ダンピング
手段とを直列に接続したものと、前記出力素子とを並列
に接続したことを特徴としている。
【００１３】駆動回路を上記構成とすることにより、ス
イッチング時におけるオーバーシュートや負荷側からの
戻り電流による電源電圧の変動を、出力素子と並列に接
続したダンピング手段が低減するため、安定な出力電圧
パルスを供給することができる。
イッチング時におけるオーバーシュートや負荷側からの
戻り電流による電源電圧の変動を、出力素子と並列に接
続したダンピング手段が低減するため、安定な出力電圧
パルスを供給することができる。
【００１４】また、ダンピング手段は、負荷側に電流を
供給する経路上に接続されていないため、駆動回路の本
来もつべき電流供給能力を低下させることなく、上記効
果を得ることができる。
供給する経路上に接続されていないため、駆動回路の本
来もつべき電流供給能力を低下させることなく、上記効
果を得ることができる。
【００１５】従来の駆動回路の出力素子にはＭＯＳＦＥ
Ｔが用いられているが、絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）や静電誘導型トランジスタ（ＳＩ
Ｔ）等の寄生ダイオードが存在しない出力素子を用いる
と、負荷側からの電流はダンピング手段を必ず経由して
流れるので、上記ダンピング効果を大きくすることがで
きる。
Ｔが用いられているが、絶縁ゲート型バイポーラトラン
ジスタ（ＩＧＢＴ）や静電誘導型トランジスタ（ＳＩ
Ｔ）等の寄生ダイオードが存在しない出力素子を用いる
と、負荷側からの電流はダンピング手段を必ず経由して
流れるので、上記ダンピング効果を大きくすることがで
きる。
【００１６】
【発明の実施の形態】図１は、本発明の基本的構成の具
体的実施例を示したものである。図１において、本実施
例の駆動回路は、トーテムポール型に接続される出力素
子Ｑ１，Ｑ２と、アノードを出力端子１２と接続し、カ
ソードを電源側に接続するダイオードＤ１と、波形の振
動を防止するダンピング手段１０とを少なくとも備え、
ダイオードＤ１とダンピング手段１０を直列に接続した
ものと、出力素子Ｑ１とを並列に接続することにより構
成されている。１１は、容量性負荷の一例であるプラズ
マディスプレイパネルである。Ｒ１はダンピング用の抵
抗である。Ｄ２は出力素子Ｑ２の保護ダイオード（Ｑ２
がＭＯＳＦＥＴである場合は、ＭＯＳＦＥＴの内部寄生
ダイオード）である。出力素子Ｑ１は出力端子１２を電
源Ｖｓにクランプし、出力素子Ｑ２は出力端子１２をＧ
ＮＤにクランプするための素子であり、出力素子Ｑ１、
Ｑ２が交互にＯＮ、ＯＦＦすることにより、電圧パルス
を出力し、パネル１１を駆動する。
体的実施例を示したものである。図１において、本実施
例の駆動回路は、トーテムポール型に接続される出力素
子Ｑ１，Ｑ２と、アノードを出力端子１２と接続し、カ
ソードを電源側に接続するダイオードＤ１と、波形の振
動を防止するダンピング手段１０とを少なくとも備え、
ダイオードＤ１とダンピング手段１０を直列に接続した
ものと、出力素子Ｑ１とを並列に接続することにより構
成されている。１１は、容量性負荷の一例であるプラズ
マディスプレイパネルである。Ｒ１はダンピング用の抵
抗である。Ｄ２は出力素子Ｑ２の保護ダイオード（Ｑ２
がＭＯＳＦＥＴである場合は、ＭＯＳＦＥＴの内部寄生
ダイオード）である。出力素子Ｑ１は出力端子１２を電
源Ｖｓにクランプし、出力素子Ｑ２は出力端子１２をＧ
ＮＤにクランプするための素子であり、出力素子Ｑ１、
Ｑ２が交互にＯＮ、ＯＦＦすることにより、電圧パルス
を出力し、パネル１１を駆動する。
【００１７】出力素子Ｑ１がＯＮして、パネル１１に電
圧Ｖｓを印加した場合、図６に示したように、パネル電
極のインダクタンス成分とパネル容量とによる共振が生
じ、出力電圧が振動する。また、出力素子のスイッチン
グによるオーバーシュートやリンギングによっても、出
力電圧が変動する。そのため、パネル１１に電圧Ｖｓの
パルスを安定的に供給できない。
圧Ｖｓを印加した場合、図６に示したように、パネル電
極のインダクタンス成分とパネル容量とによる共振が生
じ、出力電圧が振動する。また、出力素子のスイッチン
グによるオーバーシュートやリンギングによっても、出
力電圧が変動する。そのため、パネル１１に電圧Ｖｓの
パルスを安定的に供給できない。
【００１８】しかしながら、本実施例においては、出力
電圧が振動してＶｓ電位以上となった場合、ダイオード
Ｄ１を介し出力側から電源側に電流が流れ、ダイオード
Ｄ１と直列接続された抵抗Ｒ１により振動成分がダンピ
ングされるので、出力電圧の変動を低減することができ
る。
電圧が振動してＶｓ電位以上となった場合、ダイオード
Ｄ１を介し出力側から電源側に電流が流れ、ダイオード
Ｄ１と直列接続された抵抗Ｒ１により振動成分がダンピ
ングされるので、出力電圧の変動を低減することができ
る。
【００１９】出力素子Ｑ１，Ｑ２に、寄生ダイオードが
存在しないＩＧＢＴ等の素子を用いた場合、ダイオード
Ｄ１，Ｄ２は、ＩＧＢＴのコレクタ−エミッタ間逆電圧
印加による素子破壊を保護する役目も併せ持つ。この
時、ダイオードＤ１の順方向電圧と、抵抗Ｒ１において
発生する電圧とを加えた電圧が、出力素子（ＩＧＢＴ）
Ｑ１のコレクタ−エミッタ間逆電圧の定格値を超えない
ように設計する必要がある。ダンピング手段１０が抵抗
Ｒ１ではなく、例えばインダクタンス素子等の抵抗以外
の素子、あるいは複数の回路素子から構成される回路で
あった場合でも、同様である。
存在しないＩＧＢＴ等の素子を用いた場合、ダイオード
Ｄ１，Ｄ２は、ＩＧＢＴのコレクタ−エミッタ間逆電圧
印加による素子破壊を保護する役目も併せ持つ。この
時、ダイオードＤ１の順方向電圧と、抵抗Ｒ１において
発生する電圧とを加えた電圧が、出力素子（ＩＧＢＴ）
Ｑ１のコレクタ−エミッタ間逆電圧の定格値を超えない
ように設計する必要がある。ダンピング手段１０が抵抗
Ｒ１ではなく、例えばインダクタンス素子等の抵抗以外
の素子、あるいは複数の回路素子から構成される回路で
あった場合でも、同様である。
【００２０】図２に、ダンピング手段が複数の回路素子
から構成される駆動回路の一実施例を示す。図２の駆動
回路において、ダンピング手段２０は、インダクタンス
Ｌ２と、抵抗Ｒ２と、ツェナーダイオードＺＤ２とから
構成され、抵抗Ｒ２とツェナーダイオードＺＤ２とを直
列接続したものと、インダクタンスＬ２とが並列に接続
される。
から構成される駆動回路の一実施例を示す。図２の駆動
回路において、ダンピング手段２０は、インダクタンス
Ｌ２と、抵抗Ｒ２と、ツェナーダイオードＺＤ２とから
構成され、抵抗Ｒ２とツェナーダイオードＺＤ２とを直
列接続したものと、インダクタンスＬ２とが並列に接続
される。
【００２１】Ｑ１，Ｑ２はトーテムポール型に接続され
る出力素子であり、Ｄ１，Ｄ２はダイオード、２１は容
量性負荷の一例であるプラズマディスプレイパネルであ
る。
る出力素子であり、Ｄ１，Ｄ２はダイオード、２１は容
量性負荷の一例であるプラズマディスプレイパネルであ
る。
【００２２】出力素子のスイッチングによるオーバーシ
ュートやリンギングによって、電源電圧Ｖｓ以上の電圧
まで出力電圧が変動した場合、ダイオードＤ１を介し出
力側から電源側に電流が流れ、ダイオードＤ１と直列接
続されたインダクタンスＬ２により振動成分がダンピン
グされるので、出力電圧の変動を低減することができ
る。この時、インダクタンスＬ２と並列にツェナーダイ
オードＺＤ２が接続されているため、出力素子（ＩＧＢ
Ｔ）Ｑ１のコレクタ−エミッタ間逆電圧による素子破壊
を防止することができる。抵抗Ｒ２は、電圧振動をダン
ピングする役目と、ツェナーダイオードＺＤ２に流れる
電流を制限する役目をもつ。
ュートやリンギングによって、電源電圧Ｖｓ以上の電圧
まで出力電圧が変動した場合、ダイオードＤ１を介し出
力側から電源側に電流が流れ、ダイオードＤ１と直列接
続されたインダクタンスＬ２により振動成分がダンピン
グされるので、出力電圧の変動を低減することができ
る。この時、インダクタンスＬ２と並列にツェナーダイ
オードＺＤ２が接続されているため、出力素子（ＩＧＢ
Ｔ）Ｑ１のコレクタ−エミッタ間逆電圧による素子破壊
を防止することができる。抵抗Ｒ２は、電圧振動をダン
ピングする役目と、ツェナーダイオードＺＤ２に流れる
電流を制限する役目をもつ。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ダイオードとダンピング手段とを直列に接続したもの
と、出力素子とを並列に接続させる回路構成にすること
で、出力電圧波形の振動を低減することができ、高速電
流パルスによる回路誤動作や不要輻射ノイズを低減する
ことができる。
ダイオードとダンピング手段とを直列に接続したもの
と、出力素子とを並列に接続させる回路構成にすること
で、出力電圧波形の振動を低減することができ、高速電
流パルスによる回路誤動作や不要輻射ノイズを低減する
ことができる。
【００２４】また、波形振動をダンピングする電流経路
が、負荷に大電流を供給するラインとは異なるので、駆
動回路のもつ電流供給能力を落とすことなく、出力電圧
波形の変動を低減することができ、安定な出力パルスを
供給することができる。その結果、ＰＤＰ駆動電圧マー
ジンが拡大し、安定放電に大きく寄与することは明らか
である。これは、セルの数が多く、一つ一つのセル寸法
が小さく、セルの放電マージンの小さくなりがちな高精
細ＰＤＰには効果が大きい。
が、負荷に大電流を供給するラインとは異なるので、駆
動回路のもつ電流供給能力を落とすことなく、出力電圧
波形の変動を低減することができ、安定な出力パルスを
供給することができる。その結果、ＰＤＰ駆動電圧マー
ジンが拡大し、安定放電に大きく寄与することは明らか
である。これは、セルの数が多く、一つ一つのセル寸法
が小さく、セルの放電マージンの小さくなりがちな高精
細ＰＤＰには効果が大きい。
【図１】本発明に係る容量性負荷駆動回路の第１の実施
例を示す回路図である。
例を示す回路図である。
【図２】本発明に係る容量性負荷駆動回路の第２の実施
例を示す回路図である。
例を示す回路図である。
【図３】容量性負荷の一例である従来のＡＣ型プラズマ
ディスプレイパネルの構造図であり、図３（１）は断面
図、図３（２）は電極構造を示す平面図である。
ディスプレイパネルの構造図であり、図３（１）は断面
図、図３（２）は電極構造を示す平面図である。
【図４】従来の容量性負荷駆動回路の一例を示す回路図
である。
である。
【図５】ＡＣ型プラズマディスプレイパネルの入力イン
ピーダンス特性例を示す特性図である。
ピーダンス特性例を示す特性図である。
【図６】ＡＣ型プラズマディスプレイパネルの等価回路
と、等価回路の電圧・電流特性を示す図であり、図６
（１）は等価回路図、図６（２）は等価回路の電圧・電
流波形図である。
と、等価回路の電圧・電流特性を示す図であり、図６
（１）は等価回路図、図６（２）は等価回路の電圧・電
流波形図である。
１０，２０…ダンピング手段、１１，２１，４３，６０
…プラズマディスプレイパネル、１２，２２，４４…出
力端子、３０…前面板、３１ａ，３１ｂ…誘電体層、３
２…蛍光体、３３…障壁、３４…背面板、３５…放電セ
ル、６１…配線浮遊インダクタンス、Ｑ１，Ｑ２，４
１，４２…出力素子、Ｄ１，Ｄ２…ダイオード、Ｒ１，
Ｒ２…抵抗、Ｌ２…インダクタンス、ＺＤ２…ツェナー
ダイオード、Ｘ…共通電極、Ｙｋ，Ｙ１〜ＹＮ…走査電
極、Ａｉ，Ａ１〜ＡＭ…アドレス電極、Ｖｘ…駆動回路
出力端子、Ｌｅ…パネル等価回路におけるインダクタン
ス成分、Ｒｅ…パネル等価回路における抵抗成分、Ｃｅ
…パネル等価回路における容量成分。
…プラズマディスプレイパネル、１２，２２，４４…出
力端子、３０…前面板、３１ａ，３１ｂ…誘電体層、３
２…蛍光体、３３…障壁、３４…背面板、３５…放電セ
ル、６１…配線浮遊インダクタンス、Ｑ１，Ｑ２，４
１，４２…出力素子、Ｄ１，Ｄ２…ダイオード、Ｒ１，
Ｒ２…抵抗、Ｌ２…インダクタンス、ＺＤ２…ツェナー
ダイオード、Ｘ…共通電極、Ｙｋ，Ｙ１〜ＹＮ…走査電
極、Ａｉ，Ａ１〜ＡＭ…アドレス電極、Ｖｘ…駆動回路
出力端子、Ｌｅ…パネル等価回路におけるインダクタン
ス成分、Ｒｅ…パネル等価回路における抵抗成分、Ｃｅ
…パネル等価回路における容量成分。
フロントページの続き Ｆターム(参考） 5C080 AA05 BB05 DD09 DD12 EE29 FF12 GG12 HH02 HH05 JJ03 JJ04 JJ05 JJ06 5J055 AX22 AX25 AX34 AX39 AX63 BX16 CX12 CX29 DX04 DX08 DX09 DX56 DX84 EY01 EY05 EY12 EY13 EZ00 GX01 GX07
Claims (6)
- 【請求項１】電源と出力端子の間に接続される出力素子
と、アノードを該出力端子側に接続し、カソードが該電
源側に接続されるダイオードと、波形の振動を防止する
ダンピング手段とを少なくとも備え、前記ダイオードと
前記ダンピング手段とを直列に接続したものと、前記出
力素子とを並列に接続したことを特徴とする容量性負荷
駆動回路。 - 【請求項２】請求項１において、負荷にプラズマディス
プレイパネル（ＰＤＰ）等の容量性負荷を用いたことを
特徴とする容量性負荷駆動回路。 - 【請求項３】上記請求項１項又は２項において、出力素
子にバイポーラトランジスタ、 絶縁ゲートバイポーラ
トランジスタ（ＩＧＢＴ）、静電誘導トランジスタ（Ｓ
ＩＴ）を用いたことを特徴とする容量性負荷駆動回路。 - 【請求項４】電源と出力端子の間に接続される出力素子
と、アノードを該出力端子側に接続し、カソードが該電
源側に接続されるダイオードと、波形の振動を防止する
ダンピング手段とを少なくとも備え、前記ダイオードと
前記ダンピング手段とを直列に接続したものと、前記出
力素子とを並列に接続したことを特徴とする容量性負荷
駆動回路をもつ表示装置。 - 【請求項５】請求項１において、負荷にプラズマディス
プレイパネル（ＰＤＰ）等の容量性負荷を用いたことを
特徴とする容量性負荷駆動回路をもつ表示装置。 - 【請求項６】請求項１又は２において、出力素子にバイ
ポーラトランジスタ、 絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）、静電誘導トランジスタ（ＳＩＴ）を
用いたことを特徴とする容量性負荷駆動回路をもつ表示
装置。
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|---|---|---|---|
| JP11192589A JP2001024491A (ja) | 1999-07-07 | 1999-07-07 | 容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11192589A JP2001024491A (ja) | 1999-07-07 | 1999-07-07 | 容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置 |
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ID=16293802
Family Applications (1)
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|---|---|---|---|
| JP11192589A Pending JP2001024491A (ja) | 1999-07-07 | 1999-07-07 | 容量性負荷駆動回路及び容量性負荷駆動回路をもつ表示装置 |
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| Country | Link |
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- 1999-07-07 JP JP11192589A patent/JP2001024491A/ja active Pending
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