JPWO2008029483A1 - プラズマディスプレイ装置 - Google Patents
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Abstract
本発明は、プラズマディスプレイ装置のY電極駆動回路又はX電極駆動回路において、維持放電電圧源への又はそれへの補助電圧の流入を防止するためのA/S分離回路における電力消費及び発熱の低減を目的とする。本発明では、Y電極駆動回路又はX電極駆動回路の維持電圧発生回路を、双方向スイッチで構成し、A/S分離回路を削除する。
Description
本発明は、プラズマディスプレイ装置(PDP装置)に関し、特にX電極とY電極に維持放電電圧を印加する駆動回路に関する。
フラットディスプレイパネルを利用したフラットディスプレイ装置は,従来のブラウン管に置き換わり、小型から大型まで広い範囲に渡り実用化が進められつつある。特に大型分野では、PDPがその原理構成上の特性を生かすことにより、普及の主流として商品化が図られつつある。
そして、今後のさらなる広範囲な普及を促すためには、装置自身の低価格化が望まれている。
図1は,3電極型AC面放電方式のPDP装置の全体構成を示す。図示のように、PDP装置は、プラズマディスプレイパネル10と、パネルの駆動回路を有する。プラズマディスプレイパネル10は、横方向(第1方向)に伸び、交互に隣接した配置された複数のX電極及び複数のY電極と、縦方向(第2方向)に伸び、複数のX電極及び複数のY電極と直交するように配置された複数のアドレス(A)電極と、を有する。X電極とY電極の組とアドレス電極の交差部分に表示セルが形成される。
駆動回路は、複数のアドレス電極を駆動するアドレス電極駆動回路11と、複数のY電極に順にスキャンパルスを印加すると共に維持放電電圧及び補助電圧を印加するスキャン回路12と、スキャン回路12に維持放電電圧及び補助電圧を供給するY電極駆動回路13と、複数のX電極に維持放電電圧を印加するX電極駆動回路14と、上記の各回路を制御する駆動制御回路15と、外部から入力される表示信号を処理して駆動制御回路15に供給する信号処理回路16と、外部から供給されるAC電源をDC電源に変換して各部に供給する電源電圧を生成するAC/DC電源回路17と、を有する。
図2は,図1の駆動回路の動作として,画像表示を行うために各電極に印加する基本的な駆動波形を示すものである。ここでは、基準電位はGND(0V)であり、特に言及しない時には、各電極にはこの基準電位が印加されているものとする。
PDPの駆動期間は、リセット(R)期間、アドレス(A)期間、およびサステイン(SUS)期間とからなっている。リセット期間においては、複数のY電極に同時に高電圧のリセット電圧Vw(約400V)を印加して、すべての表示セルで放電を発生させて同じ状態にする初期化を行う。ここでは、リセット電圧Vwまで徐々に電圧値が増加するスロープ波形のリセットパルスRPをY電極に印加したが、印加する波形には各種の変形例があり、またリセットパルスをX電極に印加する場合や、X電極とY電極の両方にリセットパルスを印加する変形例がある。
アドレス期間においては,走査電極であるY電極Y1乃至Ynにスキャン電圧−VyのスキャンパルスSPを順次印加し、スキャンパルスの印加に同期して、点灯する表示セルのアドレス電極に電圧VaのアドレスパルスAPを印加し、点灯する表示セルでアドレス放電を発生させ、壁電荷を蓄積する。
サステイン期間においては,すべてのY電極とX電極に、維持電圧VsのサステインパルスYSUS及びXSUSを交互に印加することにより、先のアドレス期間でアドレス放電により壁電荷が蓄積された表示セルで維持放電が発生し、サステインパルスの印加により維持放電が繰り返される。
図2に示すような一連の駆動波形の基本動作を組合せて、維持放電による発光回数を制御することにより、濃淡の階調表示を行うことも可能であり、現在、サブフレーム方式による階調表示方式が広く採用されている。
PDP装置の構成及び動作については、広く知られているので、これ以上の説明は省略し、本発明が関係するY電極駆動回路13及びX電極駆動回路14について更に説明する。
図3は、従来のY電極駆動回路13の構成例を示す図である。図示のように、Y電極駆動回路13は、維持電圧発生回路21と、補助電圧回路22と、A/S分離回路23と、を有する。維持電圧発生回路21は、維持電圧Vs(約200V)の電圧源と基準電位源(GND)の間に直列に接続されたスイッチ素子Q1とQ2を有する。Q1とQ2の接続ノードがA/S分離回路23に接続される。スイッチ素子Q1とQ2はN型MOSFETである。N型MOSFETは、FETに並列にダイオードが内蔵されている。スイッチ素子Q1とQ2のトリガ電極にはそれぞれ制御信号CUとCDが入力される。
補助電圧回路22は、リセット電圧Vw(約400V)の電圧源とスキャン電圧−Vy(−100V)の電圧源の間に直列に接続されたスイッチ素子Q5と抵抗R1及びR2とスイッチ素子Q6を有する。抵抗R1とR2の接続ノードがA/S分離回路23及びスキャン回路12に接続される。スイッチ素子Q5とQ6はN型MOSFETである。スイッチ素子Q5とQ6のトリガ電極にはそれぞれ制御信号PwとScnが入力される。
A/S分離回路23は、内蔵するダイオードが逆方向になるように直列に接続されたN型MOSFETのスイッチ素子Q3及びQ4を有する。スイッチ素子Q3とQ4のトリガ電極には共通の分離信号A/Sが入力される。
図4は、スキャン回路12を構成する個別スキャン回路18の構成例を示す図である。図示のように、個別スキャン回路18は、基準電源(GND)とY電極駆動回路13の出力端子OUTの間に直列に接続された高速動作可能なスイッチ素子Q7及びQ8と、Q7及びQ8の接続ノードと出力端子OUTの間に図示のように接続された2個のダイオードD1及びD2と、を有する。ダイオードD1は、スイッチSW1を介して出力端子SW1に接続される。SW1は、アドレス期間のみオフ(遮断状態に)され、リセット期間及びサステイン期間にはオン(導通状態に)される。Q7及びQ8の接続ノードが各Y電極に接続される。Q7とQ8のトリガ電極にはスキャン信号YSと/YSがそれぞれ入力される。スキャン回路12は、Y電極の個数に対応した複数の個別スキャン回路18で構成される。複数の個別スキャン回路18は、1チップ又は複数のチップに集積されている。
X電極駆動回路14は、図2の駆動波形を使用する場合には、維持電圧発生回路21と同じ構成の回路で構成される。なお、X電極にリセットパルスなどの補助電圧を印加する場合には、Y電極駆動回路13と同様に、補助電圧回路及びA/S分離回路を有する構成が用いられる。
図5は、図2に示した駆動波形を印加する場合の、Y電極駆動回路13における各制御信号の変化を示すタイムチャートである。
リセット期間では、A/Sを「低(L)」にして、A/S分離回路23をオフ状態にした上で、Pwを「高(H)」にして出力端子OUTにVwを供給する。抵抗R1が設けられているので、出力端子OUTの電圧は図示のようにVwまで徐々に電圧が増加する。この時、CU、CD、Scn、YS及び/YSはすべてLであり、SW1はオンであり、X電極駆動回路14及びアドレス電極駆動回路11の出力はすべてGNDである。出力端子OUTがリセット電圧Vwになるように増加すると、ダイオードD2を介して各Y電極にリセット電圧Vwが印加される。
リセット期間の終了する直前にPwがLに変化し、アドレス期間が開始すると、ScnがHに変化して、出力端子OUTの電圧が徐々に−Vyに変化する。Sw1はオフされる。出力端子OUTの電圧がGND以下になると、すべてのYSをHにしてQ7をオンして各Y電極をGNDにする。出力端子OUTの電圧が−Vyになった時に、YS及び/YSに順次スキャンパルスを印加する。具体的には、YSをLに、/YSをHにするスキャンパルスを順次印加する。これにより、Q7がオフし、Q8がオンする。スキャンパルスを印加する前及びスキャンパルスの印加が終了した後は、YSがHに、/YSがLに戻り、Q7がオンし、Q8がオフする。このようにしてスキャンパルスが複数のY電極に順次印加される。
アドレス期間が終了するとScnがLに変化し、サステイン期間が始まる。この時、Y電極はすべてGNDである。サステイン期間では、SW1がオンし、A/SがHに変化する。そして、CUをHに、CDをLに変化させると、Q1がオンし、Q2がオフして、出力端子OUTがVsになり、Y電極がVsになる。すなわち、Y電極にサステインパルスが印加される。そして、CUをLに、CDをHに変化させると、Q1がオフし、Q2がオンして、出力端子OUTがGNDになる。一方、X電極駆動回路14からは、X電極にサステインパルスが印加される。
以上、PDP装置の駆動回路については、特許文献1(特開平9−97034号)及び特許文献2(特開2003−15600号)など記載されており、広く知られているので、これ以上の説明は省略する。
図3において、リセット電圧Vwが出力端子OUTに出力される時、A/S分離回路23が設けられていないと、Q1の端子にVs(200V)より高いリセット電圧Vw(400V)が印加されるため、Vw電圧源から、Q5、R1及びQ1に内蔵されたダイオードを介して、Vs電圧源に電流が流入することになる。また、スキャン電圧−Vyが出力端子OUTに出力される時、A/S分離回路23が設けられていないと、Q2の端子に基準電圧(GND)より低いスキャン電圧−Vy(−100V)が印加されるため、基準電位源(GND)から、Q6、R2及びQ2に内蔵されたダイオードを介して、−Vy電圧源に電流が流入することになる。A/S分離回路23は、このような電流の流入を防止するために設けられる。
特開平9−97034号
特開2003−15600号
そして、今後のさらなる広範囲な普及を促すためには、装置自身の低価格化が望まれている。
図1は,3電極型AC面放電方式のPDP装置の全体構成を示す。図示のように、PDP装置は、プラズマディスプレイパネル10と、パネルの駆動回路を有する。プラズマディスプレイパネル10は、横方向(第1方向)に伸び、交互に隣接した配置された複数のX電極及び複数のY電極と、縦方向(第2方向)に伸び、複数のX電極及び複数のY電極と直交するように配置された複数のアドレス(A)電極と、を有する。X電極とY電極の組とアドレス電極の交差部分に表示セルが形成される。
駆動回路は、複数のアドレス電極を駆動するアドレス電極駆動回路11と、複数のY電極に順にスキャンパルスを印加すると共に維持放電電圧及び補助電圧を印加するスキャン回路12と、スキャン回路12に維持放電電圧及び補助電圧を供給するY電極駆動回路13と、複数のX電極に維持放電電圧を印加するX電極駆動回路14と、上記の各回路を制御する駆動制御回路15と、外部から入力される表示信号を処理して駆動制御回路15に供給する信号処理回路16と、外部から供給されるAC電源をDC電源に変換して各部に供給する電源電圧を生成するAC/DC電源回路17と、を有する。
図2は,図1の駆動回路の動作として,画像表示を行うために各電極に印加する基本的な駆動波形を示すものである。ここでは、基準電位はGND(0V)であり、特に言及しない時には、各電極にはこの基準電位が印加されているものとする。
PDPの駆動期間は、リセット(R)期間、アドレス(A)期間、およびサステイン(SUS)期間とからなっている。リセット期間においては、複数のY電極に同時に高電圧のリセット電圧Vw(約400V)を印加して、すべての表示セルで放電を発生させて同じ状態にする初期化を行う。ここでは、リセット電圧Vwまで徐々に電圧値が増加するスロープ波形のリセットパルスRPをY電極に印加したが、印加する波形には各種の変形例があり、またリセットパルスをX電極に印加する場合や、X電極とY電極の両方にリセットパルスを印加する変形例がある。
アドレス期間においては,走査電極であるY電極Y1乃至Ynにスキャン電圧−VyのスキャンパルスSPを順次印加し、スキャンパルスの印加に同期して、点灯する表示セルのアドレス電極に電圧VaのアドレスパルスAPを印加し、点灯する表示セルでアドレス放電を発生させ、壁電荷を蓄積する。
サステイン期間においては,すべてのY電極とX電極に、維持電圧VsのサステインパルスYSUS及びXSUSを交互に印加することにより、先のアドレス期間でアドレス放電により壁電荷が蓄積された表示セルで維持放電が発生し、サステインパルスの印加により維持放電が繰り返される。
図2に示すような一連の駆動波形の基本動作を組合せて、維持放電による発光回数を制御することにより、濃淡の階調表示を行うことも可能であり、現在、サブフレーム方式による階調表示方式が広く採用されている。
PDP装置の構成及び動作については、広く知られているので、これ以上の説明は省略し、本発明が関係するY電極駆動回路13及びX電極駆動回路14について更に説明する。
図3は、従来のY電極駆動回路13の構成例を示す図である。図示のように、Y電極駆動回路13は、維持電圧発生回路21と、補助電圧回路22と、A/S分離回路23と、を有する。維持電圧発生回路21は、維持電圧Vs(約200V)の電圧源と基準電位源(GND)の間に直列に接続されたスイッチ素子Q1とQ2を有する。Q1とQ2の接続ノードがA/S分離回路23に接続される。スイッチ素子Q1とQ2はN型MOSFETである。N型MOSFETは、FETに並列にダイオードが内蔵されている。スイッチ素子Q1とQ2のトリガ電極にはそれぞれ制御信号CUとCDが入力される。
補助電圧回路22は、リセット電圧Vw(約400V)の電圧源とスキャン電圧−Vy(−100V)の電圧源の間に直列に接続されたスイッチ素子Q5と抵抗R1及びR2とスイッチ素子Q6を有する。抵抗R1とR2の接続ノードがA/S分離回路23及びスキャン回路12に接続される。スイッチ素子Q5とQ6はN型MOSFETである。スイッチ素子Q5とQ6のトリガ電極にはそれぞれ制御信号PwとScnが入力される。
A/S分離回路23は、内蔵するダイオードが逆方向になるように直列に接続されたN型MOSFETのスイッチ素子Q3及びQ4を有する。スイッチ素子Q3とQ4のトリガ電極には共通の分離信号A/Sが入力される。
図4は、スキャン回路12を構成する個別スキャン回路18の構成例を示す図である。図示のように、個別スキャン回路18は、基準電源(GND)とY電極駆動回路13の出力端子OUTの間に直列に接続された高速動作可能なスイッチ素子Q7及びQ8と、Q7及びQ8の接続ノードと出力端子OUTの間に図示のように接続された2個のダイオードD1及びD2と、を有する。ダイオードD1は、スイッチSW1を介して出力端子SW1に接続される。SW1は、アドレス期間のみオフ(遮断状態に)され、リセット期間及びサステイン期間にはオン(導通状態に)される。Q7及びQ8の接続ノードが各Y電極に接続される。Q7とQ8のトリガ電極にはスキャン信号YSと/YSがそれぞれ入力される。スキャン回路12は、Y電極の個数に対応した複数の個別スキャン回路18で構成される。複数の個別スキャン回路18は、1チップ又は複数のチップに集積されている。
X電極駆動回路14は、図2の駆動波形を使用する場合には、維持電圧発生回路21と同じ構成の回路で構成される。なお、X電極にリセットパルスなどの補助電圧を印加する場合には、Y電極駆動回路13と同様に、補助電圧回路及びA/S分離回路を有する構成が用いられる。
図5は、図2に示した駆動波形を印加する場合の、Y電極駆動回路13における各制御信号の変化を示すタイムチャートである。
リセット期間では、A/Sを「低(L)」にして、A/S分離回路23をオフ状態にした上で、Pwを「高(H)」にして出力端子OUTにVwを供給する。抵抗R1が設けられているので、出力端子OUTの電圧は図示のようにVwまで徐々に電圧が増加する。この時、CU、CD、Scn、YS及び/YSはすべてLであり、SW1はオンであり、X電極駆動回路14及びアドレス電極駆動回路11の出力はすべてGNDである。出力端子OUTがリセット電圧Vwになるように増加すると、ダイオードD2を介して各Y電極にリセット電圧Vwが印加される。
リセット期間の終了する直前にPwがLに変化し、アドレス期間が開始すると、ScnがHに変化して、出力端子OUTの電圧が徐々に−Vyに変化する。Sw1はオフされる。出力端子OUTの電圧がGND以下になると、すべてのYSをHにしてQ7をオンして各Y電極をGNDにする。出力端子OUTの電圧が−Vyになった時に、YS及び/YSに順次スキャンパルスを印加する。具体的には、YSをLに、/YSをHにするスキャンパルスを順次印加する。これにより、Q7がオフし、Q8がオンする。スキャンパルスを印加する前及びスキャンパルスの印加が終了した後は、YSがHに、/YSがLに戻り、Q7がオンし、Q8がオフする。このようにしてスキャンパルスが複数のY電極に順次印加される。
アドレス期間が終了するとScnがLに変化し、サステイン期間が始まる。この時、Y電極はすべてGNDである。サステイン期間では、SW1がオンし、A/SがHに変化する。そして、CUをHに、CDをLに変化させると、Q1がオンし、Q2がオフして、出力端子OUTがVsになり、Y電極がVsになる。すなわち、Y電極にサステインパルスが印加される。そして、CUをLに、CDをHに変化させると、Q1がオフし、Q2がオンして、出力端子OUTがGNDになる。一方、X電極駆動回路14からは、X電極にサステインパルスが印加される。
以上、PDP装置の駆動回路については、特許文献1(特開平9−97034号)及び特許文献2(特開2003−15600号)など記載されており、広く知られているので、これ以上の説明は省略する。
図3において、リセット電圧Vwが出力端子OUTに出力される時、A/S分離回路23が設けられていないと、Q1の端子にVs(200V)より高いリセット電圧Vw(400V)が印加されるため、Vw電圧源から、Q5、R1及びQ1に内蔵されたダイオードを介して、Vs電圧源に電流が流入することになる。また、スキャン電圧−Vyが出力端子OUTに出力される時、A/S分離回路23が設けられていないと、Q2の端子に基準電圧(GND)より低いスキャン電圧−Vy(−100V)が印加されるため、基準電位源(GND)から、Q6、R2及びQ2に内蔵されたダイオードを介して、−Vy電圧源に電流が流入することになる。A/S分離回路23は、このような電流の流入を防止するために設けられる。
A/S分離回路は、上記のように、補助電圧回路22から維持電圧発生回路21への電流の流入を防止するが、サステイン期間にはA/S信号をHにしてオン状態になる。この状態で、Q1がオンした時にはVs電圧源から出力端子OUTに流れ出す電流が、Q2がオンした時には出力端子OUTから基準電位源に流れ込む電流が、交互に通過し、発熱による損失の大きな原因となっていた。
また、A/S分離回路を構成するスイッチ素子Q3及びQ4には、補助電圧回路22の出力する電圧に対する耐圧が必要である。更に、スイッチ素子Q3及びQ4は、サステイン電流に対する抵抗を小さくするため、オン抵抗が小さいことが要求される。このような要求を満たすスイッチ素子は高価であり、製造コスト増加の要因になる。
本発明は、上記のような問題を解決することを目的とする。
上記目的を実現するため、本発明のプラズマディスプレイ装置では、スイッチ素子Q1及びQ2又はその一方を双方向スイッチにして、A/S分離回路を削除した。
すなわち、本発明のプラズマディスプレイ装置は、第1の方向に延びる複数のX電極と、前記第1の方向に延び、前記X電極に隣接して配置された複数のY電極と、前記第1の方向に実質的に垂直な第2の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、前記複数のX電極を駆動するX電極駆動回路と、前記複数のY電極を駆動するY電極駆動回路と、前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、前記複数のX電極と前記複数のY電極間に、交互に維持放電電圧が印加され、前記複数のX電極及び前記複数のY電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、前記補助電圧が印加される電極を駆動する少なくとも一方の前記X電極駆動回路及び前記Y電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第1スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第2スイッチ回路と、を有し、前記第1スイッチ回路と前記第2スイッチ回路の少なくとも一方は、スイッチと該スイッチに並列に設けられたダイオードとで構成される2個のスイッチ素子を直列に接続した双方向スイッチで構成されることを特徴とする。
補助電圧発生回路が維持放電電圧の高側電圧より高い電圧を出力する時に、第1スイッチ回路が双方向スイッチで構成され、補助電圧発生回路が維持放電電圧の低側電圧より低い電圧を出力する時に、第2スイッチ回路が双方向スイッチで構成される。従って、補助電圧発生回路が維持放電電圧の高側電圧より高い電圧及び維持放電電圧の低側電圧より低い電圧を出力する時には、第1及び第2スイッチ回路の両方が双方向スイッチで構成される。
双方向スイッチは、ダイオードを内蔵した2個のN型MOSFETを直列に接続して構成しても、2個のP型MOSFETを直列に接続して構成しても、N型MOSFETとP型MOSFETを直列に接続して構成しても、IGBT、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト素子などのダイオードを内蔵しない素子と、ダイオードと、を並列に接続することにより構成してもよい。
本発明では、サステイン電流が流れる経路における高耐圧のスイッチ素子を1個減らすことができ、しかもより耐圧の低いスイッチ素子を使用できる。これにより、消費電流及び製造コストを低減できると共に、電極に印加される電流波形の立ち上がりを改善して、プラズマディスプレイ装置の表示特性を改善することができる。
また、A/S分離回路を構成するスイッチ素子Q3及びQ4には、補助電圧回路22の出力する電圧に対する耐圧が必要である。更に、スイッチ素子Q3及びQ4は、サステイン電流に対する抵抗を小さくするため、オン抵抗が小さいことが要求される。このような要求を満たすスイッチ素子は高価であり、製造コスト増加の要因になる。
本発明は、上記のような問題を解決することを目的とする。
上記目的を実現するため、本発明のプラズマディスプレイ装置では、スイッチ素子Q1及びQ2又はその一方を双方向スイッチにして、A/S分離回路を削除した。
すなわち、本発明のプラズマディスプレイ装置は、第1の方向に延びる複数のX電極と、前記第1の方向に延び、前記X電極に隣接して配置された複数のY電極と、前記第1の方向に実質的に垂直な第2の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、前記複数のX電極を駆動するX電極駆動回路と、前記複数のY電極を駆動するY電極駆動回路と、前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、前記複数のX電極と前記複数のY電極間に、交互に維持放電電圧が印加され、前記複数のX電極及び前記複数のY電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、前記補助電圧が印加される電極を駆動する少なくとも一方の前記X電極駆動回路及び前記Y電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第1スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第2スイッチ回路と、を有し、前記第1スイッチ回路と前記第2スイッチ回路の少なくとも一方は、スイッチと該スイッチに並列に設けられたダイオードとで構成される2個のスイッチ素子を直列に接続した双方向スイッチで構成されることを特徴とする。
補助電圧発生回路が維持放電電圧の高側電圧より高い電圧を出力する時に、第1スイッチ回路が双方向スイッチで構成され、補助電圧発生回路が維持放電電圧の低側電圧より低い電圧を出力する時に、第2スイッチ回路が双方向スイッチで構成される。従って、補助電圧発生回路が維持放電電圧の高側電圧より高い電圧及び維持放電電圧の低側電圧より低い電圧を出力する時には、第1及び第2スイッチ回路の両方が双方向スイッチで構成される。
双方向スイッチは、ダイオードを内蔵した2個のN型MOSFETを直列に接続して構成しても、2個のP型MOSFETを直列に接続して構成しても、N型MOSFETとP型MOSFETを直列に接続して構成しても、IGBT、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト素子などのダイオードを内蔵しない素子と、ダイオードと、を並列に接続することにより構成してもよい。
本発明では、サステイン電流が流れる経路における高耐圧のスイッチ素子を1個減らすことができ、しかもより耐圧の低いスイッチ素子を使用できる。これにより、消費電流及び製造コストを低減できると共に、電極に印加される電流波形の立ち上がりを改善して、プラズマディスプレイ装置の表示特性を改善することができる。
図1は、従来のプラズマディスプレイ装置の全体構成を示す図である。
図2は、プラズマディスプレイ装置の駆動波形図である。
図3は、従来のY電極駆動回路の構成を示す図である。
図4は、スキャン回路の構成例を示す図である。
図5は、Y電極駆動回路における制御信号の変化を示すタイムチャートである。
図6は、本発明の第1実施例のプラズマディスプレイ装置の全体構成を示す図である。
図7は、第1実施例のY電極駆動回路の構成を示す図である。
図8は、第2実施例のY電極駆動回路の構成を示す図である。
図9は、第3実施例のY電極駆動回路の構成を示す図である。
図10は、第4実施例のY電極駆動回路の構成を示す図である。
図2は、プラズマディスプレイ装置の駆動波形図である。
図3は、従来のY電極駆動回路の構成を示す図である。
図4は、スキャン回路の構成例を示す図である。
図5は、Y電極駆動回路における制御信号の変化を示すタイムチャートである。
図6は、本発明の第1実施例のプラズマディスプレイ装置の全体構成を示す図である。
図7は、第1実施例のY電極駆動回路の構成を示す図である。
図8は、第2実施例のY電極駆動回路の構成を示す図である。
図9は、第3実施例のY電極駆動回路の構成を示す図である。
図10は、第4実施例のY電極駆動回路の構成を示す図である。
図6は、本発明の第1実施例のプラズマディスプレイ装置(PDP装置)の全体構成を示す図である。第1実施例のPDP装置は、図1に示した従来のPDP装置のY電極駆動回路13において、A/S分離回路23を削除して、維持電圧発生回路21の構成を変更したもので、他の部分は従来例と同じである。また、図2に示した駆動波形が各電極に印加される。
図7は、第1実施例のPDP装置のY電極駆動回路13の構成を示す図である。図示のように、補助電圧回路22は、従来例と同じ構成を有する。維持電圧発生回路21は、図3のQ1の代わりに、N型MOSFETのスイッチ素子Q11とQ12を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチ24を使用する。同様に、図3のQ2の代わりに、N型MOSFETのスイッチ素子Q21とQ22を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチを使用する。
双方向スイッチであるため、Vw電圧源からのVs電圧源への電流の流入及び基準電位源(GND)からの−Vy電圧源への電流の流入が防止できる。
ここで、図3の回路との比較を行う。図3の従来の回路において、Vs=200V、Vw=400V及び−Vy=−100Vの場合、Q1及びQ2は、一方がオンの時に、両端に200Vが印加されるため、耐圧(Vds)が200V以上であることが必要である。Q3は、A/SがHで、Q1がオンした時に両端に200Vが印加される場合があるので、Vdsが200V以上であることが必要である。Q4は、Q5がオンした時に、両端にVw(400V)が印加される場合があるので、Vdsが400V以上であることが必要である。Q5及びQ6は、両端にVw+Vy(400V+100V=500V)が印加される場合があるので、Vdsが500V以上であることが必要である。
維持放電期間において維持電圧を出力する時には、Q3及びQ4がオン状態になり、CUがHになり、Vs電圧源からQ1のチャンネル、Q3のチャンネル、及びQ4のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Q1(Vds=200V以上)とQ3(Vds=200V以上)とQ4(Vds=400V以上)を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、Q3及びQ4がオン状態になり、CDがHになり、Q4のチャンネル、Q3のチャンネルとボディダイオード、及びQ2のチャンネル、を通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Q4(Vds=400V以上)とQ3(Vds=200V以上)とQ2(Vds=200V以上)を通過することになる。
これに対して、第1実施例では、Q11はCUがHの時に両端に200Vが印加される場合があるので、Vds=200V以上であることが必要である。Q12は、Q5がオンの時、両端に400Vが印加される場合があるので、Vds=400V以上であることが必要である。Q21は、Q5がオンの時、両端に400Vが印加される場合があるので、Vds=400V以上であることが必要である。Q22は、Q6がオンの時に、両端に−Vy(−100V)が印加されるので、Vds=100V以上であることが必要である。Q5とQ6は、図3と同様である。
維持放電期間において維持電圧を出力する時には、CUがHになり、Vs電圧源からQ11のチャンネル及びQ2のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Q11(Vds=200V以上)とQ12(Vds=400V以上)を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、CDがHになり、Q21のチャンネル及びQ22のチャンネルとボディダイオードを通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Q21(Vds=400V以上)とQ22(Vds=100V以上)を通過することになる。
従って、第1実施例では、維持電圧を印加する時のサステイン電流が流れる経路では、図3の従来例に比べて、Vds=200V以上のスイッチ素子を1個減らすことができる。
そして、維持電圧を引き込む時のサステイン電流が流れる経路では、図3の従来例に比べて、Vds=200V以上のスイッチ素子を1個減らすことができ、更に1個のスイッチ素子をVds=100V以上の素子にすることができる。
本発明の第2実施例のPDP装置は、リセットパルスRPをX電極に印加するように変更したものである。
図8は第2実施例のPDP装置のX電極駆動回路14の構成を、図9は第2実施例のPDP装置のY電極駆動回路13の構成を、示す。第2実施例のX電極駆動回路14は、維持電圧発生回路21と、維持放電電圧Vsより大きな電圧Vwを出力する補助電圧回路22と、を有する。補助電圧回路22は、維持放電電圧Vsより大きな電圧Vwを出力するが、基準電位GNDより低い電圧は出力しない。そのため、図8に示すように、維持電圧発生回路21の低側(ローサイド側)では、双方向スイッチを使用する必要はなく、図3と同様にスイッチ素子Q2が使用される。
図9に示すように、第2実施例のY電極駆動回路13は、第1実施例において、補助電圧回路22のVwを出力する部分を削除し、維持電圧発生回路21の双方向スイッチ24の代わりに図3の従来例と同じQ1を設けたものである。補助電圧回路22は、維持電圧Vsより大きな電圧を出力しないので、Q1を設けても問題は生じない。
図10は、本発明の第3実施例のPDP装置のY電極駆動回路13の構成を示す図である。第3実施例のY電極駆動回路13は、第1実施例において、N型MOSFETQ11、Q12、Q21及びQ22の代わりに、絶縁ゲート・バイポーラ・トランジスタ(IGBT)BT11、BT12、BT21及びBT22を使用したものである。IGBTは、ボディダイオードが内蔵されないので、図示のように、各IGBTに並列に図示のような方向のダイオードD11、D12、D21及びD22を設ける。これはIGBTの逆方向の耐圧があまり大きくなく、逆電圧が印加された時に破壊される可能性があるので、それを防止するためである。動作などは第1実施例と同じであるので、説明は省略する。
なお、IGBTの代わりに、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト(SiC)素子などを使用することも可能であり、これらの素子はダイオードを内蔵しないので、ダイオードを並列に接続する。
以上本発明の実施例を説明したが、各種の変形例が可能である。例えば、各電極に印加する電圧は、適宜決定され、それに応じて駆動回路の構成が適宜決定される。
図7は、第1実施例のPDP装置のY電極駆動回路13の構成を示す図である。図示のように、補助電圧回路22は、従来例と同じ構成を有する。維持電圧発生回路21は、図3のQ1の代わりに、N型MOSFETのスイッチ素子Q11とQ12を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチ24を使用する。同様に、図3のQ2の代わりに、N型MOSFETのスイッチ素子Q21とQ22を内蔵ダイオードの方向が逆になるように直列に接続した双方向スイッチを使用する。
双方向スイッチであるため、Vw電圧源からのVs電圧源への電流の流入及び基準電位源(GND)からの−Vy電圧源への電流の流入が防止できる。
ここで、図3の回路との比較を行う。図3の従来の回路において、Vs=200V、Vw=400V及び−Vy=−100Vの場合、Q1及びQ2は、一方がオンの時に、両端に200Vが印加されるため、耐圧(Vds)が200V以上であることが必要である。Q3は、A/SがHで、Q1がオンした時に両端に200Vが印加される場合があるので、Vdsが200V以上であることが必要である。Q4は、Q5がオンした時に、両端にVw(400V)が印加される場合があるので、Vdsが400V以上であることが必要である。Q5及びQ6は、両端にVw+Vy(400V+100V=500V)が印加される場合があるので、Vdsが500V以上であることが必要である。
維持放電期間において維持電圧を出力する時には、Q3及びQ4がオン状態になり、CUがHになり、Vs電圧源からQ1のチャンネル、Q3のチャンネル、及びQ4のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Q1(Vds=200V以上)とQ3(Vds=200V以上)とQ4(Vds=400V以上)を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、Q3及びQ4がオン状態になり、CDがHになり、Q4のチャンネル、Q3のチャンネルとボディダイオード、及びQ2のチャンネル、を通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Q4(Vds=400V以上)とQ3(Vds=200V以上)とQ2(Vds=200V以上)を通過することになる。
これに対して、第1実施例では、Q11はCUがHの時に両端に200Vが印加される場合があるので、Vds=200V以上であることが必要である。Q12は、Q5がオンの時、両端に400Vが印加される場合があるので、Vds=400V以上であることが必要である。Q21は、Q5がオンの時、両端に400Vが印加される場合があるので、Vds=400V以上であることが必要である。Q22は、Q6がオンの時に、両端に−Vy(−100V)が印加されるので、Vds=100V以上であることが必要である。Q5とQ6は、図3と同様である。
維持放電期間において維持電圧を出力する時には、CUがHになり、Vs電圧源からQ11のチャンネル及びQ2のチャンネルとボディダイオードを通過してパネルへ電流が供給される。つまり、サステイン電流は、Q11(Vds=200V以上)とQ12(Vds=400V以上)を通過することになる。
同様に、維持放電期間において電極を基準電圧に引き込む時には、CDがHになり、Q21のチャンネル及びQ22のチャンネルとボディダイオードを通過してパネルから基準電圧源へ電流が流れる。つまり、サステイン電流は、Q21(Vds=400V以上)とQ22(Vds=100V以上)を通過することになる。
従って、第1実施例では、維持電圧を印加する時のサステイン電流が流れる経路では、図3の従来例に比べて、Vds=200V以上のスイッチ素子を1個減らすことができる。
そして、維持電圧を引き込む時のサステイン電流が流れる経路では、図3の従来例に比べて、Vds=200V以上のスイッチ素子を1個減らすことができ、更に1個のスイッチ素子をVds=100V以上の素子にすることができる。
本発明の第2実施例のPDP装置は、リセットパルスRPをX電極に印加するように変更したものである。
図8は第2実施例のPDP装置のX電極駆動回路14の構成を、図9は第2実施例のPDP装置のY電極駆動回路13の構成を、示す。第2実施例のX電極駆動回路14は、維持電圧発生回路21と、維持放電電圧Vsより大きな電圧Vwを出力する補助電圧回路22と、を有する。補助電圧回路22は、維持放電電圧Vsより大きな電圧Vwを出力するが、基準電位GNDより低い電圧は出力しない。そのため、図8に示すように、維持電圧発生回路21の低側(ローサイド側)では、双方向スイッチを使用する必要はなく、図3と同様にスイッチ素子Q2が使用される。
図9に示すように、第2実施例のY電極駆動回路13は、第1実施例において、補助電圧回路22のVwを出力する部分を削除し、維持電圧発生回路21の双方向スイッチ24の代わりに図3の従来例と同じQ1を設けたものである。補助電圧回路22は、維持電圧Vsより大きな電圧を出力しないので、Q1を設けても問題は生じない。
図10は、本発明の第3実施例のPDP装置のY電極駆動回路13の構成を示す図である。第3実施例のY電極駆動回路13は、第1実施例において、N型MOSFETQ11、Q12、Q21及びQ22の代わりに、絶縁ゲート・バイポーラ・トランジスタ(IGBT)BT11、BT12、BT21及びBT22を使用したものである。IGBTは、ボディダイオードが内蔵されないので、図示のように、各IGBTに並列に図示のような方向のダイオードD11、D12、D21及びD22を設ける。これはIGBTの逆方向の耐圧があまり大きくなく、逆電圧が印加された時に破壊される可能性があるので、それを防止するためである。動作などは第1実施例と同じであるので、説明は省略する。
なお、IGBTの代わりに、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト(SiC)素子などを使用することも可能であり、これらの素子はダイオードを内蔵しないので、ダイオードを並列に接続する。
以上本発明の実施例を説明したが、各種の変形例が可能である。例えば、各電極に印加する電圧は、適宜決定され、それに応じて駆動回路の構成が適宜決定される。
Claims (14)
- 第1の方向に延びる複数のX電極と、前記第1の方向に延び、前記X電極に隣接して配置された複数のY電極と、前記第1の方向に実質的に垂直な第2の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、
前記複数のX電極を駆動するX電極駆動回路と、
前記複数のY電極を駆動するY電極駆動回路と、
前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、
前記複数のX電極と前記複数のY電極間に、交互に維持放電電圧が印加され、
前記複数のX電極及び前記複数のY電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、
前記補助電圧が印加される電極を駆動する少なくとも一方の前記X電極駆動回路及び前記Y電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、
維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第1スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第2スイッチ回路と、を有し、前記第1スイッチ回路と前記第2スイッチ回路の少なくとも一方は、スイッチと該スイッチに並列に設けられたダイオードとで構成される2個のスイッチ素子を直列に接続した双方向スイッチで構成されることを特徴とするプラズマディスプレイ装置。 - 前記補助電圧発生回路が、前記維持放電電圧の高側電圧より高い電圧を出力する場合に、前記第1スイッチ回路は前記双方向スイッチで構成される請求項1に記載のプラズマディスプレイ装置。
- 前記補助電圧発生回路が、前記維持放電電圧の低側電圧より低い電圧を出力する場合に、前記第2スイッチ回路は前記双方向スイッチで構成される請求項1に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、ダイオードを内蔵した2個のN型MOSFETを直列に接続して構成される請求項1に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、ダイオードを内蔵した2個のP型MOSFETを直列に接続して構成される請求項1に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、ダイオードを内蔵したN型MOSFETとダイオードを内蔵したP型MOSFETを直列に接続して構成される請求項1に記載のプラズマディスプレイ装置。
- 前記スイッチ素子は、IGBT、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト素子のいずれかと、ダイオードと、を並列に接続することにより構成される請求項1に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、ダイオードを内蔵したN型MOSFET又はP型MOSFETを含むスイッチ素子と、IGBT、バイポーラトランジスタ、Bi−CMOSFET、サイリスタ、トライアック(登録商標)、GTO、シリコンカーバイト素子のいずれかと、ダイオードと、を並列に接続することにより構成されたスイッチ素子と、を直列に接続して構成される請求項1に記載のプラズマディスプレイ装置。
- 第1の方向に延びる複数のX電極と、前記第1の方向に延び、前記X電極に隣接して配置された複数のY電極と、前記第1の方向に実質的に垂直な第2の方向に延びる複数のアドレス電極とを含むプラズマディスプレイパネルと、
前記複数のX電極を駆動するX電極駆動回路と、
前記複数のY電極を駆動するY電極駆動回路と、
前記複数のアドレス電極を駆動するアドレス電極駆動回路と、を備えるプラズマディスプレイ装置であって、
前記複数のX電極と前記複数のY電極間に、交互に維持放電電圧が印加され、
前記複数のX電極及び前記複数のY電極の少なくとも一方に、前記維持放電電圧以外の補助電圧が印加され、
前記補助電圧が印加される電極を駆動する少なくとも一方の前記X電極駆動回路及び前記Y電極駆動回路は、出力部に前記維持放電電圧の高側電圧及び低側電圧を出力する維持放電電圧発生回路と、前記補助電圧を出力する補助電圧発生回路と、を有し、
維持放電電圧発生回路は、前記維持放電電圧の高側電圧源と前記出力部を接続する第1スイッチ回路と、前記維持放電電圧の低側電圧源と前記出力部を接続する第2スイッチ回路と、を有し、前記第1スイッチ回路と前記第2スイッチ回路の少なくとも一方は、ダイオードを内蔵した2個のMOSFETを直列に接続した双方向スイッチで構成されることを特徴とするプラズマディスプレイ装置。 - 前記補助電圧発生回路が、前記維持放電電圧の高側電圧より高い電圧を出力する場合に、前記第1スイッチ回路は前記双方向スイッチで構成される請求項9に記載のプラズマディスプレイ装置。
- 前記補助電圧発生回路が、前記維持放電電圧の低側電圧より低い電圧を出力する場合に、前記第2スイッチ回路は前記双方向スイッチで構成される請求項9に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、2個のN型MOSFETを直列に接続して構成される請求項9に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、2個のP型MOSFETを直列に接続して構成される請求項9に記載のプラズマディスプレイ装置。
- 前記双方向スイッチは、N型MOSFETとP型MOSFETを直列に接続して構成される請求項9に記載のプラズマディスプレイ装置。
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