JP2007011193A - プラズマディスプレイパネル駆動回路および表示装置 - Google Patents
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Abstract
【課題】電流の大きさに関わらず、常にスイッチング素子での電力損失を低減するプラズマディスプレイパネル駆動回路を提供する。
【解決手段】本発明は、スイッチング回路を通して、プラズマディスプレイパネル(1)の電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子(Sw12)とユニポーラ型スイッチング素子(Sw11)とを並列接続して構成されることを特徴とする。
【選択図】図2
【解決手段】本発明は、スイッチング回路を通して、プラズマディスプレイパネル(1)の電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子(Sw12)とユニポーラ型スイッチング素子(Sw11)とを並列接続して構成されることを特徴とする。
【選択図】図2
Description
本発明は、プラズマディスプレイパネル駆動回路及びその駆動回路を有する表示装置に関する。
AC型プラズマディスプレイパネルは、主電極を誘電体で被覆し、壁電荷を利用して放電させるセルを選択する構造のプラズマディスプレイパネル(PDP)である。このパネルは、並行配置される2本の主電極(走査電極及び維持電極)と、主電極と交差する方向に伸びたデータ電極とからなる、3電極面放電構造を有する。
PDPを表示させる際、PDP駆動回路は電源に接続されたスイッチング素子を用いて、走査電極とデータ電極に順次データパルス電圧を印加して、発光させるセルに壁電荷を蓄積する。その後、PDP駆動回路は、全てのセルに対して走査電極と維持電極間に交互に維持パルス電圧を印加する。
維持パルス電圧をセルに印加するとき、PDP駆動回路にはセルの放電に伴う大きな電流が流れる。PDP駆動回路に流れる電流は、放電させるセルの個数に比例して大きくなる。さらに、放電は短時間のパルス状に発生するため、波高値の高い電流がPDP駆動回路に流れる。この電流により、PDP駆動回路のスイッチング素子に存在する導通抵抗(以下「内部抵抗」と呼ぶ。)で、電力損失が発生する。
電力損失の大きさは、電流値の二乗と内部抵抗値との積に比例する。よって、大きい電流がPDP駆動回路に流れると、スイッチング素子で発生する電力損失が大きくなり、PDP駆動回路の駆動効率が低下する。
そこで、従来のPDP駆動回路において、PDP駆動回路を構成するスイッチング素子を複数個並列接続して、スイッチング素子の全体の内部抵抗値を減少させることにより、電力損失を低減しているものがある(特許文献1参照)。
特開平11−231829号公報
近年、セルの放電効率の向上や、放電電流による電圧降下が引き起こす電極間の電圧の減少を解消するために、PDP駆動回路に流れる電流の実効値は変わらないものの、従来よりもさらに波高値の高い短時間のパルス状の電流が求められるようになってきている。そのため、PDP駆動回路での電力損失は、増大する傾向にある。
前述のとおり、従来のPDP駆動回路では、電力損失の増大を解消するために、並列に接続するスイッチング素子の個数を増やしていた。しかし、スイッチング素子の個数が増えると、基板上に装着する際の物理的な面積の問題や、コストが上がるという問題が生じる。さらに、駆動するスイッチング素子が増大することにより、ドライブ損失が増大する。そのため、スイッチング素子の数を増やすことにも限界がある。
本発明は、電流の大きさに関わらず、常に電力損失を低減するPDP駆動回路及びそのPDP駆動回路を用いた表示装置を提供することを目的とする。
上記課題を解決するため、本発明は下記の構成を有する。
本発明は、スイッチング回路を通して、プラズマディスプレイパネルの電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列接続して構成されることを特徴とする。
本発明は、スイッチング回路を通して、プラズマディスプレイパネルの電極に交流パルスを印加するプラズマディスプレイパネル駆動回路であって、前記スイッチング回路が、同一の駆動信号を入力される、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列接続して構成されることを特徴とする。
この発明によれば、プラズマディスプレイパネルに供給する電流が小さい間は、電流が小さいときに損失の少ないユニポーラ型スイッチング素子にのみ電流が流れる。プラズマディスプレイパネルに供給する電流が大きい間は、電流が大きくても損失が急増しないバイポーラ型スイッチング素子に電流が分流される。この発明によれば、電流の大小にかかわらず常にスイッチング素子での電力損失を低減することができる。
上記プラズマディスプレイパネル駆動回路において、前記バイポーラ型スイッチング素子のベース端子と、前記ユニポーラ型スイッチング素子のゲート端子とは、それぞれ別個の抵抗を介して、同一の駆動信号を入力されても良い。
この発明によれば、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子のスイッチングスピードを調整することが出来る。ユニポーラ型スイッチング素子のスイッチングスピードをバイポーラ型スイッチング素子より速くするのが好ましい。導通直後の電流はユニポーラ型スイッチング素子にのみ流れ、電流の小さな領域でのユニポーラ型スイッチング素子の有利な利点をより効果的に生かすことが出来る。また、ユニポーラ型スイッチング素子が導通した後にバイポーラ型スイッチング素子を導通させることにより、スイッチング損失を低減することができる。
上記プラズマディスプレイパネル駆動回路において、前記ユニポーラ型スイッチング素子の耐電流容量は、前記バイポーラ型スイッチング素子のコレクタ・エミッタ間飽和電圧から前記ユニポーラ型スイッチング素子の内部抵抗を除算した値以上であっても良い。
この発明によれば、プラズマディスプレイパネルに供給する電流の値が大きくても、ユニポーラ型スイッチング素子に流れる電流は耐電流容量を超えることがなく、ユニポーラ型スイッチング素子の信頼性を向上させることが出来る。
上記プラズマディスプレイパネル駆動回路において、前記バイポーラ型スイッチング素子はIGBTであることが好ましい。
IGBTは、バイポーラ型スイッチング素子の中では特に高速スイッチングが可能である。この発明によれば、バイポーラ型トランジスタの内部抵抗の低い特徴を持ちつつ、プラズマディスプレイパネルの高速な駆動にも対応することが出来る。
上記プラズマディスプレイパネル駆動回路において、前記ユニポーラ型スイッチング素子はMOSFETであることが好ましい。
この発明によれば、高電力に対応することが出来る。
上記プラズマディスプレイパネル駆動回路において、前記スイッチング回路を高圧側と低圧側それぞれに設け、該高圧側スイッチング回路と該低圧側スイッチング回路とを直列に接続しても良い。
本発明の表示装置は、プラズマディスプレイパネル、及び前記プラズマディスプレイパネルを駆動する上記のプラズマディスプレイパネル駆動回路、を有する。
この発明によれば、プラズマディスプレイパネルに供給する電流の大きさに関わらず、低損失で高効率な表示装置を実現できる。
本発明によれば、電流の大きさに関わらず、常に電力損失を低減するPDP駆動回路及びそのPDP駆動回路を用いた表示装置を実現できるという有利な効果が得られる。
以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面を参照して説明する。
《実施の形態1》
図1から図3を用いて、本発明の実施の形態1のプラズマディスプレイパネル駆動回路及び表示装置を説明する。図1は、本発明の実施の形態1の表示装置(プラズマディスプレイ)の構成を示す図である。表示装置100は、プラズマディスプレイパネル1(以下、「PDP」と呼ぶ。)と、PDP1を駆動する、3つの駆動回路(走査電極駆動回路5、維持電極駆動回路6、及びデータ電極駆動回路7)を有する。
図1から図3を用いて、本発明の実施の形態1のプラズマディスプレイパネル駆動回路及び表示装置を説明する。図1は、本発明の実施の形態1の表示装置(プラズマディスプレイ)の構成を示す図である。表示装置100は、プラズマディスプレイパネル1(以下、「PDP」と呼ぶ。)と、PDP1を駆動する、3つの駆動回路(走査電極駆動回路5、維持電極駆動回路6、及びデータ電極駆動回路7)を有する。
PDP1は、互いに平行に配置された走査電極2と維持電極3とからなる一対の主電極と、主電極に垂直な方向に延びたデータ電極4とを含む。セル8は、主電極とデータ電極4との交差点に設けられる。走査電極2は走査電極駆動回路5に接続され、維持電極3は維持電極駆動回路6に接続され、データ電極4はデータ電極駆動回路7に接続される。
図2は、維持電極駆動回路6の内部構成を具体的に示す図である。維持電極駆動回路6は、電源12とグラウンドとの間に、ユニポーラ型スイッチング素子Sw11とバイポーラ型スイッチング素子Sw12が並列接続されてなる高圧側スイッチング回路21と、ユニポーラ型スイッチング素子Sw13とバイポーラ型スイッチング素子Sw14が並列接続されてなる低圧側スイッチング回路22とを有する。ユニポーラ型スイッチング素子Sw11、Sw13は、好ましくは電界効果トランジスタ、例えばMOSFETである。バイポーラ型スイッチング素子Sw12、Sw14は、好ましくはIGBTである。ユニポーラ型スイッチング素子Sw11の耐電流容量は、バイポーラ型スイッチング素子Sw12のコレクタ・エミッタ間飽和電圧からユニポーラ型スイッチング素子の内部抵抗Rを除算した値以上である。
高圧側スイッチング回路21において、ユニポーラ型スイッチング素子Sw11のゲート端子とバイポーラ型スイッチング端子Sw12のベース端子は、抵抗R1に共通接続され、高圧側駆動回路13から同一の駆動信号が供給される。
低圧側スイッチング回路22において、ユニポーラ型スイッチング素子Sw13のゲート端子とバイポーラ型スイッチング端子Sw14のベース端子は、抵抗R2に共通接続され、低圧側駆動回路14から同一の駆動信号が供給される。
高圧側駆動回路13と低圧側駆動回路14は交互にオンの駆動信号を出力する。
低圧側スイッチング回路22において、ユニポーラ型スイッチング素子Sw13のゲート端子とバイポーラ型スイッチング端子Sw14のベース端子は、抵抗R2に共通接続され、低圧側駆動回路14から同一の駆動信号が供給される。
高圧側駆動回路13と低圧側駆動回路14は交互にオンの駆動信号を出力する。
高圧側のスイッチング素子Sw11、Sw12と、低圧側のスイッチング素子Sw13、Sw14の接続点は、維持電極3に接続される。
維持電極駆動回路6は、容量性負荷であるPDP1を放電駆動する際に発生する無効電力を削減するための電荷回収回路11を含む。電荷回収回路11は維持電極3に接続される。電荷回収回路11は、例えばPDP1の静電容量、インダクタ及びスイッチング素子により構成される共振回路である。PDP1はある種のキャパシタを構成しているため、PDP1に設けられた維持電極3にパルス電圧を印加すると、PDP1は電荷の充放電を行う。この充放電される電荷は、維持電極駆動回路6の抵抗成分により無効電力として消費されてしまう。そこで、この無効電力を削減するために電荷回収回路11を設けて、PDP1から放電される電荷を回収し、次に充電(I3)するときにその電荷を使用する。
走査電極駆動回路5、維持電極駆動回路6、及びデータ電極駆動回路7は、図3Aの波形図に示すパルス電圧を各電極に印加して、PDP1の各セル8を放電(発光)させる。
図3Aは上から順に、データ電極駆動回路7により印加されるパルス電圧Vd、走査電極駆動回路5により印加されるパルス電圧Vs、維持電極駆動回路6により印加されるパルス電圧Vu、及びセル8の放電電流Iの波形を示す図である。
図3Aは上から順に、データ電極駆動回路7により印加されるパルス電圧Vd、走査電極駆動回路5により印加されるパルス電圧Vs、維持電極駆動回路6により印加されるパルス電圧Vu、及びセル8の放電電流Iの波形を示す図である。
初期化期間では、走査電極駆動回路5がPDP1の全ての走査電極2に初期化パルス電圧Vsを印加する。PDP1の全てのセル8は放電し、壁電荷が均一化される。
書き込み期間では、走査電極駆動回路5が走査電極2に走査パルス電圧Vsを順次印加すると同時に、データ電極駆動回路7が表示データに基づいて放電させるセル8のデータ電極4にデータパルス電圧Vdを印加する。こうして、データ電極駆動回路7により選択されたセル8は放電し、壁電荷を蓄積する。
維持期間では、走査電極駆動回路5と維持電極駆動回路6により、走査電極2と維持電極3とに交互に維持パルス電圧Vs、Vuを印加し、壁電荷を蓄積したセル8のみに維持放電を発生させ、それらのセル8を発光させる。
消去期間では、走査電極駆動回路5が消去パルス電圧Vsを走査電極2に印加し、弱い放電を発生させて、壁電荷を消去する。
表示装置100は、図3Aに示す、初期化期間、書き込み期間、維持期間、及び消去期間の4つの期間による動作を繰り返すことにより、映像を表示する。次に、大きな放電電流Iが発生する維持期間について、図2と図3Bを用いて説明する。
図3Bは、維持電極駆動回路6が維持パルス電圧Vuを出力したときの(期間Tsu)、維持パルス電圧Vuとセル8の維持放電による放電電流Iの波形を示す部分拡大図である。図3Bの期間Tsuの間、低圧側駆動回路14は、スイッチング素子Sw13、Sw14をオフにしている。図3Bに示すように、維持パルスVuには、放電開始電圧Vsminより高い維持パルス電圧Veへの変位部分T1と維持パルス電圧Veを維持する電位保持部分T2とが存在する。変位部分T1はパネルの電荷回収回路11により形成される部分である。放電電流Iは維持パルスの立ち上がり時に流れる。
次に、図2に示す維持電極駆動回路6の動作、特に高圧側スイッチング回路21の動作について説明する。
高圧側スイッチング回路21のバイポーラ型スイッチング素子SW12はコレクタ・エミッタ間飽和電圧Vcesatを有しているため、スイッチング素子SW12のコレクタ・エミッタ間電圧は最大、この飽和電圧Vcesatに制限される。ユニポーラ型スイッチング素子SW11は内部抵抗Rを有し、バイポーラ型スイッチング素子SW12と並列接続されている。このことから、ユニポーラ型スイッチング素子SW11の両端電圧は最大でも飽和電圧Vcesatに制限されるため、ユニポーラ型スイッチング素子SW11に流れる電流I2の最大値ImaxはVcesat/Rとなる。
また、ユニポーラ型スイッチング素子SW11のオン時のインピーダンスは、バイポーラ型スイッチング素子SW12のオン時のインピーダンスに比して十分に小さい。このため、放電電流Iがユニポーラ型スイッチング素子SW11の最大電流値Imax(=Vcesat/R)以内であれば、放電電流Iはほぼ全てユニポーラ型スイッチング素子SW11に流れ、バイポーラ型スイッチング素子SW12には流れない。一方、最大電流値Imaxより大きい放電電流Iが流れると、ユニポーラ型スイッチング素子SW11に流れる電流値I1は最大電流値Imax(=Vcesat/R)となり、バイポーラ型スイッチング素子SW12に流れる電流I2は、I−I1(=I−Imax=I−Vcesat/R)となる。
以上のように本実施形態のスイッチング回路によれば、放電電流Iの大きさに応じてスイッチング素子SW11、SW12に流れる電流を分流する(なお、放電電流IはPDP1において発光するセルの数に応じて変化する。)。つまり、放電電流が小さいときは、ユニポーラ型スイッチング素子SW11に放電電流が流れる。放電電流が大きいときは、ユニポーラ型スイッチング素子SW11とバイポーラ型スイッチング素子SW12の双方に放電電流が流れる。特に、放電電流がユニポーラ型スイッチング素子SW11の最大電流値Imaxに比して十分大きいときは、放電電流はほぼ全部がバイポーラ型スイッチング素子SW12に流れることになる。
一般にユニポーラ型スイッチング素子はそれに流れる電流の2乗に比例した電力損失(I1×I1×R)が発生するため、小電流領域では損失は小さいが、大電流領域では損失が大きくなる。これに対してバイポーラ型スイッチング素子の電力損失(=I2×Vcesat)は電流に比例するため、大電流領域での電力損失はユニポーラ型スイッチング素子の場合ほど大きくならないというメリットはあるが、必ず(I2×Vcesat)分の電力損失が生じるため、電流が小さくても電力損失が小さくならないというデメリットがある。本実施形態のスイッチング回路では、放電電流が小さいときは、小電流領域で有効なユニポーラ型スイッチング素子側に電流を流し、放電電流が大きいときは、大電流領域で有効なバイポーラ型スイッチング素子側に電流を流す。結果として、電流損失が低くなる方の種類のスイッチング素子に電流が分流されるため、全電流領域において電力損失を低減することができる。
次に、本発明の実施の形態1のようにバイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列に接続した場合の電力損失と、従来のように同一種のバイポーラ型スイッチング素子または同一種のユニポーラ型スイッチング素子を並列接続した場合の電力損失との違いを具体的に説明する。ここで、一例として、ユニポーラ型スイッチング素子Sw11の内部抵抗R=10mmΩ、バイポーラ型スイッチング素子Sw12のコレクタ・エミッタ間飽和電圧Vcesat=0.5Vとする。
ユニポーラ型スイッチング素子Sw11に10Aの放電電流I1が流れたとき、電圧降下は [10×0.01=0.1(V)] になる。
このときバイポーラ型スイッチング素子SW12のコレクタ・エミッタ間飽和電圧Vcesatは0.5Vであり、ユニポーラ型スイッチング素子Sw11の電圧降下より大きいため、バイポーラ型スイッチング素子SW12には電流I2が流れない。
このときの電力損失はユニポーラ型スイッチング素子Sw11の電力損失 [I1×I1×R] のみで、下記(1)となる。
10×10×0.01=1(W) ・・・(1)
10×10×0.01=1(W) ・・・(1)
これに対し、同一種のバイポーラ型スイッチング素子を並列に接続した場合は、スイッチング素子のコレクタ・エミッタ間飽和電圧Vcesatと、放電電流Iに対して [I×Vcesat] の損失が生じる。電力損失は下記(2)になる。
10×0.5=5(W) ・・・(2)
10×0.5=5(W) ・・・(2)
本発明の電力損失(1)は、従来の電力損失(2)よりも小さくなる。バイポーラ型スイッチング素子による損失は、電流に比例し、かつVcesatが0.5V程度と大きなものであるために、小電流の領域ではユニポーラ型スイッチング素子より大きな損失となる。本実施形態では、小電流の領域では、小電流の領域で有効なユニポーラ型スイッチング素子に主として電流を流すことで、電力損失を低減している。
また、バイポーラ型スイッチング素子SW12のコレクタ・エミッタ間飽和電圧Vcesatが0.5V、ユニポーラ型スイッチング素子Sw11の内部抵抗R=10mmΩであるため、ユニポーラ型スイッチング素子Sw11に流れる電流の最大値は50Aになる。よって、放電電流Iが50Aを超えると、バイポーラ型スイッチング素子Sw12にも電流I2が流れ始める。
よって、放電電流Iの電流値が200Aの場合、50Aの電流I1がユニポーラ型スイッチング素子Sw11に流れ、残りの150Aの電流I2がバイポーラ型スイッチング素子Sw12に流れる。
このときの電力損失は、ユニポーラ型スイッチング素子Sw11の電力損失 [I1×I1×R] とバイポーラ型スイッチング素子の電力損失 [I×Vcesat] の和となり、下記(3)となる。
50×50×0.01 + 150×0.5 = 100(W) ・・・(3)
50×50×0.01 + 150×0.5 = 100(W) ・・・(3)
これに対し、同一種のユニポーラ型スイッチング素子を用いる場合は、ひとつの素子の内部抵抗R、並列数Nに応じて、そのスイッチング素子の合成内部抵抗はR/Nとなり、放電電流Iに対して [I×I×R/N] の損失が生じる。
並列数Nを2個とすると、電力損失は下記(4)になる。
200×200×0.01 / 2 = 200(W) ・・・(4)
並列数Nを2個とすると、電力損失は下記(4)になる。
200×200×0.01 / 2 = 200(W) ・・・(4)
本発明の電力損失(3)は、従来の電力損失(4)よりも小さくなる。ユニポーラ型スイッチング素子による損失は電流の2乗に比例するため、放電電流Iが大きくなればなるほど損失は増大する。本実施形態では、大電流の領域では、大電流領域で有効なバイポーラ型スイッチング素子に主として電流を流すことで、電力損失を低減している。
以上のように、本実施の形態のスイッチング回路によれば、電流の少ない領域(ユニポーラ型スイッチング素子での電圧降下 [I×R/N] がバイポーラ型スイッチング素子のVcesatより小さい領域)では、ユニポーラ型スイッチング素子のみに電流が流れる。電流の大きい領域(ユニポーラ型スイッチング素子での電圧降下 [I×R/N] がバイポーラ型スイッチング素子のVcesatと等しい領域)では、ユニポーラ型スイッチング素子にはバイポーラ型スイッチング素子のVcesatと合成内部抵抗R/Nで決定された電流のみが流れ、その他の電流はバイポーラ型スイッチング素子に流れる。
結果として、 [I×I×R/N] と [I×Vcesat] の2つのうち低いほうの損失となるように、各スイッチング素子に電流が分流される。
結果として、 [I×I×R/N] と [I×Vcesat] の2つのうち低いほうの損失となるように、各スイッチング素子に電流が分流される。
実施の形態1では、ユニポーラ型スイッチング素子Sw11とバイポーラ型スイッチング素子Sw12といった、特性の異なるスイッチング素子を並列に接続することにより、PDP1に供給する電流が小さい領域でも大きい領域でも、駆動回路での損失を低減することができる。
なお、上記の説明では、高圧側スイッチング回路21のスイッチング素子Sw11、Sw12がオンにされた場合(維持電極駆動回路6が維持パルス電圧Vuを出力する場合)について説明したが、低圧側スイッチング回路22のスイッチング素子Sw13、Sw14がオンにされた場合(走査電極駆動回路5が維持パルス電圧Vsを出力する場合)についても、同様の効果が得られる。
また、実施の形態1では、高圧側又は低圧側のユニポーラ型スイッチング素子とバイポーラ型スイッチング素子の並列数Nをそれぞれ1個ずつとしたが、これに限定されない。複数のユニポーラ型スイッチング素子と複数のバイポーラ型スイッチング素子を並列に接続しても良い。
また、実施の形態1の図2では維持電極3を1本しか示していないが、電極の数は1本に限定されない。PDP1を構成するすべての電極において、同様の効果を得ることができる。ユニポーラ型スイッチング素子とバイポーラ型スイッチング素子の並列接続をどの電極に用いても良い。
《実施の形態2》
維持電極駆動回路の別の構成例を説明する。図4に、本発明の実施の形態2の維持電極駆動回路6の内部構成を示す。本実施の形態の維持電極駆動回路6は、ユニポーラ型スイッチング素子のゲート端子に接続する抵抗とバイポーラ型スイッチング素子のベース端子に接続する抵抗とを異ならせている。
維持電極駆動回路の別の構成例を説明する。図4に、本発明の実施の形態2の維持電極駆動回路6の内部構成を示す。本実施の形態の維持電極駆動回路6は、ユニポーラ型スイッチング素子のゲート端子に接続する抵抗とバイポーラ型スイッチング素子のベース端子に接続する抵抗とを異ならせている。
具体的には、維持電極駆動回路6は、高圧側と低圧側にそれぞれ抵抗R3、R4と抵抗R5、R6を有する。抵抗R3と抵抗R4の一端は、高圧側駆動回路13に共通に接続され、抵抗R5と抵抗R6の一端は、低圧側駆動回路14に共通に接続される。
高圧側のユニポーラ型スイッチング素子Sw11のゲート端子とバイポーラ型スイッチング端子Sw12のベース端子は、それぞれ異なる抵抗R3、R4の他端に接続されて、高圧側駆動回路13から同一の駆動信号を供給される。低圧側のユニポーラ型スイッチング素子Sw13のゲート端子とバイポーラ型スイッチング端子Sw14のベース端子は、それぞれ異なる抵抗R5、R6の他端に接続されて、低圧側駆動回路14から同一の駆動信号を供給される。このように、ユニポーラ型スイッチング素子とバイポーラ型スイッチング素子間でそれぞれの制御端子に接続する抵抗を異ならせることで、各タイプのスイッチング素子のスイッチングスピードをそれぞれ独立して調整できる。
実施の形態2において、維持電極3にパルス電圧を印加する際の基本的な動作は実施の形態1と同様である。
抵抗R3と抵抗R4は異なる抵抗値を有し、抵抗R5と抵抗R6は異なる抵抗値を有する。抵抗R3、R4が異なる抵抗値を有することにより、高圧側駆動回路13からユニポーラ型スイッチング素子Sw11のゲート端子とバイポーラ型スイッチング端子Sw12のベース端子に供給する電流値を異ならせることができる。低圧側についても同様である。各スイッチング素子に供給する電流値を変えることで、ユニポーラ型スイッチング素子Sw11、Sw13とバイポーラ型スイッチング素子Sw12、Sw14のスイッチングスピードを調整することが出来る。
ユニポーラ型スイッチング素子Sw11、Sw13のスイッチングスピードを、バイポーラ型スイッチング素子Sw12、Sw14より速くするのが好ましい。ユニポーラ型スイッチング素子Sw11、Sw13をバイポーラ型スイッチング素子Sw12、Sw14よりも速く導通させることにより、導通直後の電流はユニポーラ型スイッチング素子Sw11、Sw13のみを流れ、電流の小さな領域でのユニポーラ型スイッチング素子の有利な利点をより効果的に生かすことが出来る。また、ユニポーラ型スイッチング素子Sw11が導通した後、バイポーラ型スイッチング素子Sw12が導通することにより、スイッチング損失を低減することができる。
なお、実施の形態1、2では、維持電極駆動回路6に含まれるスイッチング回路を例として説明したが、本発明の思想は維持電極駆動回路6に含まれるスイッチング回路のみに限定されない。本発明の思想は、プラズマディスプレイを駆動する種々の回路内に含まれる、直列接続された高圧側と低圧側のスイッチング素子からなるスイッチング回路に対して適用できる。例えば、図1の走査電極駆動回路5、データ電極駆動回路7、電荷回収回路11等の回路に含まれるスイッチング回路に適用できる。
本発明は、互いに対をなす第1電極及び第2電極を備え、第1及び第2電極に交流パルスを印加することによって放電を行うプラズマディスプレイパネル駆動回路及びその駆動回路を有する表示装置に有用である。
1 PDP
2 走査電極
3 維持電極
4 データ電極
5 走査電極駆動回路
6 維持電極駆動回路
7 データ電極駆動回路
8 セル
11 電荷回収回路
12 電源
13 高圧側駆動回路
14 低圧側駆動回路
Sw11、Sw13 ユニポーラ型スイッチング素子
Sw12、Sw14 バイポーラ型スイッチング素子
R1、R2、R3、R4、R5、R6 抵抗
100 表示装置
2 走査電極
3 維持電極
4 データ電極
5 走査電極駆動回路
6 維持電極駆動回路
7 データ電極駆動回路
8 セル
11 電荷回収回路
12 電源
13 高圧側駆動回路
14 低圧側駆動回路
Sw11、Sw13 ユニポーラ型スイッチング素子
Sw12、Sw14 バイポーラ型スイッチング素子
R1、R2、R3、R4、R5、R6 抵抗
100 表示装置
Claims (7)
- スイッチング回路を通して、プラズマディスプレイパネルの電極に交流パルスを印加するプラズマディスプレイパネル駆動回路において、
前記スイッチング回路は、同一の駆動信号を入力される、バイポーラ型スイッチング素子とユニポーラ型スイッチング素子とを並列接続して構成されることを特徴とするプラズマディスプレイパネル駆動回路。 - 前記バイポーラ型スイッチング素子のベース端子と、前記ユニポーラ型スイッチング素子のゲート端子とは、それぞれ別個の抵抗を介して、同一の駆動信号を入力されることを特徴とする請求項1記載のプラズマディスプレイパネル駆動回路。
- 前記ユニポーラ型スイッチング素子の耐電流容量は、
前記バイポーラ型スイッチング素子のコレクタ・エミッタ間飽和電圧から前記ユニポーラ型スイッチング素子の内部抵抗を除算した値以上であることを特徴とする請求項1記載のプラズマディスプレイパネル駆動回路。 - 前記バイポーラ型スイッチング素子はIGBTであることを特徴とする請求項1記載のプラズマディスプレイパネル駆動回路。
- 前記ユニポーラ型スイッチング素子はMOSFETであることを特徴とする請求項1記載のプラズマディスプレイパネル駆動回路。
- 前記スイッチング回路を高圧側と低圧側それぞれに設け、該高圧側スイッチング回路と該低圧側スイッチング回路とを直列に接続したことを特徴とする請求項1記載のプラズマディスプレイパネル駆動回路。
- プラズマディスプレイパネル、及び
前記プラズマディスプレイパネルを駆動する、請求項1から請求項6のいずれか一項に記載のプラズマディスプレイパネル駆動回路、
を有することを特徴とする表示装置。
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-
2005
- 2005-07-04 JP JP2005194829A patent/JP2007011193A/ja active Pending
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