JPH1026952A - 容量性負荷の駆動回路及び表示装置 - Google Patents

Abstract

(57)【要約】 【課題】単純な回路構成にて、低消費電流の容量性負荷
駆動回路を実現する。 【解決手段】トーテムポール接続されたＩＧＢＴのうち
上側ＩＧＢＴのゲート・コレクタ間にＰＭＯＳを接続す
る。 【効果】本発明によれば、多チャンネルのモノリシック
化においてチップ面積を小型化できる。また本モノリシ
ックＩＣを用いてパネルを構成した場合、低消費システ
ムとできる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ガス放電表示パネ
ル（プラズマディスプレーパネル）、あるいはエレクト
ロルミネッセンス表示パネル（ＥＬディスプレーパネ
ル）等のフラットディスプレーパネルの表示駆動に用い
られる容量性負荷の駆動回路に関するものである。

【０００２】

【従来の技術】従来、フラットディスプレーパネルの表
示を行うために、特開昭59−15327 号の第１図に記載の
ような駆動回路が用いられてきた。同回路において、下
側のバイポーラトランジスタがオンすることにより負荷
電流が流れ込み、上側に配置したバイポーラトランジス
タのベース端子と該バイポーラトランジスタエミッタ端
子間に順方向に配置したダイオードに電流が流れ、該バ
イポーラトランジスタのベースエミッタ間は逆バイアス
されるため、上側バイポーラトランジスタはオフする。
一方、下側バイポーラトランジスタがオフのときは、上
側バイポーラトランジスタのベース端子に、抵抗を介し
て電源が接続されているため、上側バイポーラトランジ
スタがオンする。同回路は、単純な回路構成でパネルの
表示駆動を可能にしている。

【０００３】一方、特開昭59−15327 号の第３図あるい
は、特開昭59−15328 号の第３図に記載のような駆動回
路は、出力波形のなまりの改善と消費電力の低減を目的
としている。ただし、前述のものより使用素子が多い回
路構成となっている。

【０００４】

【発明が解決しようとする課題】上記従来技術によれ
ば、特開昭59−15327 号の第１図に記載のような駆動回
路は、使用する素子数が少ない反面、ロー出力時即ち下
側のトランジスタがオンの場合に、上側トランジスタの
ベース駆動用抵抗で消費する電力が大きいという問題が
ある。

【０００５】特に、高速を必要とする回路，多チャンネ
ル出力の回路，下側のトランジスタのオン期間が長い回
路等では消費電力が大きいことが問題である。さらにモ
ノリシック化する場合に発熱が大きいため実装が困難と
いう問題がある。

【０００６】上記問題点について以下詳細を述べる。

【０００７】第１の問題は、回路を高速化する場合の消
費電流の増大である。

【０００８】前記図１の回路で、ハイ出力の高速化を行
う場合には、前記図１のＱ１トランジスタのベース駆動
用の抵抗を小さくして、前記Ｑ１の電流能力を上げ回路
の容量の充電時間を短縮することが必要となるが、前記
抵抗を小さくすることは、ロー出力時、即ち下側トラン
ジスタがオンする期間の高圧電源からの流れ込み電流が
増大するという問題がある。

【０００９】第２の問題は、複数出力を同時にローとす
る駆動を行った場合には消費電流が出力数分で倍増して
しまうという問題である。例えば、プラズマ・ディスプ
レイ・パネルの走査線の駆動には、一般的な走査型の駆
動（最上位走査線から最下位走査線まで順次１本ずつ選
択走査し、選択した走査線をローとして非選択線をハイ
とする動作であり、以下スキャン駆動と呼ぶ）の他に同
時に全ラインをハイとする駆動及び全ラインをローとす
る駆動を行う。走査線の本数はパネルの解像度によって
異なるが、４８０本から１０２４本程度と多い。

【００１０】前記図１の回路を上記プラズマ・ディスプ
レイ・パネルの走査線の駆動に適用した場合を考える。

【００１１】スキャン駆動期間は同時に２ｃｈ以上の出
力がローとなることはないため、１ｃｈ分のゲート抵抗
を流れる電流が対象となり、この駆動期間で消費電流が
問題となることは少ない。全ラインハイの駆動期間は、
前記図１のＱ２（下側トランジスタ）がオフであり、Ｑ
２を流れる電流はない。ところが、全ラインのロー駆動
を行う期間には、前記図１のトランジスタＱ２がオンと
なり、高圧電源から、前記図１のＱ１ベース電流が流れ
るが、パネル全体では、走査線の本数倍の電流となる。

【００１２】代表的な計算例を以下に示すが、前記図１
の負荷駆動回路で４８０本の走査線の駆動を考えた場
合、例えば高圧電源電圧が１５０Ｖ、下側のトランジス
タのオンの場合に抵抗を介し流れ込む電流がチャンネル
当たり１０ｍＡで、全出力ローのデューティを例えば、
５０％とすると全ロー期間に抵抗を流れる電流は、１０
（ｍＡ）×４８０（本）＝４.８(Ａ）と大きくなるとい
う問題がある。また発生損失は、４.８(Ａ）×１５０
（Ｖ）×５０（％）＝３６０（Ｗ）にもなり、システム
としても問題であるばかりか、上記駆動回路を集積化す
る場合には放熱も困難である。

【００１３】一方、特開昭59−15327 号の第３図あるい
は、特開昭59−15328 号の第３図に記載のような駆動回
路は、前記従来技術の問題を軽減するものではあるが、
使用素子が多い回路構成となっている。これは、フラッ
トパネル表示の駆動回路としては４８０から１０２４程
度の多数チャンネルを必要とするため、駆動回路の集積
化を図るためには半導体チップ面積の増大を招く結果、
コストアップとなる。本発明の目的は、前述の問題に鑑
み、単純な回路構成にて低消費電流の容量性負荷の駆動
回路を実現することにある。

【００１４】

【課題を解決するための手段】図１を参照して課題を解
決するための手段を説明する。なお以下の記載におい
て、絶縁ゲートバイポーラトランジスタはＩＧＢＴ（In
sulated Gate BipolarTransistorの略称）と略記する。

【００１５】トーテムポール接続されたＩＧＢＴ・ＱＴ
１，ＧＢ１の上側ＩＧＢＴ・ＱＴ１からＱｔｎのゲート
端子とコレクタ端子との間にＰＭＯＳトランジスタを接
続し、各ＰＭＯＳトランジスタのゲート端子を共通の駆
動回路で制御する構成とする。

【００１６】スキャン駆動時は、前記ＰＭＯＳトランジ
スタのゲート電極に一定電圧を印加することで定電流と
し下側ＩＧＢＴ・Ｑ１，Ｑｎに流れ込む電流を制限す
る。次に全出力Ｏ１，Ｏｎがローとなる駆動をする期間
は、前記ＰＭＯＳのゲート電極を閾値電圧以下とするこ
とで下側ＩＧＢＴ・Ｑ１，Ｑｎに流れ込む電流をカット
できる。

【００１７】複数の回路を集積する場合は、前記ＭＯＳ
のゲート電極駆動回路は共通とでき、またゲート駆動用
の素子（例えば抵抗）がＰＭＯＳに置き換わるだけであ
るから、回路の増加はほとんどない。前記ＰＭＯＳのゲ
ート電圧を変えることで、上側ＩＧＢＴのゲート充電電
流を制御できるので、上側のＩＧＢＴオン時の立ち上が
り・即ちハイ出力の立ち上がりの時間制御が可能となる
という効果もある。

【００１８】上記の手段によれば、複数チャンネルを構
成した場合の全ロー期間に消費される電流をほぼゼロと
する効果がある。さらに定電流駆動とすることで電源電
圧に依らない消費電流とできる効果もある。

【００１９】なお、トーテムポール接続される複数のス
イッチング素子及びトーテムポールの上側素子の制御端
子と一方の主端子間に接続されるスイッチング素子は、
それぞれＩＧＢＴ及びＰＭＯＳに限らず、バイポーラト
ランジスタやMOSFET等の各種スイッチング素子を用いる
ことができる。

【００２０】

【発明の実施の形態】以下、本発明の第１の実施例を図
１により説明する。

【００２１】図１において、高圧電源ＶＨにコレクタを
出力端子Ｏ１及びＩＧＢＴ・ＱＢ１のコレクタにエミッ
タをそれぞれ接続したＩＧＢＴ・ＱＴ１と、エミッタを
GNDに接続したＩＧＢＴ・ＱＢ１と出力端子Ｏｎにカソ
ードをＩＧＢＴ・ＱＴ１のゲート及びＰＭＯＳ・ＱＰ１
のドレイン及びＩＧＢＴ・Ｑ１のコレクタにアノードを
それぞれ接続したダイオードＤ１と、高圧電源ＶＨにソ
ースを接続したPMOS・ＱＰ１とエミッタをＧＮＤに接続
したＩＧＢＴ・Ｑ１が設けられ１ｃｈ分の出力回路１が
構成される。尚、ダイオードＤ１はＩＧＢＴ・ＱＴ１の
ゲート保護も兼ねたツェナーダイオードであっても良
い。なお、ＧＮＤすなわち接地電位に限らず、一定の基
準電位でもよい。

【００２２】出力回路２は、第ｎ番目（ｎ＝２，３，・
・・）の出力回路構成を示したもので、その出力回路内
の構成及び接続は出力回路１と全く同じであり説明は省
略する。高圧電源ＶＨにカソードをＮＭＯＳ・Ｑｎのド
レインにアノードをそれぞれ接続したツェナーダイオー
ドＺＤａと、高圧電源ＶＨに一端を接続し、他端をツェ
ナーダイオードＺＤａのアノードに接続した抵抗Ｒａ
と、ソースをＧＮＤに接続したＮＭＯＳ・Ｑａが設けら
れ、レベルシフト回路３が構成される。尚、レベルシフ
ト回路３は出力回路１，２内のＰＭＯＳのゲートにオン
・オフの制御信号を伝達するための１つの手段を示した
ものであるため、他の回路構成であってもよい。

【００２３】ツェナーダイオードＺＤａのアノードは出
力回路内のＰＭＯＳ・ＱＰ１及びＱＰｎ(ｎ＝２，３，
・・・)のゲートに接続している。出力回路１内のＩＧ
ＢＴ・Ｑ１及びＱＢ１のゲートは共通の制御信号Ｓ１に
接続される。出力回路２も出力回路１と同様に制御信号
Ｓｎ（ｎ＝２，３，・・・）が接続される。

【００２４】レベルシフト回路３内のＮＭＯＳのゲート
には制御信号ＳＴが接続される。

【００２５】この回路の制御及び駆動方法を図２に示
す。

【００２６】図２に示す波形には第１，第２及び第ｎ番
目の出力回路の制御信号波形Ｓ１，Ｓ２，Ｓｎ及び出力
波形Ｏ１，Ｏ２，Ｏｎとレベルシフト回路３の制御信号
ＳＴと電源電流Ｉを示した。

【００２７】図１の回路の動作を以下説明する。出力Ｏ
１，Ｏｎをハイとするには、上側ＩＧＢＴ・ＱＴ１，Ｑ
Ｔｎをオンとし下ＩＧＢＴをオフとするよう、ＩＧＢＴ
・ＱＴ１，ＱＴｎのゲートに、ＰＭＯＳ・ＱＰ１，ＱＰ
ｎのドレインを介しゲート電圧を印加するが、そのため
にゲート駆動ＰＭＯＳ・ＱＰ１，ＱＰｎをオンさせるよ
うにレベルシフト回路３の制御信号ＳＴをハイとし、下
側ＩＧＢＴ・ＱＢ１，Ｑ１，ＱＢｎ，Ｑｎのゲート信号
Ｓ１，Ｓｎをローとする。

【００２８】出力Ｏ１，Ｏｎをローとするためには、上
側ＩＧＢＴ・ＱＴ１，ＱＴｎをオフとし下側ＩＧＢＴ・
ＱＢ１，Ｑ１，ＱＢｎ，Ｑｎをオンとさせるが、これ
は、下側ＩＧＢＴ・ＱＢ１，Ｑ１，ＱＢｎ，Ｑｎゲート
信号Ｓ１，Ｓｎをハイとすることで実現できる。この時
レベルシフト回路３の制御信号ＳＴに関し、ＳＴがハイ
の場合、ゲート信号Ｓ１，Ｓｎハイに同期して、高圧電
源ＨＶからＰＭＯＳ・ＱＰ１，ＱＰｎを介しゲート電流
Ｉ１，Ｉｎが流れる。ＳＴがローの場合はPMOS・ＱＰ
１，ＱＰｎがオフのため上記ゲート電流は流れない。以
上、出力Ｏ１，Ｏｎのオン・オフに対応する制御及び動
作を述べたが、パネル駆動を行う場合は、上記の組み合
わせで容易に低消費駆動が実現できることを以下に述べ
る。

【００２９】スキャン駆動時は図２の駆動波形に示すよ
うに、レベルシフト回路３の制御信号ＳＴをハイとし、
下側ＩＧＢＴ駆動信号Ｓ１，Ｓ２・・・Ｓｎに順次パル
ス信号を入力することで、出力Ｏ１，Ｏ２・・・Ｏｎと
順次ローを出力させることができる。ゲート電流につい
ては、例えばＳ１がハイの場合には高圧電源ＶＨからＰ
ＭＯＳ・ＱＰ１を通りＩＧＢＴ・Ｑ１へ電流Ｉ１が流れ
込むが、スキャン駆動すなわち同時には１つの出力しか
ローとならないため他のチャンネルのゲート電流が同時
に流れることはない。従って駆動回路に流れる電流は、
上記ゲート電流とレベルシフト回路３の電流Ｉａとな
る。

【００３０】電流Ｉａは、スキャン駆動に先立ち、所定
の時間内にＰＭＯＳ・ＱＰ１，QPnのゲート電圧を印加
できるような最小の値を取るように設定することで、駆
動回路の消費電流を押さえることができる。

【００３１】次に全ての出力をロー（全ロー）とする駆
動を行う場合については、端子Ｓ１・・・Ｓｎへのコン
トロール信号にハイを印加する以前に、端子ＳＴをロー
とすることでＮＭＯＳ・ＱａがオフとなるためＰＭＯＳ
・ＱＰ１・・・ＱＰｎのゲート電圧は抵抗Ｒａによりソ
ースと同電位即ち閾値電圧以下となりＰＭＯＳ・QP1・
・・ＱＰｎをオフさせる。次にＳ１からＳｎ端子にハイ
信号を入力すれば上側ＩＧＢＴ・ＱＴ１・・・ＱＴｎは
オフ・下側ＩＧＢＴ・ＱＴ１・・・ＱＴｎはオンとな
り、全ての出力をロー（全ロー）とできる。この時電流
Ｉ１からＩｎは、ＰＭＯＳがオフしているため流れな
い。従って全ロー期間に駆動回路を流れる電流はない。

【００３２】全出力をハイとする（全ハイ）駆動を行う
場合は、上記スキャン駆動期間でＳ１からＳｎがローに
相当するが、駆動回路を流れる電流はレベルシフト回路
３の電流Ｉａだけである。従って、以上の回路構成及び
駆動を行えばスキャン駆動，全ハイ駆動及び全ロー駆動
の期間において、低消費を実現することができるため、
多チャンネルの駆動を必要とするプラズマ・ディスプレ
イ・パネルに代表される容量性パネルの走査線駆動回路
として最適である。

【００３３】図３に本発明の第２の実施例を示す。

【００３４】図３では、図１におけるＰＭＯＳ・ＱＰ
１，ＱＰｎのソースと高圧電源ＶＨの間に抵抗ＲＢ１，
ＲＢｎが接続され、またＩＧＢＴ・ＱＴ１，ＱＴｎのゲ
ートとエミッタの間に抵抗Ｒ１，Ｒｎが接続されてい
る。

【００３５】抵抗Ｒ１，ＲｎはＰＭＯＳ・ＱＰ１，ＱＰ
ｎがオフでかつ下側ＩＧＢＴ・Ｑ１，ＱＢ１，Ｑｎ，Ｑ
Ｂｎがオフのとき上側ＩＧＢＴ・ＱＴ１，ＱＴｎのゲー
ト・ソースを確実にショートさせることで、上側ＩＧＢ
Ｔ・ＱＴ１，ＱＴｎをオフとできるため、出力Ｏ１，Ｏ
ｎをハイ・インピーダンスとする機能を実現できるとい
う効果がある。

【００３６】抵抗ＲＢ１，ＲＢｎはＰＭＯＳ・ＱＰ１，
ＱＰｎの電流を制限する働きがあり、図３に示されるレ
ベルシフト回路３によって作られる電圧がツェナーＺＤ
ａによって一意に決まってしまう様な場合であっても抵
抗ＲＢ１，ＲＢｎを接続することでＰＭＯＳ・ＱＰ１，
ＱＰｎのゲート電圧に自由度を持たせることができ、ゲ
ート電流Ｉ１，Ｉｎに対し最適の設定ができるという効
果がある。

【００３７】図４に、本発明の第３の実施例を示す。

【００３８】図４は、図１の回路に対し、ＰＭＯＳ・Ｑ
Ｐ１，ＱＰｎのソースと高圧電源の間にフローティング
電源ＶＣＰを接続し出力Ｏ１，Ｏｎの立ち上がり特性を
改善するものである。

【００３９】図１の回路は、出力Ｏ１，Ｏｎがローから
ハイへの出力立ち上がりにおいて、出力の電位がＶＨ近
傍でなまるという特性がある。これは出力Ｏ１，Ｏｎが
ＨＶに近づくと上側ＩＧＢＴ・ＱＴ１，ＱＴｎのエミッ
タとゲート間の電圧差が小さくなるためであり、この特
性を改善する必要がある場合は、本図４に示す様、フロ
ーティング電源ＶＣＰを用いることで容易に解決するこ
とができる。

【００４０】図５に本発明の第４の実施例を示す。

【００４１】図５の回路は図１に対して、ＰＭＯＳスイ
ッチを１個として回路の簡素化を図ったものである。Ｐ
ＭＯＳ・Ｑｂのソースは高圧電源ＶＨに接続され、ドレ
インは抵抗Ｒ１，Ｒｎと接続され、ゲートにはレベルシ
フト回路３が接続される。全出力ロー駆動の場合は、Ｐ
ＭＯＳ・Ｑｂをオフとすることで、ゲート電流Ｉ１，Ｉ
ｎをゼロとできるため図１の回路同様低消費な駆動が可
能である。

【００４２】図６に本発明の第５の実施例を示す。なお
駆動回路は図３の回路としたが、他の実施例の回路も同
様に用いることができる。

【００４３】図６は本発明の駆動回路をプラズマ・ディ
スプレイ・パネル走査側電極の駆動に適用した例であ
る。

【００４４】図６において、電源端子１０及び１２を共
通端子として図３に示す回路の出力部が多数チャンネル
設けられ、各チャンネルにおける出力端子Ｏ１，Ｏ２，
・・・は各々プラズマ・ディスプレイ・パネルの走査側電
極に接続している。またＡ１，Ａ２・・・はデータ側電
極を示し、走査側電極とデータ側電極との交差したとこ
ろがプラズマ・ディスプレイ・パネルの表示画素Ｃ１
１，Ｃ１２・・・Ｃ２１，Ｃ２２・・・となる。これら
表示画素は容量性負荷となる。

【００４５】電源端子１１は制御ロジック４の電源であ
り電源端子１２を基準として５(Ｖ)程度の高電位に保た
れているものとし、電源端子１０は走査側駆動で必要と
される電源であり、電源端子１２を規準として１００〜
２００（Ｖ）の高電位に保たれているものとする。

【００４６】プラズマ・ディスプレイ・パネルにデータ
を書き込む場合は、走査側出力を順次ローとし表示パタ
ーンに応じデータ側電極に電圧を印加する。例えば、走
査側Ｏ１のラインにデータを書き込む場合は、走査側出
力回路から出力Ｏ１をローとしＯ１以外はハイを出力す
ることで、書き込むラインの選択を行い、表示パターン
に応じてデータ側電極Ａ１，Ａ２・・・にハイ、または
ローの電圧を印加する。この時、表示画素Ｃ１１，Ｃ１
２・・・にデータが書き込まれたことになる。この駆動
をパネルの全走査線について行うことで、パネルの画
素、全てに表示データを書き込む。

【００４７】プラズマ・ディスプレイ・パネルの駆動
は、スキャン駆動の他に、全走査線ローまたはハイの駆
動が必要となるが、特に全走査線ローについては、先に
図３で述べたと同様に、図６のＰＭＯＳ・ＱＰ１，ＱＰ
２・・・をオフとし下側IGBT・Ｑ１，ＱＢ１，Ｑ２，Ｑ
Ｂ２・・・をオンとすることでこの期間の消費電流をゼ
ロとできる。

【００４８】図７に本発明の第６の実施例を示す。

【００４９】図７の回路は、図３の回路に対し下側ＩＧ
ＢＴ・Ｑ１，ＱｎをそれぞれNMOS・ＱＮ１，ＱＮｎとし
たものである。

【００５０】これは、図３の回路の出力Ｏ１，Ｏｎの立
ち上がり遅延に関して、ＩＧＢＴ・Ｑ１，Ｑｎのテール
特性の影響が無視できない場合について、ＮＭＯＳを用
いたことで、立ち上がり特性を改善する効果がある。

【００５１】図３の回路では、出力Ｏ１，Ｏｎのローか
らハイへの切り換えは、下側IGBT・Ｑ１，ＱＢ１，Ｑ
ｎ，ＱＢｎのゲート信号Ｓ１，Ｓｎをローとし、下側Ｉ
ＧＢＴ・Ｑ１，ＱＢ１，Ｑｎ，ＱＢｎをオフとすること
で、ゲート電流Ｉ１，Ｉｎにより上側ＩＧＢＴ・ＱＴ
１，ＱＴｎのゲートを充電し、上側ＩＧＢＴ・ＱＴ１，
ＱＴｎをオンとするが、ＩＧＢＴのテール特性により、
ＩＧＢＴ・Ｑ１，Ｑｎはゲート信号Ｓ１，Ｓｎをローと
しても直ちにオフとはならず、ゲート電流の一部は、Ｉ
ＧＢＴ・Ｑ１，Ｑｎを介しＧＮＤ側へ流れてしまうた
め、ゲート電流の減分が上側ＩＧＢＴ・ＱＴ１，ＱＴｎ
の充電時間を延ばすことになり、結果として出力Ｏ１，
Ｏｎの立ち上がり時間が延びる。ＩＧＢＴのテール特性
の改善には、電子線照射等によるライフタイムコントロ
ールが有効であるが、ＩＧＢＴ本来の優れた電流特性を
犠牲にすることになる。そこで、下側ＩＧＢＴのうち出
力電流に直接は寄与しない図３の回路のＱ１，Ｑｎを図
７に示す様、ＮＭＯＳ・ＱＮ１，ＱＮｎとすることで出
力Ｏ１，Ｏｎの立ち上がり遅延時間の改善を行うことが
できる。

【００５２】

【発明の効果】本発明によれば、任意の期間に上側ＩＧ
ＢＴのゲート抵抗に流れる電流をスイッチにより切るこ
とができ、例えば複数出力がローとなる期間において前
記スイッチを切ることで、従来技術に比べて大幅に消費
電力を低減できる効果がある。また消費電力を低減でき
ることでモノリシック化での発熱の問題も解消できると
いう効果がある。

【図面の簡単な説明】

【図１】本発明駆動回路の第１の実施例を示す回路図。

【図２】第１の実施例の制御及び駆動方法を示す波形
図。

【図３】本発明駆動回路の第２の実施例を示す回路図。

【図４】本発明駆動回路の第３の実施例を示す回路図。

【図５】本発明駆動回路の第４の実施例を示す回路図。

【図６】図３に示す駆動回路を使用したプラズマ・ディ
スプレイ・パネルの表示装置の回路図。

【図７】本発明駆動回路の第６の実施例を示す回路図。

【符号の説明】

１，２…出力回路、３…レベルシフト回路、４…制御ロ
ジック、ＶＨ…高圧電源、ＶＣＰ…フローティング電
源、ＶＢ…電源、Ｃ１１，Ｃ１２,Ｃ２１,Ｃ２２…表示
画素。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 雅人 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 大浦 仁 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内 (72)発明者 大関 正一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】トーテムポール接続される第１スイッチン
   グ素子及び第２スイッチング素子を備え、 上記トーテムポール接続の一端，接続点、及び他端が、
   それぞれ電源，容量性負荷への出力、及び基準電位に接
   続され、 上記第１スイッチング素子は、上記一端と上記接続点と
   の間に接続され、 上記第２スイッチング素子は、上記接続点と上記他端の
   間に接続され、 上記トーテムポール接続の上記一端と、上記第１スイッ
   チング素子の制御端子との間に、第３スイッチング素子
   を含む回路が接続されることを特徴とする容量性負荷の
   駆動回路。
2. 【請求項２】トーテムポール接続される第１スイッチン
   グ素子及び第２スイッチング素子を備え、 上記トーテムポール接続の一端，接続点、及び他端が、
   それぞれ電源，容量性負荷への出力、及び基準電位に接
   続され、 上記第１スイッチング素子は、上記一端と上記接続点と
   の間に接続され、 上記第２スイッチング素子は、上記接続点と上記他端の
   間に接続され、 上記トーテムポール接続の上記一端と、上記第１スイッ
   チング素子の制御端子との間に、第３スイッチング素子
   を含む回路が接続され、 上記第１スイッチング素子の上記制御端子と、上記トー
   テムポール接続の上記他端との間に第４スイッチング素
   子が接続され、 上記第１スイッチング素子の上記制御端子と、上記接続
   点との間にダイオードが接続されることを特徴とする容
   量性負荷の駆動回路。
3. 【請求項３】請求項１または請求項２に記載の容量性負
   荷の駆動回路において、上記第３スイッチング素子を含
   む回路において、該第３のスイッチング素子に抵抗が直
   列接続されることを特徴とする容量性負荷の駆動回路。
4. 【請求項４】請求項１または請求項２に記載の容量性負
   荷の駆動回路において、上記第３スイッチング素子と上
   記トーテムポール接続の上記一端との間にフローティン
   グ電源が接続されることを特徴とする容量性負荷の駆動
   回路。
5. 【請求項５】請求項２に記載の容量性負荷の駆動回路に
   おいて、上記第１スイッチング素子及び上記第２スイッ
   チング素子が絶縁ゲート型バイポーラトランジスタであ
   り、上記第４スイッチング素子がＭＯＳトランジスタで
   あることを特徴とする容量性負荷の駆動回路。
6. 【請求項６】複数の駆動回路を備え、 各々の駆動回路がトーテムポール接続される第１スイッ
   チング素子及び第２スイッチング素子を備え、 上記トーテムポール接続の一端，接続点、及び他端が、
   それぞれ電源，容量性負荷への出力、及び基準電位に接
   続され、 上記第１スイッチング素子は、上記一端と上記接続点と
   の間に接続され、 上記第２スイッチング素子は、上記接続点と上記他端の
   間に接続され、 上記各々の駆動回路における、上記トーテムポール接続
   の上記一端と、上記第１スイッチング素子の制御端子と
   が、それぞれ上記複数の駆動回路の間で互いに接続さ
   れ、互いに接続された上記一端と、互いに接続された上
   記制御端子との間に、第３スイッチング素子を含む回路
   が接続されることを特徴とする容量性負荷の駆動回路。
7. 【請求項７】複数の走査側電極と、 複数のデータ側電極と、 上記複数の走査側電極と上記複数のデータ側電極との間
   に接続される容量性の複数の表示画素と、を有する表示
   パネルを備え、 上記複数の走査側電極は複数の駆動回路の出力に接続さ
   れ、 上記駆動回路は、 トーテムポール接続される第１スイッチング素子及び第
   ２スイッチング素子を備え、 上記トーテムポール接続の一端，接続点、及び他端が、
   それぞれ電源，容量性負荷への出力、及び基準電位に接
   続され、 上記第１スイッチング素子は、上記一端と上記接続点と
   の間に接続され、 上記第２スイッチング素子は、上記接続点と上記他端の
   間に接続され、 上記トーテムポール接続の上記一端と、上記第１スイッ
   チング素子の制御端子との間に、第３スイッチング素子
   を含む回路が接続されることを特徴とする表示装置。
8. 【請求項８】複数の走査側電極と、 複数のデータ側電極と、 上記複数の走査側電極と上記複数のデータ側電極との間
   に接続される容量性の複数の表示画素と、を有する表示
   パネルを備え、 上記複数の走査側電極は複数の駆動回路の出力に接続さ
   れ、 上記駆動回路は、 トーテムポール接続される第１スイッチング素子及び第
   ２スイッチング素子を備え、 上記トーテムポール接続の一端，接続点、及び他端が、
   それぞれ電源，容量性負荷への出力、及び基準電位に接
   続され、 上記第１スイッチング素子は、上記一端と上記接続点と
   の間に接続され、 上記第２スイッチング素子は、上記接続点と上記他端の
   間に接続され、 上記トーテムポール接続の上記一端と、上記第１スイッ
   チング素子の制御端子との間に、第３スイッチング素子
   を含む回路が接続され、 上記第１スイッチング素子の上記制御端子と、上記トー
   テムポール接続の上記他端との間に第４スイッチング素
   子が接続され、 上記第１スイッチング素子の上記制御端子と、上記接続
   点との間にダイオードが接続されることを特徴とする表
   示装置。