KR101519437B1 - 전류원 장치 - Google Patents

전류원 장치 Download PDF

Info

Publication number
KR101519437B1
KR101519437B1 KR1020080076877A KR20080076877A KR101519437B1 KR 101519437 B1 KR101519437 B1 KR 101519437B1 KR 1020080076877 A KR1020080076877 A KR 1020080076877A KR 20080076877 A KR20080076877 A KR 20080076877A KR 101519437 B1 KR101519437 B1 KR 101519437B1
Authority
KR
South Korea
Prior art keywords
current
fet
current output
switch
source device
Prior art date
Application number
KR1020080076877A
Other languages
English (en)
Other versions
KR20090034717A (ko
Inventor
히로후미 우치다
타카시 혼다
Original Assignee
라피스 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 라피스 세미컨덕터 가부시키가이샤 filed Critical 라피스 세미컨덕터 가부시키가이샤
Publication of KR20090034717A publication Critical patent/KR20090034717A/ko
Application granted granted Critical
Publication of KR101519437B1 publication Critical patent/KR101519437B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3216—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using a passive matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0272—Details of drivers for data electrodes, the drivers communicating data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0223—Compensation for problems related to R-C delay and attenuation in electrodes of matrix panels, e.g. in gate electrodes or on-substrate video signal electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)

Abstract

개별적으로 출력 전류의 온 오프 제어가 가능한 복수의 전류출력 회로를 구비한 전류원 장치에 있어서, 다수의 전류출력 회로의 출력을 동시에 변환할 때 발생하는 오동작을 방지한다. 전류출력 FET와, 전류출력 FET의 소스측 및 드레인측의 각각에 직렬로 접속되어 직렬 회로를 형성하는 제1 및 제2스위치 FET와, 제1스위치 FET에 전원전압의 정측 전위를 인가하는 동시에 제2스위치 FET에 전원전압의 부측 전위를 인가하여 직렬 회로에 전원전압을 공급하는 전원전압 공급수단과, 전류출력 FET와 제2스위치 FET 사이에 접속된 출력 단자를 각각이 포함하는 복수의 전류출력 회로와, 전류출력 FET의 각각의 게이트에 공통의 게이트 전압을 공급하는 게이트 전압공급 회로를 포함하는 전류원 장치에 있어서, 전류출력 회로의 각각은, 전류출력 FET와 제2스위치 FET 사이에 제3스위치 FET를 설치했다.
전류원 장치, 전류출력 FET, 전원전압 공급수단

Description

전류원 장치{CURRENT SOURCE DEVICE}
본 발명은, 반도체 집적회로 등에서 사용되며, 특히 복수의 발광소자가 매트릭스 모양으로 배치되어 구성되는 화상표시장치에 있어서 이 발광소자의 각각에 대한 발광 구동 전류의 공급에 적합한 전류원 장치에 관한 것이다.
도 1은, 일반적인 유기 전기 루미네선스(이하 유기ＥＬ이라고 칭한다)를 사용한 화상표시장치의 개략적인 구성을 나타낸 블럭도이다. 동 도면에 나타내는 바와 같이, 표시 패널(4)에는, n개의 데이터 라인 A1∼An 및 이것과 교차하여 배열된 ｍ개의 주사 라인 B1∼Bn이 형성되고 있으며, 데이터 라인 및 주사 라인의 각 교차부에는 화소를 담당하는 유기ＥＬ소자 E1 ,1∼Em ,n이 형성되어 있다. 즉, 표시 패널에 형성된 ｍ×n개의 유기ＥＬ소자의 발광에 의해, 표시되어야 할 화상이 구성된다.
주사 라인 B1∼Bm은, 주사 라인 스위치 SWB1∼SWBm을 포함하는 주사 라인 구동부(2)에 접속되고, 이 주사 라인 스위치의 스위칭 동작에 의해, 각 주사 라인에는 접지 전위 혹은 소정의 양 전위 VH(예를 들면 10V)가 인가되도록 되어 있다. 각 주사 라인 스위치 SWB1∼SWBm은, 제어부(1)로부터 공급되는 제어신호에 따라, 주사 라인에 순차 접지전위를 인가해 간다. 즉, 각 주사 라인에는 순차 일정한 시간간격으로 접지전위가 인가되고, 이 기간이 주사 라인의 선택기간이 된다.
한편, 데이터 라인 A1∼An은, 각 데이터 라인에 공급해야 할 구동전류를 생성하는 전류원 J1∼Jn 및 데이터 라인 스위치 SWA1∼SWAn을 포함하는 데이터 라인 구동부(3)에 접속되고, 이 데이터 라인 스위치의 스위칭 동작에 의해, 각 데이터 라인은 전류원 J1∼Jn 혹은 접지전위 중 어느 하나에 접속되도록 되어 있다. 각 데이터 라인 스위치 SWA1∼SWAn은, 제어부(1)로부터 공급되는 제어신호에 따라, 주사 라인의 선택기간에 동기하여, 데이터 라인 A1∼An을 선택적으로 전류원에 접속한다. 주사 라인 스위치에 의해 선택된 주사 라인 위의 유기ＥＬ소자 중, 데이터 라인 스위치에 의해 전류원과 접속된 것은, 전류원으로부터 발광 구동 전류가 공급되어, 이 발광 구동 전류에 따른 휘도로 발광한다.
예를 들면 도 1에 있어서는, 주사 라인 B1이 주사 라인 스위치 SWB1에 의해 접지전위에 접속됨으로써 선택되고, 데이터 라인 A2 및 A3이 데이터 라인 스위치 SWA2, SWA3에 의해 각각 전류원 J2 및 J3에 접속되어 있다. 이에 따라 주사 라인 B1과 데이터 라인 A2 및 A3의 각 교차부에 설치된 유기ＥＬ소자E1 ,2 및 E1 ,3에는, 전류원 J2 및 J3으로부터 각각 발광 구동 전류가 공급되어, 이 발광 구동 전류에 따른 휘도로 발광한다. 모든 주사 라인 B1∼Bm은, 소정의 프레임 기간 내에 있어서 순차 선택되고, 이것에 동기하여 휘도에 따른 발광 구동 전류가 유기ＥＬ소자에 공급되고, 발광함으로써 1화면이 구성된다.
도 2는, 상기한 화상표시장치에 있어서, 데이터 라인 A1∼An을 통해 각 유기ＥＬ소자에 발광 구동 전류를 공급하는 전류원 J1∼Jn을 구성하는 전류원 장치의 등가 회로도이다. 전류원 장치는 단일의 게이트 전압 공급부(10)와, 각 데이터 라인 A1∼An의 각각에 대응하는 ｎ개의 전류출력 회로 30-1∼30-n으로 이루어지는 출력부(20)에 의해 구성된다.
게이트 전압 공급부(10)는, 연산 증폭기 OP1과, PMOS트랜지스터 P1 및 P2와, 저항 R1로 구성된다. 연산 증폭기 OP1의 반전 입력 단자에는 소정의 기준전압 V1이 공급되고, 연산 증폭기 OP1의 출력은 PMOS트랜지스터 P2의 게이트에 접속된다. PMOS트랜지스터 P2의 소스는 PMOS트랜지스터 P1의 드레인에 접속되고, 드레인은 일단이 소정의 부측 전위 Vss에 고정된 저항 R1에 접속된다. PMOS트랜지스터 P2와 저항 R1과의 접속점의 전위는 연산 증폭기 OP1의 비반전 입력 단자에 공급된다. PMOS트랜지스터 P1의 게이트는 부측 전위 Vss에 고정되고, 소스에는 전원전압 Vdd가 인가된다. 상기 구성의 게이트 전압 공급부(10)에 있어서는, 연산 증폭기 OP1의 출력에 의해 PMOS트랜지스터 P2의 게이트 전압이 제어됨으로써, PMOS트랜지스터 P1, P2 및 저항 R1을 경유하는 전류경로에는 기준전압 V1에 따른 기준전류 I1이 흐른다. 한편, PMOS트랜지스터 P1은 항상 온 상태이지만, 소정의 온 저항을 가지고 있기 때 문에, 저항소자로서 기능한다.
출력부(20)는, 상기한 바와 같이 각 데이터 라인 A1∼An에 대응하는 ｎ개의 전류출력 회로 30-1∼30-n으로 구성되고, 각 전류출력 회로 30-1∼30-n은 각각 동일한 구성을 갖는다. 각 전류출력 회로에 있어서, PMOS트랜지스터 P4는, 게이트가 PMOS트랜지스터 P2의 게이트 라인 즉, 연산 증폭기 OP1의 출력 라인에 접속되고, 데이터 라인에 공급해야 할 출력 전류를 발생시키는 전류출력 FET로서 기능한다. 즉, 각 전류출력 회로에 있어서, PMOS트랜지스터 P4의 게이트에는 공통의 게이트 전압이 공급된다. PMOS트랜지스터 P4의 드레인은 NMOS트랜지스터 N1의 드레인에 접속되고, 소스는 PMOS트랜지스터 P3의 드레인에 접속된다. NMOS트랜지스터 N1의 소스는 부측 전위 Vss에 고정되고, 게이트에는 제어부(1)로부터 제어신호 NSW가 공급된다. PMOS트랜지스터 P4와 NMOS트랜지스터 N1의 접속점에는 출력 단자 OUT1∼OUTn이 설치되고, 출력 단자 OUT1∼OUTn에는 각각 데이터 라인 A1∼An이 접속된다. PMOS트랜지스터 P3의 소스에는 전원전압 Vdd가 인가되고, 게이트에는 제어부(1)로부터 제어신호 PSW가 공급된다. 이러한 구성의 전류원 장치에 있어서 PMOS트랜지스터 P2와 P4, PMOS트랜지스터 P1과 P3의 디멘션(게이트 폭과 게이트 길이의 비 W/L)을 동일하게 함으로써, 각 출력 단자 OUT1∼OUTn으로부터는 기준전류 I1과 같은 전류값을 나타내는 출력 전류를 얻을 수 있고, 각 데이터 라인 A1∼An에 대하여 균일하게 발광 구동 전류를 공급하는 것이 가능하게 된다.
PMOS트랜지스터 P3 및 NMOS트랜지스터 N1은, 출력 전류를 데이터 라인에 공 급하는 지 여부를 전환하는 데이터 라인 스위치 SWA1∼SWAn에 해당한다. PMOS트랜지스터 P3의 게이트에 Low레벨의 제어신호가 공급되는 동시에 NMOS트랜지스터 N1의 게이트에 Low레벨의 제어신호가 공급되면, PMOS트랜지스터 P3은 온 상태가 되고, NMOS트랜지스터 N1은 오프 상태가 된다. 이에 따라 출력 단자의 전위는 High레벨이 되고, 데이터 라인에는 발광 구동 전류가 공급된다. 한편, PMOS트랜지스터 P3의 게이트에 High레벨의 제어신호가 공급되는 동시에 NMOS트랜지스터 N1의 게이트에 High레벨의 제어신호가 공급되면, PMOS트랜지스터 P3은 오프 상태가 되고, NMOS트랜지스터 N1은 온 상태가 된다. 이에 따라 출력 단자의 전위는 Low레벨이 되고, 데이터 라인으로의 전류공급은 정지된다. 즉, PMOS트랜지스터 P3 및 NMOS트랜지스터 N1은, 전류출력 FET로서 기능하는 PMOS트랜지스터 P4를 끼워 각각 전원 및 부측 전위에 접속된 정측(正側)(하이 사이드)스위치 및 부측(負側)(로 사이드)스위치를 구성한다. 그리고, 이들 양측 및 음측 스위치가 데이터 라인으로의 전류공급의 온 오프를 전환함으로써, 스위칭 전류경로가 형성된다. 이러한 전류원 장치의 출력 전류의 온오프제어는 전류출력 회로 30-1∼30-n마다 행해지고, 데이터 라인 마다 발광 구동 전류의 공급 및 공급 정지가 제어된다.
상기한 바와 같은 구성을 갖는 유기ＥＬ화상표시장치에 이용되는 전류원 장치는, 예를 들면 특허문헌 1에 기재되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2003-131617호
도 3은, 상기한 종래 구성의 전류원 장치에 있어서, 모든 전류원 회로 30-1∼30-n이 각 데이터 라인에 대하여 출력 전류를 공급하고 있는 상태로부터 n번째의 전류출력 회로 30-n에 대해서는 출력 전류의 공급을 계속하고, 그 이외의 1번째로부터 n-1번째의 전류출력 회로에 대해서는 전류공급을 정지 상태로 이행시켰을 때의 각 부의 동작 파형 나타내고 있다. 이러한 경우, 1번째부터 n-1번째의 전류출력 회로에 있어서는, 각 데이터 라인에 대하여 전류공급을 정지시키는 타이밍에 제어신호 PSW 및 NSW는, 모두 Low레벨에서 High레벨로 바꿀 수 있다. 한편, 전류공급을 유지해야 할 ｎ번째의 전류출력 회로 30-n에 있어서는 제어신호 PSW 및 NSW는, Low레벨이 유지된다. 한편, 이러한 제어신호 PSW 및 NSW의 입력제어는 화상 데이터에 의거하여 제어부(1)에 의해 행해진다.
여기에서, 각 전류출력 회로 30-1∼30-n의 PMOS트랜지스터 P4의 각각의 게이트-드레인간에는 기생 용량 C1이 존재하고, 연산 증폭기 OP1의 출력으로부터 본 합성 용량은 n*C1이 된다. 즉, 연산 증폭기 OP1의 출력 라인에는 대용량의 커패시터가 접속되고 있는 것으로 간주할 수 있다. 이 경우에 있어서, 1번째부터 n-1번째의 전류출력 회로의 NMOS트랜지스터 N1의 각각이, 제어신호 NSW의 전환에 따라 일제히 온 상태가 되면, 상기 기생 용량 C1의 각각에 충전 전류가 일제히 흐른다. 이러한 기생 용량 C1로의 충전이 단시간에 일어나는 만큼, 충전 전류의 순시값은 증대하고, 연산 증폭기 OP1의 구동능력이 낮으면, 도 3에 나타낸 바와 같이 연산 증폭기 OP1의 출력 라인의 전위는, 충전 기간 동안 1차적으로 저하한다. 연산 증폭기 OP1의 출력 라인의 전위가 1차적으로 저하하면, 전류공급을 계속해야 할 전류출력 회로 30-n에 있어서는, 소정의 정전류를 출력하기 위해 제어된 PMOS트랜지스터 P4의 게이트 전압이 저하하게 되므로, 출력 전류가 소정의 제어 값을 넘어 상승하게 되는 오동작이 발생한다. 그 결과, 데이터 라인 An에 접속된 유기ＥＬ소자에는, 오동작에 의해 증가한 발광 구동 전류가 일시적으로 공급되게 되어 발광 휘도에 영향을 끼치게 되는 문제가 생기고 있었다.
본 발명은, 상기한 점을 감안하여 행해진 것으로, 개별적으로 출력 전류의 온오프제어가 가능한 복수의 전류출력 회로를 구비한 전류원 장치에 있어서, 다수의 전류출력 회로의 출력을 일제히 바꾸는 것으로 발생하는 오동작을 방지할 수 있는 전류원 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 전류원 장치는, 전류출력 FET와, 상기 전류출력 FET의 소스측 및 드레인측의 각각에 직렬로 접속되어 직렬 회로를 형성하는 제1 및 제2스위치 FET와, 상기 제1스위치 FET에 전원전압의 정측 전위를 인가하는 동시에 상기 제2스위치 FET에 상기 전원전압의 부측 전위를 인가하여 상기 직렬 회로에 상기 전원전압을 공급하는 전원전압 공급수단과, 상기 전류출력 FET와 상기 제2스위치 FET 사이에 접속된 출력 단자를 각각이 포함하는 복수의 전류출력 회로와, 상기 전류출력 FET의 각각의 게이트에 공통의 게이트 전압을 공급하는 게이트 전압공급 회로를 포함하는 전류원 장치로서, 상기 전류출력 회로의 각각은, 상기 전류출력 FET와 상기 제2스위치 FET 사이에 설치된 제3스위치 FET를 더 가지는 것을 특징으로 한다.
본 발명의 전류원 장치에 의하면, 개별적으로 출력 전류의 온오프 제어가 가능한 복수의 전류출력 회로를 구비한 전류원 장치에 있어서, 다수의 전류출력 회로의 출력을 동시에 변환했을 때 발생하는 오동작을 방지하는 것이 가능하게 된다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명한다. 한편, 이하에 나타내는 도면에 있어서, 실질적으로 동일 또는 등가인 구성요소, 부분에는 동일 부호를 붙이고 있다.
(제1 실시예)
도 4는, 본 발명의 제1실시예에 따른 전류원 장치(100)의 구성을 나타내는 등가 회로도다. 한편, 도 4에 있어서는, 도 2에 있어서 나타낸 종래의 전류원 장치의 구성과 공통되는 부분에 대해서는, 동일한 부호를 붙이고 있다. 본 발명의 전류원 장치(100)는, 종래 구성의 것과 마찬가지로 단일의 게이트 전압 공급부(40)와 데이터 라인 A1∼An의 각각에 대응하는 ｎ개의 전류출력 회로 60-1∼60-n으로 이루어지는 출력부(50)로 구성된다.
게이트 전압 공급부(40)는, 저항 R1과 PMOS트랜지스터 P2 사이에 PMOS트랜지스터 P10이 설치되는 점이 상기 종래 구성의 것과 다르다. 즉, PMOS트랜지스터 P10은 소스가 PMOS트랜지스터 P2의 드레인에 접속되고, 드레인이 저항 R1에 접속되고, 게이트가 부측 전위 Vss에 고정되어 있다. 연산 증폭기 OP1의 비반전 입력 단자는 PMOS트랜지스터 P10과 저항 R1의 접속점에 접속된다. 이러한 구성에 있어서 PMOS트랜지스터 P10은 항상 온 상태가 되지만 소정의 온 저항을 가지고 있기 때문에, 저항소자로서 기능한다. PMOS트랜지스터 P10이 상기한 장소에 배치되는 것은, 후술하는 전류출력 회로 60-1∼60-n의 각각에 있어서 PMOS트랜지스터 P11이 종래 구성 것에 대하여 추가된 것에 대응시킨 것이며, 각 전류출력 회로에 있어서 기준전류 I1과 동일한 전류값을 나타내는 미러 전류를 발생시키기 위함이다.
각 전류출력 회로 60-1∼60-n에 있어서는, PMOS트랜지스터 P3(제1스위치 FET)이 전류출력 FET로서 기능하는 PMOS트랜지스터 P4의 소스측에 직렬접속되고, NMOS트랜지스터 N1(제2스위치 FET)이 후술하는 PMOS트랜지스터 P11(제3스위치 FET)을 통해 PMOS트랜지스터 P4의 드레인측에 접속된다. 즉, PMOS트랜지스터 P3, P4 및 P11과 NMOS트랜지스터 N1에 의해 직렬 회로가 구성되어 있다. 이러한 직접 회로의 양단에는, 전원전압 Vdd가 인가된다. PMOS트랜지스터 P3 및 NMOS트랜지스터 N1은, PMOS트랜지스터 P4를 끼우고, 각각 전원전압의 정측 전위에 접속된 정측(하이 사이드)스위치 및 부측 전위에 접속된 부측(로 사이드)스위치를 구성한다. PMOS트랜지스터 P11은 PMOS트랜지스터 P4와 NMOS트랜지스터 N1 사이에 삽입된다. 구체적으로는, PMOS트랜지스터 P11의 소스는 PMOS트랜지스터 P4의 드레인에 접속되고, 드레인은 NMOS트랜지스터 N1의 드레인에 접속되고, 게이트에는 제어부(1)로부터 제어신호 PSW가 공급된다. PMOS트랜지스터 P11과 NMOS트랜지스터 N1의 접속점이 각 전류출력 회로의 출력 단자가 되고, 각 출력 단자에는 대응하는 데이터 라인 A1∼An이 접속 된다. 한편, 상기한 이외의 구성 부분에 대해서는, 종래 구성의 것과 동일하므로, 그 설명은 생략한다.
이하에 본 발명에 따른 전류원 장치(100)의 동작에 대해서 도 5에 나타내는 각부의 동작 파형을 참조하면서 설명한다. 도 5는, 도 3에 나타내는 경우와 마찬가지로, 모든 전류원 회로 60-1∼60-n이 각 데이터 라인에 대하여 출력 전류를 공급하고 있는 상태로부터 n번째의 전류출력 회로 60-n에 대해서는 출력 전류의 공급을 계속하고, 그 이외의 1번째부터 n-1번째의 전류출력 회로에 대해서는 전류공급을 정지 상태로 이행시켰을 때의 각부의 동작 파형 나타내고 있다. 이 경우, 1번째부터 n-1번째의 전류출력 회로에 있어서는, 전류공급을 정지시키는 타이밍에 제어신호 PSW 및 NSW는 모두 Low레벨에서 High레벨로 바꿀 수 있다. 한편, 전류공급을 유지해야 할 ｎ번째의 전류출력 회로 60-n에 있어서는 제어신호 PSW 및 NSW는 Low레벨이 유지된다. 이러한 제어신호 PSW 및 NSW의 입력제어는 화상 데이터에 의거하여 제어부(1)에 의해 행해진다.
각 전류출력 회로 60-1∼60-n에 있어서, 제어신호 PSW 및 NSW가 모두 Low레벨이 되는 기간에 있어서는, PMOS트랜지스터 P3 및 P11은 온 상태이고, NMOS트랜지스터 N1은 오프 상태이다. 이 경우, 각 전류출력 회로 60-1∼60-n의 출력 단자는 High레벨이며, 모든 데이터 라인 A1∼An에 대하여 출력 전류가 공급된다.
1번째부터 n-1번째의 전류출력 회로에 있어서, 제어신호 PSW 및 NSW가 모두 Low레벨에서 High레벨로 전환됨으로써, PMOS트랜지스터 P3 및 P11이 오프 상태가 되고, NMOS트랜지스터 N1이 온 상태가 된다. PMOS트랜지스터 P3 및 P11이 오프 상태가 되는 것에 의해, 출력 전류의 공급이 정지되고, NMOS트랜지스터 N1이 온 상태가 되는 것에 의해 출력 단자의 전위는 Low레벨이 된다. 여기에서, 종래의 전류원 장치에 있어서는, NMOS트랜지스터 N1과 PMOS트랜지스터 P4가 직접 접속되고 있었기 때문에, NMOS트랜지스터 N1이 온 상태로 구동됨으로써 1번째부터 n-1번째의 전류출력 회로의 PMOS트랜지스터 P4에 부수되는 각 기생 용량 C1에 일제히 충전 전류가 흐르고, 연산 증폭기 OP1의 구동능력에도 한계가 있기 때문에, 연산 증폭기 OP1의 출력 라인의 전위가 일순 저하하게 되는 문제가 발생하고 있었다. 이에 대하여 본 발명의 전류원 장치(100)에 있어서는, PMOS트랜지스터 P4와 NMOS트랜지스터 N1 사이에 PMOS트랜지스터 P11이 삽입되고, NMOS트랜지스터 N1이 온 상태가 되는 타이밍에 PMOS트랜지스터 P11이 오프 상태가 됨으로써 PMOS트랜지스터 P4와 NMOS트랜지스터 N1이 전기적으로 분리된다. 이에 따라 NMOS트랜지스터 N1이 온 상태가 되어도, PMOS트랜지스터 P4의 드레인(도면 중 노드 1)의 전위는 High레벨을 유지하므로 기생 용량 C1로의 충전이 일어나지 않고 연산 증폭기 OP1의 출력 라인의 전위변동은 해소된다. 따라서, 전류공급을 유지해야 할 전류출력 회로 60-n의 출력 전류의 변동도 일어나지 않고, 데이터 라인 An에 대하여 안정된 발광 구동 전류의 공급이 가능하게 된다. 한편, 1번째부터 n-1번째의 전류출력 회로에 있어서, 제어신호 PSW와 제어신호 NSW의 Low레벨에서 High레벨로의 천이는 동시에 일어나도 되지만, 제어신호 PSW를 먼저 High레벨로 천이시키고, PMOS트랜지스터 P3 및 P11을 오프 상태로 한 후에 제어신호 NSW를 High레벨로 천이시켜, NMOS트랜지스터 N1을 온 상태로 하 도록 해도 된다.
(제2 실시예)
제1 실시예에 나타내는 전류원 장치(100)에 있어서는, 상기의 바와 같이, 1번째부터 n-1번째의 전류출력 회로를 전류공급 상태로부터 전류공급 정지 상태로 이행시켰을 때 발생하는 문제를 해소시키는 것이 가능하다. 그러나, 전류공급 정지상태로 되어 있는 1번째부터 n-1번째의 전류출력 회로를 재차 동시에 전류공급 상태로 이행시키면 새로운 문제가 발생할 우려가 있다. 이 새로운 문제에 대해, 도 6을 참조하면서 설명한다. 한편, n번째의 전류출력 회로에 대해서는, 전류공급을 계속하고 있는 것으로 한다.
1번째부터 n-1번째의 전류출력 회로에 있어서는, 전류공급을 개시하는 타이밍에 제어신호 PSW 및 NSW는 모두 High레벨에서 Low레벨로 전환된다. 한편, 전류공급을 유지해야 할 ｎ번째의 전류출력 회로 60-n에 있어서는 제어신호 PSW 및 NSW는 Low레벨이 유지된다. 1번째부터 n-1번째의 전류출력 회로에 있어서, 제어신호 PSW 및 NSW가 모두 High레벨에서 Low레벨로 전환됨으로써, PMOS트랜지스터 P3 및 P11이 온 상태가 되고, NMOS트랜지스터 N1이 오프 상태가 된다. 이에 따라 각 전류출력 회로에 대응하는 데이터 라인 A1∼An-1에는 출력 전류가 공급되고, 출력 단자의 전위는 High레벨이 된다. 여기에서, 1번째부터 n-1번째의 전류출력 회로에 있어서는, PMOS트랜지스터 P11이 온 한 순간에 PMOS트랜지스터 P4의 드레인(도면 중 노드 1)의 전위는 일시적으로 저하한다. 이러한 노드 1의 전위변동에 의해 기생 용량 C1에 충전 전류가 흐르면, 연산 증폭기 OP1의 출력 라인의 전위가 저하한다. 그러면, 전 류공급을 계속해야 할 전류출력 회로 60-n에 있어서는, 소정의 정전류를 출력하기 위해 제어된 PMOS트랜지스터 P4의 게이트 전압이 저하하게 되므로, 상기한 경우와 마찬가지로 출력 전류가 소정의 제어값을 넘어 상승하게 되는 오동작이 발생한다.
제2 실시예에 따른 전류원 장치에 있어서는 상기 문제를 해소하는 것이 가능하게 된다. 도 7에 본 발명의 제2 실시예에 따른 전류원 장치(200)를 나타낸다. 본 실시예의 전류원 장치(200)는, 제1실시예에 따른 전류원 장치(100)의 구성에 더하여, 전류출력 회로 60-1∼60-n의 각각에 있어서 전위 고정용의 NMOS트랜지스터 N11이 설치된다. 즉, 본 실시예에 따른 전류출력 회로 70-1∼70-n의 각각에 있어서, NMOS트랜지스터 N11은, 드레인이 도면 중 노드 1 즉 PMOS트랜지스터 P4의 드레인에 접속되고, 소스는 부측 전위 Vss에 접속되고, 게이트에는 제어부(1)로부터 제어신호 NSW1이 공급된다. NMOS트랜지스터 N11은, 그 디멘션(게이트 폭과 게이트 길이와의 비 W/L)을 충분히 작게 함으로써, 스위칭 스피드가 NMOS트랜지스터 N1보다도 충분히 느린 것이 사용된다. NMOS트랜지스터 N11이 추가되는 점 이외는, 제1 실시예의 전류원 장치(100)의 구성과 동일하다.
이러한 구성을 갖는 전류원 장치(200)의 동작에 대해 도 8에 나타내는 각 부의 동작 파형을 참조하면서 설명한다. 도 8은, 도 6에 나타내는 경우와 같이, n번째의 전류출력 회로 70-n에 대해서는 출력 전류의 공급을 계속시키고, 그 이외의 1번째부터 n-1번째의 전류출력 회로에 대해서는 전류공급 정지 상태로부터 전류공급 상태로 이행시켰을 때의 각부의 동작 파형 나타내고 있다. 이 경우, 1번째부터 n-1번째의 전류출력 회로에 있어서는, 전류공급을 개시하는 타이밍에 제어신호 PSW 및 NSW는 모두 High레벨에서 Low레벨로 전환된다. 한편, 전류공급을 유지해야 할 ｎ번째의 전류출력 회로 70-n에 있어서는 제어신호 PSW 및 NSW는 Low레벨이 유지된다. 1번째부터 n-1번째의 전류출력 회로의 NMOS트랜지스터 N11의 게이트에는, 이들의 전류출력 회로가 전류공급을 개시하기 전의 기간 내, 즉 제어신호 PSW 및 NSW가 High레벨에서 Low레벨로 전환되기 전의 타이밍에 High레벨의 제어신호 NSW1이 공급된다. 이에 따라 NMOS트랜지스터 N11은 온 상태가 되고, 노드 1의 전위를 낮추지만, 상기한 바와 같이, NMOS트랜지스터의 스위칭 스피드는 NMOS트랜지스터 N1과 비교하여 충분히 느리기 때문에, 노드 1의 전위는 천천히 하강해 가게 된다. 그 결과, 기생 용량 C1로의 충전도 천천히 일어나게 되므로, 연산 증폭기 OP1의 출력 라인의 전압저하는, 연산 증폭기 OP1의 구동능력에 의해 없어진다. 즉, NMOS트랜지스터 N11의 스위칭 스피드를 늦춤으로써, NMOS트랜지스터 N11의 온 구동에 의해 발생하는 연산 증폭기 OP1의 출력 라인의 전위변동은 회피된다. NMOS트랜지스터 N11이 온 상태로 구동됨으로써, 노드 1의 전위는 Low레벨로 고정된다. 그리고, 1번째부터 n-1번째의 전류출력 회로에 있어서, 노드 1의 전위를 Low레벨로 한 후에 제어신호 PSW, NSW 및 NSW1을 모두 High레벨에서 Low레벨로 전환한다. 이에 따라 PMOS트랜지스터 P3 및 P11은 온 상태가 되고, NMOS트랜지스터 N1 및 N11은 오프 상태가 되지만, 노드 1의 전위가 Low레벨이 된 상태에서 PMOS트랜지스터 P11이 온 상태가 되어도, 노드 1의 순간적인 전위저하는 일어나지 않기 때문에, 기생 용량 C1로의 충전도 일어나지 않고, 연산 증폭기 OP1의 출력 라인의 전압변동도 일어나지 않는다. 따라서, 전류공급을 유지해야 할 ｎ번째의 전류출력 회로에 있어서는, 다른 전류출 력 회로에 의한 출력 전환 전후에 걸쳐, 안정된 출력 전류를 데이터 라인에 공급하는 것이 가능하게 되는 것이다.
이와 같이 제2 실시예에 따른 전류원 회로에 의하면, 다수의 전류출력 회로가 전류공급 상태로부터 전류공급 정지 상태로 이행하고, 그 이외의 전류출력 회로에 있어서는 전류공급을 유지하는 동작 모드 및 다수의 전류출력 회로가 전류공급 정지 상태로부터 전류공급 상태로 이행하고, 그 이외의 전류출력 회로에 있어서는 전류공급을 유지하는 동작 모드의 양쪽 모드에 있어서, 이 다수의 전류출력 회로에 의한 출력 전환의 타이밍에 전류공급을 유지해야 할 전류출력 회로에 있어서 발생하는 출력 전류의 변동을 방지하는 것이 가능하게 된다. 따라서, 본 발명의 전류원 장치를 전류출력 회로의 각각에 대응하는 복수의 데이터 라인을 통해 이 데이터 라인의 각각에 접속된 유기ＥＬ소자의 각각에 발광 구동 전류를 공급하는 전류원으로서 사용함으로써, 동작 모드에 관계없이 유기ＥＬ소자에 안정된 발광 구동 전류의 공급이 가능하게 되고, 발광 휘도의 안정화를 도모하는 것이 가능하게 된다.
(제3 실시예)
도 9에, 본 발명의 제3 실시예에 따른 전류원 장치(300)의 등가 회로도를 나타낸다. 본 실시예의 전류원 장치(300)의 기본구성은, 제2 실시예의 것과 동일하지만, 전류출력 회로 80-1∼80-n의 구성이 제2 실시예의 것과 약간 다르다. 즉, 본 실시예에 따른 전류출력 회로 80-1∼80-n에 있어서는, 제2 실시예에 따른 전류출력 회로에 대하여 NMOS트랜지스터 N12가 더 추가된다. 구체적으로는 NMOS트랜지스터 N12의 드레인은, PMOS트랜지스터 P4의 드레인, 즉 노드 1에 접속되고, 소스는 NMOS 트랜지스터 N11의 드레인에 접속되고, 게이트에는 외부로부터 게이트 바이어스 전압 Bias1이 공급된다. 게이트 바이어스 전압 Bias1은, NMOS트랜지스터 N12의 임계값 전압보다 약간 높은 전위로 설정된다. 이에 따라 NMOS트랜지스터 N12는 온 상태가 되지만, 게이트 바이어스 전압 Bias1에 따른 온 저항을 갖게 된다. 즉, NMOS트랜지스터 N12는 NMOS트랜지스터 N11에 직렬 접속된 저항소자로서 기능한다.
본 실시예의 전류원 장치(300)의 동작은, 상기 제2 실시예의 것과 동일하지만, NMOS트랜지스터 N12가 추가되어, 이것이 저항소자로서 기능함으로써, NMOS트랜지스터 N11이 온 구동되었을 때의 전하의 인발속도는 더 저하한다. 따라서, 노드 1의 전위강하의 스피드를 보다 저하시키는 것이 가능하게 되고, NMOS트랜지스터 N11이 온 구동되었을 때의 기생 용량 C1로의 순간적인 충전의 억제 효과를 조장하는 것이 가능하게 된다. 즉, 본 실시예의 전류원 장치에 의하면, NMOS트랜지스터 N11이 온 구동될 때의 연산 증폭기 OP1의 출력 라인의 전위변동의 억제 효과를 보다 현저한 것으로 하는 것이 가능하게 된다.
또한, NMOS트랜지스터 N12 대신에 저항을 사용해도 동일한 효과를 얻을 수 있다. 또한 NMOS트랜지스터 N12과 N11의 배치를 교체해도 동일한 효과를 얻을 수 있다. 또한 NMOS트랜지스터 N11에 의한 전하의 인발 개소는, PMOS트랜지스터 P3과 P4의 접속점(즉, PMOS트랜지스터 P4의 소스)이라도 동일한 효과를 얻을 수 있다. 또한 상기 각 실시예에 있어서는, 스위칭 스피드가 느린 NMOS트랜지스터 N11을 사용하여 노드 1의 전하를 천천히 인발하도록 했지만, 노드 1의 전하 인발의 스피드 즉 인발 전류를 제한하는 수단이 구축되어 있으면 되고, PMOS나 DMOS등의 다른 종 류의 소자를 사용해도 된다. 또한 도 10에 나타낸 바와 같이 NMOS트랜지스터 N11의 소스는, 출력 단자에 접속하도록 해도 된다. 이러한 접속 형태라도 NMOS트랜지스터 N11이 온 구동될 때에는 출력 단자는 Low레벨이므로 동작상 문제는 없다.
도 1은 유기ＥＬ소자를 사용한 종래의 화상표시장치의 전체구성을 나타내는 블럭도이다.
도 2는 종래의 전류원 장치의 구성을 나타내는 등가 회로도다.
도 3은 종래의 전류원 장치의 동작 파형을 나타내는 도면이다.
도 4는 본 발명의 실시예인 전류원 장치의 구성을 나타내는 등가 회로도다.
도 5는 본 발명의 전류원 장치의 동작 파형을 나타내는 도면이다.
도 6은 본 발명의 전류원 장치의 동작 파형을 나타내는 도면이다.
도 7은 본 발명의 다른 실시예인 전류원 장치의 구성을 나타내는 등가 회로도다.
도 8은 본 발명의 다른 실시예인 전류원 장치의 동작 파형을 나타내는 도면이다.
도 9는 본 발명의 다른 실시예인 전류원 장치의 구성을 나타내는 등가 회로도다.
도 10은 본 발명의 다른 실시예인 전류원 장치의 구성을 나타내는 등가 회로도다.
[부호의 설명]
40 : 게이트 전압 공급부 50 : 출력부
60-1∼60-n : 전류출력 회로 70-1∼70-n : 전류출력 회로
80-1∼80-n : 전류출력 회로 ＯＰ1 : 연산 증폭기
P1∼P11 : PMOS트랜지스터 N1∼N12 : NMOS트랜지스터

Claims (5)

  1. 전류출력 FET와, 상기 전류출력 FET의 소스측 및 드레인측의 각각에 직렬로 접속되어 직렬 회로를 형성하는 제1 및 제2스위치 FET와, 상기 제1스위치 FET의 소스측에 전원전압의 정측 전위를 인가하는 동시에 상기 제2스위치 FET의 소스측에 상기 전원전압의 부측 전위를 인가하여 상기 직렬 회로에 상기 전원전압을 공급하는 전원전압 공급수단과, 상기 전류출력 FET와 상기 제2스위치 FET 사이에 접속된 출력 단자를 각각이 포함하고, 상기 제1스위치 FET의 드레인측이 상기 전류출력 FET의 소스측에 접속되며, 상기 제2스위치 FET의 드레인측이 상기 전류출력 FET의 드레인측에 접속되는 복수의 전류출력 회로와,
    상기 전류출력 FET의 각각의 게이트에 공통의 게이트 전압을 공급하는 게이트 전압공급 회로를 포함하는 전류원 장치로서,
    상기 전류출력 회로의 각각은, 상기 전류출력 FET와 상기 출력단자 사이에 설치된 제3스위치 FET를 더 가지며,
    상기 전류출력 회로의 각각은, 상기 제2 및 제3스위치 FET로 이루어지는 직렬 회로에 병렬접속되어 있는 전위고정 FET를 더 가지는 것을 특징으로 하는 전류원 장치.
  2. 제 1항에 있어서,
    상기 전위고정 FET는, 상기 제2스위치 FET보다도 스위칭 타임이 느린 것을 특징으로 하는 전류원 장치.
  3. 제 2항에 있어서,
    상기 전위고정 FET에 직렬접속된 저항소자를 더 가지며,
    상기 저항소자는 상기 제3스위치 FET와 상기 전위고정 FET 사이에 접속되는 것을 특징으로 하는 전류원 장치.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 제1 및 제3스위치 FET는 PMOS트랜지스터이며, 상기 제2스위치 FET는 NMOS트랜지스터인 것을 특징으로 하는 전류원 장치.
  5. 삭제
KR1020080076877A 2007-10-04 2008-08-06 전류원 장치 KR101519437B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2007-00260811 2007-10-04
JP2007260811A JP4439552B2 (ja) 2007-10-04 2007-10-04 電流源装置

Publications (2)

Publication Number Publication Date
KR20090034717A KR20090034717A (ko) 2009-04-08
KR101519437B1 true KR101519437B1 (ko) 2015-05-12

Family

ID=40522734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080076877A KR101519437B1 (ko) 2007-10-04 2008-08-06 전류원 장치

Country Status (4)

Country Link
US (1) US7863970B2 (ko)
JP (1) JP4439552B2 (ko)
KR (1) KR101519437B1 (ko)
CN (1) CN101404139B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE502006003275D1 (de) * 2006-09-22 2009-05-07 Siemens Ag Erhöhung der Verfügbarkeit und Redundanz von Analogstromausgaben
JP4717091B2 (ja) * 2008-02-29 2011-07-06 Ｏｋｉセミコンダクタ株式会社 表示パネル駆動装置
JP6117399B2 (ja) * 2016-04-21 2017-04-19 ラピスセミコンダクタ株式会社 定電流出力ドライバ及びこれを含む半導体装置
CN111066248B (zh) * 2017-11-06 2024-06-14 索尼半导体解决方案公司 电压转换电路、固体摄像元件及电压转换电路的控制方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001056669A (ja) 1999-01-29 2001-02-27 Seiko Instruments Inc 定電流出力用ドライバ
JP2003131617A (ja) * 2001-10-26 2003-05-09 Oki Electric Ind Co Ltd 駆動回路
JP2007187714A (ja) 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd 電流駆動装置
US20070211043A1 (en) 2006-03-07 2007-09-13 Oki Electric Industry Co., Ltd. Current drive circuit

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3742230B2 (ja) * 1998-08-28 2006-02-01 株式会社東芝 電流発生回路
JP3887229B2 (ja) * 2001-12-28 2007-02-28 沖電気工業株式会社 電流駆動型表示装置の駆動回路
CN100536347C (zh) * 2002-04-26 2009-09-02 东芝松下显示技术有限公司 电流驱动型显示装置的驱动用半导体电路组及显示装置
JP4059712B2 (ja) * 2002-06-11 2008-03-12 沖電気工業株式会社 表示素子用電流出力回路部の制御回路
JP4743685B2 (ja) * 2005-01-06 2011-08-10 東北パイオニア株式会社 発光表示パネルの駆動装置および駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001056669A (ja) 1999-01-29 2001-02-27 Seiko Instruments Inc 定電流出力用ドライバ
JP2003131617A (ja) * 2001-10-26 2003-05-09 Oki Electric Ind Co Ltd 駆動回路
JP2007187714A (ja) 2006-01-11 2007-07-26 Matsushita Electric Ind Co Ltd 電流駆動装置
US20070211043A1 (en) 2006-03-07 2007-09-13 Oki Electric Industry Co., Ltd. Current drive circuit

Also Published As

Publication number Publication date
JP4439552B2 (ja) 2010-03-24
CN101404139B (zh) 2013-01-23
JP2009092744A (ja) 2009-04-30
KR20090034717A (ko) 2009-04-08
CN101404139A (zh) 2009-04-08
US20090091359A1 (en) 2009-04-09
US7863970B2 (en) 2011-01-04

Similar Documents

Publication Publication Date Title
US9892703B2 (en) Output circuit, data driver, and display device
US9336897B2 (en) Shift register circuit
KR100443238B1 (ko) 전류구동회로 및 영상표시장치
KR100734808B1 (ko) 임계 전압 보상을 갖는 화소 구동 회로
US6567327B2 (en) Driving circuit, charge/discharge circuit and the like
US7499518B2 (en) Shift register and image display apparatus containing the same
KR100639690B1 (ko) 표시얼룩의 발생을 억제한 화상표시장치
US7012587B2 (en) Matrix display device, matrix display driving method, and matrix display driver circuit
US20060132182A1 (en) Driver circuit, shift register, and liquid crystal driver circuit
US7173582B2 (en) Current drive circuit and image display device
EP2530669A1 (en) Driving apparatus, oled panel and method for driving oled panel
US8068102B2 (en) Drive voltage supply circuit
KR100514625B1 (ko) 디스플레이 소자 구동 회로 및 디스플레이 장치
JP2011048101A (ja) 画素回路および表示装置
KR101519437B1 (ko) 전류원 장치
CN110070825B (zh) 像素电路
US20040263503A1 (en) Drive devices and drive methods for light emitting display panel
US7573451B2 (en) Sample hold circuit and image display device using the same
KR20040071713A (ko) 구동회로 및 화상표시장치
US6943786B1 (en) Dual voltage switch with programmable asymmetric transfer rate
KR100979384B1 (ko) 아날로그 버퍼회로
KR20100073440A (ko) 제어 드라이버 및 이를 구비한 표시장치
KR20070082505A (ko) 표시 패널의 구동장치 및 그 방법
KR101073263B1 (ko) 쉬프트 레지스터 및 그 구동 방법
JP2005062216A (ja) シフトレジスタ回路及びそれを用いた表示装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 4