JP2003131617A - 駆動回路 - Google Patents
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Abstract
(57)【要約】
【目的】 製造上のばらつきの影響を受け難い改善され
た駆動回路を提供する。 【解決手段】 駆動回路は、ＰＭＯＳトランジスタＰ３
０１と、ＮＭＯＳトランジスタＮ３０１とで構成された
スイッチ手段ＳＷｓ１と、定電流手段として機能するＰ
ＭＯＳトランジスタＰ３０３と、抵抗手段として機能す
るＰＭＯＳトランジスタＰ７０１とを有する。ＥＬ素子
ＥＬ１１に電流Ｉ１を供給する場合、ＰＭＯＳトランジ
スタＰ３０３のソースには、ＰＭＯＳトランジスタＰ７
０１からなる抵抗が接続されるため、ＰＭＯＳトランジ
スタＰ３０３の閾値電圧Ｖｔｐの製造バラツキに起因す
る電流Ｉ１のばらつきが補正される。
た駆動回路を提供する。 【解決手段】 駆動回路は、ＰＭＯＳトランジスタＰ３
０１と、ＮＭＯＳトランジスタＮ３０１とで構成された
スイッチ手段ＳＷｓ１と、定電流手段として機能するＰ
ＭＯＳトランジスタＰ３０３と、抵抗手段として機能す
るＰＭＯＳトランジスタＰ７０１とを有する。ＥＬ素子
ＥＬ１１に電流Ｉ１を供給する場合、ＰＭＯＳトランジ
スタＰ３０３のソースには、ＰＭＯＳトランジスタＰ７
０１からなる抵抗が接続されるため、ＰＭＯＳトランジ
スタＰ３０３の閾値電圧Ｖｔｐの製造バラツキに起因す
る電流Ｉ１のばらつきが補正される。
Description
【０００１】
【発明の属する技術分野】本発明は、電流が供給される
ことによって発光する有機エレクトロルミネッセンス）
素子（以下、ＥＬ素子と称す。）や発光ダイオード（以
下、ＬＥＤと称す。）等を使用した電流駆動型表示装置
を駆動するための駆動回路に関するものである。
ことによって発光する有機エレクトロルミネッセンス）
素子（以下、ＥＬ素子と称す。）や発光ダイオード（以
下、ＬＥＤと称す。）等を使用した電流駆動型表示装置
を駆動するための駆動回路に関するものである。
【０００２】
【従来の技術】図1は、ＥＬ素子を使用した一般的な表
示装置の概略を示す回路図である。
示装置の概略を示す回路図である。
【０００３】この表示装置は、表示パネル１００１と、
走査線駆動回路１００３と、データ線駆動回路１００５
と、制御回路１００７とで主に構成されている。
走査線駆動回路１００３と、データ線駆動回路１００５
と、制御回路１００７とで主に構成されている。
【０００４】表示パネル１００１は、複数の走査線ＣＯ
Ｍ１〜ＣＯＭｎと、複数のデータ線ＳＥＧ１〜ＳＥＧｍ
と、走査線及びデータ線との交点に配置された複数のＥ
Ｌ素子ＥＬ１１〜ＥＬｎｍとを有する。
Ｍ１〜ＣＯＭｎと、複数のデータ線ＳＥＧ１〜ＳＥＧｍ
と、走査線及びデータ線との交点に配置された複数のＥ
Ｌ素子ＥＬ１１〜ＥＬｎｍとを有する。
【０００５】走査線駆動回路１００３は、複数の走査線
ＣＯＭ１〜ＣＯＭｎに接続された複数のスイッチ手段Ｓ
Ｗｃ１〜ＳＷｃｎで構成されている。各スイッチ手段Ｓ
Ｗｃ１〜ＳＷｃｎは、対応する走査線ＣＯＭ１〜ＣＯＭ
ｎを接地電位ＧＮＤ（例えば、０Ｖ。）もしくは走査線
用電源電位Ｖｃ（例えば、２０Ｖ。）のいずれかに接続
する。
ＣＯＭ１〜ＣＯＭｎに接続された複数のスイッチ手段Ｓ
Ｗｃ１〜ＳＷｃｎで構成されている。各スイッチ手段Ｓ
Ｗｃ１〜ＳＷｃｎは、対応する走査線ＣＯＭ１〜ＣＯＭ
ｎを接地電位ＧＮＤ（例えば、０Ｖ。）もしくは走査線
用電源電位Ｖｃ（例えば、２０Ｖ。）のいずれかに接続
する。
【０００６】データ線駆動回路１００５は、複数のデー
タ線ＳＥＧ１〜ＳＥＧｍに接続された複数のスイッチ手
段ＳＷｓ１〜ＳＷｓｍと、複数の定電流素子ＣＣ１〜Ｃ
Ｃｍとで主に構成されている。各スイッチ手段ＳＷｓ１
〜ＳＷｓｍは、対応するデータ線ＳＥＧ１〜ＳＥＧｍ
を、接地電位ＧＮＤもしくは定電流素子ＣＣ１〜ＣＣｍ
に接続する。定電流素子ＣＣ１〜ＣＣｍは、データ線用
電源電位Ｖｓ（例えば、２０Ｖ。）に接続されている。
タ線ＳＥＧ１〜ＳＥＧｍに接続された複数のスイッチ手
段ＳＷｓ１〜ＳＷｓｍと、複数の定電流素子ＣＣ１〜Ｃ
Ｃｍとで主に構成されている。各スイッチ手段ＳＷｓ１
〜ＳＷｓｍは、対応するデータ線ＳＥＧ１〜ＳＥＧｍ
を、接地電位ＧＮＤもしくは定電流素子ＣＣ１〜ＣＣｍ
に接続する。定電流素子ＣＣ１〜ＣＣｍは、データ線用
電源電位Ｖｓ（例えば、２０Ｖ。）に接続されている。
【０００７】制御回路１００７は、制御データに基づい
て、スイッチ手段ＳＷｃ１〜ＳＷｃｎ及びスイッチ手段
ＳＷｓ１〜ＳＷｓｍの動作を制御する。
て、スイッチ手段ＳＷｃ１〜ＳＷｃｎ及びスイッチ手段
ＳＷｓ１〜ＳＷｓｍの動作を制御する。
【０００８】図1には、ＥＬ素子ＥＬ１１のみが発光状
態である場合における各スイッチ手段の状態が示されて
いる。以下に、ＥＬ素子の発光状態及び非発光状態に関
して簡単に説明する。
態である場合における各スイッチ手段の状態が示されて
いる。以下に、ＥＬ素子の発光状態及び非発光状態に関
して簡単に説明する。
【０００９】ＥＬ素子ＥＬ１１のカソード、すなわち走
査線ＣＯＭ１には、走査線駆動回路１００３のスイッチ
手段ＳＷｃ１によって接地電位ＧＮＤが供給されてい
る。なお、接地電位ＧＮＤが走査線に供給されている場
合は、走査線が活性状態もしくは選択状態であると定義
され、走査線用電源電位Ｖｃが供給されている場合は、
非活性状態もしくは非選択状態であると定義される。従
って、走査線ＣＯＭ１は、現在活性状態である。
査線ＣＯＭ１には、走査線駆動回路１００３のスイッチ
手段ＳＷｃ１によって接地電位ＧＮＤが供給されてい
る。なお、接地電位ＧＮＤが走査線に供給されている場
合は、走査線が活性状態もしくは選択状態であると定義
され、走査線用電源電位Ｖｃが供給されている場合は、
非活性状態もしくは非選択状態であると定義される。従
って、走査線ＣＯＭ１は、現在活性状態である。
【００１０】一方、ＥＬ素子ＥＬ１１のアノード、すな
わちデータ線ＳＥＧ１には、データ線駆動回路１００５
のスイッチ手段ＳＷｓ１によってデータ線用電源電位Ｖ
ｓが供給されている。この状態においては、ＥＬ素子Ｅ
Ｌ１１は、順方向にバイアスされているので、データ線
用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形
成される。よって、ＥＬ素子ＥＬ１１に図示したような
電流Ｉ１が流れる。このように電流Ｉ１がＥＬ素子ＥＬ
１１を流れることにより、ＥＬ素子ＥＬ１１が発光状態
に遷移する。
わちデータ線ＳＥＧ１には、データ線駆動回路１００５
のスイッチ手段ＳＷｓ１によってデータ線用電源電位Ｖ
ｓが供給されている。この状態においては、ＥＬ素子Ｅ
Ｌ１１は、順方向にバイアスされているので、データ線
用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形
成される。よって、ＥＬ素子ＥＬ１１に図示したような
電流Ｉ１が流れる。このように電流Ｉ１がＥＬ素子ＥＬ
１１を流れることにより、ＥＬ素子ＥＬ１１が発光状態
に遷移する。
【００１１】ＥＬ素子ＥＬ２１のカソード、すなわち走
査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ
手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給され
ている。この状態においては、ＥＬ素子ＥＬ２１のアノ
ードとカソードとの間には電位差が生じないため、デー
タ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路
が形成されない。よって、ＥＬ素子ＥＬ２１には電流Ｉ
１が流れないため、ＥＬ素子ＥＬ２１は発光状態に遷移
しない。
査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ
手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給され
ている。この状態においては、ＥＬ素子ＥＬ２１のアノ
ードとカソードとの間には電位差が生じないため、デー
タ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路
が形成されない。よって、ＥＬ素子ＥＬ２１には電流Ｉ
１が流れないため、ＥＬ素子ＥＬ２１は発光状態に遷移
しない。
【００１２】ＥＬ素子ＥＬ１２のアノード、すなわちデ
ータ線ＳＥＧ２には、データ線駆動回路１００５のスイ
ッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されて
いる。この状態においては、ＥＬ素子ＥＬ１２のアノー
ドには、定電流素子ＣＣ２からの電流が供給されないた
め、ＥＬ素子ＥＬ１２には電流Ｉ１が流れず、ＥＬ素子
ＥＬ１２は発光状態に遷移しない。
ータ線ＳＥＧ２には、データ線駆動回路１００５のスイ
ッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されて
いる。この状態においては、ＥＬ素子ＥＬ１２のアノー
ドには、定電流素子ＣＣ２からの電流が供給されないた
め、ＥＬ素子ＥＬ１２には電流Ｉ１が流れず、ＥＬ素子
ＥＬ１２は発光状態に遷移しない。
【００１３】同様にして、ＥＬ素子ＥＬ２２のアノー
ド、すなわちデータ線ＳＥＧ２には、データ線駆動回路
１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮ
Ｄが供給されている。また、ＥＬ素子ＥＬ２２のカソー
ド、すなわち走査線ＣＯＭ２には、走査線駆動回路１０
０３のスイッチ手段ＳＷｃ２によって走査線用電源電位
Ｖｃが供給されている。この状態においては、ＥＬ素子
ＥＬ２２は逆バイアスされているため、ＥＬ素子ＥＬ２
２には電流Ｉ１が流れず、ＥＬ素子ＥＬ２２は発光状態
に遷移しない。
ド、すなわちデータ線ＳＥＧ２には、データ線駆動回路
１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮ
Ｄが供給されている。また、ＥＬ素子ＥＬ２２のカソー
ド、すなわち走査線ＣＯＭ２には、走査線駆動回路１０
０３のスイッチ手段ＳＷｃ２によって走査線用電源電位
Ｖｃが供給されている。この状態においては、ＥＬ素子
ＥＬ２２は逆バイアスされているため、ＥＬ素子ＥＬ２
２には電流Ｉ１が流れず、ＥＬ素子ＥＬ２２は発光状態
に遷移しない。
【００１４】以上のように、ＥＬ素子は、電流がＥＬ素
子に供給されることによって発光状態に遷移するが、そ
の発光量（発光度合い）は電流値に依存する。ＥＬ素子
の発光量が予め決められた設定値（誤差を考慮した規格
値）から外れると、意図した表示が実現できない。従っ
て、各データ線に供給される電流値は、互いに等しい一
定値であることが要求される。データ線に供給される電
流値を一定に保つために、データ線駆動回路１００５に
は、定電流素子ＣＣ１〜ＣＣｍが設けられている。定電
流素子ＣＣ１〜ＣＣｍは、例えばゲートに一定の電圧が
与えられ、飽和領域で動作するＭＯＳトランジスタで構
成されている。
子に供給されることによって発光状態に遷移するが、そ
の発光量（発光度合い）は電流値に依存する。ＥＬ素子
の発光量が予め決められた設定値（誤差を考慮した規格
値）から外れると、意図した表示が実現できない。従っ
て、各データ線に供給される電流値は、互いに等しい一
定値であることが要求される。データ線に供給される電
流値を一定に保つために、データ線駆動回路１００５に
は、定電流素子ＣＣ１〜ＣＣｍが設けられている。定電
流素子ＣＣ１〜ＣＣｍは、例えばゲートに一定の電圧が
与えられ、飽和領域で動作するＭＯＳトランジスタで構
成されている。
【００１５】
【発明が解決しようとする課題】しかしながら、製造上
のばらつきや誤差が存在するため、定電流素子として機
能する全てのＭＯＳトランジスタの特性が、必ずしも設
定値（誤差を考慮した規格値）の範囲内に収まるとは限
らない。例えば、ＭＯＳトランジスタの特性を示す１つ
のパラメータとして閾値電圧が存在するが、この閾値電
圧が、定電流素子を構成するＭＯＳトランジスタ毎に異
なる値になった場合、ＭＯＳトランジスタのドレインと
ソース間を流れる電流Ｉｄｓも設定値から外れることに
なる。従って、各データ線に供給される電流値は、互い
に等しい一定値にはならず、互いにばらついてしまうこ
とになる。結果として、ＥＬ素子の発光量がデータ線毎
にばらついてしまうという課題があった。
のばらつきや誤差が存在するため、定電流素子として機
能する全てのＭＯＳトランジスタの特性が、必ずしも設
定値（誤差を考慮した規格値）の範囲内に収まるとは限
らない。例えば、ＭＯＳトランジスタの特性を示す１つ
のパラメータとして閾値電圧が存在するが、この閾値電
圧が、定電流素子を構成するＭＯＳトランジスタ毎に異
なる値になった場合、ＭＯＳトランジスタのドレインと
ソース間を流れる電流Ｉｄｓも設定値から外れることに
なる。従って、各データ線に供給される電流値は、互い
に等しい一定値にはならず、互いにばらついてしまうこ
とになる。結果として、ＥＬ素子の発光量がデータ線毎
にばらついてしまうという課題があった。
【００１６】よって、製造上のばらつきの影響を受け難
い改善された駆動回路が望まれていた。
い改善された駆動回路が望まれていた。
【００１７】
【課題を解決するための手段】本発明は、上記課題を克
服するために、考え出されたものである。本願において
開示される発明のうち、代表的なものの概要は以下の通
りである。
服するために、考え出されたものである。本願において
開示される発明のうち、代表的なものの概要は以下の通
りである。
【００１８】すなわち、本発明の駆動回路は、定電流手
段を構成するＭＯＳトランジスタのソース側に抵抗手段
を設けたことである。この抵抗手段は、例えばＭＯＳト
ランジスタで構成されている。
段を構成するＭＯＳトランジスタのソース側に抵抗手段
を設けたことである。この抵抗手段は、例えばＭＯＳト
ランジスタで構成されている。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２０】なお、説明を容易にするため、同様の構成
には同様の符号を付与する。また、重複した構成の説明
は省略する。
には同様の符号を付与する。また、重複した構成の説明
は省略する。
【００２１】（第1の実施の形態）図2は、本発明の駆動
回路を含む表示装置の概略を示す回路図である。
回路を含む表示装置の概略を示す回路図である。
【００２２】図2に示された表示装置と、図1に示された
表示装置との差異は、データ線駆動回路１００５にあ
る。
表示装置との差異は、データ線駆動回路１００５にあ
る。
【００２３】データ線駆動回路１００５は、半導体チッ
プ上に形成されており、複数のデータ線ＳＥＧ１〜ＳＥ
Ｇｍに接続されたデータ線駆動部ＤＲ１〜ＤＲｍを有す
る。データ線駆動部ＤＲ１〜ＤＲｍは、複数のスイッチ
手段ＳＷｓ１〜ＳＷｓｍと、一定電圧発生回路ＣＶＧと
で主に構成されている。
プ上に形成されており、複数のデータ線ＳＥＧ１〜ＳＥ
Ｇｍに接続されたデータ線駆動部ＤＲ１〜ＤＲｍを有す
る。データ線駆動部ＤＲ１〜ＤＲｍは、複数のスイッチ
手段ＳＷｓ１〜ＳＷｓｍと、一定電圧発生回路ＣＶＧと
で主に構成されている。
【００２４】図3は、データ線駆動回路１００５を示す
詳細回路図であり、図4は、半導体チップ上におけるデ
ータ線駆動回路１００５のレイアウト図である。
詳細回路図であり、図4は、半導体チップ上におけるデ
ータ線駆動回路１００５のレイアウト図である。
【００２５】一定電圧発生回路ＣＶＧは、参照電圧発生
回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニタ
ー部ＭＴとで構成されている。
回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニタ
ー部ＭＴとで構成されている。
【００２６】参照電圧発生回路ＶＲＧは、制御領域４０
３に形成されており、所定の参照電圧Ｖｒｅｆを発生す
る。
３に形成されており、所定の参照電圧Ｖｒｅｆを発生す
る。
【００２７】演算増幅器ＯＰＡは、例えば制御領域４０
３に形成され、データ線用電源電位Ｖｓ（例えば、２０
Ｖ。）及び接地電位との間に接続されており、参照電圧
Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加され
る非反転端子と、出力端子とを有する。
３に形成され、データ線用電源電位Ｖｓ（例えば、２０
Ｖ。）及び接地電位との間に接続されており、参照電圧
Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加され
る非反転端子と、出力端子とを有する。
【００２８】モニター部ＭＴは、ＰＭＯＳトランジスタ
ＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。Ｐ
ＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰ
Ｍ２は、駆動領域４０１内の領域４０５に形成されてい
る。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電
位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続さ
れたゲートとを有する。ＰＭＯＳトランジスタＰＭ２
は、常時オン状態であるが、所定のオン抵抗を有してい
るため抵抗素子として機能する。ＰＭＯＳトランジスタ
ＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接
続されたソースと、演算増幅器ＯＰＡの非反転入力端子
に接続されたドレインと、演算増幅器ＯＰＡの出力端子
に接続されたゲートを有する。
ＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。Ｐ
ＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰ
Ｍ２は、駆動領域４０１内の領域４０５に形成されてい
る。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電
位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続さ
れたゲートとを有する。ＰＭＯＳトランジスタＰＭ２
は、常時オン状態であるが、所定のオン抵抗を有してい
るため抵抗素子として機能する。ＰＭＯＳトランジスタ
ＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接
続されたソースと、演算増幅器ＯＰＡの非反転入力端子
に接続されたドレインと、演算増幅器ＯＰＡの出力端子
に接続されたゲートを有する。
【００２９】抵抗Ｒは、演算増幅器ＯＰＡの非反転入力
端子に接続された一端と、接地電位ＧＮＤに接続された
他端とを有する。なお、抵抗Ｒは半導体チップの外部に
設けられている。しかし、抵抗Ｒは制御領域４０３に形
成されていても良い。
端子に接続された一端と、接地電位ＧＮＤに接続された
他端とを有する。なお、抵抗Ｒは半導体チップの外部に
設けられている。しかし、抵抗Ｒは制御領域４０３に形
成されていても良い。
【００３０】データ線駆動部ＤＲ１は、スイッチ手段Ｓ
Ｗｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３
０３及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
１とを有する。
Ｗｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３
０３及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
１とを有する。
【００３１】スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ
１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトラ
ンジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１と
で構成されている。ＰＭＯＳトランジスタＰ３０１は、
ＰＭＯＳトランジスタＰ３０３のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０１のドレインに
接続されたドレインと、データ入力端子Ｄ１に接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０１
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０１のドレインに接続されたドレイン
と、データ入力端子Ｄ１に接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトラン
ジスタＮ３０１は、駆動領域４０１内の領域４０７に形
成されている。
１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトラ
ンジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１と
で構成されている。ＰＭＯＳトランジスタＰ３０１は、
ＰＭＯＳトランジスタＰ３０３のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０１のドレインに
接続されたドレインと、データ入力端子Ｄ１に接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０１
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０１のドレインに接続されたドレイン
と、データ入力端子Ｄ１に接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトラン
ジスタＮ３０１は、駆動領域４０１内の領域４０７に形
成されている。
【００３２】スイッチ手段ＳＷｓ１には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０３が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０３は、
ＰＭＯＳトランジスタＰ７０１のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０１のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３０
３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れ
る。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１
内の領域４０７に形成されている。
して機能するＰＭＯＳトランジスタＰ３０３が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０３は、
ＰＭＯＳトランジスタＰ７０１のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０１のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３０
３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れ
る。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１
内の領域４０７に形成されている。
【００３３】ＰＭＯＳトランジスタＰ３０３には、抵抗
手段として機能するＰＭＯＳトランジスタＰ７０１にが
接続されている。詳細には、ＰＭＯＳトランジスタＰ７
０１は、データ線用電源電位Ｖｓに接続されたソース
と、ＰＭＯＳトランジスタＰ３０３のソースに接続され
たドレインと、接地電位ＧＮＤに接続されたゲートを有
する。ＰＭＯＳトランジスタＰ７０１は常時オン状態で
あるが、所定のオン抵抗を有しているので抵抗素子とし
て機能する。ＰＭＯＳトランジスタＰ７０１も、駆動領
域４０１内の領域４０７に形成されている。
手段として機能するＰＭＯＳトランジスタＰ７０１にが
接続されている。詳細には、ＰＭＯＳトランジスタＰ７
０１は、データ線用電源電位Ｖｓに接続されたソース
と、ＰＭＯＳトランジスタＰ３０３のソースに接続され
たドレインと、接地電位ＧＮＤに接続されたゲートを有
する。ＰＭＯＳトランジスタＰ７０１は常時オン状態で
あるが、所定のオン抵抗を有しているので抵抗素子とし
て機能する。ＰＭＯＳトランジスタＰ７０１も、駆動領
域４０１内の領域４０７に形成されている。
【００３４】データ線駆動部ＤＲ２は、スイッチ手段Ｓ
Ｗｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３
０７及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
３とを有する。
Ｗｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３
０７及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
３とを有する。
【００３５】スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ
２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトラ
ンジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３と
で構成されている。ＰＭＯＳトランジスタＰ３０５は、
ＰＭＯＳトランジスタＰ３０７のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０３のドレインに
接続されたドレインと、データ入力端子Ｄ２に接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０３
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０５のドレインに接続されたドレイン
と、データ入力端子Ｄ２に接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトラン
ジスタＮ３０３は、駆動領域４０１内の領域４０９に形
成されている。
２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトラ
ンジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３と
で構成されている。ＰＭＯＳトランジスタＰ３０５は、
ＰＭＯＳトランジスタＰ３０７のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０３のドレインに
接続されたドレインと、データ入力端子Ｄ２に接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０３
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０５のドレインに接続されたドレイン
と、データ入力端子Ｄ２に接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトラン
ジスタＮ３０３は、駆動領域４０１内の領域４０９に形
成されている。
【００３６】スイッチ手段ＳＷｓ２には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０７が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０７は、
ＰＭＯＳトランジスタＰ７０３のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０５のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３０
７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れ
る。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１
内の領域４０９に形成されている。
して機能するＰＭＯＳトランジスタＰ３０７が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０７は、
ＰＭＯＳトランジスタＰ７０３のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０５のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３０
７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れ
る。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１
内の領域４０９に形成されている。
【００３７】ＰＭＯＳトランジスタＰ３０７には、抵抗
手段として機能するＰＭＯＳトランジスタＰ７０３が接
続されている。詳細には、ＰＭＯＳトランジスタＰ７０
３は、データ線用電源電位Ｖｓに接続されたソースと、
ＰＭＯＳトランジスタＰ３０５のソースに接続されたド
レインと、接地電位ＧＮＤに接続されたゲートを有す
る。ＰＭＯＳトランジスタＰ７０３は常時オン状態であ
るが、所定のオン抵抗を有しているので抵抗素子として
機能する。ＰＭＯＳトランジスタＰ７０３も、駆動領域
４０１内の領域４０７に形成されている。
手段として機能するＰＭＯＳトランジスタＰ７０３が接
続されている。詳細には、ＰＭＯＳトランジスタＰ７０
３は、データ線用電源電位Ｖｓに接続されたソースと、
ＰＭＯＳトランジスタＰ３０５のソースに接続されたド
レインと、接地電位ＧＮＤに接続されたゲートを有す
る。ＰＭＯＳトランジスタＰ７０３は常時オン状態であ
るが、所定のオン抵抗を有しているので抵抗素子として
機能する。ＰＭＯＳトランジスタＰ７０３も、駆動領域
４０１内の領域４０７に形成されている。
【００３８】データ線駆動部ＤＲｍは、スイッチ手段Ｓ
Ｗｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３
１１及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
５とを有する。
Ｗｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３
１１及び抵抗手段としてのＰＭＯＳトランジスタＰ７０
５とを有する。
【００３９】スイッチ手段ＳＷｓｍは、出力端子ＯＵＴ
ｍを介してデータ線ＳＥＧｍに接続され、ＰＭＯＳトラ
ンジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５と
で構成されている。ＰＭＯＳトランジスタＰ３０９は、
ＰＭＯＳトランジスタＰ３１１のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０５のドレインに
接続されたドレインと、データ入力端子Ｄｍに接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０５
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０９のドレインに接続されたドレイン
と、データ入力端子Ｄｍに接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトラン
ジスタＮ３０５は、駆動領域４０１内の領域４１１に形
成されている。
ｍを介してデータ線ＳＥＧｍに接続され、ＰＭＯＳトラ
ンジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５と
で構成されている。ＰＭＯＳトランジスタＰ３０９は、
ＰＭＯＳトランジスタＰ３１１のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０５のドレインに
接続されたドレインと、データ入力端子Ｄｍに接続され
たゲートとを有する。ＮＭＯＳトランジスタＮ３０５
は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳト
ランジスタＰ３０９のドレインに接続されたドレイン
と、データ入力端子Ｄｍに接続されたゲートとを有す
る。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトラン
ジスタＮ３０５は、駆動領域４０１内の領域４１１に形
成されている。
【００４０】スイッチ手段ＳＷｓ３には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３１１が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３１１は、
ＰＭＯＳトランジスタＰ７０５のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０９のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３１
１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れ
る。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１
内の領域４１１に形成されている。
して機能するＰＭＯＳトランジスタＰ３１１が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３１１は、
ＰＭＯＳトランジスタＰ７０５のドレインに接続された
ソースと、ＰＭＯＳトランジスタＰ３０９のソースに接
続されたドレインと、演算増幅器ＯＰＡの出力端子に接
続されたゲートを有する。ＰＭＯＳトランジスタＰ３１
１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと
接続されているため、これら２つのトランジスタはカレ
ントミラー回路を構成している。従って、ＰＭＯＳトラ
ンジスタＰＭ１のディメンジョン（ゲート幅とゲート長
との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のデ
ィメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との
比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れ
る。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１
内の領域４１１に形成されている。
【００４１】ＰＭＯＳトランジスタＰ３１１には、抵抗
手段として機能するＰＭＯＳトランジスタＰ７０５が接
続されている。詳細には、ＰＭＯＳトランジスタＰ７０
５は、データ線用電源電位Ｖｓに接続されたソースと、
ＰＭＯＳトランジスタＰ３１１のソースに接続されたド
レインと、接地電位ＧＮＤに接続されたゲートを有す
る。ＰＭＯＳトランジスタＰ７０５は常時オン状態であ
るが、所定のオン抵抗を有しているので抵抗素子として
機能する。ＰＭＯＳトランジスタＰ７０５も、駆動領域
４０１内の領域４０７に形成されている。
手段として機能するＰＭＯＳトランジスタＰ７０５が接
続されている。詳細には、ＰＭＯＳトランジスタＰ７０
５は、データ線用電源電位Ｖｓに接続されたソースと、
ＰＭＯＳトランジスタＰ３１１のソースに接続されたド
レインと、接地電位ＧＮＤに接続されたゲートを有す
る。ＰＭＯＳトランジスタＰ７０５は常時オン状態であ
るが、所定のオン抵抗を有しているので抵抗素子として
機能する。ＰＭＯＳトランジスタＰ７０５も、駆動領域
４０１内の領域４０７に形成されている。
【００４２】次に、駆動回路１００５の動作について説
明する。説明を容易にするため、駆動回路１００５の動
作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記
載された図５を使用して説明する。
明する。説明を容易にするため、駆動回路１００５の動
作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記
載された図５を使用して説明する。
【００４３】一定電圧発生回路ＣＶＧの動作は以下の通
りである。
りである。
【００４４】抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非
反転入力端子に生じる電位Ｖａは、式（１）で表され
る。
反転入力端子に生じる電位Ｖａは、式（１）で表され
る。
【００４５】Ｖａ＝Ｉｒｅｆ＊Ｒ （１）
そして、電位Ｖａは、反転入力端子に与えられる電位Ｖ
ｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭ
ＯＳトランジスタＰＭ１によって制御される。データ線
用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流
れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１
のゲート・ソース間電圧Ｖｇｓで決定される。従って、
Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯ
ＳトランジスタＰＭ１が供給するように、ＰＭＯＳトラ
ンジスタＰＭ１のゲートに与えられる電位が制御され
る。この時のＰＭＯＳトランジスタＰＭ１のゲートに与
えられる電位（演算増幅器ＯＰＡが出力する電位）をＶ
ｃとする。
ｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭ
ＯＳトランジスタＰＭ１によって制御される。データ線
用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流
れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１
のゲート・ソース間電圧Ｖｇｓで決定される。従って、
Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯ
ＳトランジスタＰＭ１が供給するように、ＰＭＯＳトラ
ンジスタＰＭ１のゲートに与えられる電位が制御され
る。この時のＰＭＯＳトランジスタＰＭ１のゲートに与
えられる電位（演算増幅器ＯＰＡが出力する電位）をＶ
ｃとする。
【００４６】（ＥＬ素子が発光しない時の動作）制御回
路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデ
ータ信号をデータ入力端子Ｄ１に出力する。データ入力
端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトラ
ンジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジ
スタＮ３０１がオン状態になる。ＮＭＯＳトランジスタ
Ｎ３０１がオン状態になると、データ線ＳＥＧ１が接地
電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１
１のアノードの電位は接地電位ＧＮＤとなる。この時、
ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭ
ＯＳトランジスタＰ３０３によるＥＬ素子への電流の供
給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は
接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかな
る電位であろうと、ＥＬ素子１１は発光状態に遷移しな
い。
路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデ
ータ信号をデータ入力端子Ｄ１に出力する。データ入力
端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトラ
ンジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジ
スタＮ３０１がオン状態になる。ＮＭＯＳトランジスタ
Ｎ３０１がオン状態になると、データ線ＳＥＧ１が接地
電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１
１のアノードの電位は接地電位ＧＮＤとなる。この時、
ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭ
ＯＳトランジスタＰ３０３によるＥＬ素子への電流の供
給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は
接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかな
る電位であろうと、ＥＬ素子１１は発光状態に遷移しな
い。
【００４７】（ＥＬ素子が発光する時の動作）制御回路
１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ
信号をデータ入力端子Ｄ１に出力する。データ入力端子
Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジ
スタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタ
Ｐ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３
０１がオフ状態になると、データ線ＳＥＧ１が接地電位
ＧＮＤと電気的に分離される。この時、ＰＭＯＳトラン
ジスタＰ３０１はオン状態なので、ＰＭＯＳトランジス
タＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われ
る。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴの
ＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例
した電流値を有する。
１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ
信号をデータ入力端子Ｄ１に出力する。データ入力端子
Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジ
スタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタ
Ｐ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３
０１がオフ状態になると、データ線ＳＥＧ１が接地電位
ＧＮＤと電気的に分離される。この時、ＰＭＯＳトラン
ジスタＰ３０１はオン状態なので、ＰＭＯＳトランジス
タＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われ
る。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴの
ＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例
した電流値を有する。
【００４８】先に説明したように、ＥＬ素子の発光量は
電流値に依存する。従って、データ線ＳＥＧ１の電位が
変動したとしても、データ線ＳＥＧ１に供給される電流
Ｉ１の変動が小さいことが好ましい。このような電流の
変動を抑えるために、ＰＭＯＳトランジスタＰ３０３
は、図６に示されるような飽和領域で動作するようその
ゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧
Ｖｄｓが設定されている。このように、ＰＭＯＳトラン
ジスタＰ３０３は、飽和領域で動作しているため、ドレ
イン・ソース間電圧Ｖｄｓが多少変動したとしても、デ
ータ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つ
ことが可能である。
電流値に依存する。従って、データ線ＳＥＧ１の電位が
変動したとしても、データ線ＳＥＧ１に供給される電流
Ｉ１の変動が小さいことが好ましい。このような電流の
変動を抑えるために、ＰＭＯＳトランジスタＰ３０３
は、図６に示されるような飽和領域で動作するようその
ゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧
Ｖｄｓが設定されている。このように、ＰＭＯＳトラン
ジスタＰ３０３は、飽和領域で動作しているため、ドレ
イン・ソース間電圧Ｖｄｓが多少変動したとしても、デ
ータ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つ
ことが可能である。
【００４９】ここで仮に、製造上のばらつきのため、Ｐ
ＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値
（誤差を考慮した規格値）から外れてしまった場合を考
える。ＭＯＳトランジスタの飽和領域におけるドレイン
・ソース間電流Ｉｄｓは、以下の式（２）で表される。
ＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値
（誤差を考慮した規格値）から外れてしまった場合を考
える。ＭＯＳトランジスタの飽和領域におけるドレイン
・ソース間電流Ｉｄｓは、以下の式（２）で表される。
【００５０】
Ｉｄｓ＝μＷ／２Ｌ＊Ｃｏｘ（Ｖｇｓ−｜Ｖｔｐ｜）２ （２）
ここで、μは正孔の移動度、Ｗはゲート幅、Ｌはゲート
長、Ｃｏｘはゲート容量、Ｖｇｓはゲート・ソース間電
圧、｜Ｖｔｐ｜は閾値電圧の絶対値を示す。
長、Ｃｏｘはゲート容量、Ｖｇｓはゲート・ソース間電
圧、｜Ｖｔｐ｜は閾値電圧の絶対値を示す。
【００５１】ＰＭＯＳトランジスタＰ３０３の閾値電圧
Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式
（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、す
なわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ
１だけ減少する。ＰＭＯＳトランジスタＰ７０１はオン
状態であるが、所定のオン抵抗値を有しているため、Ｐ
ＭＯＳトランジスタＰ７０１は抵抗素子として機能して
いる。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭ
ＯＳトランジスタＰ７０１における電圧降下もΔＩ１に
依存して減少する。この結果、ＰＭＯＳトランジスタＰ
３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存し
て増加する。ＰＭＯＳトランジスタＰ３０３のゲート・
ソース間電圧Ｖｇｓが増加すると、式（２）に示す通
り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース
間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一
連のフィードバック動作により、ΔＩ１の減少が緩和さ
れる。言い換えると、以上の一連のフィードバック動作
により、電流Ｉ１は、設定値に近づくように補正され
る。すなわち、ＰＭＯＳトランジスタの製造上のばらつ
きに起因する電流の変化が緩和されるのである。このよ
うなフィードバック動作は、他のデータ線ＳＥＧ２〜Ｓ
ＥＧｍに関しても同様に生じる。
Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式
（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、す
なわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ
１だけ減少する。ＰＭＯＳトランジスタＰ７０１はオン
状態であるが、所定のオン抵抗値を有しているため、Ｐ
ＭＯＳトランジスタＰ７０１は抵抗素子として機能して
いる。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭ
ＯＳトランジスタＰ７０１における電圧降下もΔＩ１に
依存して減少する。この結果、ＰＭＯＳトランジスタＰ
３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存し
て増加する。ＰＭＯＳトランジスタＰ３０３のゲート・
ソース間電圧Ｖｇｓが増加すると、式（２）に示す通
り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース
間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一
連のフィードバック動作により、ΔＩ１の減少が緩和さ
れる。言い換えると、以上の一連のフィードバック動作
により、電流Ｉ１は、設定値に近づくように補正され
る。すなわち、ＰＭＯＳトランジスタの製造上のばらつ
きに起因する電流の変化が緩和されるのである。このよ
うなフィードバック動作は、他のデータ線ＳＥＧ２〜Ｓ
ＥＧｍに関しても同様に生じる。
【００５２】以上のように、各データ線に流れる電流値
Ｉ１は、互いにほぼ等しくなるように補正される。よっ
て、データ線間における電流のばらつきが緩和されるた
め、ＥＬ素子の発光量がデータ線毎にばらついてしまう
という課題を解決することができる。
Ｉ１は、互いにほぼ等しくなるように補正される。よっ
て、データ線間における電流のばらつきが緩和されるた
め、ＥＬ素子の発光量がデータ線毎にばらついてしまう
という課題を解決することができる。
【００５３】（第２の実施の形態）図７は、本発明の第
2の実施形態の駆動回路を示す詳細回路図である。
2の実施形態の駆動回路を示す詳細回路図である。
【００５４】第2の実施形態の駆動回路と、第1の実施形
態の駆動回路との差異は、スイッチ手段を構成するＰＭ
ＯＳトランジスタと、スイッチ手段を構成するＮＭＯＳ
トランジスタとの間に、定電流素子として機能するＰＭ
ＯＳトランジスタを設けたことである。すなわち、第２
の実施の形態の特徴は、スイッチング手段として機能す
るＰＭＯＳトランジスタを、前述した抵抗手段としても
利用していることである。
態の駆動回路との差異は、スイッチ手段を構成するＰＭ
ＯＳトランジスタと、スイッチ手段を構成するＮＭＯＳ
トランジスタとの間に、定電流素子として機能するＰＭ
ＯＳトランジスタを設けたことである。すなわち、第２
の実施の形態の特徴は、スイッチング手段として機能す
るＰＭＯＳトランジスタを、前述した抵抗手段としても
利用していることである。
【００５５】図７は、本発明の第２の実施の形態のデー
タ線駆動回路１００５を示す詳細回路図である。図4
は、半導体チップ上におけるデータ線駆動回路１００５
のレイアウト図である。なお、第２の実施の形態と第１
の実施の形態の半導体チップ上における基本レイアウト
は同じであるので、以降の説明において図４を参照す
る。
タ線駆動回路１００５を示す詳細回路図である。図4
は、半導体チップ上におけるデータ線駆動回路１００５
のレイアウト図である。なお、第２の実施の形態と第１
の実施の形態の半導体チップ上における基本レイアウト
は同じであるので、以降の説明において図４を参照す
る。
【００５６】一定電圧発生回路ＣＶＧは、参照電圧発生
回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニタ
ー部ＭＴとで構成されている。
回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニタ
ー部ＭＴとで構成されている。
【００５７】参照電圧発生回路ＶＲＧは、制御領域４０
３に形成されており、所定の参照電圧Ｖｒｅｆを発生す
る。
３に形成されており、所定の参照電圧Ｖｒｅｆを発生す
る。
【００５８】演算増幅器ＯＰＡは、例えば制御領域４０
３に形成され、データ線用電源電位Ｖｓ（例えば、２０
Ｖ。）及び接地電位との間に接続されており、参照電圧
Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加され
る非反転端子と、出力端子とを有する。
３に形成され、データ線用電源電位Ｖｓ（例えば、２０
Ｖ。）及び接地電位との間に接続されており、参照電圧
Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加され
る非反転端子と、出力端子とを有する。
【００５９】モニター部ＭＴは、ＰＭＯＳトランジスタ
ＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。Ｐ
ＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰ
Ｍ２は、駆動領域４０１内の領域４０５に形成されてい
る。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電
位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続さ
れたゲートとを有する。ＰＭＯＳトランジスタＰＭ２
は、常時オン状態であるが、所定のオン抵抗を有してい
るため抵抗素子として機能する。ＰＭＯＳトランジスタ
ＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接
続されたソースと、演算増幅器ＯＰＡの非反転入力端子
に接続されたドレインと、演算増幅器ＯＰＡの出力端子
に接続されたゲートを有する。
ＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。Ｐ
ＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰ
Ｍ２は、駆動領域４０１内の領域４０５に形成されてい
る。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電
位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続さ
れたゲートとを有する。ＰＭＯＳトランジスタＰＭ２
は、常時オン状態であるが、所定のオン抵抗を有してい
るため抵抗素子として機能する。ＰＭＯＳトランジスタ
ＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接
続されたソースと、演算増幅器ＯＰＡの非反転入力端子
に接続されたドレインと、演算増幅器ＯＰＡの出力端子
に接続されたゲートを有する。
【００６０】抵抗Ｒは、演算増幅器ＯＰＡの非反転入力
端子に接続された一端と、接地電位ＧＮＤに接続された
他端とを有する。なお、抵抗Ｒは半導体チップの外部に
設けられている。しかし、抵抗Ｒは制御領域４０３に形
成されていても良い。
端子に接続された一端と、接地電位ＧＮＤに接続された
他端とを有する。なお、抵抗Ｒは半導体チップの外部に
設けられている。しかし、抵抗Ｒは制御領域４０３に形
成されていても良い。
【００６１】データ線駆動部ＤＲ１は、スイッチ手段Ｓ
Ｗｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３
０３とを有する。
Ｗｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３
０３とを有する。
【００６２】スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ
１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトラ
ンジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１と
で構成されている。ＰＭＯＳトランジスタＰ３０１は、
データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯ
ＳトランジスタＰ３０３のソースに接続されたドレイン
と、データ入力端子Ｄ１に接続されたゲートとを有す
る。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤ
に接続されたソースと、ＰＭＯＳトランジスタＰ３０３
のドレインに接続されたドレインと、データ入力端子Ｄ
１に接続されたゲートとを有する。ＰＭＯＳトランジス
タＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動
領域４０１内の領域４０７に形成されている。
１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトラ
ンジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１と
で構成されている。ＰＭＯＳトランジスタＰ３０１は、
データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯ
ＳトランジスタＰ３０３のソースに接続されたドレイン
と、データ入力端子Ｄ１に接続されたゲートとを有す
る。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤ
に接続されたソースと、ＰＭＯＳトランジスタＰ３０３
のドレインに接続されたドレインと、データ入力端子Ｄ
１に接続されたゲートとを有する。ＰＭＯＳトランジス
タＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動
領域４０１内の領域４０７に形成されている。
【００６３】スイッチ手段ＳＷｓ１には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０３が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０３は、
ＰＭＯＳトランジスタＰ３０１のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０１のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３０３に流
れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０
１内の領域４０７に形成されている。
して機能するＰＭＯＳトランジスタＰ３０３が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０３は、
ＰＭＯＳトランジスタＰ３０１のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０１のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３０３に流
れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０
１内の領域４０７に形成されている。
【００６４】データ線駆動部ＤＲ２は、スイッチ手段Ｓ
Ｗｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３
０７とを有する。
Ｗｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３
０７とを有する。
【００６５】スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ
２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトラ
ンジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３と
で構成されている。ＰＭＯＳトランジスタＰ３０５は、
データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯ
ＳトランジスタＰ３０７のソースに接続されたドレイン
と、データ入力端子Ｄ２に接続されたゲートとを有す
る。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤ
に接続されたソースと、ＰＭＯＳトランジスタＰ３０７
のドレインに接続されたドレインと、データ入力端子Ｄ
２に接続されたゲートとを有する。ＰＭＯＳトランジス
タＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動
領域４０１内の領域４０９に形成されている。
２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトラ
ンジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３と
で構成されている。ＰＭＯＳトランジスタＰ３０５は、
データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯ
ＳトランジスタＰ３０７のソースに接続されたドレイン
と、データ入力端子Ｄ２に接続されたゲートとを有す
る。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤ
に接続されたソースと、ＰＭＯＳトランジスタＰ３０７
のドレインに接続されたドレインと、データ入力端子Ｄ
２に接続されたゲートとを有する。ＰＭＯＳトランジス
タＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動
領域４０１内の領域４０９に形成されている。
【００６６】スイッチ手段ＳＷｓ２には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０７が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０７は、
ＰＭＯＳトランジスタＰ３０５のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０３のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３０７に流
れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０
１内の領域４０９に形成されている。
して機能するＰＭＯＳトランジスタＰ３０７が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３０７は、
ＰＭＯＳトランジスタＰ３０５のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０３のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３０７に流
れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０
１内の領域４０９に形成されている。
【００６７】データ線駆動部ＤＲｍは、スイッチ手段Ｓ
Ｗｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３
１１とを有する。
Ｗｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３
１１とを有する。
【００６８】スイッチ手段ＳＷｓｍは、データ線ＳＥＧ
ｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭ
ＯＳトランジスタＮ３０５とで構成されている。ＰＭＯ
ＳトランジスタＰ３０９は、データ線用電源電位Ｖｓに
接続されたソースと、ＰＭＯＳトランジスタＰ３１１の
ソースに接続されたドレインと、データ入力端子Ｄｍに
接続されたゲートとを有する。ＮＭＯＳトランジスタＮ
３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭ
ＯＳトランジスタＰ３１１のドレインに接続されたドレ
インと、データ入力端子Ｄｍに接続されたゲートとを有
する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトラ
ンジスタＮ３０５は、駆動領域４０１内の領域４１１に
形成されている。
ｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭ
ＯＳトランジスタＮ３０５とで構成されている。ＰＭＯ
ＳトランジスタＰ３０９は、データ線用電源電位Ｖｓに
接続されたソースと、ＰＭＯＳトランジスタＰ３１１の
ソースに接続されたドレインと、データ入力端子Ｄｍに
接続されたゲートとを有する。ＮＭＯＳトランジスタＮ
３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭ
ＯＳトランジスタＰ３１１のドレインに接続されたドレ
インと、データ入力端子Ｄｍに接続されたゲートとを有
する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトラ
ンジスタＮ３０５は、駆動領域４０１内の領域４１１に
形成されている。
【００６９】スイッチ手段ＳＷｓ３には、定電流素子と
して機能するＰＭＯＳトランジスタＰ３１１が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３１１は、
ＰＭＯＳトランジスタＰ３０９のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０５のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３１１に流
れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０
１内の領域４１１に形成されている。
して機能するＰＭＯＳトランジスタＰ３１１が接続され
ている。詳細には、ＰＭＯＳトランジスタＰ３１１は、
ＰＭＯＳトランジスタＰ３０９のドレインに接続された
ソースと、ＮＭＯＳトランジスタＮ３０５のドレインに
接続されたドレインと、演算増幅器ＯＰＡの出力端子に
接続されたゲートを有する。ＰＭＯＳトランジスタＰ３
１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲート
と接続されているため、これら２つのトランジスタはカ
レントミラー回路を構成している。従って、ＰＭＯＳト
ランジスタＰＭ１のディメンジョン（ゲート幅とゲート
長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１の
ディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と
の比に応じた電流がＰＭＯＳトランジスタＰ３１１に流
れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０
１内の領域４１１に形成されている。
【００７０】次に、本発明の第２の実施形態の駆動回路
１００５の動作について説明する。説明を容易にするた
め、駆動回路１００５の動作は、一定電圧発生回路ＣＶ
Ｇとデータ線ＳＥＧ１が記載された図８を使用して説明
する。
１００５の動作について説明する。説明を容易にするた
め、駆動回路１００５の動作は、一定電圧発生回路ＣＶ
Ｇとデータ線ＳＥＧ１が記載された図８を使用して説明
する。
【００７１】一定電圧発生回路ＣＶＧの動作は以下の通
りである。
りである。
【００７２】抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非
反転入力端子に生じる電位Ｖａは、前述した式（１）で
表される。
反転入力端子に生じる電位Ｖａは、前述した式（１）で
表される。
【００７３】そして、電位Ｖａは、反転入力端子に与え
られる電位Ｖｒｅｆと等しくなるように、演算増幅器Ｏ
ＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御され
る。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電
位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトラン
ジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定され
る。従って、Ｖａ＝Ｖｒｅｆを満足するような電流Ｉｒ
ｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、
ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位
が制御される。この時のＰＭＯＳトランジスタＰＭ１の
ゲートに与えられる電位（演算増幅器ＯＰＡが出力する
電位）をＶｃとする。
られる電位Ｖｒｅｆと等しくなるように、演算増幅器Ｏ
ＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御され
る。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電
位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトラン
ジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定され
る。従って、Ｖａ＝Ｖｒｅｆを満足するような電流Ｉｒ
ｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、
ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位
が制御される。この時のＰＭＯＳトランジスタＰＭ１の
ゲートに与えられる電位（演算増幅器ＯＰＡが出力する
電位）をＶｃとする。
【００７４】（ＥＬ素子が発光しない時の動作）制御回
路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデ
ータ信号をデータ入力端子Ｄ１に出力する。データ入力
端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトラ
ンジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジ
スタＮ３０１がオン状態になる。ＮＭＯＳトランジスタ
Ｎ３０１がオン状態になると、データ線ＳＥＧ１が接地
電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１
１のアノードの電位は接地電位ＧＮＤとなる。この時、
ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭ
ＯＳトランジスタＰ３０３によるＥＬ素子への電流の供
給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は
接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかな
る電位であろうと、ＥＬ素子１１は発光状態に遷移しな
い。
路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデ
ータ信号をデータ入力端子Ｄ１に出力する。データ入力
端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトラ
ンジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジ
スタＮ３０１がオン状態になる。ＮＭＯＳトランジスタ
Ｎ３０１がオン状態になると、データ線ＳＥＧ１が接地
電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１
１のアノードの電位は接地電位ＧＮＤとなる。この時、
ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭ
ＯＳトランジスタＰ３０３によるＥＬ素子への電流の供
給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は
接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかな
る電位であろうと、ＥＬ素子１１は発光状態に遷移しな
い。
【００７５】（ＥＬ素子が発光する時の動作）制御回路
１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ
信号をデータ入力端子Ｄ１に出力する。データ入力端子
Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジ
スタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタ
Ｐ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３
０１がオフ状態になると、データ線ＳＥＧ１が接地電位
ＧＮＤと電気的に分離される。この時、ＰＭＯＳトラン
ジスタＰ３０１はオン状態なので、ＰＭＯＳトランジス
タＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われ
る。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴの
ＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例
した電流値を有する。
１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ
信号をデータ入力端子Ｄ１に出力する。データ入力端子
Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジ
スタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタ
Ｐ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３
０１がオフ状態になると、データ線ＳＥＧ１が接地電位
ＧＮＤと電気的に分離される。この時、ＰＭＯＳトラン
ジスタＰ３０１はオン状態なので、ＰＭＯＳトランジス
タＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われ
る。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴの
ＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例
した電流値を有する。
【００７６】先に説明したように、ＥＬ素子の発光量は
電流値に依存する。従って、データ線ＳＥＧ１の電位が
変動したとしても、データ線ＳＥＧ１に供給される電流
Ｉ１の変動が小さいことが好ましい。このような電流の
変動を抑えるために、ＰＭＯＳトランジスタＰ３０３
は、図６に示されるような飽和領域で動作するようその
ゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧
Ｖｄｓが設定されている。例えば演算増幅器ＯＰＡの出
力電位Ｖｃは、１７Ｖ程度になるよう設定され、ドレイ
ン・ソース間電圧Ｖｄｓは、３Ｖ程度になるように設定
されている。このように、ＰＭＯＳトランジスタＰ３０
３は、飽和領域で動作しているため、Ｖｄｓが多少変動
したとしても、データ線ＳＥＧ１に供給される電流Ｉ１
をほぼ一定に保つことが可能である。
電流値に依存する。従って、データ線ＳＥＧ１の電位が
変動したとしても、データ線ＳＥＧ１に供給される電流
Ｉ１の変動が小さいことが好ましい。このような電流の
変動を抑えるために、ＰＭＯＳトランジスタＰ３０３
は、図６に示されるような飽和領域で動作するようその
ゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧
Ｖｄｓが設定されている。例えば演算増幅器ＯＰＡの出
力電位Ｖｃは、１７Ｖ程度になるよう設定され、ドレイ
ン・ソース間電圧Ｖｄｓは、３Ｖ程度になるように設定
されている。このように、ＰＭＯＳトランジスタＰ３０
３は、飽和領域で動作しているため、Ｖｄｓが多少変動
したとしても、データ線ＳＥＧ１に供給される電流Ｉ１
をほぼ一定に保つことが可能である。
【００７７】ここで仮に、製造上のばらつきのため、Ｐ
ＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値
（誤差を考慮した規格値）から外れてしまった場合を考
える。ＭＯＳトランジスタの飽和領域におけるドレイン
・ソース間電流Ｉｄｓは、前述の式（２）で表される。
ＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値
（誤差を考慮した規格値）から外れてしまった場合を考
える。ＭＯＳトランジスタの飽和領域におけるドレイン
・ソース間電流Ｉｄｓは、前述の式（２）で表される。
【００７８】ＰＭＯＳトランジスタＰ３０３の閾値電圧
Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式
（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、す
なわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ
１だけ減少する。ＰＭＯＳトランジスタＰ３０１はオン
状態であるが、所定のオン抵抗値を有しているため、Ｐ
ＭＯＳトランジスタＰ３０１は抵抗素子として機能す
る。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯ
ＳトランジスタＰ３０１における電圧降下もΔＩ１に依
存して減少する。この結果、ＰＭＯＳトランジスタＰ３
０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して
増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソ
ース間電圧Ｖｇｓが増加すると、式（２）に示す通り、
ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電
流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連の
フィードバック動作により、電流Ｉ１は、設定値に近づ
くように補正される。すなわち、ＰＭＯＳトランジスタ
の製造上のばらつきに起因する電流の変化が緩和される
のである。このようなフィードバック動作は、他のデー
タ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式
（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、す
なわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ
１だけ減少する。ＰＭＯＳトランジスタＰ３０１はオン
状態であるが、所定のオン抵抗値を有しているため、Ｐ
ＭＯＳトランジスタＰ３０１は抵抗素子として機能す
る。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯ
ＳトランジスタＰ３０１における電圧降下もΔＩ１に依
存して減少する。この結果、ＰＭＯＳトランジスタＰ３
０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して
増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソ
ース間電圧Ｖｇｓが増加すると、式（２）に示す通り、
ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電
流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連の
フィードバック動作により、電流Ｉ１は、設定値に近づ
くように補正される。すなわち、ＰＭＯＳトランジスタ
の製造上のばらつきに起因する電流の変化が緩和される
のである。このようなフィードバック動作は、他のデー
タ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
【００７９】以上のように、各データ線に流れる電流値
Ｉ１は、互いにほぼ等しくなるように補正される。よっ
て、データ線間における電流のばらつきが緩和されるの
で、ＥＬ素子の発光量がデータ線毎にばらついてしまう
という課題を解決することができる。
Ｉ１は、互いにほぼ等しくなるように補正される。よっ
て、データ線間における電流のばらつきが緩和されるの
で、ＥＬ素子の発光量がデータ線毎にばらついてしまう
という課題を解決することができる。
【００８０】さらに、第２の実施形態の駆動回路におい
ては、スイッチ手段ＳＷｓ１として機能するＰＭＯＳト
ランジスタＰ３０１が、上記フィードバック動作を実現
するための抵抗手段としても機能する。詳細には、ＰＭ
ＯＳトランジスタＰ３０１のオン抵抗が、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０１の製造誤差
を補正する抵抗手段として利用されている。
ては、スイッチ手段ＳＷｓ１として機能するＰＭＯＳト
ランジスタＰ３０１が、上記フィードバック動作を実現
するための抵抗手段としても機能する。詳細には、ＰＭ
ＯＳトランジスタＰ３０１のオン抵抗が、定電流素子と
して機能するＰＭＯＳトランジスタＰ３０１の製造誤差
を補正する抵抗手段として利用されている。
【００８１】従って、第２の実施形態の駆動回路は、Ｐ
ＭＯＳトランジスタの製造上のばらつきを補正するため
の特別な素子を必要としないので、第１の実施形態より
も素子数を低減することが可能となり、結果として回路
面積を増大させることなくデータ線間における電流のば
らつきを抑制することができる。
ＭＯＳトランジスタの製造上のばらつきを補正するため
の特別な素子を必要としないので、第１の実施形態より
も素子数を低減することが可能となり、結果として回路
面積を増大させることなくデータ線間における電流のば
らつきを抑制することができる。
【００８２】なお、第１の実施の形態においては、表示
素子に電流を供給することによって表示動作が実行され
る表示装置を例に挙げて説明した。しかし、本発明は、
表示素子から電流を吸い込む（電流を引き込む）ことに
よって表示動作が実行される表示装置にも適用可能であ
る。この場合、データ線駆動部ＤＲ１は、図９に示され
るような構成になる。つまり、定電流素子を構成するＮ
ＭＯＳトランジスタのソース側に、抵抗手段として機能
する常時オン状態であるＮＭＯＳトランジスタが設けら
れる。
素子に電流を供給することによって表示動作が実行され
る表示装置を例に挙げて説明した。しかし、本発明は、
表示素子から電流を吸い込む（電流を引き込む）ことに
よって表示動作が実行される表示装置にも適用可能であ
る。この場合、データ線駆動部ＤＲ１は、図９に示され
るような構成になる。つまり、定電流素子を構成するＮ
ＭＯＳトランジスタのソース側に、抵抗手段として機能
する常時オン状態であるＮＭＯＳトランジスタが設けら
れる。
【００８３】また、第２の実施の形態においても、表示
素子に電流を供給することによって表示動作が実行され
る表示装置を例に挙げて説明した。しかし、本発明は、
表示素子から電流を吸い込む（電流を引き込む）ことに
よって表示動作が実行される表示装置にも適用可能であ
る。この場合、データ線駆動部ＤＲ１は、図１０に示さ
れるような構成になる。つまり、定電流素子を構成する
ＮＭＯＳトランジスタのソース側に、抵抗手段としても
機能するスイッチ手段を構成するＮＭＯＳトランジスタ
が設けられる。
素子に電流を供給することによって表示動作が実行され
る表示装置を例に挙げて説明した。しかし、本発明は、
表示素子から電流を吸い込む（電流を引き込む）ことに
よって表示動作が実行される表示装置にも適用可能であ
る。この場合、データ線駆動部ＤＲ１は、図１０に示さ
れるような構成になる。つまり、定電流素子を構成する
ＮＭＯＳトランジスタのソース側に、抵抗手段としても
機能するスイッチ手段を構成するＮＭＯＳトランジスタ
が設けられる。
【００８４】以上の各実施の形態における駆動回路は、
ＥＬ素子を駆動しているが、駆動する対象はＥＬ素子に
限定されるものではなく、駆動回路が駆動する対象は、
電流が供給されることによって表示状態に遷移する表示
体であれば良い。
ＥＬ素子を駆動しているが、駆動する対象はＥＬ素子に
限定されるものではなく、駆動回路が駆動する対象は、
電流が供給されることによって表示状態に遷移する表示
体であれば良い。
【００８５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果の概要を簡単に説明す
ると以下の通りである。
表的なものによって得られる効果の概要を簡単に説明す
ると以下の通りである。
【００８６】すなわち、本発明の駆動回路によれば、定
電流手段を構成するＭＯＳトランジスタのソース側に抵
抗手段を設けたことにより、定電流手段を構成するＭＯ
Ｓトランジスタの製造特性誤差によって、定電流値が設
定値から大幅にずれることを抑制することができる。そ
の結果、各データ線に流れる電流値は、互いにほぼ等し
くなるように補正され、よって、データ線間における電
流のばらつきが緩和されるため、発光素子の発光量がデ
ータ線毎にばらついてしまうという課題を解決すること
ができる。
電流手段を構成するＭＯＳトランジスタのソース側に抵
抗手段を設けたことにより、定電流手段を構成するＭＯ
Ｓトランジスタの製造特性誤差によって、定電流値が設
定値から大幅にずれることを抑制することができる。そ
の結果、各データ線に流れる電流値は、互いにほぼ等し
くなるように補正され、よって、データ線間における電
流のばらつきが緩和されるため、発光素子の発光量がデ
ータ線毎にばらついてしまうという課題を解決すること
ができる。
【図１】ＥＬ素子を使用した一般的な表示装置の概略を
示す回路図である。
示す回路図である。
【図２】本発明の駆動回路を含む表示装置の概略を示す
回路図である。
回路図である。
【図３】本発明の第1の実施の形態のデータ線駆動回路
１００５を示す詳細回路図である。
１００５を示す詳細回路図である。
【図４】半導体チップ上におけるデータ線駆動回路１０
０５のレイアウト図である。
０５のレイアウト図である。
【図５】本発明の第1の実施の形態のデータ線駆動回路
１００５を示す回路図である。
１００５を示す回路図である。
【図６】ＰＭＯＳトランジスタＰ３０３の動作特性を説
明する図である。
明する図である。
【図７】本発明の第２の実施の形態のデータ線駆動回路
１００５を示す詳細回路図である。
１００５を示す詳細回路図である。
【図８】本発明の第２の実施の形態のデータ線駆動回路
１００５を示す回路図である。
１００５を示す回路図である。
【図９】本発明の第１の実施の形態のデータ線駆動回路
の変形例を示す回路図である。
の変形例を示す回路図である。
【図１０】本発明の第２の実施の形態のデータ線駆動回
路の変形例を示す回路図である。
路の変形例を示す回路図である。
Ｐ３０１・・・スイッチ手段ＳＷｓ１のＰＭＯＳトランジ
スタ Ｐ３０３・・・定電流手段としてのＰＭＯＳトランジスタ Ｎ３０１・・・スイッチ手段ＳＷｓ１のＮＭＯＳトランジ
スタ Ｄ１・・・データ入力端子 ＳＥＧ１・・・データ線 ＣＯＭ１・・・走査線 ＥＬ１１・・・ＥＬ素子
スタ Ｐ３０３・・・定電流手段としてのＰＭＯＳトランジスタ Ｎ３０１・・・スイッチ手段ＳＷｓ１のＮＭＯＳトランジ
スタ Ｄ１・・・データ入力端子 ＳＥＧ１・・・データ線 ＣＯＭ１・・・走査線 ＥＬ１１・・・ＥＬ素子
Claims (13)
- 【請求項１】 データを受信する入力ノードと、 出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、前
記入力ノードに接続されたゲートとを有する第1導電型
の第１のＭＯＳトランジスタと、 ソースと、前記第１のＭＯＳトランジスタのソースに接
続されたドレインと、一定の電位レベルが与えられたゲ
ートとを有し、定電流手段を構成する第1導電型の第２
のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタのソースと、電源電位レ
ベルが与えられた電源ノードとの間に接続された抵抗手
段とを有することを特徴とする駆動回路。 - 【請求項２】 前記抵抗手段は、ＭＯＳトランジスタで
構成されていることを特徴とする請求項１記載の駆動回
路。 - 【請求項３】 接地電位レベルが与えられた接地ノード
に接続されたソースと、前記出力ノードに接続されたド
レインと、前記入力ノードに接続されたゲートとを有す
る第２導電型の第３のＭＯＳトランジスタとを有するこ
とを特徴とする請求項１記載の駆動回路。 - 【請求項４】 データを受信する入力ノードと、 出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、前
記入力ノードに接続されたゲートとを有する第1導電型
の第１のＭＯＳトランジスタと、 ソースと、前記第１のＭＯＳトランジスタのソースに接
続されたドレインと、一定の電位レベルが与えられたゲ
ートとを有し、定電流手段を構成する第1導電型の第２
のＭＯＳトランジスタと、 前記第２のＭＯＳトランジスタのソースと、接地電位レ
ベルが与えられた接地ノードとの間に接続された抵抗手
段とを有することを特徴とする駆動回路。 - 【請求項５】 前記抵抗手段は、ＭＯＳトランジスタで
構成されていることを特徴とする請求項４記載の駆動回
路。 - 【請求項６】 電源電位レベルが与えられた電源ノード
に接続されたソースと、前記出力ノードに接続されたド
レインと、前記入力ノードに接続されたゲートとを有す
る第２導電型の第３のＭＯＳトランジスタとを有するこ
とを特徴とする請求項４記載の駆動回路。 - 【請求項７】 データを受信する入力ノードと、 出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、一
定の電位レベルが与えられたゲートとを有し、定電流手
段を構成する第1導電型の第１のＭＯＳトランジスタ
と、 電源電位レベルが与えられた電源ノードに接続されたソ
ースと、前記第１のＭＯＳトランジスタのソースに接続
されたドレインと、前記入力ノードに接続されたゲート
とを有する第1導電型の第２のＭＯＳトランジスタとを
有することを特徴とする駆動回路。 - 【請求項８】 接地電位レベルが与えられた接地ノード
に接続されたソースと、前記出力ノードに接続されたド
レインと、前記入力ノードに接続されたゲートとを有す
る第２導電型の第３のＭＯＳトランジスタとを有するこ
とを特徴とする請求項７記載の駆動回路。 - 【請求項９】 データを受信する入力ノードと、 出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、一
定の電位レベルが与えられたゲートとを有し、定電流手
段を構成する第1導電型の第１のＭＯＳトランジスタ
と、 接地電位レベルが与えられた接地ノードに接続されたソ
ースと、前記第１のＭＯＳトランジスタのソースに接続
されたドレインと、前記入力ノードに接続されたゲート
とを有する第１導電型の第２のＭＯＳトランジスタとを
有することを特徴とする駆動回路。 - 【請求項１０】 電源電位レベルが与えられた電源ノー
ドに接続されたソースと、前記出力ノードに接続された
ドレインと、前記入力ノードに接続されたゲートとを有
する第２導電型の第３のＭＯＳトランジスタとを有する
ことを特徴とする請求項９記載の駆動回路。 - 【請求項１１】 電源電位レベルが与えられた電源ノー
ドと、 接地電位レベルが与えられた接地ノードと、 データを受信するデータ入力ノードと、 発光素子が接続される出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、前
記データ入力ノードに接続されたゲートとを有する第1
導電型の第1のＭＯＳトランジスタと、 前記接地ノードに接続されたソースと、前記出力ノード
に接続されたドレインと、前記データ入力ノードに接続
されたゲートとを有する第２導電型の第２のＭＯＳトラ
ンジスタとソースと、前記第1のＭＯＳトランジスタの
ソースに接続されたドレインと、 前記電源電位レベルと前記接地電位レベルとの間の一定
の電位レベルが与えられたゲートとを有し、前記出力端
子へ定電流を供給する第1導電型の第３のＭＯＳトラン
ジスタと、 前記電源ノードと前記第３のＭＯＳトランジスタのソー
スとの間に接続された抵抗手段とを有することを特徴と
する駆動回路。 - 【請求項１２】 前記抵抗手段はＭＯＳトランジスタで
構成されていることを特徴とする請求項１１記載の駆動
回路。 - 【請求項１３】 電源電位レベルが与えられた電源ノー
ドと、 接地電位レベルが与えられた接地ノードと、 データを受信するデータ入力ノードと、 発光素子が接続される出力ノードと、 ソースと、前記出力ノードに接続されたドレインと、前
記電源電位レベルと前記接地電位レベルとの間の一定の
電位レベルが与えられたゲートとを有し、前記出力端子
へ定電流を供給する第1導電型の第1のＭＯＳトランジス
タと、 前記電源ノードに接続されたソースと、前記第1のＭＯ
Ｓトランジスタのソースに接続されたドレインと、前記
データ入力ノードに接続されたゲートとを有する第1導
電型の第2のＭＯＳトランジスタと、 前記接地ノードに接続されたソースと、前記出力ノード
に接続されたドレインと、前記データ入力ノードに接続
されたゲートとを有する第２導電型の第３のＭＯＳトラ
ンジスタとを有することを特徴とする駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328997A JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
| TW091124469A TW571269B (en) | 2001-10-26 | 2002-10-23 | Drive circuit |
| US10/278,788 US6774572B2 (en) | 2001-10-26 | 2002-10-24 | Drive circuit for driving a current-driven display unit |
| US10/762,351 US6897618B2 (en) | 2001-10-26 | 2004-01-23 | Drive circuit for driving a current driven display unit |
| US11/034,921 US6952083B2 (en) | 2001-10-26 | 2005-01-14 | Drive circuit for driving a current-driven display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328997A JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003131617A true JP2003131617A (ja) | 2003-05-09 |
| JP3859483B2 JP3859483B2 (ja) | 2006-12-20 |
Family
ID=19144969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001328997A Expired - Fee Related JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6774572B2 (ja) |
| JP (1) | JP3859483B2 (ja) |
| TW (1) | TW571269B (ja) |
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| JP2006133570A (ja) * | 2004-11-08 | 2006-05-25 | Matsushita Electric Ind Co Ltd | 電流駆動装置 |
| US7262652B2 (en) | 2004-12-21 | 2007-08-28 | Matsushita Electric Industrial Co., Ltd. | Current driver, data driver, and display device |
| JP2008151892A (ja) * | 2006-12-15 | 2008-07-03 | Oki Electric Ind Co Ltd | 表示駆動回路 |
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| US7863970B2 (en) | 2007-10-04 | 2011-01-04 | Oki Semiconductor Co., Ltd. | Current source device |
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| JP4884671B2 (ja) | 2003-05-14 | 2012-02-29 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN102201196B (zh) * | 2003-06-06 | 2014-03-26 | 株式会社半导体能源研究所 | 半导体装置 |
| KR100944957B1 (ko) | 2003-12-29 | 2010-03-02 | 엘지디스플레이 주식회사 | 액티브 매트릭스 유기 이엘 디스플레이 장치 |
| KR101196656B1 (ko) * | 2004-08-13 | 2012-11-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 발광 장치 및 상기 발광 장치의 구동 방법 |
| KR100698699B1 (ko) * | 2005-08-01 | 2007-03-23 | 삼성에스디아이 주식회사 | 데이터 구동회로와 이를 이용한 발광 표시장치 및 그의구동방법 |
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| TWI476560B (zh) * | 2013-09-26 | 2015-03-11 | Ultrachip Inc | 降低功耗之電阻裝置 |
| CN111489687B (zh) * | 2020-04-24 | 2021-08-06 | 厦门天马微电子有限公司 | 一种像素驱动电路、显示面板、显示装置以及驱动方法 |
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-
2001
- 2001-10-26 JP JP2001328997A patent/JP3859483B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-23 TW TW091124469A patent/TW571269B/zh not_active IP Right Cessation
- 2002-10-24 US US10/278,788 patent/US6774572B2/en not_active Expired - Fee Related
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2004
- 2004-01-23 US US10/762,351 patent/US6897618B2/en not_active Expired - Lifetime
-
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- 2005-01-14 US US11/034,921 patent/US6952083B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US6897618B2 (en) | 2005-05-24 |
| US6774572B2 (en) | 2004-08-10 |
| US6952083B2 (en) | 2005-10-04 |
| US20040150436A1 (en) | 2004-08-05 |
| TW571269B (en) | 2004-01-11 |
| US20030080687A1 (en) | 2003-05-01 |
| US20050122051A1 (en) | 2005-06-09 |
| JP3859483B2 (ja) | 2006-12-20 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060419 |
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| A131 | Notification of reasons for refusal |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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