JP3859483B2 - 駆動回路 - Google Patents
駆動回路 Download PDFInfo
- Publication number
- JP3859483B2 JP3859483B2 JP2001328997A JP2001328997A JP3859483B2 JP 3859483 B2 JP3859483 B2 JP 3859483B2 JP 2001328997 A JP2001328997 A JP 2001328997A JP 2001328997 A JP2001328997 A JP 2001328997A JP 3859483 B2 JP3859483 B2 JP 3859483B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- source
- mos transistor
- gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3216—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using a passive matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
- G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
- G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
- G09G3/3275—Details of drivers for data electrodes
- G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/06—Passive matrix structure, i.e. with direct application of both column and row voltages to the light emitting or modulating elements, other than LCD or OLED
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0233—Improving the luminance or brightness uniformity across the screen
Description
【０００１】
【発明の属する技術分野】
本発明は、電流が供給されることによって発光する有機エレクトロルミネッセンス）素子（以下、ＥＬ素子と称す。）や発光ダイオード（以下、ＬＥＤと称す。）等を使用した電流駆動型表示装置を駆動するための駆動回路に関するものである。
【０００２】
【従来の技術】
図1は、ＥＬ素子を使用した一般的な表示装置の概略を示す回路図である。
【０００３】
この表示装置は、表示パネル１００１と、走査線駆動回路１００３と、データ線駆動回路１００５と、制御回路１００７とで主に構成されている。
【０００４】
表示パネル１００１は、複数の走査線ＣＯＭ１〜ＣＯＭｎと、複数のデータ線ＳＥＧ１〜ＳＥＧｍと、走査線及びデータ線との交点に配置された複数のＥＬ素子ＥＬ１１〜ＥＬｎｍとを有する。
【０００５】
走査線駆動回路１００３は、複数の走査線ＣＯＭ１〜ＣＯＭｎに接続された複数のスイッチ手段ＳＷｃ１〜ＳＷｃｎで構成されている。各スイッチ手段ＳＷｃ１〜ＳＷｃｎは、対応する走査線ＣＯＭ１〜ＣＯＭｎを接地電位ＧＮＤ（例えば、０Ｖ。）もしくは走査線用電源電位Ｖｃ（例えば、２０Ｖ。）のいずれかに接続する。
【０００６】
データ線駆動回路１００５は、複数のデータ線ＳＥＧ１〜ＳＥＧｍに接続された複数のスイッチ手段ＳＷｓ１〜ＳＷｓｍと、複数の定電流素子ＣＣ１〜ＣＣｍとで主に構成されている。各スイッチ手段ＳＷｓ１〜ＳＷｓｍは、対応するデータ線ＳＥＧ１〜ＳＥＧｍを、接地電位ＧＮＤもしくは定電流素子ＣＣ１〜ＣＣｍに接続する。定電流素子ＣＣ１〜ＣＣｍは、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）に接続されている。
【０００７】
制御回路１００７は、制御データに基づいて、スイッチ手段ＳＷｃ１〜ＳＷｃｎ及びスイッチ手段ＳＷｓ１〜ＳＷｓｍの動作を制御する。
【０００８】
図1には、ＥＬ素子ＥＬ１１のみが発光状態である場合における各スイッチ手段の状態が示されている。以下に、ＥＬ素子の発光状態及び非発光状態に関して簡単に説明する。
【０００９】
ＥＬ素子ＥＬ１１のカソード、すなわち走査線ＣＯＭ１には、走査線駆動回路１００３のスイッチ手段ＳＷｃ１によって接地電位ＧＮＤが供給されている。なお、接地電位ＧＮＤが走査線に供給されている場合は、走査線が活性状態もしくは選択状態であると定義され、走査線用電源電位Ｖｃが供給されている場合は、非活性状態もしくは非選択状態であると定義される。従って、走査線ＣＯＭ１は、現在活性状態である。
【００１０】
一方、ＥＬ素子ＥＬ１１のアノード、すなわちデータ線ＳＥＧ１には、データ線駆動回路１００５のスイッチ手段ＳＷｓ１によってデータ線用電源電位Ｖｓが供給されている。この状態においては、ＥＬ素子ＥＬ１１は、順方向にバイアスされているので、データ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形成される。よって、ＥＬ素子ＥＬ１１に図示したような電流Ｉ１が流れる。このように電流Ｉ１がＥＬ素子ＥＬ１１を流れることにより、ＥＬ素子ＥＬ１１が発光状態に遷移する。
【００１１】
ＥＬ素子ＥＬ２１のカソード、すなわち走査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給されている。この状態においては、ＥＬ素子ＥＬ２１のアノードとカソードとの間には電位差が生じないため、データ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形成されない。よって、ＥＬ素子ＥＬ２１には電流Ｉ１が流れないため、ＥＬ素子ＥＬ２１は発光状態に遷移しない。
【００１２】
ＥＬ素子ＥＬ１２のアノード、すなわちデータ線ＳＥＧ２には、データ線駆動回路１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されている。この状態においては、ＥＬ素子ＥＬ１２のアノードには、定電流素子ＣＣ２からの電流が供給されないため、ＥＬ素子ＥＬ１２には電流Ｉ１が流れず、ＥＬ素子ＥＬ１２は発光状態に遷移しない。
【００１３】
同様にして、ＥＬ素子ＥＬ２２のアノード、すなわちデータ線ＳＥＧ２には、データ線駆動回路１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されている。また、ＥＬ素子ＥＬ２２のカソード、すなわち走査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給されている。この状態においては、ＥＬ素子ＥＬ２２は逆バイアスされているため、ＥＬ素子ＥＬ２２には電流Ｉ１が流れず、ＥＬ素子ＥＬ２２は発光状態に遷移しない。
【００１４】
以上のように、ＥＬ素子は、電流がＥＬ素子に供給されることによって発光状態に遷移するが、その発光量（発光度合い）は電流値に依存する。ＥＬ素子の発光量が予め決められた設定値（誤差を考慮した規格値）から外れると、意図した表示が実現できない。従って、各データ線に供給される電流値は、互いに等しい一定値であることが要求される。データ線に供給される電流値を一定に保つために、データ線駆動回路１００５には、定電流素子ＣＣ１〜ＣＣｍが設けられている。定電流素子ＣＣ１〜ＣＣｍは、例えばゲートに一定の電圧が与えられ、飽和領域で動作するＭＯＳトランジスタで構成されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、製造上のばらつきや誤差が存在するため、定電流素子として機能する全てのＭＯＳトランジスタの特性が、必ずしも設定値（誤差を考慮した規格値）の範囲内に収まるとは限らない。例えば、ＭＯＳトランジスタの特性を示す１つのパラメータとして閾値電圧が存在するが、この閾値電圧が、定電流素子を構成するＭＯＳトランジスタ毎に異なる値になった場合、ＭＯＳトランジスタのドレインとソース間を流れる電流Ｉｄｓも設定値から外れることになる。従って、各データ線に供給される電流値は、互いに等しい一定値にはならず、互いにばらついてしまうことになる。結果として、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題があった。
【００１６】
よって、製造上のばらつきの影響を受け難い改善された駆動回路が望まれていた。
【００１７】
【課題を解決するための手段】
本発明は、上記課題を克服するために、考え出されたものである。本願において開示される発明のうち、代表的なものの概要は以下の通りである。
【００１８】
すなわち、本発明の駆動回路は、定電流手段を構成するＭＯＳトランジスタのソース側に抵抗手段を設けたことである。この抵抗手段は、例えばＭＯＳトランジスタで構成されている。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２０】
なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
【００２１】
（第1の実施の形態）
図2は、本発明の駆動回路を含む表示装置の概略を示す回路図である。
【００２２】
図2に示された表示装置と、図1に示された表示装置との差異は、データ線駆動回路１００５にある。
【００２３】
データ線駆動回路１００５は、半導体チップ上に形成されており、複数のデータ線ＳＥＧ１〜ＳＥＧｍに接続されたデータ線駆動部ＤＲ１〜ＤＲｍを有する。データ線駆動部ＤＲ１〜ＤＲｍは、複数のスイッチ手段ＳＷｓ１〜ＳＷｓｍと、一定電圧発生回路ＣＶＧとで主に構成されている。
【００２４】
図3は、データ線駆動回路１００５を示す詳細回路図であり、図4は、半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。
【００２５】
一定電圧発生回路ＣＶＧは、参照電圧発生回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニター部ＭＴとで構成されている。
【００２６】
参照電圧発生回路ＶＲＧは、制御領域４０３に形成されており、所定の参照電圧Ｖｒｅｆを発生する。
【００２７】
演算増幅器ＯＰＡは、例えば制御領域４０３に形成され、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）及び接地電位との間に接続されており、参照電圧Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加される非反転端子と、出力端子とを有する。
【００２８】
モニター部ＭＴは、ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２は、駆動領域４０１内の領域４０５に形成されている。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続されたゲートとを有する。ＰＭＯＳトランジスタＰＭ２は、常時オン状態であるが、所定のオン抵抗を有しているため抵抗素子として機能する。ＰＭＯＳトランジスタＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接続されたソースと、演算増幅器ＯＰＡの非反転入力端子に接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。
【００２９】
抵抗Ｒは、演算増幅器ＯＰＡの非反転入力端子に接続された一端と、接地電位ＧＮＤに接続された他端とを有する。なお、抵抗Ｒは半導体チップの外部に設けられている。しかし、抵抗Ｒは制御領域４０３に形成されていても良い。
【００３０】
データ線駆動部ＤＲ１は、スイッチ手段ＳＷｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３０３及び抵抗手段としてのＰＭＯＳトランジスタＰ７０１とを有する。
【００３１】
スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１とで構成されている。ＰＭＯＳトランジスタＰ３０１は、ＰＭＯＳトランジスタＰ３０３のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０１のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０１のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動領域４０１内の領域４０７に形成されている。
【００３２】
スイッチ手段ＳＷｓ１には、定電流素子として機能するＰＭＯＳトランジスタＰ３０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０３は、ＰＭＯＳトランジスタＰ７０１のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０１のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１内の領域４０７に形成されている。
【００３３】
ＰＭＯＳトランジスタＰ３０３には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０１にが接続されている。詳細には、ＰＭＯＳトランジスタＰ７０１は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０１は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０１も、駆動領域４０１内の領域４０７に形成されている。
【００３４】
データ線駆動部ＤＲ２は、スイッチ手段ＳＷｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３０７及び抵抗手段としてのＰＭＯＳトランジスタＰ７０３とを有する。
【００３５】
スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３とで構成されている。ＰＭＯＳトランジスタＰ３０５は、ＰＭＯＳトランジスタＰ３０７のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０３のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動領域４０１内の領域４０９に形成されている。
【００３６】
スイッチ手段ＳＷｓ２には、定電流素子として機能するＰＭＯＳトランジスタＰ３０７が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０７は、ＰＭＯＳトランジスタＰ７０３のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１内の領域４０９に形成されている。
【００３７】
ＰＭＯＳトランジスタＰ３０７には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ７０３は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０３は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０３も、駆動領域４０１内の領域４０７に形成されている。
【００３８】
データ線駆動部ＤＲｍは、スイッチ手段ＳＷｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３１１及び抵抗手段としてのＰＭＯＳトランジスタＰ７０５とを有する。
【００３９】
スイッチ手段ＳＷｓｍは、出力端子ＯＵＴｍを介してデータ線ＳＥＧｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５とで構成されている。ＰＭＯＳトランジスタＰ３０９は、ＰＭＯＳトランジスタＰ３１１のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０５のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０９のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５は、駆動領域４０１内の領域４１１に形成されている。
【００４０】
スイッチ手段ＳＷｓ３には、定電流素子として機能するＰＭＯＳトランジスタＰ３１１が接続されている。詳細には、ＰＭＯＳトランジスタＰ３１１は、ＰＭＯＳトランジスタＰ７０５のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０９のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１内の領域４１１に形成されている。
【００４１】
ＰＭＯＳトランジスタＰ３１１には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０５が接続されている。詳細には、ＰＭＯＳトランジスタＰ７０５は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０５は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０５も、駆動領域４０１内の領域４０７に形成されている。
【００４２】
次に、駆動回路１００５の動作について説明する。説明を容易にするため、駆動回路１００５の動作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記載された図５を使用して説明する。
【００４３】
一定電圧発生回路ＣＶＧの動作は以下の通りである。
【００４４】
抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非反転入力端子に生じる電位Ｖａは、式（１）で表される。
【００４５】
Ｖａ＝Ｉｒｅｆ＊Ｒ （１）
そして、電位Ｖａは、反転入力端子に与えられる電位Ｖｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御される。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定される。従って、Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位が制御される。この時のＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位（演算増幅器ＯＰＡが出力する電位）をＶｃとする。
【００４６】
（ＥＬ素子が発光しない時の動作）
制御回路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトランジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジスタＮ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオン状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤとなる。この時、ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流の供給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかなる電位であろうと、ＥＬ素子１１は発光状態に遷移しない。
【００４７】
（ＥＬ素子が発光する時の動作）
制御回路１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジスタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタＰ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオフ状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に分離される。この時、ＰＭＯＳトランジスタＰ３０１はオン状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われる。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴのＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例した電流値を有する。
【００４８】
先に説明したように、ＥＬ素子の発光量は電流値に依存する。従って、データ線ＳＥＧ１の電位が変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１の変動が小さいことが好ましい。このような電流の変動を抑えるために、ＰＭＯＳトランジスタＰ３０３は、図６に示されるような飽和領域で動作するようそのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓが設定されている。このように、ＰＭＯＳトランジスタＰ３０３は、飽和領域で動作しているため、ドレイン・ソース間電圧Ｖｄｓが多少変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つことが可能である。
【００４９】
ここで仮に、製造上のばらつきのため、ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値（誤差を考慮した規格値）から外れてしまった場合を考える。ＭＯＳトランジスタの飽和領域におけるドレイン・ソース間電流Ｉｄｓは、以下の式（２）で表される。
【００５０】
Ｉｄｓ＝μＷ／２Ｌ＊Ｃｏｘ（Ｖｇｓ−｜Ｖｔｐ｜）２ （２）
ここで、μは正孔の移動度、Ｗはゲート幅、Ｌはゲート長、Ｃｏｘはゲート容量、Ｖｇｓはゲート・ソース間電圧、｜Ｖｔｐ｜は閾値電圧の絶対値を示す。
【００５１】
ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ１だけ減少する。ＰＭＯＳトランジスタＰ７０１はオン状態であるが、所定のオン抵抗値を有しているため、ＰＭＯＳトランジスタＰ７０１は抵抗素子として機能している。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯＳトランジスタＰ７０１における電圧降下もΔＩ１に依存して減少する。この結果、ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧Ｖｇｓが増加すると、式（２）に示す通り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連のフィードバック動作により、ΔＩ１の減少が緩和される。言い換えると、以上の一連のフィードバック動作により、電流Ｉ１は、設定値に近づくように補正される。すなわち、ＰＭＯＳトランジスタの製造上のばらつきに起因する電流の変化が緩和されるのである。このようなフィードバック動作は、他のデータ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
【００５２】
以上のように、各データ線に流れる電流値Ｉ１は、互いにほぼ等しくなるように補正される。よって、データ線間における電流のばらつきが緩和されるため、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【００５３】
（第２の実施の形態）
図７は、本発明の第2の実施形態の駆動回路を示す詳細回路図である。
【００５４】
第2の実施形態の駆動回路と、第1の実施形態の駆動回路との差異は、スイッチ手段を構成するＰＭＯＳトランジスタと、スイッチ手段を構成するＮＭＯＳトランジスタとの間に、定電流素子として機能するＰＭＯＳトランジスタを設けたことである。すなわち、第２の実施の形態の特徴は、スイッチング手段として機能するＰＭＯＳトランジスタを、前述した抵抗手段としても利用していることである。
【００５５】
図７は、本発明の第２の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。図4は、半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。なお、第２の実施の形態と第１の実施の形態の半導体チップ上における基本レイアウトは同じであるので、以降の説明において図４を参照する。
【００５６】
一定電圧発生回路ＣＶＧは、参照電圧発生回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニター部ＭＴとで構成されている。
【００５７】
参照電圧発生回路ＶＲＧは、制御領域４０３に形成されており、所定の参照電圧Ｖｒｅｆを発生する。
【００５８】
演算増幅器ＯＰＡは、例えば制御領域４０３に形成され、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）及び接地電位との間に接続されており、参照電圧Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加される非反転端子と、出力端子とを有する。
【００５９】
モニター部ＭＴは、ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２は、駆動領域４０１内の領域４０５に形成されている。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続されたゲートとを有する。ＰＭＯＳトランジスタＰＭ２は、常時オン状態であるが、所定のオン抵抗を有しているため抵抗素子として機能する。ＰＭＯＳトランジスタＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接続されたソースと、演算増幅器ＯＰＡの非反転入力端子に接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。
【００６０】
抵抗Ｒは、演算増幅器ＯＰＡの非反転入力端子に接続された一端と、接地電位ＧＮＤに接続された他端とを有する。なお、抵抗Ｒは半導体チップの外部に設けられている。しかし、抵抗Ｒは制御領域４０３に形成されていても良い。
【００６１】
データ線駆動部ＤＲ１は、スイッチ手段ＳＷｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３０３とを有する。
【００６２】
スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１とで構成されている。ＰＭＯＳトランジスタＰ３０１は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のソースに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動領域４０１内の領域４０７に形成されている。
【００６３】
スイッチ手段ＳＷｓ１には、定電流素子として機能するＰＭＯＳトランジスタＰ３０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０３は、ＰＭＯＳトランジスタＰ３０１のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０１のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１内の領域４０７に形成されている。
【００６４】
データ線駆動部ＤＲ２は、スイッチ手段ＳＷｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３０７とを有する。
【００６５】
スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３とで構成されている。ＰＭＯＳトランジスタＰ３０５は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０７のソースに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０７のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動領域４０１内の領域４０９に形成されている。
【００６６】
スイッチ手段ＳＷｓ２には、定電流素子として機能するＰＭＯＳトランジスタＰ３０７が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０７は、ＰＭＯＳトランジスタＰ３０５のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０３のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１内の領域４０９に形成されている。
【００６７】
データ線駆動部ＤＲｍは、スイッチ手段ＳＷｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３１１とを有する。
【００６８】
スイッチ手段ＳＷｓｍは、データ線ＳＥＧｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５とで構成されている。ＰＭＯＳトランジスタＰ３０９は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のソースに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５は、駆動領域４０１内の領域４１１に形成されている。
【００６９】
スイッチ手段ＳＷｓ３には、定電流素子として機能するＰＭＯＳトランジスタＰ３１１が接続されている。詳細には、ＰＭＯＳトランジスタＰ３１１は、ＰＭＯＳトランジスタＰ３０９のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０５のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１内の領域４１１に形成されている。
【００７０】
次に、本発明の第２の実施形態の駆動回路１００５の動作について説明する。説明を容易にするため、駆動回路１００５の動作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記載された図８を使用して説明する。
【００７１】
一定電圧発生回路ＣＶＧの動作は以下の通りである。
【００７２】
抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非反転入力端子に生じる電位Ｖａは、前述した式（１）で表される。
【００７３】
そして、電位Ｖａは、反転入力端子に与えられる電位Ｖｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御される。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定される。従って、Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位が制御される。この時のＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位（演算増幅器ＯＰＡが出力する電位）をＶｃとする。
【００７４】
（ＥＬ素子が発光しない時の動作）
制御回路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトランジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジスタＮ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオン状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤとなる。この時、ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流の供給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかなる電位であろうと、ＥＬ素子１１は発光状態に遷移しない。
【００７５】
（ＥＬ素子が発光する時の動作）
制御回路１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジスタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタＰ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオフ状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に分離される。この時、ＰＭＯＳトランジスタＰ３０１はオン状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われる。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴのＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例した電流値を有する。
【００７６】
先に説明したように、ＥＬ素子の発光量は電流値に依存する。従って、データ線ＳＥＧ１の電位が変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１の変動が小さいことが好ましい。このような電流の変動を抑えるために、ＰＭＯＳトランジスタＰ３０３は、図６に示されるような飽和領域で動作するようそのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓが設定されている。例えば演算増幅器ＯＰＡの出力電位Ｖｃは、１７Ｖ程度になるよう設定され、ドレイン・ソース間電圧Ｖｄｓは、３Ｖ程度になるように設定されている。このように、ＰＭＯＳトランジスタＰ３０３は、飽和領域で動作しているため、Ｖｄｓが多少変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つことが可能である。
【００７７】
ここで仮に、製造上のばらつきのため、ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値（誤差を考慮した規格値）から外れてしまった場合を考える。ＭＯＳトランジスタの飽和領域におけるドレイン・ソース間電流Ｉｄｓは、前述の式（２）で表される。
【００７８】
ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ１だけ減少する。ＰＭＯＳトランジスタＰ３０１はオン状態であるが、所定のオン抵抗値を有しているため、ＰＭＯＳトランジスタＰ３０１は抵抗素子として機能する。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯＳトランジスタＰ３０１における電圧降下もΔＩ１に依存して減少する。この結果、ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧Ｖｇｓが増加すると、式（２）に示す通り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連のフィードバック動作により、電流Ｉ１は、設定値に近づくように補正される。すなわち、ＰＭＯＳトランジスタの製造上のばらつきに起因する電流の変化が緩和されるのである。このようなフィードバック動作は、他のデータ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
【００７９】
以上のように、各データ線に流れる電流値Ｉ１は、互いにほぼ等しくなるように補正される。よって、データ線間における電流のばらつきが緩和されるので、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【００８０】
さらに、第２の実施形態の駆動回路においては、スイッチ手段ＳＷｓ１として機能するＰＭＯＳトランジスタＰ３０１が、上記フィードバック動作を実現するための抵抗手段としても機能する。詳細には、ＰＭＯＳトランジスタＰ３０１のオン抵抗が、定電流素子として機能するＰＭＯＳトランジスタＰ３０１の製造誤差を補正する抵抗手段として利用されている。
【００８１】
従って、第２の実施形態の駆動回路は、ＰＭＯＳトランジスタの製造上のばらつきを補正するための特別な素子を必要としないので、第１の実施形態よりも素子数を低減することが可能となり、結果として回路面積を増大させることなくデータ線間における電流のばらつきを抑制することができる。
【００８２】
なお、第１の実施の形態においては、表示素子に電流を供給することによって表示動作が実行される表示装置を例に挙げて説明した。しかし、本発明は、表示素子から電流を吸い込む（電流を引き込む）ことによって表示動作が実行される表示装置にも適用可能である。この場合、データ線駆動部ＤＲ１は、図９に示されるような構成になる。つまり、定電流素子を構成するＮＭＯＳトランジスタのソース側に、抵抗手段として機能する常時オン状態であるＮＭＯＳトランジスタが設けられる。
【００８３】
また、第２の実施の形態においても、表示素子に電流を供給することによって表示動作が実行される表示装置を例に挙げて説明した。しかし、本発明は、表示素子から電流を吸い込む（電流を引き込む）ことによって表示動作が実行される表示装置にも適用可能である。この場合、データ線駆動部ＤＲ１は、図１０に示されるような構成になる。つまり、定電流素子を構成するＮＭＯＳトランジスタのソース側に、抵抗手段としても機能するスイッチ手段を構成するＮＭＯＳトランジスタが設けられる。
【００８４】
以上の各実施の形態における駆動回路は、ＥＬ素子を駆動しているが、駆動する対象はＥＬ素子に限定されるものではなく、駆動回路が駆動する対象は、電流が供給されることによって表示状態に遷移する表示体であれば良い。
【００８５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果の概要を簡単に説明すると以下の通りである。
【００８６】
すなわち、本発明の駆動回路によれば、定電流手段を構成するＭＯＳトランジスタのソース側に抵抗手段を設けたことにより、定電流手段を構成するＭＯＳトランジスタの製造特性誤差によって、定電流値が設定値から大幅にずれることを抑制することができる。その結果、各データ線に流れる電流値は、互いにほぼ等しくなるように補正され、よって、データ線間における電流のばらつきが緩和されるため、発光素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【図面の簡単な説明】
【図１】ＥＬ素子を使用した一般的な表示装置の概略を示す回路図である。
【図２】本発明の駆動回路を含む表示装置の概略を示す回路図である。
【図３】本発明の第1の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。
【図４】半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。
【図５】本発明の第1の実施の形態のデータ線駆動回路１００５を示す回路図である。
【図６】ＰＭＯＳトランジスタＰ３０３の動作特性を説明する図である。
【図７】本発明の第２の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。
【図８】本発明の第２の実施の形態のデータ線駆動回路１００５を示す回路図である。
【図９】本発明の第１の実施の形態のデータ線駆動回路の変形例を示す回路図である。
【図１０】本発明の第２の実施の形態のデータ線駆動回路の変形例を示す回路図である。
【符号の説明】
Ｐ３０１・・・スイッチ手段ＳＷｓ１のＰＭＯＳトランジスタ
Ｐ３０３・・・定電流手段としてのＰＭＯＳトランジスタ
Ｎ３０１・・・スイッチ手段ＳＷｓ１のＮＭＯＳトランジスタ
Ｄ１・・・データ入力端子
ＳＥＧ１・・・データ線
ＣＯＭ１・・・走査線
ＥＬ１１・・・ＥＬ素子
【発明の属する技術分野】
本発明は、電流が供給されることによって発光する有機エレクトロルミネッセンス）素子（以下、ＥＬ素子と称す。）や発光ダイオード（以下、ＬＥＤと称す。）等を使用した電流駆動型表示装置を駆動するための駆動回路に関するものである。
【０００２】
【従来の技術】
図1は、ＥＬ素子を使用した一般的な表示装置の概略を示す回路図である。
【０００３】
この表示装置は、表示パネル１００１と、走査線駆動回路１００３と、データ線駆動回路１００５と、制御回路１００７とで主に構成されている。
【０００４】
表示パネル１００１は、複数の走査線ＣＯＭ１〜ＣＯＭｎと、複数のデータ線ＳＥＧ１〜ＳＥＧｍと、走査線及びデータ線との交点に配置された複数のＥＬ素子ＥＬ１１〜ＥＬｎｍとを有する。
【０００５】
走査線駆動回路１００３は、複数の走査線ＣＯＭ１〜ＣＯＭｎに接続された複数のスイッチ手段ＳＷｃ１〜ＳＷｃｎで構成されている。各スイッチ手段ＳＷｃ１〜ＳＷｃｎは、対応する走査線ＣＯＭ１〜ＣＯＭｎを接地電位ＧＮＤ（例えば、０Ｖ。）もしくは走査線用電源電位Ｖｃ（例えば、２０Ｖ。）のいずれかに接続する。
【０００６】
データ線駆動回路１００５は、複数のデータ線ＳＥＧ１〜ＳＥＧｍに接続された複数のスイッチ手段ＳＷｓ１〜ＳＷｓｍと、複数の定電流素子ＣＣ１〜ＣＣｍとで主に構成されている。各スイッチ手段ＳＷｓ１〜ＳＷｓｍは、対応するデータ線ＳＥＧ１〜ＳＥＧｍを、接地電位ＧＮＤもしくは定電流素子ＣＣ１〜ＣＣｍに接続する。定電流素子ＣＣ１〜ＣＣｍは、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）に接続されている。
【０００７】
制御回路１００７は、制御データに基づいて、スイッチ手段ＳＷｃ１〜ＳＷｃｎ及びスイッチ手段ＳＷｓ１〜ＳＷｓｍの動作を制御する。
【０００８】
図1には、ＥＬ素子ＥＬ１１のみが発光状態である場合における各スイッチ手段の状態が示されている。以下に、ＥＬ素子の発光状態及び非発光状態に関して簡単に説明する。
【０００９】
ＥＬ素子ＥＬ１１のカソード、すなわち走査線ＣＯＭ１には、走査線駆動回路１００３のスイッチ手段ＳＷｃ１によって接地電位ＧＮＤが供給されている。なお、接地電位ＧＮＤが走査線に供給されている場合は、走査線が活性状態もしくは選択状態であると定義され、走査線用電源電位Ｖｃが供給されている場合は、非活性状態もしくは非選択状態であると定義される。従って、走査線ＣＯＭ１は、現在活性状態である。
【００１０】
一方、ＥＬ素子ＥＬ１１のアノード、すなわちデータ線ＳＥＧ１には、データ線駆動回路１００５のスイッチ手段ＳＷｓ１によってデータ線用電源電位Ｖｓが供給されている。この状態においては、ＥＬ素子ＥＬ１１は、順方向にバイアスされているので、データ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形成される。よって、ＥＬ素子ＥＬ１１に図示したような電流Ｉ１が流れる。このように電流Ｉ１がＥＬ素子ＥＬ１１を流れることにより、ＥＬ素子ＥＬ１１が発光状態に遷移する。
【００１１】
ＥＬ素子ＥＬ２１のカソード、すなわち走査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給されている。この状態においては、ＥＬ素子ＥＬ２１のアノードとカソードとの間には電位差が生じないため、データ線用電源電位Ｖｓから接地電位ＧＮＤに至る電流経路が形成されない。よって、ＥＬ素子ＥＬ２１には電流Ｉ１が流れないため、ＥＬ素子ＥＬ２１は発光状態に遷移しない。
【００１２】
ＥＬ素子ＥＬ１２のアノード、すなわちデータ線ＳＥＧ２には、データ線駆動回路１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されている。この状態においては、ＥＬ素子ＥＬ１２のアノードには、定電流素子ＣＣ２からの電流が供給されないため、ＥＬ素子ＥＬ１２には電流Ｉ１が流れず、ＥＬ素子ＥＬ１２は発光状態に遷移しない。
【００１３】
同様にして、ＥＬ素子ＥＬ２２のアノード、すなわちデータ線ＳＥＧ２には、データ線駆動回路１００５のスイッチ手段ＳＷｓ２によって接地電位ＧＮＤが供給されている。また、ＥＬ素子ＥＬ２２のカソード、すなわち走査線ＣＯＭ２には、走査線駆動回路１００３のスイッチ手段ＳＷｃ２によって走査線用電源電位Ｖｃが供給されている。この状態においては、ＥＬ素子ＥＬ２２は逆バイアスされているため、ＥＬ素子ＥＬ２２には電流Ｉ１が流れず、ＥＬ素子ＥＬ２２は発光状態に遷移しない。
【００１４】
以上のように、ＥＬ素子は、電流がＥＬ素子に供給されることによって発光状態に遷移するが、その発光量（発光度合い）は電流値に依存する。ＥＬ素子の発光量が予め決められた設定値（誤差を考慮した規格値）から外れると、意図した表示が実現できない。従って、各データ線に供給される電流値は、互いに等しい一定値であることが要求される。データ線に供給される電流値を一定に保つために、データ線駆動回路１００５には、定電流素子ＣＣ１〜ＣＣｍが設けられている。定電流素子ＣＣ１〜ＣＣｍは、例えばゲートに一定の電圧が与えられ、飽和領域で動作するＭＯＳトランジスタで構成されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、製造上のばらつきや誤差が存在するため、定電流素子として機能する全てのＭＯＳトランジスタの特性が、必ずしも設定値（誤差を考慮した規格値）の範囲内に収まるとは限らない。例えば、ＭＯＳトランジスタの特性を示す１つのパラメータとして閾値電圧が存在するが、この閾値電圧が、定電流素子を構成するＭＯＳトランジスタ毎に異なる値になった場合、ＭＯＳトランジスタのドレインとソース間を流れる電流Ｉｄｓも設定値から外れることになる。従って、各データ線に供給される電流値は、互いに等しい一定値にはならず、互いにばらついてしまうことになる。結果として、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題があった。
【００１６】
よって、製造上のばらつきの影響を受け難い改善された駆動回路が望まれていた。
【００１７】
【課題を解決するための手段】
本発明は、上記課題を克服するために、考え出されたものである。本願において開示される発明のうち、代表的なものの概要は以下の通りである。
【００１８】
すなわち、本発明の駆動回路は、定電流手段を構成するＭＯＳトランジスタのソース側に抵抗手段を設けたことである。この抵抗手段は、例えばＭＯＳトランジスタで構成されている。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００２０】
なお、説明を容易にするため、同様の構成には同様の符号を付与する。また、重複した構成の説明は省略する。
【００２１】
（第1の実施の形態）
図2は、本発明の駆動回路を含む表示装置の概略を示す回路図である。
【００２２】
図2に示された表示装置と、図1に示された表示装置との差異は、データ線駆動回路１００５にある。
【００２３】
データ線駆動回路１００５は、半導体チップ上に形成されており、複数のデータ線ＳＥＧ１〜ＳＥＧｍに接続されたデータ線駆動部ＤＲ１〜ＤＲｍを有する。データ線駆動部ＤＲ１〜ＤＲｍは、複数のスイッチ手段ＳＷｓ１〜ＳＷｓｍと、一定電圧発生回路ＣＶＧとで主に構成されている。
【００２４】
図3は、データ線駆動回路１００５を示す詳細回路図であり、図4は、半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。
【００２５】
一定電圧発生回路ＣＶＧは、参照電圧発生回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニター部ＭＴとで構成されている。
【００２６】
参照電圧発生回路ＶＲＧは、制御領域４０３に形成されており、所定の参照電圧Ｖｒｅｆを発生する。
【００２７】
演算増幅器ＯＰＡは、例えば制御領域４０３に形成され、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）及び接地電位との間に接続されており、参照電圧Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加される非反転端子と、出力端子とを有する。
【００２８】
モニター部ＭＴは、ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２は、駆動領域４０１内の領域４０５に形成されている。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続されたゲートとを有する。ＰＭＯＳトランジスタＰＭ２は、常時オン状態であるが、所定のオン抵抗を有しているため抵抗素子として機能する。ＰＭＯＳトランジスタＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接続されたソースと、演算増幅器ＯＰＡの非反転入力端子に接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。
【００２９】
抵抗Ｒは、演算増幅器ＯＰＡの非反転入力端子に接続された一端と、接地電位ＧＮＤに接続された他端とを有する。なお、抵抗Ｒは半導体チップの外部に設けられている。しかし、抵抗Ｒは制御領域４０３に形成されていても良い。
【００３０】
データ線駆動部ＤＲ１は、スイッチ手段ＳＷｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３０３及び抵抗手段としてのＰＭＯＳトランジスタＰ７０１とを有する。
【００３１】
スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１とで構成されている。ＰＭＯＳトランジスタＰ３０１は、ＰＭＯＳトランジスタＰ３０３のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０１のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０１のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動領域４０１内の領域４０７に形成されている。
【００３２】
スイッチ手段ＳＷｓ１には、定電流素子として機能するＰＭＯＳトランジスタＰ３０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０３は、ＰＭＯＳトランジスタＰ７０１のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０１のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１内の領域４０７に形成されている。
【００３３】
ＰＭＯＳトランジスタＰ３０３には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０１にが接続されている。詳細には、ＰＭＯＳトランジスタＰ７０１は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０１は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０１も、駆動領域４０１内の領域４０７に形成されている。
【００３４】
データ線駆動部ＤＲ２は、スイッチ手段ＳＷｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３０７及び抵抗手段としてのＰＭＯＳトランジスタＰ７０３とを有する。
【００３５】
スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３とで構成されている。ＰＭＯＳトランジスタＰ３０５は、ＰＭＯＳトランジスタＰ３０７のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０３のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動領域４０１内の領域４０９に形成されている。
【００３６】
スイッチ手段ＳＷｓ２には、定電流素子として機能するＰＭＯＳトランジスタＰ３０７が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０７は、ＰＭＯＳトランジスタＰ７０３のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１内の領域４０９に形成されている。
【００３７】
ＰＭＯＳトランジスタＰ３０７には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ７０３は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０５のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０３は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０３も、駆動領域４０１内の領域４０７に形成されている。
【００３８】
データ線駆動部ＤＲｍは、スイッチ手段ＳＷｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３１１及び抵抗手段としてのＰＭＯＳトランジスタＰ７０５とを有する。
【００３９】
スイッチ手段ＳＷｓｍは、出力端子ＯＵＴｍを介してデータ線ＳＥＧｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５とで構成されている。ＰＭＯＳトランジスタＰ３０９は、ＰＭＯＳトランジスタＰ３１１のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０５のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０９のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５は、駆動領域４０１内の領域４１１に形成されている。
【００４０】
スイッチ手段ＳＷｓ３には、定電流素子として機能するＰＭＯＳトランジスタＰ３１１が接続されている。詳細には、ＰＭＯＳトランジスタＰ３１１は、ＰＭＯＳトランジスタＰ７０５のドレインに接続されたソースと、ＰＭＯＳトランジスタＰ３０９のソースに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１内の領域４１１に形成されている。
【００４１】
ＰＭＯＳトランジスタＰ３１１には、抵抗手段として機能するＰＭＯＳトランジスタＰ７０５が接続されている。詳細には、ＰＭＯＳトランジスタＰ７０５は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のソースに接続されたドレインと、接地電位ＧＮＤに接続されたゲートを有する。ＰＭＯＳトランジスタＰ７０５は常時オン状態であるが、所定のオン抵抗を有しているので抵抗素子として機能する。ＰＭＯＳトランジスタＰ７０５も、駆動領域４０１内の領域４０７に形成されている。
【００４２】
次に、駆動回路１００５の動作について説明する。説明を容易にするため、駆動回路１００５の動作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記載された図５を使用して説明する。
【００４３】
一定電圧発生回路ＣＶＧの動作は以下の通りである。
【００４４】
抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非反転入力端子に生じる電位Ｖａは、式（１）で表される。
【００４５】
Ｖａ＝Ｉｒｅｆ＊Ｒ （１）
そして、電位Ｖａは、反転入力端子に与えられる電位Ｖｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御される。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定される。従って、Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位が制御される。この時のＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位（演算増幅器ＯＰＡが出力する電位）をＶｃとする。
【００４６】
（ＥＬ素子が発光しない時の動作）
制御回路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトランジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジスタＮ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオン状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤとなる。この時、ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流の供給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかなる電位であろうと、ＥＬ素子１１は発光状態に遷移しない。
【００４７】
（ＥＬ素子が発光する時の動作）
制御回路１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジスタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタＰ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオフ状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に分離される。この時、ＰＭＯＳトランジスタＰ３０１はオン状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われる。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴのＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例した電流値を有する。
【００４８】
先に説明したように、ＥＬ素子の発光量は電流値に依存する。従って、データ線ＳＥＧ１の電位が変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１の変動が小さいことが好ましい。このような電流の変動を抑えるために、ＰＭＯＳトランジスタＰ３０３は、図６に示されるような飽和領域で動作するようそのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓが設定されている。このように、ＰＭＯＳトランジスタＰ３０３は、飽和領域で動作しているため、ドレイン・ソース間電圧Ｖｄｓが多少変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つことが可能である。
【００４９】
ここで仮に、製造上のばらつきのため、ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値（誤差を考慮した規格値）から外れてしまった場合を考える。ＭＯＳトランジスタの飽和領域におけるドレイン・ソース間電流Ｉｄｓは、以下の式（２）で表される。
【００５０】
Ｉｄｓ＝μＷ／２Ｌ＊Ｃｏｘ（Ｖｇｓ−｜Ｖｔｐ｜）２ （２）
ここで、μは正孔の移動度、Ｗはゲート幅、Ｌはゲート長、Ｃｏｘはゲート容量、Ｖｇｓはゲート・ソース間電圧、｜Ｖｔｐ｜は閾値電圧の絶対値を示す。
【００５１】
ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ１だけ減少する。ＰＭＯＳトランジスタＰ７０１はオン状態であるが、所定のオン抵抗値を有しているため、ＰＭＯＳトランジスタＰ７０１は抵抗素子として機能している。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯＳトランジスタＰ７０１における電圧降下もΔＩ１に依存して減少する。この結果、ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧Ｖｇｓが増加すると、式（２）に示す通り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連のフィードバック動作により、ΔＩ１の減少が緩和される。言い換えると、以上の一連のフィードバック動作により、電流Ｉ１は、設定値に近づくように補正される。すなわち、ＰＭＯＳトランジスタの製造上のばらつきに起因する電流の変化が緩和されるのである。このようなフィードバック動作は、他のデータ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
【００５２】
以上のように、各データ線に流れる電流値Ｉ１は、互いにほぼ等しくなるように補正される。よって、データ線間における電流のばらつきが緩和されるため、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【００５３】
（第２の実施の形態）
図７は、本発明の第2の実施形態の駆動回路を示す詳細回路図である。
【００５４】
第2の実施形態の駆動回路と、第1の実施形態の駆動回路との差異は、スイッチ手段を構成するＰＭＯＳトランジスタと、スイッチ手段を構成するＮＭＯＳトランジスタとの間に、定電流素子として機能するＰＭＯＳトランジスタを設けたことである。すなわち、第２の実施の形態の特徴は、スイッチング手段として機能するＰＭＯＳトランジスタを、前述した抵抗手段としても利用していることである。
【００５５】
図７は、本発明の第２の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。図4は、半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。なお、第２の実施の形態と第１の実施の形態の半導体チップ上における基本レイアウトは同じであるので、以降の説明において図４を参照する。
【００５６】
一定電圧発生回路ＣＶＧは、参照電圧発生回路ＶＲＧと、演算増幅器ＯＰＡと、抵抗Ｒと、モニター部ＭＴとで構成されている。
【００５７】
参照電圧発生回路ＶＲＧは、制御領域４０３に形成されており、所定の参照電圧Ｖｒｅｆを発生する。
【００５８】
演算増幅器ＯＰＡは、例えば制御領域４０３に形成され、データ線用電源電位Ｖｓ（例えば、２０Ｖ。）及び接地電位との間に接続されており、参照電圧Ｖｒｅｆが印加される反転端子と、電圧Ｖａが印加される非反転端子と、出力端子とを有する。
【００５９】
モニター部ＭＴは、ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２とを有する。ＰＭＯＳトランジスタＰＭ１と、ＰＭＯＳトランジスタＰＭ２は、駆動領域４０１内の領域４０５に形成されている。ＰＭＯＳトランジスタＰＭ２は、データ線用電源電位Ｖｓに接続されたソースと、接地電位ＧＮＤに接続されたゲートとを有する。ＰＭＯＳトランジスタＰＭ２は、常時オン状態であるが、所定のオン抵抗を有しているため抵抗素子として機能する。ＰＭＯＳトランジスタＰＭ１は、ＰＭＯＳトランジスタＰＭ２のドレインに接続されたソースと、演算増幅器ＯＰＡの非反転入力端子に接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。
【００６０】
抵抗Ｒは、演算増幅器ＯＰＡの非反転入力端子に接続された一端と、接地電位ＧＮＤに接続された他端とを有する。なお、抵抗Ｒは半導体チップの外部に設けられている。しかし、抵抗Ｒは制御領域４０３に形成されていても良い。
【００６１】
データ線駆動部ＤＲ１は、スイッチ手段ＳＷｓ１、定電流素子としてのＰＭＯＳトランジスタＰ３０３とを有する。
【００６２】
スイッチ手段ＳＷｓ１は、出力端子ＯＵＴ１を介してデータ線ＳＥＧ１に接続され、ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１とで構成されている。ＰＭＯＳトランジスタＰ３０１は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のソースに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０１は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０３のドレインに接続されたドレインと、データ入力端子Ｄ１に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０１及びＮＭＯＳトランジスタＮ３０１は、駆動領域４０１内の領域４０７に形成されている。
【００６３】
スイッチ手段ＳＷｓ１には、定電流素子として機能するＰＭＯＳトランジスタＰ３０３が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０３は、ＰＭＯＳトランジスタＰ３０１のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０１のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０３のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０３のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０３に流れる。ＰＭＯＳトランジスタＰ３０３も、駆動領域４０１内の領域４０７に形成されている。
【００６４】
データ線駆動部ＤＲ２は、スイッチ手段ＳＷｓ２、定電流素子としてのＰＭＯＳトランジスタＰ３０７とを有する。
【００６５】
スイッチ手段ＳＷｓ２は、出力端子ＯＵＴ２を介してデータ線ＳＥＧ２に接続され、ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３とで構成されている。ＰＭＯＳトランジスタＰ３０５は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３０７のソースに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０３は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３０７のドレインに接続されたドレインと、データ入力端子Ｄ２に接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０５及びＮＭＯＳトランジスタＮ３０３は、駆動領域４０１内の領域４０９に形成されている。
【００６６】
スイッチ手段ＳＷｓ２には、定電流素子として機能するＰＭＯＳトランジスタＰ３０７が接続されている。詳細には、ＰＭＯＳトランジスタＰ３０７は、ＰＭＯＳトランジスタＰ３０５のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０３のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３０７のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３０７のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３０７に流れる。ＰＭＯＳトランジスタＰ３０７も、駆動領域４０１内の領域４０９に形成されている。
【００６７】
データ線駆動部ＤＲｍは、スイッチ手段ＳＷｓｍ、定電流素子としてのＰＭＯＳトランジスタＰ３１１とを有する。
【００６８】
スイッチ手段ＳＷｓｍは、データ線ＳＥＧｍに接続され、ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５とで構成されている。ＰＭＯＳトランジスタＰ３０９は、データ線用電源電位Ｖｓに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のソースに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＮＭＯＳトランジスタＮ３０５は、接地電位ＧＮＤに接続されたソースと、ＰＭＯＳトランジスタＰ３１１のドレインに接続されたドレインと、データ入力端子Ｄｍに接続されたゲートとを有する。ＰＭＯＳトランジスタＰ３０９及びＮＭＯＳトランジスタＮ３０５は、駆動領域４０１内の領域４１１に形成されている。
【００６９】
スイッチ手段ＳＷｓ３には、定電流素子として機能するＰＭＯＳトランジスタＰ３１１が接続されている。詳細には、ＰＭＯＳトランジスタＰ３１１は、ＰＭＯＳトランジスタＰ３０９のドレインに接続されたソースと、ＮＭＯＳトランジスタＮ３０５のドレインに接続されたドレインと、演算増幅器ＯＰＡの出力端子に接続されたゲートを有する。ＰＭＯＳトランジスタＰ３１１のゲートは、ＰＭＯＳトランジスタＰＭ１のゲートと接続されているため、これら２つのトランジスタはカレントミラー回路を構成している。従って、ＰＭＯＳトランジスタＰＭ１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）と、ＰＭＯＳトランジスタＰ３１１のディメンジョン（ゲート幅とゲート長との比Ｗ／Ｌ）との比に応じた電流がＰＭＯＳトランジスタＰ３１１に流れる。ＰＭＯＳトランジスタＰ３１１も、駆動領域４０１内の領域４１１に形成されている。
【００７０】
次に、本発明の第２の実施形態の駆動回路１００５の動作について説明する。説明を容易にするため、駆動回路１００５の動作は、一定電圧発生回路ＣＶＧとデータ線ＳＥＧ１が記載された図８を使用して説明する。
【００７１】
一定電圧発生回路ＣＶＧの動作は以下の通りである。
【００７２】
抵抗Ｒの一端、即ち演算増幅器ＯＰＡの非反転入力端子に生じる電位Ｖａは、前述した式（１）で表される。
【００７３】
そして、電位Ｖａは、反転入力端子に与えられる電位Ｖｒｅｆと等しくなるように、演算増幅器ＯＰＡ及びＰＭＯＳトランジスタＰＭ１によって制御される。データ線用電源電位Ｖｓから抵抗Ｒを介して接地電位ＧＮＤへ流れる電流Ｉｒｅｆの値は、ＰＭＯＳトランジスタＰＭ１のゲート・ソース間電圧Ｖｇｓで決定される。従って、Ｖａ＝Ｖｒｅｆを満足するような電流ＩｒｅｆをＰＭＯＳトランジスタＰＭ１が供給するように、ＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位が制御される。この時のＰＭＯＳトランジスタＰＭ１のゲートに与えられる電位（演算増幅器ＯＰＡが出力する電位）をＶｃとする。
【００７４】
（ＥＬ素子が発光しない時の動作）
制御回路１００７は、論理Ｈレベル（例えば、２０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｈレベルが与えられると、ＰＭＯＳトランジスタＰ３０１がオフ状態になり、ＮＭＯＳトランジスタＮ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオン状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に接続されるため、ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤとなる。この時、ＰＭＯＳトランジスタＰ３０１はオフ状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流の供給は行われない。ＥＬ素子ＥＬ１１のアノードの電位は接地電位ＧＮＤなので、走査線ＣＯＭ１の電位がいかなる電位であろうと、ＥＬ素子１１は発光状態に遷移しない。
【００７５】
（ＥＬ素子が発光する時の動作）
制御回路１００７は、論理Ｌレベル（例えば、０Ｖ。）のデータ信号をデータ入力端子Ｄ１に出力する。データ入力端子Ｄ１に論理Ｌレベルが与えられると、ＮＭＯＳトランジスタＮ３０１がオフ状態になり、ＰＭＯＳトランジスタＰ３０１がオン状態になる。ＮＭＯＳトランジスタＮ３０１がオフ状態になると、データ線ＳＥＧ１が接地電位ＧＮＤと電気的に分離される。この時、ＰＭＯＳトランジスタＰ３０１はオン状態なので、ＰＭＯＳトランジスタＰ３０３によるＥＬ素子への電流Ｉ１の供給が行われる。ＥＬ素子に流れるこの電流Ｉ１は、モニタ部ＭＴのＰＭＯＳトランジスタＰＭ１が流す電流Ｉｒｅｆに比例した電流値を有する。
【００７６】
先に説明したように、ＥＬ素子の発光量は電流値に依存する。従って、データ線ＳＥＧ１の電位が変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１の変動が小さいことが好ましい。このような電流の変動を抑えるために、ＰＭＯＳトランジスタＰ３０３は、図６に示されるような飽和領域で動作するようそのゲート・ソース間電圧Ｖｇｓ及びドレイン・ソース間電圧Ｖｄｓが設定されている。例えば演算増幅器ＯＰＡの出力電位Ｖｃは、１７Ｖ程度になるよう設定され、ドレイン・ソース間電圧Ｖｄｓは、３Ｖ程度になるように設定されている。このように、ＰＭＯＳトランジスタＰ３０３は、飽和領域で動作しているため、Ｖｄｓが多少変動したとしても、データ線ＳＥＧ１に供給される電流Ｉ１をほぼ一定に保つことが可能である。
【００７７】
ここで仮に、製造上のばらつきのため、ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが設定値（誤差を考慮した規格値）から外れてしまった場合を考える。ＭＯＳトランジスタの飽和領域におけるドレイン・ソース間電流Ｉｄｓは、前述の式（２）で表される。
【００７８】
ＰＭＯＳトランジスタＰ３０３の閾値電圧Ｖｔｐが、設定値よりもΔＶｔｐだけ上昇した場合、式（２）に示す通り、ドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１がΔＶｔｐに依存して設定値よりもΔＩ１だけ減少する。ＰＭＯＳトランジスタＰ３０１はオン状態であるが、所定のオン抵抗値を有しているため、ＰＭＯＳトランジスタＰ３０１は抵抗素子として機能する。従って、電流Ｉ１がΔＩ１だけ減少すると、ＰＭＯＳトランジスタＰ３０１における電圧降下もΔＩ１に依存して減少する。この結果、ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧ＶｇｓがΔＩ１に依存して増加する。ＰＭＯＳトランジスタＰ３０３のゲート・ソース間電圧Ｖｇｓが増加すると、式（２）に示す通り、ＰＭＯＳトランジスタＰ３０３のドレイン・ソース間電流Ｉｄｓ、すなわち電流Ｉ１が増加する。以上の一連のフィードバック動作により、電流Ｉ１は、設定値に近づくように補正される。すなわち、ＰＭＯＳトランジスタの製造上のばらつきに起因する電流の変化が緩和されるのである。このようなフィードバック動作は、他のデータ線ＳＥＧ２〜ＳＥＧｍに関しても同様に生じる。
【００７９】
以上のように、各データ線に流れる電流値Ｉ１は、互いにほぼ等しくなるように補正される。よって、データ線間における電流のばらつきが緩和されるので、ＥＬ素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【００８０】
さらに、第２の実施形態の駆動回路においては、スイッチ手段ＳＷｓ１として機能するＰＭＯＳトランジスタＰ３０１が、上記フィードバック動作を実現するための抵抗手段としても機能する。詳細には、ＰＭＯＳトランジスタＰ３０１のオン抵抗が、定電流素子として機能するＰＭＯＳトランジスタＰ３０１の製造誤差を補正する抵抗手段として利用されている。
【００８１】
従って、第２の実施形態の駆動回路は、ＰＭＯＳトランジスタの製造上のばらつきを補正するための特別な素子を必要としないので、第１の実施形態よりも素子数を低減することが可能となり、結果として回路面積を増大させることなくデータ線間における電流のばらつきを抑制することができる。
【００８２】
なお、第１の実施の形態においては、表示素子に電流を供給することによって表示動作が実行される表示装置を例に挙げて説明した。しかし、本発明は、表示素子から電流を吸い込む（電流を引き込む）ことによって表示動作が実行される表示装置にも適用可能である。この場合、データ線駆動部ＤＲ１は、図９に示されるような構成になる。つまり、定電流素子を構成するＮＭＯＳトランジスタのソース側に、抵抗手段として機能する常時オン状態であるＮＭＯＳトランジスタが設けられる。
【００８３】
また、第２の実施の形態においても、表示素子に電流を供給することによって表示動作が実行される表示装置を例に挙げて説明した。しかし、本発明は、表示素子から電流を吸い込む（電流を引き込む）ことによって表示動作が実行される表示装置にも適用可能である。この場合、データ線駆動部ＤＲ１は、図１０に示されるような構成になる。つまり、定電流素子を構成するＮＭＯＳトランジスタのソース側に、抵抗手段としても機能するスイッチ手段を構成するＮＭＯＳトランジスタが設けられる。
【００８４】
以上の各実施の形態における駆動回路は、ＥＬ素子を駆動しているが、駆動する対象はＥＬ素子に限定されるものではなく、駆動回路が駆動する対象は、電流が供給されることによって表示状態に遷移する表示体であれば良い。
【００８５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果の概要を簡単に説明すると以下の通りである。
【００８６】
すなわち、本発明の駆動回路によれば、定電流手段を構成するＭＯＳトランジスタのソース側に抵抗手段を設けたことにより、定電流手段を構成するＭＯＳトランジスタの製造特性誤差によって、定電流値が設定値から大幅にずれることを抑制することができる。その結果、各データ線に流れる電流値は、互いにほぼ等しくなるように補正され、よって、データ線間における電流のばらつきが緩和されるため、発光素子の発光量がデータ線毎にばらついてしまうという課題を解決することができる。
【図面の簡単な説明】
【図１】ＥＬ素子を使用した一般的な表示装置の概略を示す回路図である。
【図２】本発明の駆動回路を含む表示装置の概略を示す回路図である。
【図３】本発明の第1の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。
【図４】半導体チップ上におけるデータ線駆動回路１００５のレイアウト図である。
【図５】本発明の第1の実施の形態のデータ線駆動回路１００５を示す回路図である。
【図６】ＰＭＯＳトランジスタＰ３０３の動作特性を説明する図である。
【図７】本発明の第２の実施の形態のデータ線駆動回路１００５を示す詳細回路図である。
【図８】本発明の第２の実施の形態のデータ線駆動回路１００５を示す回路図である。
【図９】本発明の第１の実施の形態のデータ線駆動回路の変形例を示す回路図である。
【図１０】本発明の第２の実施の形態のデータ線駆動回路の変形例を示す回路図である。
【符号の説明】
Ｐ３０１・・・スイッチ手段ＳＷｓ１のＰＭＯＳトランジスタ
Ｐ３０３・・・定電流手段としてのＰＭＯＳトランジスタ
Ｎ３０１・・・スイッチ手段ＳＷｓ１のＮＭＯＳトランジスタ
Ｄ１・・・データ入力端子
ＳＥＧ１・・・データ線
ＣＯＭ１・・・走査線
ＥＬ１１・・・ＥＬ素子
Claims (9)
- データを受信する入力ノードと、
出力ノードと、
ソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第 1 導電型の第１のＭＯＳトランジスタと、
ソースと、前記第１のＭＯＳトランジスタのソースに接続されたドレインと、一定の電位レベルが与えられたゲートとを有し、定電流手段を構成する第 1 導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースと、電源電位レベルが与えられた電源ノードとの間に接続された第１の抵抗手段と、
接地電位レベルが与えられた接地ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第２導電型の第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第２のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された第２の抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。 - 前記第１及び第２の抵抗手段は、第１導電型のＭＯＳトランジスタで構成されていることを特徴とする請求項１記載の駆動回路。
- データを受信する入力ノードと、
出力ノードと、
ソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第 1 導電型の第１のＭＯＳトランジスタと、
ソースと、前記第１のＭＯＳトランジスタのソースに接続されたドレインと、一定の電位レベルが与えられたゲートとを有し、定電流手段を構成する第 1 導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのソースと、接地電位レベルが与えられた接地ノードとの間に接続された第１の抵抗手段と、
電源電位レベルが与えられた電源ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第２導電型の第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第２のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された第２の抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。 - 前記第１及び第２の抵抗手段は、第１導電型のＭＯＳトランジスタで構成 されていることを特徴とする請求項３記載の駆動回路。
- データを受信する入力ノードと、
出力ノードと、ソースと、前記出力ノードに接続されたドレインと、一定の電位レベルが与えられたゲートとを有し、定電流手段を構成する第 1 導電型の第１のＭＯＳトランジスタと、
電源電位レベルが与えられた電源ノードに接続されたソースと、前記第１のＭＯＳトランジスタのソースに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第 1 導電型の第２のＭＯＳトランジスタと
接地電位レベルが与えられた接地ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第２導電型の第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第１のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。 - データを受信する入力ノードと、出力ノードと、ソースと、前記出力ノードに接続されたドレインと、一定の電位レベルが与えられたゲートとを有し、定電流手段を構成する第 1 導電型の第１のＭＯＳトランジスタと、
接地電位レベルが与えられた接地ノードに接続されたソースと、前記第１のＭＯＳトランジスタのソースに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第１導電型の第２のＭＯＳトランジスタと
電源電位レベルが与えられた電源ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記入力ノードに接続されたゲートとを有する第２導電型の第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第１のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。 - 電源電位レベルが与えられた電源ノードと、
接地電位レベルが与えられた接地ノードと、
データを受信するデータ入力ノードと、
発光素子が接続される出力ノードと、
ソースと、前記出力ノードに接続されたドレインと、前記データ入力ノードに接続されたゲートとを有する第 1 導電型の第 1 のＭＯＳトランジスタと、
前記接地ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記データ入力ノードに接続されたゲートとを有する第２導電型の第２のＭＯＳトランジスタと 、
前記第 1 のＭＯＳトランジスタのソースに接続されたドレインと、前記電源電位レベルと前記接地電位レベルとの間の一定の電位レベルが与えられたゲートとを有し、前記出力端子へ定電流を供給する第 1 導電型の第３のＭＯＳトランジスタと、
前記電源ノードと前記第３のＭＯＳトランジスタのソースとの間に接続された第１の抵抗手段と
前記第３のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第３のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された第２の抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。 - 前記第１及び第２の抵抗手段は、第１導電型のＭＯＳトランジスタで構成されていることを特徴とする請求項７記載の駆動回路。
- 電源電位レベルが与えられた電源ノードと、
接地電位レベルが与えられた接地ノードと、
データを受信するデータ入力ノードと、
発光素子が接続される出力ノードと、
ソースと、前記出力ノードに接続されたドレインと、前記電源電位レベルと前記接地電位レベルとの間の一定の電位レベルが与えられたゲートとを有し、前記出力端子へ定電流を供給する第 1 導電型の第 1 のＭＯＳトランジスタと、
前記電源ノードに接続されたソースと、前記第 1 のＭＯＳトランジスタのソースに接続されたドレインと、前記データ入力ノードに接続されたゲートとを有する第 1 導電型の第 2 のＭＯＳトランジスタと、
前記接地ノードに接続されたソースと、前記出力ノードに接続されたドレインと、前記データ入力ノードに接続されたゲートとを有する第２導電型の第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのゲートに一定の電位レベルを供給する一定電圧発生回路であって、
参照電圧を発生する参照電圧発生回路と、
前記電源ノードと前記接地ノードとの間に接続され、前記参照電圧を入力する反転入力端子と、前記接地ノードに抵抗を介して接続される非反転入力端子と、前記第１のＭＯＳトランジスタのゲートに接続された出力端子とを有する演算増幅器と、
前記演算増幅器の出力端子に接続されたゲートと、前記演算増幅器の非反転入力端子に接続されたドレインと、ソースとを有する第１導電型の第４のＭＯＳトランジスタと、
前記電源ノードと前記第４のＭＯＳトランジスタのソースとの間に接続された抵抗手段とを含む一定電圧発生回路
とを有することを特徴とする駆動回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328997A JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
| TW091124469A TW571269B (en) | 2001-10-26 | 2002-10-23 | Drive circuit |
| US10/278,788 US6774572B2 (en) | 2001-10-26 | 2002-10-24 | Drive circuit for driving a current-driven display unit |
| US10/762,351 US6897618B2 (en) | 2001-10-26 | 2004-01-23 | Drive circuit for driving a current driven display unit |
| US11/034,921 US6952083B2 (en) | 2001-10-26 | 2005-01-14 | Drive circuit for driving a current-driven display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328997A JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003131617A JP2003131617A (ja) | 2003-05-09 |
| JP3859483B2 true JP3859483B2 (ja) | 2006-12-20 |
Family
ID=19144969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001328997A Expired - Fee Related JP3859483B2 (ja) | 2001-10-26 | 2001-10-26 | 駆動回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6774572B2 (ja) |
| JP (1) | JP3859483B2 (ja) |
| TW (1) | TW571269B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205079A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 表示パネル駆動装置 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040541A1 (en) * | 2002-10-31 | 2004-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and controlling method thereof |
| WO2004107078A1 (ja) * | 2003-05-14 | 2004-12-09 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置 |
| WO2004109638A1 (ja) * | 2003-06-06 | 2004-12-16 | Semiconductor Energy Laboratory Co., Ltd. | 半導体装置 |
| KR100944957B1 (ko) * | 2003-12-29 | 2010-03-02 | 엘지디스플레이 주식회사 | 액티브 매트릭스 유기 이엘 디스플레이 장치 |
| US7923937B2 (en) * | 2004-08-13 | 2011-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and driving method thereof |
| JP4740576B2 (ja) * | 2004-11-08 | 2011-08-03 | パナソニック株式会社 | 電流駆動装置 |
| US7262652B2 (en) | 2004-12-21 | 2007-08-28 | Matsushita Electric Industrial Co., Ltd. | Current driver, data driver, and display device |
| KR100698699B1 (ko) * | 2005-08-01 | 2007-03-23 | 삼성에스디아이 주식회사 | 데이터 구동회로와 이를 이용한 발광 표시장치 및 그의구동방법 |
| JP4425264B2 (ja) * | 2006-12-15 | 2010-03-03 | Ｏｋｉセミコンダクタ株式会社 | 走査線駆動回路 |
| JP4439552B2 (ja) * | 2007-10-04 | 2010-03-24 | Ｏｋｉセミコンダクタ株式会社 | 電流源装置 |
| TWI398189B (zh) * | 2008-12-23 | 2013-06-01 | Novatek Microelectronics Corp | 用以驅動電流驅動元件之驅動電路與其方法 |
| US9706610B2 (en) | 2011-10-18 | 2017-07-11 | Atmel Corporation | Driving circuits for light emitting elements |
| TWI476560B (zh) * | 2013-09-26 | 2015-03-11 | Ultrachip Inc | 降低功耗之電阻裝置 |
| CN111489687B (zh) * | 2020-04-24 | 2021-08-06 | 厦门天马微电子有限公司 | 一种像素驱动电路、显示面板、显示装置以及驱动方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135780A (en) * | 1979-04-10 | 1980-10-22 | Citizen Watch Co Ltd | Electronic watch |
| US6028573A (en) * | 1988-08-29 | 2000-02-22 | Hitachi, Ltd. | Driving method and apparatus for display device |
| US4982203A (en) | 1989-07-07 | 1991-01-01 | Hewlett-Packard Company | Method and apparatus for improving the uniformity of an LED printhead |
| US5289112A (en) | 1992-09-21 | 1994-02-22 | Hewlett-Packard Company | Light-emitting diode array current power supply including switched cascode transistors |
| US5701090A (en) * | 1994-11-15 | 1997-12-23 | Mitsubishi Denki Kabushiki Kaisha | Data output circuit with reduced output noise |
| US6040827A (en) * | 1996-07-11 | 2000-03-21 | Hitachi, Ltd. | Driver circuit, driver integrated circuit, and display device and electronic device using the driver circuit and driver integrated circuit |
| JP3732345B2 (ja) | 1998-02-10 | 2006-01-05 | 株式会社沖データ | 駆動回路、ｌｅｄヘッド及びプリンタ |
| JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
| JP3736399B2 (ja) * | 2000-09-20 | 2006-01-18 | セイコーエプソン株式会社 | アクティブマトリクス型表示装置の駆動回路及び電子機器及び電気光学装置の駆動方法及び電気光学装置 |
| GB2367414A (en) * | 2000-09-28 | 2002-04-03 | Seiko Epson Corp | Display device using TFT's |
-
2001
- 2001-10-26 JP JP2001328997A patent/JP3859483B2/ja not_active Expired - Fee Related
-
2002
- 2002-10-23 TW TW091124469A patent/TW571269B/zh not_active IP Right Cessation
- 2002-10-24 US US10/278,788 patent/US6774572B2/en not_active Expired - Fee Related
-
2004
- 2004-01-23 US US10/762,351 patent/US6897618B2/en not_active Expired - Lifetime
-
2005
- 2005-01-14 US US11/034,921 patent/US6952083B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009205079A (ja) * | 2008-02-29 | 2009-09-10 | Oki Semiconductor Co Ltd | 表示パネル駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6952083B2 (en) | 2005-10-04 |
| US6774572B2 (en) | 2004-08-10 |
| US20040150436A1 (en) | 2004-08-05 |
| JP2003131617A (ja) | 2003-05-09 |
| TW571269B (en) | 2004-01-11 |
| US20030080687A1 (en) | 2003-05-01 |
| US20050122051A1 (en) | 2005-06-09 |
| US6897618B2 (en) | 2005-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6952083B2 (en) | Drive circuit for driving a current-driven display unit | |
| US7436248B2 (en) | Circuit for generating identical output currents | |
| JP3887229B2 (ja) | 電流駆動型表示装置の駆動回路 | |
| JP4979772B2 (ja) | 電流駆動型表示装置 | |
| JP2012252337A (ja) | 駆動装置、ｏｌｅｄパネル及びｏｌｅｄパネルの駆動方法 | |
| TWI287772B (en) | Organic EL panel drive circuit and organic EL display device | |
| JP4848689B2 (ja) | 半導体集積回路 | |
| WO2007148581A1 (ja) | 発光ダイオード駆動回路 | |
| CN112086059A (zh) | 像素电路和显示面板 | |
| US7948480B2 (en) | Current driving circuit | |
| JP3670936B2 (ja) | 有機ｅｌ駆動回路 | |
| JP2010074379A (ja) | ドライバ回路、及び電子回路装置 | |
| JP5040185B2 (ja) | 発光ダイオード駆動回路 | |
| JP2008004705A (ja) | 発光ダイオード駆動回路 | |
| CN115148162B (zh) | 驱动电路、背光电路及显示面板 | |
| JP6186337B2 (ja) | 表示装置、表示駆動方法 | |
| JP2008016732A (ja) | 発光ダイオード駆動回路 | |
| JP3231943B2 (ja) | Ｍｏｓドライブ回路 | |
| JP2005536771A (ja) | 表示装置 | |
| US8009126B2 (en) | Current drive circuit and display device | |
| JP5461754B2 (ja) | 有機ｅｌ表示装置の駆動装置 | |
| JPWO2023026919A5 (ja) | ||
| KR100623725B1 (ko) | 출력 버퍼 회로가 구비되는 유기전계 발광장치의 주사 구동장치 | |
| JP2008310221A (ja) | 電流出力装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040830 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060919 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3859483 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090929 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100929 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110929 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120929 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130929 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |