JP2008016732A - 発光ダイオード駆動回路 - Google Patents

Abstract

【課題】本発明は発光ダイオードの発光輝度の変動を抑えることができる発光ダイオード駆動回路を提供することを目的とする。
【解決手段】基準電流部３３は、基準電流が抵抗を流れることで発生する電圧が一定の基準電圧と同一となるよう基準電流を制御する演算増幅器３０と、基準電流に基づく第１の電流を生成する第１のカレントミラー回路を有し、各チャネルの電流出力部は、基準電流部の一部と共に構成され、第１の電流に基づく第２の電流を生成する第２のカレントミラー回路と、第２の電流を供給され、複数系統のスイッチのうちオンとなったスイッチに対応して第２の電流に比例する電流を生成する第３のカレントミラー回路を有し、第１、第２、第３のカレントミラー回路それぞれは、カスケード接続された２段のカレントミラー回路である。
【選択図】図２

Description

本発明は発光ダイオード駆動回路に関し、配列された複数の発光ダイオードそれぞれを駆動する発光ダイオード駆動回路に関する。

プリンタ等において感光体を感光させる手段として、発光ダイオード（以下、「ＬＥＤ」という）をリニアに配列したＬＥＤアレイを用いたものがある。このようなＬＥＤアレイの各ＬＥＤを駆動する駆動回路としては、例えば特許文献１，２等に記載されているものがある。

図９は、従来の発光ダイオード駆動回路の一例の回路構成図を示す。この駆動回路は半導体集積回路化されている。

同図中、演算増幅器１０の反転入力端子には基準電圧源１１より基準電圧Ｖｒｅｆが印加されている。演算増幅器１０の出力端子はｐチャネルＭＯＳ電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」という）Ｍ１のゲートに接続されると共に、ｐチャネルＭＯＳトランジスタＭ２のゲートに接続されている。ＭＯＳトランジスタＭ１，Ｍ２のソースは電源Ｖｄｄ１に接続されている。ＭＯＳトランジスタＭ１，Ｍ２はカレントミラー回路を構成している。

ＭＯＳトランジスタＭ１のドレインは演算増幅器１０の非反転入力端子に接続されると共に、抵抗Ｒ１を介して接地されている。ＭＯＳトランジスタＭ２のドレインはｎチャネルＭＯＳトランジスタＭ４のドレインに共通接続されている。

ＭＯＳトランジスタＭ４のドレインはｎチャネルＭＯＳトランジスタＭ４，Ｍ５のゲートに共通接続され、ＭＯＳトランジスタＭ４，Ｍ５のソースは接地されており、ＭＯＳトランジスタＭ４，Ｍ５はカレントミラー回路を構成している。

ＭＯＳトランジスタＭ５のドレインはｐチャネルＭＯＳトランジスタＭ６のゲートとドレインに接続されている。ＭＯＳトランジスタＭ６のゲートはアナログスイッチ等のスイッチ１５，１６それぞれを介してｐチャネルＭＯＳトランジスタＭ７，Ｍ８のゲートに接続されている。ＭＯＳトランジスタＭ６，Ｍ７，Ｍ８のソースは電源Ｖｄｄ２に接続され、ＭＯＳトランジスタＭ７，Ｍ８のドレインはＬＥＤ（発光ダイオード）１８のアノードに接続され、ＬＥＤ１８のカソードは接地されている。

スイッチ１５，１６は、端子１７ａ，１７ｂそれぞれから供給される階調制御用のスイッチ制御信号に応じてオン／オフを切り換える。ＭＯＳトランジスタＭ７，Ｍ８はスイッチ１５，１６がオンのときにＭＯＳトランジスタＭ６とカレントミラー回路を構成する。スイッチ１５はＬＥＤ１８を発光させるタイミングでオンとなり、スイッチ１６はＬＥＤ１８の発光輝度を増大させて階調表現を行う場合にオンとなる。
特許第３２９６８８２号公報 特許第２５１６２３６号公報

従来の発光ダイオード駆動回路では、カレントミラー回路を構成しているＭＯＳトランジスタＭ１のドレインであるＡ点の電位と、ＭＯＳトランジスタＭ２のドレインであるＢ点の電位が同電位ではないために両トランジスタのドレイン・ソース間電圧が異なり、また、両トランジスタの導通電圧Ｖｔのばらつきは１０％程度となるため、ＭＯＳトランジスタＭ１のドレイン電流とＭＯＳトランジスタＭ２のドレイン電流が両トランジスタのゲート面積の比にならず、カレントミラーの精度が悪いという問題があった。

また、ＭＯＳトランジスタＭ４とＭ５やＭＯＳトランジスタＭ６とＭ７，Ｍ８が構成する他のカレントミラー回路についても同様にカレントミラーの精度が悪いという問題があった。このため、基準電流Ｉｒｅｆが一定であってもＬＥＤ１８に流れる電流が変動し、ＬＥＤ１８の発光輝度が変動するという問題があった。

本発明は、上記の点に鑑みなされたものであり、発光ダイオードの発光輝度の変動を抑えることができる発光ダイオード駆動回路を提供することを目的とする。

本発明の発光ダイオード駆動回路は、基準電流を生成する基準電流部と、複数系統のスイッチをオン／オフ制御して前記基準電流に比例した複数系統の駆動電流を生成し発光ダイオードに供給する複数チャネル分の電流出力部からなる発光ダイオード駆動回路であって、
前記基準電流部は、前記基準電流が抵抗を流れることで発生する電圧が一定の基準電圧と同一となるよう前記基準電流を制御する演算増幅器と、
前記基準電流に基づく第１の電流を生成する第１のカレントミラー回路を有し、
各チャネルの前記電流出力部は、前記基準電流部の一部と共に構成され、前記第１の電流に基づく第２の電流を生成する第２のカレントミラー回路と、
前記第２の電流を供給され、前記複数系統のスイッチのうちオンとなったスイッチに対応して前記第２の電流に比例する電流を生成する第３のカレントミラー回路を有し、
前記第１、第２、第３のカレントミラー回路それぞれは、カスケード接続された２段のカレントミラー回路であることにより、発光ダイオードの発光輝度の変動を抑えることができる。

前記発光ダイオード駆動回路において、
前記第１及び第３のカレントミラー回路を構成し高電圧側の電源に接続される各トランジスタと前記高電圧側の電源との間に抵抗を設けることができる。

前記発光ダイオード駆動回路において、
前記第２のカレントミラー回路を構成し低電圧側の電源に接続される各トランジスタと前記低電圧側の電源との間に抵抗を設けることができる。

また、前記発光ダイオード駆動回路において、
前記複数チャネル分の電流出力部を一方向に並べて配置し、前記複数チャネル分の電流出力部の上に電源配線を前記一方向に延在させて配置し、
前記電源配線と各チャネルの前記電流出力部を接続する各チャネルのコンタクト領域の一部を開けて囲むよう前記電源配線を切り欠いたスリットを各チャネルに設けることができる。

本発明によれば、発光ダイオードの発光輝度の変動を抑えることができる。

以下、図面に基づいて本発明の実施形態について説明する。

＜ＬＥＤアレイ駆動回路の構成＞
図１は、本発明の発光ダイオード駆動回路を用いたＬＥＤアレイ装置の一実施形態のブロック構成図を示す。このＬＥＤアレイ装置は例えば４８チャネル構成である。

同図中、シフトレジスタ２０には１チャネルについて例えば６ビットの発光時間データが４８チャネル分時系列で供給され、シフトレジスタ２０で順次シフトされてラッチされたのち、パルス幅変調回路２２に供給される。パルス幅変調回路２２は、チャネル毎に発光時間データで指示されるパルス幅の発光パルスを生成し、４８チャネル分の発光パルスをＬＥＤアレイ駆動回路２６に供給する。

シフトレジスタ２４には１チャネルについて例えば６ビットの発光輝度データが４８チャネル分時系列で供給され、シフトレジスタ２４で順次シフトされてラッチされたのち、ＬＥＤアレイ駆動回路２６に供給される。ＬＥＤアレイ駆動回路２６は、チャネル毎に発光輝度データをデコードしてｎ系統のスイッチ制御信号を生成し、チャネル毎に発光パルスでオンさせるＭＯＳトランジスタを上記ｎ系統のスイッチ制御信号によって決定する。ＬＥＤアレイ駆動回路２６はＬＥＤアレイ２８を構成する４８チャネルのＬＥＤをチャネル単位に駆動する。

＜発光ダイオード駆動回路の構成＞
図２は、本発明の発光ダイオード駆動回路の一実施形態の回路構成図を示す。この駆動回路は半導体集積回路化されている。

同図中、演算増幅器３０の反転入力端子には基準電圧源回路３１より基準電圧Ｖｒｅｆが印加されている。演算増幅器３０の出力端子はｐチャネルＭＯＳトランジスタＭ１１，Ｍ１２それぞれのゲートに接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのソースは抵抗Ｒ１１，Ｒ１２それぞれを介して電源Ｖｄｄ１に接続されてカレントミラー回路を構成している。ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのドレインはｐチャネルＭＯＳトランジスタＭ１３，Ｍ１４それぞれのソースに接続されている。

ＭＯＳトランジスタＭ１３，Ｍ１４のゲートはＭＯＳトランジスタＭ１３のドレインに共通接続されてカレントミラー回路を構成しており、ＭＯＳトランジスタＭ１３のドレインは演算増幅器３０の非反転入力端子に接続されると共に、抵抗Ｒ１３の一端に接続されている。抵抗Ｒ１３の他端は接地されている。

ここで、ＭＯＳトランジスタＭ１１，Ｍ１２にカスケード接続されたＭＯＳトランジスタＭ１３，Ｍ１４は能動領域で動作してゲート・ソース間電圧Ｖｇｓは略同一となるため、カレントミラー回路を構成しているＭＯＳトランジスタＭ１１のドレインであるＡ点の電位と、ＭＯＳトランジスタＭ１２のドレインであるＢ点の電位は略同電位となる。このために、ＭＯＳトランジスタＭ１１，Ｍ１２のドレイン・ソース間電圧Ｖｄｓは略同一となる。

また、ＭＯＳトランジスタＭ１１，Ｍ１２のソースに接続された抵抗Ｒ１１，Ｒ１２の抵抗値は、ＭＯＳトランジスタＭ１１，Ｍ１２の導通抵抗に比して例えば１００倍程度に選定されている。このため、ＭＯＳトランジスタＭ１１，Ｍ１２の導通電圧Ｖｔのばらつきは、抵抗Ｒ１１，Ｒ１２がないときに対して１％未満に圧縮され、導通電圧Ｖｔのばらつきは無視できる。

ここで、ＭＯＳトランジスタＭ１１，Ｍ１２のドレイン電流Ｉｄは（１）式で表される。なお、λ，μは比例定数、Ｗはゲート幅、Ｌはゲート長である。

Ｉｄ＝（１＋λ・Ｖｄｓ）×（１／２）×μ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔ）^２ …（１）
（１）式において、ＭＯＳトランジスタＭ１１，Ｍ１２のＶｄｓは略同一であり、Ｖｔのばらつきは無視できるために、ＭＯＳトランジスタＭ１１，Ｍ１２のドレイン電流は両トランジスタのゲート面積の比となり、カレントミラーの精度が向上する。

ＭＯＳトランジスタＭ１４のドレインはｎチャネルＭＯＳトランジスタＭ１５のドレインに接続されている。ＭＯＳトランジスタＭ１５のゲートはｎチャネルＭＯＳトランジスタＭ１６のゲートと接続されてカレントミラー回路を構成している。

ＭＯＳトランジスタＭ１５，Ｍ１６それぞれのソースはｎチャネルＭＯＳトランジスタＭ１７，Ｍ１８それぞれのドレインに接続されている。ＭＯＳトランジスタＭ１７，Ｍ１８のゲートはＭＯＳトランジスタＭ１５のドレインに共通接続されてカレントミラー回路を構成し、ＭＯＳトランジスタＭ１７，Ｍ１８のソースは接地されている。

ＭＯＳトランジスタＭ１５〜Ｍ１８はカレントミラー回路がカスケード接続された構成となることにより、ＭＯＳトランジスタＭ１１〜Ｍ１４と同様にして、ＭＯＳトランジスタＭ１５，Ｍ１６のソース電位が略同一となり、ゲート面積が同一の場合ＭＯＳトランジスタＭ１５，Ｍ１６のドレイン電流は略同一となる。なお、ＭＯＳトランジスタＭ１５，Ｍ１６のゲートには電圧源３３より定電圧Ｖａが印加されることでＭＯＳトランジスタＭ１７，Ｍ１８のドレイン電位はＶａ−Ｖｇｓ１（Ｖｇｓ１はｎチャネルＭＯＳトランジスタのゲート・ドレイン間電圧）となる。

上記の演算増幅器３０，基準電圧源回路３１，ＭＯＳトランジスタＭ１１〜Ｍ１５及びＭ１７は基準電流部３２を構成しており、ＭＯＳトランジスタＭ１３のドレインに基準電流Ｉｒｅｆを流す。また、カレントミラー回路によってＭＯＳトランジスタＭ１６のドレインに基準電流Ｉｒｅｆに比例した電流が流れる。

ＭＯＳトランジスタＭ１６のドレインはｐチャネルＭＯＳトランジスタＭ２２のドレインに接続されている。ＭＯＳトランジスタＭ２２のソースはｐチャネルＭＯＳトランジスタＭ２１のドレインに接続されている。ＭＯＳトランジスタＭ２１のソースは抵抗Ｒ１５を介して電源Ｖｄｄ２に接続されている。

ＭＯＳトランジスタＭ２１のゲートはＭＯＳトランジスタＭ２２のドレインに接続されると共に、アナログスイッチ等のスイッチ３６，３８，４０それぞれを介してｐチャネルＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７のゲートに接続されている。スイッチ３６，３８，４０がオンするとＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７のゲート電位をＭＯＳトランジスタＭ２１のゲート電圧と同一にしてＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７をオンし、スイッチ３６，３８，４０がオフするとＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７のゲート電位を電源電圧Ｖｄｄ２としてＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７をオフする。

ＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７それぞれのソースは抵抗Ｒ１６，Ｒ１７，Ｒ１８それぞれを介して電源Ｖｄｄ２に接続されており、ＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７はスイッチ３６，３８，４０がオンのときにＭＯＳトランジスタＭ２１とカレントミラー回路を構成する。

ＭＯＳトランジスタＭ２２のゲートはｐチャネルＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８のゲートに接続されている。ＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７それぞれのドレインはＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８のソースに接続されており、ＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ２６，Ｍ２８はカレントミラー回路を構成している。

ＭＯＳトランジスタＭ２１〜Ｍ２８はカレントミラー回路がカスケード接続された構成となることにより、ＭＯＳトランジスタＭ１１〜Ｍ１４と同様にして、ＭＯＳトランジスタＭ２１，Ｍ２３，Ｍ２５，Ｍ２７のドレイン電位が略同一となり、ゲート面積が同一の場合ＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ２６，Ｍ２８のドレイン電流は略同一となる。ここでは、階調表現を行うために、例えばＭＯＳトランジスタＭ２１，Ｍ２２のゲート面積に対して、ＭＯＳトランジスタＭ２３，Ｍ２４のゲート面積は６倍、ＭＯＳトランジスタＭ２５，Ｍ２６のゲート面積は３倍、ＭＯＳトランジスタＭ２７，Ｍ２８のゲート面積は２倍というように、ゲート面積をそれぞれ異ならせている。

なお、ＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ２６，Ｍ２８のゲートには電圧源３５より定電圧Ｖｂが印加されて、ＭＯＳトランジスタＭ２２，Ｍ２４，Ｍ２６，Ｍ２８のソース電位はＶｂ＋Ｖｇｓ２（Ｖｇｓ２はｐチャネルＭＯＳトランジスタのゲート・ドレイン間電圧）とされている。

スイッチ３６，３８，４０それぞれは端子３７，３９，４１それぞれから供給されるｎ（ここではｎ＝３）系統のスイッチ制御信号に応じてオン／オフを切り換える。なお、ｎは３に限らない。ＭＯＳトランジスタＭ２４，Ｍ２６，Ｍ２８のドレインはＬＥＤ４５_１のアノードに接続され、ＬＥＤ４５_１のカソードは接地されている。

ここで、スイッチ３６，３８，４０がオフのときＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７はオフしＬＥＤ４５_１に電流は流れない。スイッチ３６がオンするとＭＯＳトランジスタＭ２３のドレイン電流がＬＥＤ４５_１に流れ、スイッチ３６，３８がオンするとＭＯＳトランジスタＭ２３，Ｍ２５のドレイン電流の和がＬＥＤ４５_１に流れ、スイッチ３６，３８，４０がオンするとＭＯＳトランジスタＭ２３，Ｍ２５，Ｍ２７のドレイン電流の和がＬＥＤ４５_１に流れ、ＬＥＤ４５_１は流れる電流が大きくなるほど発光輝度が大となる。

上記のスイッチ３６，３８，４０，ＭＯＳトランジスタＭ１６，Ｍ１８〜Ｍ２８が１チャネル分の電流出力部４４_１を構成している。ＬＥＤ４５_１はＬＥＤアレイ２８の一部である。

ｍ（＝４８）チャネル分の電流出力部４４_１〜４４ｍそれぞれは同一構成であり、ｍチャネル分のＬＥＤ４５_１〜４５ｍそれぞれを駆動する。

このように、各カレントミラー回路のカレントミラーの精度を向上できるため、各チャネルのＬＥＤ４５_１〜４５ｍの発光輝度の変動を抑えることができる。

＜発光ダイオード駆動回路の変形例＞
図３は、本発明の発光ダイオード駆動回路の一実施形態の変形例の回路構成図を示す。同図中、図２と異なる部分について説明する。図３では、ＭＯＳトランジスタＭ１７，Ｍ１８のソースは抵抗Ｒａ，Ｒｂを介して接地されている。なお、電源Ｖｄｄ１，Ｖｄｄ２を高電圧側の電源とすれば、接地は低電圧側の電源と言える。

この場合、ＭＯＳトランジスタＭ１７，Ｍ１８にカスケード接続されたＭＯＳトランジスタＭ１５，Ｍ１６は能動領域で動作してゲート・ソース間電圧Ｖｇｓは略同一となるため、カレントミラー回路を構成しているＭＯＳトランジスタＭ１７のドレインであるＣ点の電位と、ＭＯＳトランジスタＭ１８のドレインであるＤ点の電位は略同電位となる。このために、ＭＯＳトランジスタＭ１１，Ｍ１２のドレイン・ソース間電圧Ｖｄｓは略同一となる。

また、ＭＯＳトランジスタＭ１７，Ｍ１８のソースに接続された抵抗Ｒａ，Ｒｂの抵抗値は、ＭＯＳトランジスタＭ１７，Ｍ１８の導通抵抗に比して例えば１００倍程度に選定されているため、ＭＯＳトランジスタＭ１７，Ｍ１８の導通電圧Ｖｔのばらつきは、抵抗Ｒａ，Ｒｂがないときに対して１％未満に圧縮され、導通電圧Ｖｔのばらつきは無視できる。これによって、ＭＯＳトランジスタＭ１７，Ｍ１８のドレイン電流は両トランジスタのゲート面積の比となり、カレントミラーの精度が向上する。

更に、この変形例では、半導体集積回路の接地ラインを構成するアルミニューム配線の影響を抑えることができる。

図２の構成において、電流出力部４４ｍが基準電流部３２から最も離れて配置され、電流出力部４４ｍの近傍に半導体集積回路の接地端子が設けられている場合を考えると、接地ラインのアルミニューム配線によって数Ωの抵抗値が生じる。このため、電流出力部４４ｍのＭＯＳトランジスタＭ１８のソースが直接接地されるのに対し、基準電流部３２のＭＯＳトランジスタＭ１７のソースは数Ωの抵抗値を介して接地された状態となり、ＭＯＳトランジスタＭ１７，Ｍ１８のゲート面積が同一であったとしても、電流出力部４４ｍのＭＯＳトランジスタＭ１８のドレイン電流は基準電流部３２のＭＯＳトランジスタＭ１７のドレイン電流と異なったものとなる。

これに対し、図３の構成において、抵抗Ｒａ，Ｒｂの抵抗値が共に数１００Ωであるとすると、電流出力部４４ｍと基準電流部３２の間の接地ラインのアルミニューム配線によって数Ωの抵抗値が生じたとしても、数１００Ωの抵抗Ｒａが数Ω増加しただけであり、この程度の抵抗値の変化は無視することができ、電流出力部４４ｍのＭＯＳトランジスタＭ１８のドレイン電流は基準電流部３２のＭＯＳトランジスタＭ１７のドレイン電流と同一とみなすことができる。すなわち、上記接地ラインのアルミニューム配線の影響を十分に抑えることができる。

＜電源配線＞
図４は、本発明の発光ダイオード駆動回路における電流出力部４４_１〜４４ｍ部分の半導体集積回路の一例の平面図を示す。同図中、電流出力部４４_１〜４４ｍはＸ方向に一列に並べて配置されている。梨地で示す電源配線５０は電流出力部４４_１〜４４ｍの上をＸ方向に延在しており、電源Ｖｄｄ２を電流出力部４４_１〜４４ｍに供給する。

電流出力部４４_１〜４４ｍそれぞれには、ハッチングで示すコンタクト領域５１_１〜５１ｍが設けられている。コンタクト領域５１_１〜５１ｍには電流出力部４４_１〜４４ｍそれぞれの抵抗Ｒ１５〜Ｒ１８を電源Ｖｄｄ２に接続するためのコンタクトが設けられる。図４の等価回路は図５に示すようになる。図５において、Ｒｘは電源配線５０の配線抵抗である。

この場合、電流出力部４４_１〜４４ｍのうちある電流出力部ではスイッチ３６，３８，４０の全てがオンとなり、また、他の電流出力部ではスイッチ３６，３８，４０のいずれかがオンとなり、各電流出力部４４_１〜４４ｍでスイッチ３６，３８，４０のオンとなるパターンがそれぞれ異なる。このため、電流出力部４４_１〜４４ｍそれぞれで発生する電圧降下が異なり、電流出力部４４_１〜４４ｍそれぞれが駆動するＬＥＤ４５_１〜４５ｍの駆動電流が安定しない、つまり、ＬＥＤ４５_１〜４５ｍの発光輝度が安定しない。

なお、図６に示すように、電流出力部４４_１〜４４ｍそれぞれに個別の電源配線５２_１〜５２ｍから電源Ｖｄｄ２を供給することも考えられるが、個別の電源配線５２_１〜５２ｍを設ける領域が大幅に増加するため、実現性は極めて低い。図６において、Ｒｘ_１〜Ｒｘｍは電源配線５０の配線抵抗である。

図７は、本発明の発光ダイオード駆動回路における電流出力部４４_１〜４４ｍ部分の半導体集積回路の一実施形態の平面図を示す。同図中、電流出力部４４_１〜４４ｍはＸ方向に一列に並べて配置されている。梨地で示す電源配線５０は電流出力部４４_１〜４４ｍの上にＸ方向に延在して配置されており、電源Ｖｄｄ２を電流出力部４４_１〜４４ｍに供給する。

電流出力部４４_１〜４４ｍそれぞれには、ハッチングで示すコンタクト領域５１_１〜５１ｍが設けられている。コンタクト領域５１_１〜５１ｍには電流出力部４４_１〜４４ｍそれぞれの抵抗Ｒ１５〜Ｒ１８を電源Ｖｄｄ２に接続するためのコンタクトが設けられる。なお、コンタクト領域５１_１〜５１ｍの上部は電源配線５０が設けられている。

更に、コンタクト領域５１_１〜５１ｍそれぞれの周囲には、電源配線５０を切り欠いたスリット部５５_１〜５５ｍが設けられ、コンタクト領域５１_１〜５１ｍはスリット部５５_１〜５５ｍによって一部（電流流入部）を開けて囲まれている。スリット部５５_１〜５５ｍはコンタクト領域５１_１〜５１ｍに流れ込む電流を制限するために設けられている。図７の等価回路は図８に示すようになる。図８において、Ｒｙは電源配線５０の配線抵抗、Ｒｓはスリット部５５_１〜５５ｍによる等価的な制限抵抗である。なお、図７でスリット部５５_１〜５５ｍはコンタクト領域５１_１〜５１ｍの左側を開けて囲んでいるが、コンタクト領域５１_１〜５１ｍの右側または上側または下側を開けて囲む形状であっても良い。

このスリット部５５_１〜５５ｍを設けることにより、各電流出力部４４_１〜４４ｍでスイッチ３６，３８，４０のオンとなるパターンがそれぞれ異なっても、電流出力部４４_１〜４４ｍに流れ込む電流が一定量以下に制限されるため、電流出力部４４_１〜４４ｍそれぞれで発生する電圧降下が制限される。

これにより、電流出力部４４_１〜４４ｍそれぞれにおける電源電圧Ｖｄｄ２を安定化することができる。基準電流部３２の電源電圧Ｖｄｄ１に対する電流出力部４４_１〜４４ｍそれぞれの電源電圧Ｖｄｄ２が安定すると、電流出力部４４_１〜４４ｍそれぞれが駆動するＬＥＤ４５_１〜４５ｍそれぞれの駆動電流が安定し、ＬＥＤ４５_１〜４５ｍの発光輝度が安定する。

なお、スリット部５５_１〜５５ｍは、コンタクト領域５１_１〜５１ｍの一部（電流流入部）を開けて囲むものであるが、どの部分を開けるかは自由に選定できる。

なお、ＭＯＳトランジスタＭ１１〜Ｍ１４が請求項記載の第１のカレントミラー回路に相当し、ＭＯＳトランジスタＭ１４のドレイン電流が第１の電流に相当し、ＭＯＳトランジスタＭ１５〜Ｍ１８が第２のカレントミラー回路に相当し、ＭＯＳトランジスタＭ１６のドレイン電流が第２の電流に相当し、ＭＯＳトランジスタＭ２１〜Ｍ２８が第３のカレントミラー回路に相当する。

本発明の発光ダイオード駆動回路を用いたＬＥＤアレイ装置の一実施形態のブロック構成図である。 本発明の発光ダイオード駆動回路の一実施形態の回路構成図である。 本発明の発光ダイオード駆動回路の一実施形態の変形例の回路構成図である。 半導体集積回路の一例の平面図である。 半導体集積回路の一例の等価回路図である。 半導体集積回路の他の一例の等価回路図である。 本発明の発光ダイオード駆動回路における半導体集積回路の一実施形態の平面図である。 半導体集積回路の一実施形態の等価回路図である。 従来の発光ダイオード駆動回路の一例の回路構成図である。

符号の説明

３０ 演算増幅器
３１ 基準電圧源回路
３２ 基準電流部
３３，３５ 電圧源
３６，３８，４０ スイッチ
４４_１〜４４ｍ 電流出力部
４５_１〜４５ｍ ＬＥＤ
５０ 電源配線
５１_１〜５１ｍ コンタクト領域
５５_１〜５５ｍ スリット部
Ｍ１１〜Ｍ２８ ＭＯＳトランジスタ
Ｒ１１〜Ｒ１８，Ｒａ，Ｒｂ 抵抗
Ｖｄｄ１，Ｖｄｄ２ 電源

Claims (4)

1. 基準電流を生成する基準電流部と、複数系統のスイッチをオン／オフ制御して前記基準電流に比例した複数系統の駆動電流を生成し発光ダイオードに供給する複数チャネル分の電流出力部からなる発光ダイオード駆動回路であって、
   前記基準電流部は、前記基準電流が抵抗を流れることで発生する電圧が一定の基準電圧と同一となるよう前記基準電流を制御する演算増幅器と、
   前記基準電流に基づく第１の電流を生成する第１のカレントミラー回路を有し、
   各チャネルの前記電流出力部は、前記基準電流部の一部と共に構成され、前記第１の電流に基づく第２の電流を生成する第２のカレントミラー回路と、
   前記第２の電流を供給され、前記複数系統のスイッチのうちオンとなったスイッチに対応して前記第２の電流に比例する電流を生成する第３のカレントミラー回路を有し、
   前記第１、第２、第３のカレントミラー回路それぞれは、カスケード接続された２段のカレントミラー回路であることを特徴とする発光ダイオード駆動回路。
2. 請求項１記載の発光ダイオード駆動回路において、
   前記第１及び第３のカレントミラー回路を構成し高電圧側の電源に接続される各トランジスタと前記高電圧側の電源との間に抵抗を設けたことを特徴とする発光ダイオード駆動回路。
3. 請求項１または２記載の発光ダイオード駆動回路において、
   前記第２のカレントミラー回路を構成し低電圧側の電源に接続される各トランジスタと前記低電圧側の電源との間に抵抗を設けたことを特徴とする発光ダイオード駆動回路。
4. 請求項１乃至３のいずれか１項記載の発光ダイオード駆動回路において、
   前記複数チャネル分の電流出力部を一方向に並べて配置し、前記複数チャネル分の電流出力部の上に電源配線を前記一方向に延在させて配置し、
   前記電源配線と各チャネルの前記電流出力部を接続する各チャネルのコンタクト領域の一部を開けて囲むよう前記電源配線を切り欠いたスリットを各チャネルに設けたことを特徴とする発光ダイオード駆動回路。

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