JP2001308272A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速動作回路領域と低速動作回路領域とが混
在する多層配線構造の半導体集積回路装置において、高
速動作回路の高速動作と低速動作回路領域の省面積との
双方を両立させる。 【解決手段】 第ｋ配線層２００ｋに低速動作回路領域
部分１００ｋＬを面状電源供給パターン配線層として形
成する。第ｎ配線層２００ｎに低速動作回路領域部分１
００ｎＬを面状グランド供給パターン配線層として形成
する。セル２１の電源ピン２２を面状電源供給パターン
配線層（低速動作回路領域部分）１００ｋＬにスタック
ドビアとして接続する。グランドピン２３を面状グラン
ド供給パターン配線層（低速動作回路領域部分）１００
ｎＬにスタックドビアとして接続する。高速動作回路領
域部分１００ｋＨ，１００ｎＨには面状電源供給パター
ン配線層および面状グランド供給パターン配線層は広げ
ずに、線状配線構造となす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、システムＬＳＩす
なわち例えば高性能マイクロコンピュータとメモリその
他の周辺回路との混載チップのように高速動作回路領域
と低速動作回路領域とが混在する多層配線構造の半導体
集積回路装置にかかわり、特には、高速動作回路の高速
動作と低速動作回路領域の省面積との双方を両立させる
ための技術に関するものである。

【０００２】

【従来の技術】図１０は従来の技術における多層配線構
造の半導体集積回路装置のレイアウト構造を示す概略的
平面図である。図１０において、符号の９１は半導体集
積回路装置６００における周辺部に多数配列された外部
入出力部、９２は例えば第３配線層での電源配線、９３
は例えば第５配線層でのグランド配線である。電源配線
９２もグランド配線９３もともに線状配線構造となって
いる。

【０００３】この半導体集積回路装置においては、複数
の回路ブロックに対する電源の供給のための構成として
は、個々の回路ブロックに対する幹線としての電源配線
と、回路ブロック内のセル（メモリセルまたはトランジ
スタ）に対するブロック内電源配線と、セル内の電源供
給のためのセル内電源配線とが隈なく枝分かれした電源
配線敷設構造となっている。

【０００４】また、別の従来技術として、最近、多層配
線構造における特定の配線層の外部入出力部を除くほぼ
全面領域を電源供給用に使用して面状電源供給パターン
配線層となし、電源供給を面状に行うという技術が使用
されるようになった（例えばＤＥＣ社のＡｌｐｈａチッ
プ）。

【０００５】この面状電源供給パターン配線層を有する
半導体集積回路装置は、大きな駆動能力のクロックバッ
ファをチップ内の各所に配置したものとして構成されて
いる。この場合、チップ全体に面状に電源供給を行うの
で、多大な電力を消費しつつも電圧降下を充分に抑制し
て、前記の大きな駆動能力のバッファを駆動することが
可能となっている。

【０００６】

【発明が解決しようとする課題】図１０に示した従来技
術の場合には、上記のようにブロック間の幹線的電源配
線、ブロック内電源配線、セル内電源配線がチップ内の
全領域に渡って隈なく存在していて、これらの配線のた
めに大きなスペースを必要としているので、プロセス技
術の発展によって５層、６層といった多層配線構造が可
能になった今日においても、この電源配線が面積削減の
障害となっている。

【０００７】また、特定配線層を面状電源供給パターン
配線層となした上記別の従来技術（Ａｌｐｈａチップ）
の場合には、上記の５層、６層といった多層配線技術を
動作速度の高速化のために用いるような場合には不適格
なものである。すなわち、この従来技術は特定の配線層
のほぼ全面領域を面状電源供給パターン配線層となした
ものであるが、システムＬＳＩすなわち例えば高性能マ
イクロコンピュータとメモリその他の周辺回路との混載
チップのように高速動作回路領域と低速動作回路領域と
が混在する近時の多層配線構造の半導体集積回路装置の
場合にあっては、低速動作回路領域に対してはともか
く、高速動作回路領域に対しては特定の配線層のほぼ全
面領域を面状電源供給パターン配線層となすと、層間容
量が大きくなりすぎて信号遅延量が増大するため、高速
動作の要請からは、その対応が非常にむずかしいもので
あり、また、設計上でも製造上でも得策とはいえないの
である。

【０００８】本発明は上記した課題の解決を図るべく創
作したものであって、高速クロックで動作する高速動作
回路領域と低速クロックで動作する低速動作回路領域と
が混在する多層構造の半導体集積回路装置において、高
速動作回路の高速動作と低速動作回路領域の省面積との
双方を両立させることを目的としている。

【０００９】

【課題を解決するための手段】上記した課題の解決を図
ろうとする多層配線構造の半導体集積回路装置について
の本発明は、低速動作回路領域における配線形態と高速
動作回路領域における配線形態とに異なる考え方を適用
する。

【００１０】すなわち、低速動作回路領域においては、
互いに異なる２つの配線層の一方を電源供給専用の配線
層となし他方をグランド供給専用の配線層となすことを
大きな概念とし、それらの専用の配線層をともに面状に
構成することとしたものである。それぞれ、面状電源供
給パターン配線層と面状グランド供給パターン配線層で
ある。

【００１１】また、高速動作回路領域においては、電源
およびグランド供給パターンを線状配線構造となしたも
のとなっている。

【００１２】従来技術にあっては、低速動作回路領域に
おいて、ブロック間の幹線的電源配線、ブロック内電源
配線、セル内電源配線がチップ内の全領域に渡って隈な
く存在していたために面積削減上の障害となっていたの
であるが、本発明によれば、低速動作回路領域において
は、それぞれ特定の層に面状電源供給パターン配線層と
面状グランド供給パターン配線層とを設け、個々の回路
ブロック内のセルと前記面状電源供給パターン配線層お
よび面状グランド供給パターン配線層との間ではスタッ
クドビアなどの垂直配線を介して接続すればよいので、
ブロック間の幹線的電源配線、ブロック内電源配線、セ
ル内電源配線を無くすことが可能となり、従来これらの
配線のために必要としていたスペースを省略することが
可能となり、大幅な省面積化が可能となる。面状電源供
給パターン配線層と面状グランド供給パターン配線層と
の層間容量が大きくなるが、この領域では動作が低速で
あるので問題はない。

【００１３】また、高速動作回路領域にまで面状電源供
給パターン配線層や面状グランド供給パターン配線層を
広げるとなると、これら両配線層間の容量が大きくなり
すぎ、信号遅延量が増大するために、実際上の問題とし
てむずかしいが、本発明においては、高速動作回路領域
に対しては上記のような面状電源供給パターン配線層、
面状グランド供給パターン配線層は広げることはしない
でいる。そして、高速動作回路領域において、電源およ
びグランド供給パターンについては、それを線状配線構
造となすことにより、層間容量を小さくして、高速動作
を確保することが可能となっている。

【００１４】このように、本発明によれば、高速クロッ
クで動作する高速動作回路領域と低速クロックで動作す
る低速動作回路領域とが混在する多層構造の半導体集積
回路装置において、それぞれに適した互いに異なる概念
を採用したので、高速動作回路の高速動作と低速動作回
路領域の省面積との双方を両立させることが可能となっ
ている。

【００１５】また、電源供給またはグランド供給につい
ての面状パターン配線層において空き領域を介してその
内部に信号線を配線することにより、隣接配線間の容量
の変動を抑制して層間容量変動に起因するクロストーク
による信号伝達の遅延時間の変動を抑制することができ
る。

【００１６】また、電源供給またはグランド供給につい
ての面状パターン配線層において、隣接する回路ブロッ
ク間に相当する部位にスリットを形成することにより、
隣接回路ブロック間、特に大電流回路ブロックとの間で
のノイズ伝搬を抑制し、互いに誤動作を抑制することが
できる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を総括
的に説明する。

【００１８】本願第１の発明の半導体集積回路装置は、
高速動作回路領域と低速動作回路領域とが混在する多層
配線構造の半導体集積回路装置であることを前提とし
て、前記低速動作回路領域において、ある配線層を面状
電源供給パターン配線層となし、別のある配線層を面状
グランド供給パターン配線層となしてあるとともに、前
記高速動作回路領域において、電源およびグランド供給
パターンを線状配線構造となしてあることを特徴として
いる。

【００１９】この第１の発明による作用は、上記の〔課
題を解決するための手段〕の項で説明したのと実質的に
同様のものとなる。すなわち、低速動作回路領域におい
ては、ブロック間の幹線的電源配線、ブロック内電源配
線、セル内電源配線を無くすことが可能となり、従来こ
れらの配線のために必要としていたスペースを省略する
ことが可能となり、また、高速動作回路領域において
は、上記のような面状電源供給パターン配線層、面状グ
ランド供給パターン配線層は広げることはせず、電源お
よびグランド供給パターンを線状配線構造となすことに
より遅延量を軽減し、以上の相乗によって、高速動作回
路の高速動作と低速動作回路領域の省面積との双方を両
立させることを可能となしてある。

【００２０】本願第２の発明の半導体集積回路装置は、
上記の第１の発明において、前記高速動作回路領域にお
いて、前記電源およびグランド供給パターン以外の信号
線を前記電源およびグランド供給パターンと同様に線状
配線構造となしてあることを特徴としている。これは、
上記第１の発明をより詳しく記述したものに相当し、上
記と同様に、高速動作回路の高速動作と低速動作回路領
域の省面積との双方を両立させることが可能となってい
る。

【００２１】本願第３の発明の半導体集積回路装置は、
上記の第１・第２の発明において、最上位配線層を面状
電源供給パターン配線層となし、最上位より１つ下の第
２位配線層を面状グランド供給パターン配線層となし、
これら面状電源供給パターン配線層および面状グランド
供給パターン配線層のそれぞれの層内において、空き領
域を介して信号線を配線してあることを特徴としてい
る。

【００２２】本願第４の発明の半導体集積回路装置は、
上記の第１・第２の発明において、最上位配線層を面状
グランド供給パターン配線層となし、最上位より１つ下
の第２位配線層を面状電源供給パターン配線層となし、
これら面状電源供給パターン配線層および面状グランド
供給パターン配線層のそれぞれの層内において、空き領
域を介して信号線を配線してあることを特徴としてい
る。

【００２３】第３の発明と第４の発明との違いは、最上
位配線層に構成する面状の配線層が電源供給パターン配
線層であるかグランド供給パターン配線層であるか、そ
して、それに対応して、最上位より１つ下の第２位配線
層に構成する面状の配線層がグランド供給パターン配線
層であるか電源供給パターン配線層であるかの違いであ
る。

【００２４】この第３の発明、第４の発明による作用は
次のとおりである。面状電源供給パターン配線層や面状
グランド供給パターン配線層を信号線の配線のための層
として兼用するのであるが、そのままでは、信号線は電
源配線またはグランド配線からの強力な干渉を受けるた
め信号線として成立しにくくなる。しかし、各配線層に
おいて空き領域を設け、その内部に信号線を配線するこ
とにより、電源配線またはグランド配線からの干渉を避
けることができる。しかも、信号線が面状電源供給パタ
ーン配線層や面状グランド供給パターン配線層と同一配
線層に配置されることから、通常のレイアウトで問題と
なる隣接配線間の容量の変動が充分に抑制されることと
なり、その層間容量変動に起因するところのクロストー
クによる信号伝達の遅延時間の変動を抑制することが可
能となる。

【００２５】本願第５の発明の半導体集積回路装置は、
上記の第３・第４の発明において、前記空き領域を介し
て配線した信号線がクロック信号配線であることを特徴
としている。これは、上記第３・第４の発明をより詳し
く記述したものに相当し、信号線のうちでも、半導体集
積回路装置の全体の動作においてとりわけ重要であるク
ロック信号配線に適用することを強調したものであっ
て、クロストークに起因するクロック信号の遅延時間の
変動を抑制することは、半導体集積回路装置の動作の高
精度化および安定化をもたらすことになる。

【００２６】本願第６の発明の半導体集積回路装置は、
上記の第１〜第５の発明において、前記面状電源供給パ
ターン配線層および面状グランド供給パターン配線層に
おいて、隣接する回路ブロック間に相当する部位にスリ
ットが形成されることを特徴としている。

【００２７】この第６の発明による作用は次のとおりで
ある。隣接する回路ブロック間では、互いに相手側で発
生するノイズが当該の回路ブロックにおける誤動作の原
因となることがしばしばである。そこで、隣接する回路
ブロックどうし間において、面状電源供給パターン配線
層および面状グランド供給パターン配線層にスリットを
形成すると、隣接回路ブロック間でのノイズ伝搬が抑制
されることになり、互いに誤動作を抑制することが可能
となる。とりわけ、ノイズが大きい大電流回路ブロック
に対しては、この構成は有効なものとなる。

【００２８】（具体的な実施の形態）以下、本発明にか
かわる多層配線構造の半導体集積回路装置の具体的な実
施の形態を図面に基づいて詳細に説明する。

【００２９】（実施の形態１）図１は本発明の実施の形
態１の多層配線構造の半導体集積回路装置のレイアウト
の一例を概略的に示している。図１において、符号の１
００は半導体集積回路装置、１１は半導体集積回路装置
１００における周辺部に多数配列された外部入出力部、
１００Ｌは低速なクロックによって動作する回路の領域
としての低速動作回路領域、１００Ｈは高速なクロック
によって動作する回路の領域としての高速動作回路領域
であり、高速動作回路領域１００Ｈの代表的な一例とし
てマイクロコンピュータの回路領域がある。このマイク
ロコンピュータの回路領域においては、電源およびグラ
ンド供給パターンについては、従来構造と同様な線状配
線構造の電源配線、グランド配線で行われるようなって
いる。低速動作回路領域１００Ｌの代表的な一例として
メモリセルの回路領域がある。

【００３０】図２は図１における低速動作回路領域１０
０Ｌの一部分を示している。図２において、矩形状に示
された符号の２１はセル、２２はセル２１における電源
ピン、２３はセル２１におけるグランドピンである。

【００３１】図３は図２における多数のセル２１‥群の
領域を覆う配線層構成の概略を立体的に示している。図
３において、符号の２００ｋは第ｋ配線層、１００ｋＨ
は第ｋ配線層２００ｋにおける高速動作回路領域部分、
１００ｋＬは第ｋ配線層２００ｋにおける低速動作回路
領域部分、２００ｎは第ｎ配線層、１００ｎＨは第ｎ配
線層２００ｎにおける高速動作回路領域部分、１００ｎ
Ｌは第ｎ配線層２００ｎにおける低速動作回路領域部分
である。２００ｍは第ｋ配線層２００ｋと第ｎ配線層２
００ｎとの間の第ｍ配線層、１００ｍＨは第ｍ配線層２
００ｍにおける高速動作回路領域部分である。

【００３２】そして、ここでは、第ｋ配線層２００ｋに
おける低速動作回路領域部分１００ｋＬが面状電源供給
パターン配線層となっており、第ｎ配線層２００ｎにお
ける低速動作回路領域部分１００ｎＬが面状グランド供
給パターン配線層となっているものとする。第ｋ配線層
２００ｋ、第ｎ配線層２００ｎのそれぞれが半導体集積
回路装置１００において各何層目であるかは任意である
が、例えば６層の多層配線技術では、例えば、第ｋ配線
層２００ｋとして第３配線層を、第ｎ配線層２００ｎと
して第５配線層を考えてよい。この場合、第ｍ配線層２
００ｍは第４配線層となる。

【００３３】図２に示したセル２１のそれぞれは、その
ドレイン領域における電源ピン２２およびソース領域に
おけるグランドピン２３をスタックドビアとするレイア
ウト構造を有している。すなわち、トランジスタに対す
る電源供給のためのセル内電源配線を必要としない構成
のものとなっている。また、ブロック間の幹線的電源配
線、ブロック内電源配線も必要としない構成となってい
る。

【００３４】より詳しくは次のとおりである。セル２１
における電源ピン２２は、第ｋ配線層２００ｋの低速動
作回路領域部分である面状電源供給パターン配線層１０
０ｋＬへのスタックドビアとなっており、また、セル２
１におけるグランドピン２３は、第ｎ配線層２００ｎの
面状グランド供給パターン配線層（低速動作回路領域部
分）１００ｎＬへのスタックドビアとなっている。

【００３５】なお、通常の信号線は、第ｋ配線層２００
ｋおよび第ｎ配線層２００ｎ以外の配線層（ｋ＝３、ｎ
＝５の場合には、第１層、第２層および第４層）を用い
て配線が行われている。

【００３６】このように、低速動作回路領域１００Ｌに
おいては、セル２１における電源ピン２２をスタックド
ビアとして直接に面状電源供給パターン配線層（低速動
作回路領域部分）１００ｋＬに接続してあるとともに、
セル２１におけるグランドピン２３もスタックドビアと
して直接に面状グランド供給パターン配線層（低速動作
回路領域部分）１００ｎＬに接続してある。

【００３７】上記の第ｋ配線層２００ｋの面状電源供給
パターン配線層（低速動作回路領域部分）１００ｋＬお
よび第ｎ配線層２００ｎの面状グランド供給パターン配
線層（低速動作回路領域部分）１００ｎＬにおいては、
セル２１‥群に対する線状の電源配線、グランド配線は
存在しておらず、面状電源供給パターン配線層（低速動
作回路領域部分）１００ｋＬおよび面状グランド供給パ
ターン配線層（低速動作回路領域部分）１００ｎＬによ
って各セル２１に対する電源供給を行うことが可能とな
っている。

【００３８】なお、第ｋ配線層２００ｋにおける面状電
源供給パターン配線層（低速動作回路領域部分）１００
ｋＬにおいては、第ｋ配線層２００ｋを上下で挟む第ｊ
配線層２００ｊと第ｍ配線層２００ｍとの間を接続する
信号線２４およびグランド配線２５であるスタックドビ
アを通す領域が空き領域１５１ｋ，１５２ｋとなってい
るが、それ以外の領域はすべて電源領域となっている。

【００３９】本実施の形態１の半導体集積回路装置１０
０は、上記のように構成されているので、マイクロコン
ピュータなどの高速動作回路が配置される高速動作回路
領域１００Ｈにおいては、第１配線層から最上位配線層
までのすべての配線層（すなわち高速動作回路領域部分
１００ｋＨ，１００ｍＨ，１００ｎＨなど）を信号線２
６…の配線のための配線層として利用することが可能と
なる。この場合に、例えば、短距離配線として例えば第
１、第２配線層を使用し、中距離配線として例えば第
３、第４配線層を使用し、長距離配線として例えば第５
配線層を使用するといった配線形態をとることが可能と
なる。そして、このことによって、マイクロコンピュー
タなどの高速動作回路にとっての配線長の総合的検討に
おいて最適化することが可能となり、高速動作回路の高
速動作を保証し、あるいはさらなる高速化を図ることが
できる。

【００４０】さらに、半導体集積回路装置１００の低速
動作回路領域１００Ｌにおいては、電源ピン２２および
グランドピン２３としてスタックドビア構造をもつ前記
のセル構造のセル２１‥群を配置することにより、電源
配線およびグランド配線として、ブロック間の幹線的電
源配線、ブロック内電源配線、セル内電源配線を無くす
ことが可能となり、大幅な省面積化を図ることができ
る。

【００４１】以上のように、本実施の形態１によれば、
高速クロックで動作する高速動作回路領域１００Ｈと低
速クロックで動作する低速動作回路領域１００Ｌとが混
在している半導体集積回路装置１００において、高速動
作回路の高速動作と低速動作回路領域の省面積との双方
を合理的かつ有機的に両立させることができ、その実用
上の効果にはきわめて大きなものがある。

【００４２】（実施の形態２）図４は本発明の実施の形
態２の多層配線構造の半導体集積回路装置のレイアウト
の一例を概略的に示している。図４において、符号の３
００は半導体集積回路装置、３１は半導体集積回路装置
３００における周辺部に多数配列された外部入出力部、
３００Ｌは低速なクロックによって動作する回路の領域
としての低速動作回路領域、３００Ｈは高速なクロック
によって動作する回路の領域としての高速動作回路領域
である。実施の形態１の場合と同様に、低速動作回路領
域３００Ｌにおいては、面状電源供給パターン配線層と
面状グランド供給パターン配線層とが配置されることに
なり、高速動作回路領域３００Ｈにおいては線状配線構
造が構成されることになる。高速動作回路領域３００Ｈ
の代表的な一例としてマイクロコンピュータの回路領域
がある。このマイクロコンピュータの回路領域において
は、電源およびグランド供給パターンについては、従来
構造と同様な線状配線構造の電源配線、グランド配線で
行われるようなっている。低速動作回路領域３００Ｌの
代表的な一例としてメモリセルの回路領域がある。

【００４３】本実施の形態２においては、特定の信号線
としてクロック信号配線を例にあげる。

【００４４】図５は最上位配線層４００ｔを示し、図６
は最上位より１つ下の第２位配線層４００ｓを示し、図
７は図５と図６とを重ね合わせた状態を示す。また、図
８は配線層構成の概略を立体的に示す。

【００４５】図５に示すように、最上位配線層４００ｔ
における面状電源供給パターン配線層５１内に空き領域
５１ａが形成され、その空き領域５１ａ内にクロック信
号配線５２が配線されている。

【００４６】また、図６に示すように、最上位より１つ
下の第２位配線層４００ｓにおける面状グランド供給パ
ターン配線層６１内に空き領域６１ａが形成され、その
空き領域６１ａ内にクロック信号配線６２が配線されて
いる。

【００４７】図７は図５におけるクロック信号配線５２
と図６におけるクロック信号配線６２とを抜き出して、
重ね合わせた状態で示しているが、この図７において、
符号の６３はセル２１に対するクロックピンであり、こ
のクロックピン６３はスタックドビアとなっている。

【００４８】最上位配線層４００ｔにおけるクロック信
号配線５２と第２位配線層４００ｓにおけるクロック信
号配線６２とは、互いに周波数を異にするクロック信号
を伝搬するものとして配線されている。

【００４９】なお、図４において、面状電源供給パター
ン配線層および面状グランド供給パターン配線層をなす
低速動作回路領域３００Ｌにおいては、実施の形態１の
場合の低速動作回路領域１００Ｌに配置されているのと
同じ形態のセル２１‥群が配置されている。すなわち、
このセル２１は、電源ピン２２とグランドピン２３がス
タックドビアとなっている。

【００５０】クロック信号配線５２，６２以外の部分に
あっては、実施の形態１と同様の配線形態となってい
る。

【００５１】本実施の形態２によれば、実施の形態１と
同様の効果が得られるとともに、面状電源供給パターン
配線層５１に形成した空き領域５１ａ内にクロック信号
配線５２を配線するとともに、面状グランド供給パター
ン配線層６１に形成した空き領域６１ａ内にクロック信
号配線６２を配線してあるので、換言すると、クロック
信号配線を面状電源供給パターン配線層または面状グラ
ンド供給パターン配線層と同一配線層に配置してあるの
で、通常のレイアウトで問題となる隣接配線間の容量の
変動が充分に抑制されることとなり、その層間容量変動
に起因するところのクロストークによる信号伝達の遅延
時間の変動を抑制することができる。

【００５２】なお、信号線としてクロック信号配線を例
にあげたが、クロック信号配線以外の信号線としてもよ
いことはいうまでもない。

【００５３】また、上記では、最上位配線層４００ｔを
面状電源供給パターン配線層とし、最上位より１つ下の
第２位配線層４００ｓを面状グランド供給パターン配線
層としたが、必ずしもそれにとらわれる必要性はなく、
上記とは逆に、最上位配線層４００ｔを面状グランド供
給パターン配線層とし、第２位配線層４００ｓを面状電
源供給パターン配線層としてもよい。

【００５４】（実施の形態３）図９は本発明の実施の形
態３の多層配線構造の半導体集積回路装置のレイアウト
の一例を概略的に示している。図９において、符号の５
００は半導体集積回路装置、７１は半導体集積回路装置
５００における周辺部に多数配列された外部入出力部、
５００Ｌは低速なクロックによって動作する回路の領域
としての低速動作回路領域、５００Ｈは高速なクロック
によって動作する回路の領域としての高速動作回路領域
である。実施の形態１の場合と同様に、低速動作回路領
域５００Ｌにおいては、面状電源供給パターン配線層と
面状グランド供給パターン配線層とが配置されることに
なり、高速動作回路領域５００Ｈにおいては線状配線構
造が構成されることになる。高速動作回路領域５００Ｈ
の代表的な一例としてマイクロコンピュータの回路領域
がある。このマイクロコンピュータの回路領域において
は、電源およびグランド供給パターンについては、従来
構造と同様な線状配線構造の電源配線、グランド配線で
行われるようなっている。低速動作回路領域５００Ｌの
代表的な一例としてメモリセルの回路領域がある。

【００５５】低速動作回路領域５００Ｌに対応する面状
電源供給パターン配線層７２にスリット７２ａ，７２
ｂ，７２ｃが形成されている。面状電源供給パターン配
線層７２においては実施の形態１と同じ構造のセル２１
が配置されている。

【００５６】面状電源供給パターン配線層７２におい
て、ある回路ブロック８１の隣に大電流回路ブロック８
２が配置されている場合に、回路ブロック８１と大電流
回路ブロック８２との間にスリット７２ａを形成する。

【００５７】大電流回路ブロック８２では瞬間的に大き
な電流が流れ、それによって電源電流ノイズが大きくな
る傾向があるが、その電源電流ノイズが隣接する回路ブ
ロック８１に伝搬するのをスリット７２ａで防止するこ
とができ、したがって、ノイズに起因する回路ブロック
８１の誤動作対策が簡単な構成で実現することができ
る。回路ブロック８１での誤動作の防止により、大電流
回路ブロック８２での誤動作も抑制することも可能とな
る。

【００５８】

【発明の効果】高速動作回路領域と低速動作回路領域と
が混在する多層配線構造の半導体集積回路装置について
の本発明は、低速動作回路領域における配線形態と高速
動作回路領域における配線形態とに異なる考え方を適用
することとし、低速動作回路領域においては、互いに異
なる２つの配線層の一方を電源供給専用の配線層となし
他方をグランド供給専用の配線層となし、それらの専用
の配線層をともに面状に構成する、すなわち、面状電源
供給パターン配線層と面状グランド供給パターン配線層
として構成する一方、高速動作回路領域においては、電
源およびグランド供給パターンを線状配線構造となして
ある。

【００５９】低速動作回路領域においては、個々の回路
ブロック内のセルと前記面状電源供給パターン配線層お
よび面状グランド供給パターン配線層との間ではスタッ
クドビアなどの垂直配線を介して接続することになるの
で、ブロック間の幹線的電源配線、ブロック内電源配
線、セル内電源配線を無くすことが可能となり、従来こ
れらの配線のために必要としていたスペースを省略する
ことができ、大幅な省面積化が可能となる。面状電源供
給パターン配線層と面状グランド供給パターン配線層と
の層間容量が大きくなるが、この領域では動作が低速で
あるので問題はない。

【００６０】高速動作回路領域に対しては層間容量が増
大する面状電源供給パターン配線層および面状グランド
供給パターン配線層は広げることなく、また、電源およ
びグランド供給パターンについては、それを線状配線構
造となすことにより、高速動作を確保することが可能と
なっている。

【００６１】したがって、本発明によれば、高速クロッ
クで動作する高速動作回路領域と低速クロックで動作す
る低速動作回路領域とが混在する多層構造の半導体集積
回路装置において、高速動作回路の高速動作と低速動作
回路領域の省面積との双方を両立させることができる。

【００６２】加えて、面状パターン配線層とすることに
より、その領域における電圧降下を抑制することができ
る。

【００６３】また、面状電源供給パターン配線層や面状
グランド供給パターン配線層において空き領域を介して
その内部に信号線を配線することにより、電源配線また
はグランド配線からの干渉を避けることができ、さらに
は、隣接配線間の容量の変動を抑制して層間容量変動に
起因するクロストークによる信号伝達の遅延時間の変動
を抑制することができる。結果として、動作の信頼性を
向上することができる。

【００６４】また、面状電源供給パターン配線層や面状
グランド供給パターン配線層において、隣接する回路ブ
ロック間に相当する部位にスリットを形成することによ
り、隣接回路ブロック間でのノイズ伝搬を抑制し、互い
に誤動作を抑制することができ、特に、ノイズが大きい
大電流回路ブロックに対して有効なものとなる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１の多層配線構造の半導
体集積回路装置のレイアウトの一例を示す概略的平面図

【図２】 実施の形態１についての上記の図１における
低速動作回路領域でのセルのレイアウトの一例を示す概
略的平面図

【図３】 実施の形態１についての上記の図２における
セル群の領域を覆う配線層構成の概略を立体的に示す斜
視図

【図４】 本発明の実施の形態２の多層配線構造の半導
体集積回路装置のレイアウトの一例を示す概略的平面図

【図５】 実施の形態２についての上記の図４における
最上位配線層のレイアウトの一例を示す概略的平面図

【図６】 実施の形態２についての上記の図４における
最上位より１つ下の第２位配線層のレイアウトの一例を
示す概略的平面図

【図７】 実施の形態２についての上記の図５および図
６におけるクロック信号配線を抜き出し重ね合わせた状
態でのレイアウトの一例を示す概略的平面図

【図８】 実施の形態２についての配線層構成の概略を
立体的に示す斜視図

【図９】 本発明の実施の形態３の多層配線構造の半導
体集積回路装置のレイアウトの一例を示す概略的平面図

【図１０】 従来の技術における多層配線構造の半導体
集積回路装置のレイアウト構造を示す概略的平面図

【符号の説明】

１１，３１，７１…外部入出力部 ２１…セル ２２…電源ピン（スタックドビア） ２３…グランドピン（スタックドビア） ２４…信号線 ２５…グランド配線 ２６…信号線 ５１…面状電源供給パターン配線層 ５１ａ…空き領域 ５２…クロック信号配線 ６１…面状グランド供給パターン配線層 ６１ａ…空き領域 ６２…クロック信号配線 ６３…クロックピン（スタックドビア） ７２…面状電源供給パターン配線層 ７２ａ，７２ｂ，７２ｃ…スリット ８１…回路ブロック ８２…大電流回路ブロック １００，３００，５００…半導体集積回路装置 １００Ｌ，３００Ｌ，５００Ｌ…低速動作回路領域 １００Ｈ，３００Ｈ，５００Ｈ…高速動作回路領域 １００ｋＬ…第ｋ配線層の低速動作回路領域部分 （面状電源供給パターン配線層） １００ｋＨ…第ｋ配線層の高速動作回路領域部分 １００ｍＨ…第ｍ配線層における高速動作回路領域部分 １００ｎＬ…第ｎ配線層における低速動作回路領域部分 （面状グランド供給パターン配線層） １００ｎＨ…第ｎ配線層における高速動作回路領域部分 １５１ｋ，１５２ｋ…空き領域 ２００ｋ…第ｋ配線層 ２００ｍ…第ｍ配線層 ２００ｎ…第ｎ配線層 ４００ｔ…最上位配線層（面状電源供給パターン配線層
または面状グランド供給パターン配線層） ４００ｓ…最上位より１つ下の第２位配線層（面状グラ
ンド供給パターン配線層または面状電源供給パターン配
線層）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４６１ Ｆターム(参考） 5F033 UU05 5F038 BE09 CA05 CA16 CD02 CD05 CD06 DF11 EZ20 5F064 DD26 EE22 EE27 EE52 EE54 5F083 GA02 GA03 GA09 GA12 GA13 KA15 KA16 KA20 LA17 LA18 ZA13

Claims (6)

【特許請求の範囲】
1. 【請求項１】 高速動作回路領域と低速動作回路領域と
   が混在する多層配線構造の半導体集積回路装置であっ
   て、前記低速動作回路領域において、ある配線層を面状
   電源供給パターン配線層となし、別のある配線層を面状
   グランド供給パターン配線層となしてあるとともに、前
   記高速動作回路領域において、電源およびグランド供給
   パターンを線状配線構造となしてあることを特徴とする
   半導体集積回路装置。
2. 【請求項２】 前記高速動作回路領域において、前記電
   源およびグランド供給パターン以外の信号線を前記電源
   およびグランド供給パターンと同様に線状配線構造とな
   してあることを特徴とする請求項１に記載の半導体集積
   回路装置。
3. 【請求項３】 最上位配線層を面状電源供給パターン配
   線層となし、最上位より１つ下の第２位配線層を面状グ
   ランド供給パターン配線層となし、これら面状電源供給
   パターン配線層および面状グランド供給パターン配線層
   のそれぞれの層内において、空き領域を介して信号線を
   配線してあることを特徴とする請求項１または請求項２
   に記載の半導体集積回路装置。
4. 【請求項４】 最上位配線層を面状グランド供給パター
   ン配線層となし、最上位より１つ下の第２位配線層を面
   状電源供給パターン配線層となし、これら面状電源供給
   パターン配線層および面状グランド供給パターン配線層
   のそれぞれの層内において、空き領域を介して信号線を
   配線してあることを特徴とする請求項１または請求項２
   に記載の半導体集積回路装置。
5. 【請求項５】 前記空き領域を介して配線した信号線が
   クロック信号配線であることを特徴とする請求項３また
   は請求項４に記載の半導体集積回路装置。
6. 【請求項６】 前記面状電源供給パターン配線層および
   面状グランド供給パターン配線層において、隣接する回
   路ブロック間に相当する部位にスリットが形成されるこ
   とを特徴とする請求項１から請求項５までのいずれかに
   記載の半導体集積回路装置。