JPH06232262A - 多層配線層を用いた集積回路 - Google Patents
多層配線層を用いた集積回路Info
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- JPH06232262A JPH06232262A JP1988493A JP1988493A JPH06232262A JP H06232262 A JPH06232262 A JP H06232262A JP 1988493 A JP1988493 A JP 1988493A JP 1988493 A JP1988493 A JP 1988493A JP H06232262 A JPH06232262 A JP H06232262A
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Abstract
(57)【要約】
【目的】 規則構造ブロックとランダムブロックを有す
る多層金属配線技術の集積回路において、チップ面積お
よび遅延時間を最適化し、レイアウト工数を最小化する
レイアウト法を提供する。 【構成】 最上位層（以下、Ｍ４と呼ぶ）、上位層（以
下、Ｍ３と呼ぶ）、下位層（以下、Ｍ２と呼ぶ）、最下
位層（以下、Ｍ１と呼ぶ）の４つの多層金属配線技術を
使用し、規則構造ブロックである演算ブロック１５１内
部のバス配線１２７〜１３２にはＭ３を用いる。制御信
号１１１〜１１８にはＭ２を用い、ランダムブロックで
ある制御ブロック１５０はｎ列の標準セル１００の列か
らなり、標準セル間および規則構造ブロックとの配線で
標準セル列と並行方向の配線にはＭ１およびＭ３の金属
配線層を用い、垂直方向の配線にはＭ２を用い、電源幹
線１０５，１０６にはＭ４を用いる。
る多層金属配線技術の集積回路において、チップ面積お
よび遅延時間を最適化し、レイアウト工数を最小化する
レイアウト法を提供する。 【構成】 最上位層（以下、Ｍ４と呼ぶ）、上位層（以
下、Ｍ３と呼ぶ）、下位層（以下、Ｍ２と呼ぶ）、最下
位層（以下、Ｍ１と呼ぶ）の４つの多層金属配線技術を
使用し、規則構造ブロックである演算ブロック１５１内
部のバス配線１２７〜１３２にはＭ３を用いる。制御信
号１１１〜１１８にはＭ２を用い、ランダムブロックで
ある制御ブロック１５０はｎ列の標準セル１００の列か
らなり、標準セル間および規則構造ブロックとの配線で
標準セル列と並行方向の配線にはＭ１およびＭ３の金属
配線層を用い、垂直方向の配線にはＭ２を用い、電源幹
線１０５，１０６にはＭ４を用いる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特にバ
ス配線、演算器等を含む規則構造ブロックとその制御回
路を同一チップ上に集積するマイクロプロセッサ、信号
処理プロセッサ等の集積回路データプロセッサのレイア
ウト法に関する。
ス配線、演算器等を含む規則構造ブロックとその制御回
路を同一チップ上に集積するマイクロプロセッサ、信号
処理プロセッサ等の集積回路データプロセッサのレイア
ウト法に関する。
【０００２】
【従来の技術】集積回路のための微細加工技術の進歩に
より、より多くの素子を１チップ上に集積することが可
能となってきている。また、マイクロプロセッサ、信号
処理プロセッサ等の集積回路の配線技術についていえば
従来配線層が１層だけだったものが、２層、３層、さら
には４層の金属層を配線に用いるようになってきてい
る。例えば、１９９１年のアイ・イー・イー・イー イ
ンターナショナル ソリッド ステート サーキット
コンファレンス ダイジェスト オブ テクニカルペー
パーズ （IEEE International Solid-State Circuit C
onference Digestof Technical Papers)の第９０頁から
第９１頁に３層の金属配線層を用いてレイアウトしたマ
イクロプロセッサが報告されている。
より、より多くの素子を１チップ上に集積することが可
能となってきている。また、マイクロプロセッサ、信号
処理プロセッサ等の集積回路の配線技術についていえば
従来配線層が１層だけだったものが、２層、３層、さら
には４層の金属層を配線に用いるようになってきてい
る。例えば、１９９１年のアイ・イー・イー・イー イ
ンターナショナル ソリッド ステート サーキット
コンファレンス ダイジェスト オブ テクニカルペー
パーズ （IEEE International Solid-State Circuit C
onference Digestof Technical Papers)の第９０頁から
第９１頁に３層の金属配線層を用いてレイアウトしたマ
イクロプロセッサが報告されている。
【０００３】
【発明が解決しようとする課題】集積回路の多層の金属
配線技術では、各金属層における配線容量、配線抵抗な
どの電気的特性や、最小配線幅、最小配線ピッチなどの
物理的特性が異なる。このため演算器等の規則構造ブロ
ックとその制御回路等の非規則構造ブロック（以下、ラ
ンダムブロックと呼ぶ）を同一チップ上に集積するマイ
クロプロセッサ、信号処理プロセッサ等の集積回路で
は、面積、遅延時間を最適化するように、各金属配線層
の特性を考慮したレイアウト法が必要になることが本発
明者の検討によって明らかとされた。
配線技術では、各金属層における配線容量、配線抵抗な
どの電気的特性や、最小配線幅、最小配線ピッチなどの
物理的特性が異なる。このため演算器等の規則構造ブロ
ックとその制御回路等の非規則構造ブロック（以下、ラ
ンダムブロックと呼ぶ）を同一チップ上に集積するマイ
クロプロセッサ、信号処理プロセッサ等の集積回路で
は、面積、遅延時間を最適化するように、各金属配線層
の特性を考慮したレイアウト法が必要になることが本発
明者の検討によって明らかとされた。
【０００４】従って本発明の目的とするところは、規則
構造ブロックとランダムブロックを同一チップ上に集積
する多層の金属配線技術を用いる集積回路において、チ
ップ面積および遅延時間を最適化し、レイアウト工数を
最小化するレイアウト法を提供することにある。
構造ブロックとランダムブロックを同一チップ上に集積
する多層の金属配線技術を用いる集積回路において、チ
ップ面積および遅延時間を最適化し、レイアウト工数を
最小化するレイアウト法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の代表的な実施形態による集積回路は、規則
構造ブロックとランダムブロックとを含み、４つの金属
配線層のレイアウト法を特に以下の方法を採用する。こ
の４つの金属配線層は最上位層（以下、Ｍ４と呼ぶ）、
上位層（以下、Ｍ３と呼ぶ）、下位層（以下、Ｍ２と呼
ぶ）、最下位層（以下、Ｍ１と呼ぶ）を持つ。まず、規
則構造ブロックについては、基本的にビット単位に繰返
し使用することが可能なセル（以下、ビットセルと呼
ぶ）に論理構造を分割して構成する。ビットセルは第０
ビットから第ｎビットまでの縦方向（以下、Ｙ方向と呼
ぶ）には基本的に同一のセルが配列される。演算器等の
バスの走る横方向（以下、Ｘ方向と呼ぶ）には、このビ
ットセルの一次元配列が並べられ、全体としてビットセ
ルの二次元配列で規則構造ブロックがレイアウトされ
る。金属配線層の用い方として、まず、ビットセル内部
の配線にはＭ１を用いる。
め、本発明の代表的な実施形態による集積回路は、規則
構造ブロックとランダムブロックとを含み、４つの金属
配線層のレイアウト法を特に以下の方法を採用する。こ
の４つの金属配線層は最上位層（以下、Ｍ４と呼ぶ）、
上位層（以下、Ｍ３と呼ぶ）、下位層（以下、Ｍ２と呼
ぶ）、最下位層（以下、Ｍ１と呼ぶ）を持つ。まず、規
則構造ブロックについては、基本的にビット単位に繰返
し使用することが可能なセル（以下、ビットセルと呼
ぶ）に論理構造を分割して構成する。ビットセルは第０
ビットから第ｎビットまでの縦方向（以下、Ｙ方向と呼
ぶ）には基本的に同一のセルが配列される。演算器等の
バスの走る横方向（以下、Ｘ方向と呼ぶ）には、このビ
ットセルの一次元配列が並べられ、全体としてビットセ
ルの二次元配列で規則構造ブロックがレイアウトされ
る。金属配線層の用い方として、まず、ビットセル内部
の配線にはＭ１を用いる。
【０００６】次に、ビットセル間を渡るバス配線にはＭ
３を用いる。さらに、ビットセルにランダムブロックか
ら入力される制御信号にはＭ２を用いる。また、各セル
列に電源を供給する電源幹線にはＭ４を用いる。一方、
ランダムブロックについてはアンド、オア、インバー
タ、ラッチ等のゲートレベルのセル（以下、標準セルと
呼ぶ）を単位にレイアウトを行う。この標準セルは演算
器等のバスの走る方向と同じＸ方向に並べられる。この
標準セルの一次元配列を複数本Ｙ方向に積むことにより
ランダムブロックが構成される。この標準セルの一次元
配列の間には配線領域がとられる。
３を用いる。さらに、ビットセルにランダムブロックか
ら入力される制御信号にはＭ２を用いる。また、各セル
列に電源を供給する電源幹線にはＭ４を用いる。一方、
ランダムブロックについてはアンド、オア、インバー
タ、ラッチ等のゲートレベルのセル（以下、標準セルと
呼ぶ）を単位にレイアウトを行う。この標準セルは演算
器等のバスの走る方向と同じＸ方向に並べられる。この
標準セルの一次元配列を複数本Ｙ方向に積むことにより
ランダムブロックが構成される。この標準セルの一次元
配列の間には配線領域がとられる。
【０００７】ランダムブロック内の金属配線層の用い方
として、まず、標準セル内部の配線はＭ１が用いられ
る。次に、標準セル間の配線でＸ方向はＭ１とＭ３を用
いる。Ｙ方向はＭ２を用いる。また、各セル列に電源を
供給する電源幹線にはＭ４を用いる。規則構造ブロック
とランダムブロック間の制御信号の接続配線は標準セル
間の配線と同じようにＸ方向はＭ１とＭ３を用い、Ｙ方
向はＭ２を用いる。
として、まず、標準セル内部の配線はＭ１が用いられ
る。次に、標準セル間の配線でＸ方向はＭ１とＭ３を用
いる。Ｙ方向はＭ２を用いる。また、各セル列に電源を
供給する電源幹線にはＭ４を用いる。規則構造ブロック
とランダムブロック間の制御信号の接続配線は標準セル
間の配線と同じようにＸ方向はＭ１とＭ３を用い、Ｙ方
向はＭ２を用いる。
【０００８】
【作用】上記の手法は、集積回路の金属配線層Ｍ１、Ｍ
２、Ｍ３、Ｍ４各層の異なる属性を有効に使いわけ最適
なチップ面積と遅延時間を実現する。Ｍ４、Ｍ３は最上
位および上位にあるのでその層の厚みをＭ１、Ｍ２より
厚くすることができるため電気抵抗を下げることができ
る。また、上位にあることにより基板との距離が離れ、
配線容量も低減できる。このため、規則構造ブロックの
バス配線にＭ３を用いることにより、遅延時間の削減に
役立つ。また、電源幹線に電気抵抗の少ないＭ４を用い
ることにより、動作時の電流による電圧ドロップを少な
くすることができ、また、Ｍ４は最上位にあるために他
の配線層の上空にオーバーラップしてレイアウト可能で
あるために、電源配線の幅を太くでき、しかも全体のレ
イアウト面積が小さくできる。Ｍ２はＭ１とＭ３の中間
に位置するため一つのスルーホールを介して、Ｍ１にも
Ｍ３にも容易に接続可能である。Ｍ１は最下位にあるの
で、トランジスタのゲートを構成するポリシリコン層
や、ソース、ドレインを構成する不純物層との接続が容
易である。規則構造ブロックではビットセル内配線にＭ
１だけを用いているのでビットセル上空の任意のＸ方向
にＭ３配線（バス配線）を走らせることが可能であり、
また、任意のＹ方向にＭ２配線を走らせることが可能で
ある。これにより、規則構造ブロックの面積の最小化、
それに伴い制御信号の最短化が可能となる。ランダムブ
ロックでは標準セル内配線にＭ１だけを用いているので
標準セル上空の任意のＸ方向にＭ３配線（バス配線）を
走らせることが可能であり、また、任意のＹ方向にＭ２
配線を走らせることが可能である。これにより、ランダ
ムブロックの面積を最小化、それに伴い各信号の最短化
が可能となる。また、電源幹線に電気抵抗の少ないＭ４
を用いることにより、動作時の電流による電圧ドロップ
を少なくすることができ、また、Ｍ４は最上位にあるた
めに他の配線層の上空にオーバーラップしてレイアウト
可能であるために、電源配線の幅を太くでき、しかも全
体のレイアウト面積が小さくできる。規則構造ブロック
とランダムブロック間を接続する制御信号は規則構造ブ
ロックでＭ２を用いてＹ方向に配線されて、この方向は
ランダムブロックのＭ２配線の方向に一致している。こ
のため、両ブロック間を制御信号が渡るときの配線層の
つなぎ変えが最小限に抑えられる、ブロック間領域の面
積およびスピードロスがなくなる。
２、Ｍ３、Ｍ４各層の異なる属性を有効に使いわけ最適
なチップ面積と遅延時間を実現する。Ｍ４、Ｍ３は最上
位および上位にあるのでその層の厚みをＭ１、Ｍ２より
厚くすることができるため電気抵抗を下げることができ
る。また、上位にあることにより基板との距離が離れ、
配線容量も低減できる。このため、規則構造ブロックの
バス配線にＭ３を用いることにより、遅延時間の削減に
役立つ。また、電源幹線に電気抵抗の少ないＭ４を用い
ることにより、動作時の電流による電圧ドロップを少な
くすることができ、また、Ｍ４は最上位にあるために他
の配線層の上空にオーバーラップしてレイアウト可能で
あるために、電源配線の幅を太くでき、しかも全体のレ
イアウト面積が小さくできる。Ｍ２はＭ１とＭ３の中間
に位置するため一つのスルーホールを介して、Ｍ１にも
Ｍ３にも容易に接続可能である。Ｍ１は最下位にあるの
で、トランジスタのゲートを構成するポリシリコン層
や、ソース、ドレインを構成する不純物層との接続が容
易である。規則構造ブロックではビットセル内配線にＭ
１だけを用いているのでビットセル上空の任意のＸ方向
にＭ３配線（バス配線）を走らせることが可能であり、
また、任意のＹ方向にＭ２配線を走らせることが可能で
ある。これにより、規則構造ブロックの面積の最小化、
それに伴い制御信号の最短化が可能となる。ランダムブ
ロックでは標準セル内配線にＭ１だけを用いているので
標準セル上空の任意のＸ方向にＭ３配線（バス配線）を
走らせることが可能であり、また、任意のＹ方向にＭ２
配線を走らせることが可能である。これにより、ランダ
ムブロックの面積を最小化、それに伴い各信号の最短化
が可能となる。また、電源幹線に電気抵抗の少ないＭ４
を用いることにより、動作時の電流による電圧ドロップ
を少なくすることができ、また、Ｍ４は最上位にあるた
めに他の配線層の上空にオーバーラップしてレイアウト
可能であるために、電源配線の幅を太くでき、しかも全
体のレイアウト面積が小さくできる。規則構造ブロック
とランダムブロック間を接続する制御信号は規則構造ブ
ロックでＭ２を用いてＹ方向に配線されて、この方向は
ランダムブロックのＭ２配線の方向に一致している。こ
のため、両ブロック間を制御信号が渡るときの配線層の
つなぎ変えが最小限に抑えられる、ブロック間領域の面
積およびスピードロスがなくなる。
【０００９】
【実施例】以下、本発明の一実施例を説明する。本実施
例の集積回路は内部に３２ビット幅のバスとそれに接続
される演算器とそれを制御する制御回路を一つのチップ
上に集積している。この集積回路の内部配線には４つの
金属配線層が使われている。この４つの金属配線層は最
上位層（以下、Ｍ４と呼ぶ）、上位層（以下、Ｍ３と呼
ぶ）、下位層（以下、Ｍ２と呼ぶ）、最下位層（以下、
Ｍ１と呼ぶ）を持つ。
例の集積回路は内部に３２ビット幅のバスとそれに接続
される演算器とそれを制御する制御回路を一つのチップ
上に集積している。この集積回路の内部配線には４つの
金属配線層が使われている。この４つの金属配線層は最
上位層（以下、Ｍ４と呼ぶ）、上位層（以下、Ｍ３と呼
ぶ）、下位層（以下、Ｍ２と呼ぶ）、最下位層（以下、
Ｍ１と呼ぶ）を持つ。
【００１０】第２図はこの集積回路の一部分を示すブロ
ック図である。以下、各構成要素を説明する。 ２００：演算器の入力バス（Ａバス）で、バス幅３２ビ
ット。 ２０１：演算器のもう一方の入力バス（Ｂバス）で、バ
ス幅３２ビット。 ２０２：演算器の入力セレクタ。 ２０３：演算器の入力セレクタ。 ２０４：算術論理演算器（以下、ＡＬＵと呼ぶ）。 ２０５：ＡＬＵの出力ラッチ。 ２０６：出力ラッチの値を出力バスに出力するバスドラ
イバ。 ２０７：演算器の出力バス（Ｃバス）で、バス幅３２ビ
ット。 ２０８：バスにつながる他の演算器。 ２０９：２０２，２０３，２０４，２０５，２０６から
構成される物理的に一つのかたまりとなっている演算ブ
ロック１。 ２１０：演算器２０８を含む演算ブロック２。 ２１１：演算ブロック１（２０９）の制御信号２１３〜
２１６を生成する回路を含む制御ブロック１。 ２１２：演算ブロック２（２１０）の制御信号を生成す
る回路を含む制御ブロック１。 ２１３：入力セレクタ２０２，２０３の制御信号。 ２１４：ＡＬＵ２０４の制御信号、演算の種類を指定す
る。 ２１５：出力ラッチ２０４の制御信号。 ２１６：バスドライバ２０６の制御信号。
ック図である。以下、各構成要素を説明する。 ２００：演算器の入力バス（Ａバス）で、バス幅３２ビ
ット。 ２０１：演算器のもう一方の入力バス（Ｂバス）で、バ
ス幅３２ビット。 ２０２：演算器の入力セレクタ。 ２０３：演算器の入力セレクタ。 ２０４：算術論理演算器（以下、ＡＬＵと呼ぶ）。 ２０５：ＡＬＵの出力ラッチ。 ２０６：出力ラッチの値を出力バスに出力するバスドラ
イバ。 ２０７：演算器の出力バス（Ｃバス）で、バス幅３２ビ
ット。 ２０８：バスにつながる他の演算器。 ２０９：２０２，２０３，２０４，２０５，２０６から
構成される物理的に一つのかたまりとなっている演算ブ
ロック１。 ２１０：演算器２０８を含む演算ブロック２。 ２１１：演算ブロック１（２０９）の制御信号２１３〜
２１６を生成する回路を含む制御ブロック１。 ２１２：演算ブロック２（２１０）の制御信号を生成す
る回路を含む制御ブロック１。 ２１３：入力セレクタ２０２，２０３の制御信号。 ２１４：ＡＬＵ２０４の制御信号、演算の種類を指定す
る。 ２１５：出力ラッチ２０４の制御信号。 ２１６：バスドライバ２０６の制御信号。
【００１１】以上の構成で、Ａバス、Ｂバス、Ｃバスは
物理的に長距離配線となり、この集積回路の動作スピー
ドを決定する上でクリティカルパスになる。
物理的に長距離配線となり、この集積回路の動作スピー
ドを決定する上でクリティカルパスになる。
【００１２】第１図はこの集積回路のレイアウトの一部
で、第２図の制御ブロック１（２１１）と演算ブロック
（２０９）部を示したものである。１５０が第２図にお
ける制御ブロック１（２１１）のレイアウトで、１５１
が演算ブロック（２０９）のレイアウトである。制御ブ
ロック１（１５０）は、ランダムブロックである。アン
ド、オア、インバータ、ラッチ等のゲートレベルの標準
セル１００をＸ方向に配列し、この一次元配列が、第１
列から第ｎ列までＹ方向に並べられている。このＸ方向
は演算ブロック内のバスの走る方向と同じである。標準
セルの内部の配線にはＭ１が使われている。各標準セル
１００の中央部からこのセルに対する入出力端子１０
１，１０２がＭ２で出ている。１０３，１０４は標準セ
ルに供給される電源（Ｖｃｃ）、グランド（ＧＮＤ）線
で、Ｍ１が使われている。これらは標準セル内部でトラ
ンジスタに接続される。１０３，１０４は、Ｍ４で配線
されているＹ方向のＶｃｃ／ＧＮＤ幹線１０５，１０６
に接続される。標準セルの一次元配列の間には配線領域
がとられる。標準セル間の配線、および制御ブロックや
演算ブロック間の配線は、Ｘ方向でＭ１とＭ３が使わ
れ、Ｙ方向でＭ２をが用いられる。例えば、１０７はＹ
方向のＭ２配線であり、１０８はＸ方向のＭ１配線、１
０９はＸ方向のＭ３配線である。Ｍ３配線は配線領域だ
けでなく標準セルの上空も通過可能である。このように
Ｘ方向の配線にＭ１，Ｍ３を割り当てることにより、制
御ブロック１（１５０）のＹ方向の長さが最小化でき
る。Ｘ方向とＹ方向との配線を接続する場合にはその接
点にスルーホールが打たれている。演算ブロック２（１
５１）は、規則構造ブロックである。ビット単位に繰返
して使用することが可能なビットセルに論理構造が分割
して構成されている。ビットセル１２０は入力セレクタ
２０２を構成するためのセルで第０ビットから第３１ビ
ットまでＹ方向に基本的に同一のセルが配列されてい
る。だだし、奇数ビット目のセル（例えば、セル１２
１）はＹ方向にミラー反転されている。これは、Ｙ方向
で隣合うビットセルに供給するＶｃｃ／ＧＮＤ線を共用
するためである。１２２、１２３、１２４、１２５はそ
れぞれ入力セレクタ２０３、ＡＬＵ２０４、出力ラッチ
２０５、バスドライバ２０６を構成するためのビットセ
ルである。
で、第２図の制御ブロック１（２１１）と演算ブロック
（２０９）部を示したものである。１５０が第２図にお
ける制御ブロック１（２１１）のレイアウトで、１５１
が演算ブロック（２０９）のレイアウトである。制御ブ
ロック１（１５０）は、ランダムブロックである。アン
ド、オア、インバータ、ラッチ等のゲートレベルの標準
セル１００をＸ方向に配列し、この一次元配列が、第１
列から第ｎ列までＹ方向に並べられている。このＸ方向
は演算ブロック内のバスの走る方向と同じである。標準
セルの内部の配線にはＭ１が使われている。各標準セル
１００の中央部からこのセルに対する入出力端子１０
１，１０２がＭ２で出ている。１０３，１０４は標準セ
ルに供給される電源（Ｖｃｃ）、グランド（ＧＮＤ）線
で、Ｍ１が使われている。これらは標準セル内部でトラ
ンジスタに接続される。１０３，１０４は、Ｍ４で配線
されているＹ方向のＶｃｃ／ＧＮＤ幹線１０５，１０６
に接続される。標準セルの一次元配列の間には配線領域
がとられる。標準セル間の配線、および制御ブロックや
演算ブロック間の配線は、Ｘ方向でＭ１とＭ３が使わ
れ、Ｙ方向でＭ２をが用いられる。例えば、１０７はＹ
方向のＭ２配線であり、１０８はＸ方向のＭ１配線、１
０９はＸ方向のＭ３配線である。Ｍ３配線は配線領域だ
けでなく標準セルの上空も通過可能である。このように
Ｘ方向の配線にＭ１，Ｍ３を割り当てることにより、制
御ブロック１（１５０）のＹ方向の長さが最小化でき
る。Ｘ方向とＹ方向との配線を接続する場合にはその接
点にスルーホールが打たれている。演算ブロック２（１
５１）は、規則構造ブロックである。ビット単位に繰返
して使用することが可能なビットセルに論理構造が分割
して構成されている。ビットセル１２０は入力セレクタ
２０２を構成するためのセルで第０ビットから第３１ビ
ットまでＹ方向に基本的に同一のセルが配列されてい
る。だだし、奇数ビット目のセル（例えば、セル１２
１）はＹ方向にミラー反転されている。これは、Ｙ方向
で隣合うビットセルに供給するＶｃｃ／ＧＮＤ線を共用
するためである。１２２、１２３、１２４、１２５はそ
れぞれ入力セレクタ２０３、ＡＬＵ２０４、出力ラッチ
２０５、バスドライバ２０６を構成するためのビットセ
ルである。
【００１３】１３３，１３４はビットセルに供給される
電源（Ｖｃｃ）、グランド（ＧＮＤ）線で、Ｍ１が使わ
れている。これらはビットセル内部でトランジスタに接
続される。１３３，１３４は、Ｍ４で配線されているＹ
方向のＶｃｃ／ＧＮＤ幹線１０５，１０６に接続され
る。ビットセル内部の配線にはＭ１が使われている。１
２７、１３２はそれぞれ第０ビット、第１ビット目のＡ
バス配線である。１２８、１３１はそれぞれ第０ビッ
ト、第１ビット目のＢバス配線である。１２９、１３０
はそれぞれ第０ビット、第１ビット目のＣバス配線であ
る。これらのセル間を渡るＡバス配線、Ｂバス配線、Ｃ
バス配線にはＭ３が用いられてる。バス配線から下部の
ビットセル内のトランジスタのゲートやドレインに接続
する場合には、スルーホール１２６が打たれる。制御ブ
ロック１（１５０）から入力される制御信号１１１〜１
１８にはＭ２を用いる。制御信号１１１〜１１４は入力
セレクタ２０２，２０３のための制御信号２１３に対応
し、１１５から１１６はＡＬＵ２０４のための制御信号
２１４、１１７は出力ラッチ２０５のための制御信号２
１５、１１８はバスドライバ２０６のための制御信号２
１６に対応する。Ｍ４で配線されているＹ方向のＶｃｃ
／ＧＮＤ幹線１０５，１０６はＭ４が最上位層であるの
で他の金属配線層Ｍ１，Ｍ２，Ｍ３の上空およびセルの
上空をオーバーラップして配線できるため、十分な幅を
もたせて、自由にチップ上を配線することが可能であ
る。例えば、図３に示すようにＶｃｃ幹線、ＧＮＤ幹線
１０５，１０６が櫛型上に他の金属配線層Ｍ１，Ｍ２，
Ｍ３の上空およびセルの上空をオーバーラップしてレイ
アウトされることも可能である。
電源（Ｖｃｃ）、グランド（ＧＮＤ）線で、Ｍ１が使わ
れている。これらはビットセル内部でトランジスタに接
続される。１３３，１３４は、Ｍ４で配線されているＹ
方向のＶｃｃ／ＧＮＤ幹線１０５，１０６に接続され
る。ビットセル内部の配線にはＭ１が使われている。１
２７、１３２はそれぞれ第０ビット、第１ビット目のＡ
バス配線である。１２８、１３１はそれぞれ第０ビッ
ト、第１ビット目のＢバス配線である。１２９、１３０
はそれぞれ第０ビット、第１ビット目のＣバス配線であ
る。これらのセル間を渡るＡバス配線、Ｂバス配線、Ｃ
バス配線にはＭ３が用いられてる。バス配線から下部の
ビットセル内のトランジスタのゲートやドレインに接続
する場合には、スルーホール１２６が打たれる。制御ブ
ロック１（１５０）から入力される制御信号１１１〜１
１８にはＭ２を用いる。制御信号１１１〜１１４は入力
セレクタ２０２，２０３のための制御信号２１３に対応
し、１１５から１１６はＡＬＵ２０４のための制御信号
２１４、１１７は出力ラッチ２０５のための制御信号２
１５、１１８はバスドライバ２０６のための制御信号２
１６に対応する。Ｍ４で配線されているＹ方向のＶｃｃ
／ＧＮＤ幹線１０５，１０６はＭ４が最上位層であるの
で他の金属配線層Ｍ１，Ｍ２，Ｍ３の上空およびセルの
上空をオーバーラップして配線できるため、十分な幅を
もたせて、自由にチップ上を配線することが可能であ
る。例えば、図３に示すようにＶｃｃ幹線、ＧＮＤ幹線
１０５，１０６が櫛型上に他の金属配線層Ｍ１，Ｍ２，
Ｍ３の上空およびセルの上空をオーバーラップしてレイ
アウトされることも可能である。
【００１４】
【発明の効果】以上のように４つの金属配線層の役割を
決め、レイアウトすることにより次の効果が生まれてく
る。Ｍ４、Ｍ３は最上位および上位にあるのでその層の
厚みをＭ１、Ｍ２より厚くすることができるため電気抵
抗を下げることができる。また、上位にあることにより
基板との距離が離れ、配線容量も低減できる。このた
め、規則構造ブロックのバス配線にＭ３を用いることに
より、遅延時間の削減に役立つ。また、電源幹線に電気
抵抗の少ないＭ４を用いることにより、動作時の電流に
よる電圧ドロップを少なくすることができ、また、Ｍ４
は最上位にあるために他の配線層の上空にオーバーラッ
プしてレイアウト可能であるために、電源配線の幅を太
くでき、しかも全体のレイアウト面積が小さくできる。
Ｍ２はＭ１とＭ３の中間に位置するため一つのスルーホ
ールを介して、Ｍ１にもＭ３にも容易に接続可能であ
る。Ｍ１は最下位にあるので、トランジスタのゲートを
構成するポリシリコン層や、ソース、ドレインを構成す
る不純物層との接続が容易である。規則構造ブロックで
はビットセル内配線にＭ１だけを用いているのでビット
セル上空の任意のＸ方向にＭ３配線（バス配線）を走ら
せることが可能であり、また、任意のＹ方向にＭ２配線
を走らせることが可能である。これにより、規則構造ブ
ロックの面積の最小化、それに伴い制御信号の最短化が
可能となる。ランダムブロックでは標準セル内配線にＭ
１だけを用いているので標準セル上空の任意のＸ方向に
Ｍ３配線（バス配線）を走らせることが可能であり、ま
た、任意のＹ方向にＭ２配線を走らせることが可能であ
る。これにより、ランダムブロックの面積を最小化、そ
れに伴い各信号の最短化が可能となる。規則構造ブロッ
クとランダムブロック間を接続する制御信号は規則構造
ブロックでＭ２を用いてＹ方向に配線されて、この方向
はランダムブロックのＭ２配線の方向に一致している。
このため、両ブロック間を制御信号が渡るときの配線層
のつなぎ変えが最小限に抑えられる、ブロック間領域の
面積およびスピードロスがなくなる。
決め、レイアウトすることにより次の効果が生まれてく
る。Ｍ４、Ｍ３は最上位および上位にあるのでその層の
厚みをＭ１、Ｍ２より厚くすることができるため電気抵
抗を下げることができる。また、上位にあることにより
基板との距離が離れ、配線容量も低減できる。このた
め、規則構造ブロックのバス配線にＭ３を用いることに
より、遅延時間の削減に役立つ。また、電源幹線に電気
抵抗の少ないＭ４を用いることにより、動作時の電流に
よる電圧ドロップを少なくすることができ、また、Ｍ４
は最上位にあるために他の配線層の上空にオーバーラッ
プしてレイアウト可能であるために、電源配線の幅を太
くでき、しかも全体のレイアウト面積が小さくできる。
Ｍ２はＭ１とＭ３の中間に位置するため一つのスルーホ
ールを介して、Ｍ１にもＭ３にも容易に接続可能であ
る。Ｍ１は最下位にあるので、トランジスタのゲートを
構成するポリシリコン層や、ソース、ドレインを構成す
る不純物層との接続が容易である。規則構造ブロックで
はビットセル内配線にＭ１だけを用いているのでビット
セル上空の任意のＸ方向にＭ３配線（バス配線）を走ら
せることが可能であり、また、任意のＹ方向にＭ２配線
を走らせることが可能である。これにより、規則構造ブ
ロックの面積の最小化、それに伴い制御信号の最短化が
可能となる。ランダムブロックでは標準セル内配線にＭ
１だけを用いているので標準セル上空の任意のＸ方向に
Ｍ３配線（バス配線）を走らせることが可能であり、ま
た、任意のＹ方向にＭ２配線を走らせることが可能であ
る。これにより、ランダムブロックの面積を最小化、そ
れに伴い各信号の最短化が可能となる。規則構造ブロッ
クとランダムブロック間を接続する制御信号は規則構造
ブロックでＭ２を用いてＹ方向に配線されて、この方向
はランダムブロックのＭ２配線の方向に一致している。
このため、両ブロック間を制御信号が渡るときの配線層
のつなぎ変えが最小限に抑えられる、ブロック間領域の
面積およびスピードロスがなくなる。
【図１】本発明の実施例による集積回路の４層の金属配
線層を用いたレイアウト構成を示す図である。
線層を用いたレイアウト構成を示す図である。
【図２】第１図のレイアウト構成に対応する部分の回路
ブロック図を示す図である。
ブロック図を示す図である。
【図３】図１の集積回路の実施例の最上位金属層を用い
た電源幹線のレイアウト例を示す図である。
た電源幹線のレイアウト例を示す図である。
１００：標準セル、１０５：Ｖｃｃ幹線（Ｍ４）、１０
６：ＧＮＤ幹線（Ｍ４）、１０７：Ｙ方向配線（Ｍ
２）、１０８：Ｘ方向配線（Ｍ１）、１０９：Ｘ方向配
線（Ｍ３）、１１１〜１１８：演算ブロックの制御信号
（Ｍ２）、１２７〜１３２：バス配線（Ｍ３）、２０
１：入力バス、２０２：出力バス、２０９：演算ブロッ
ク、２１１：制御ブロック。
６：ＧＮＤ幹線（Ｍ４）、１０７：Ｙ方向配線（Ｍ
２）、１０８：Ｘ方向配線（Ｍ１）、１０９：Ｘ方向配
線（Ｍ３）、１１１〜１１８：演算ブロックの制御信号
（Ｍ２）、１２７〜１３２：バス配線（Ｍ３）、２０
１：入力バス、２０２：出力バス、２０９：演算ブロッ
ク、２１１：制御ブロック。
Claims (2)
- 【請求項１】最下位層と、下位層と、上位層と、最上位
層との４つの金属層を内部信号の配線に用いる集積回路
であって、 該集積回路は、 バス配線を含む規則構造ブロックと、 上記規則構造ブロックを制御する制御回路を含むランダ
ムブロックとを同一チップ上に具備してなり、 上記規則構造ブロックはビットセルの２次元配列で構成
され、上記ビットセルの内部の配線には上記最下位層が
使用され、上記バス配線には上位層が使用されてなり、 上記ランダムブロックから上記規則構造ブロックへの制
御信号には上記下位層が使用され、 上記ランダムブロックは標準セルの複数の一次元配列で
構成され、上記一次元配列は上記規則構造ブロック内の
上記バス配線と並行に位置し、上記標準セルの内部の配
線には上記最下位層が使用され、上記ランダムブロック
内の上記標準セル間および上記規則構造ブロックとの配
線で上記一次元配列と並行方向の配線には上記最下位層
あるいは上記上位層が使用され、垂直方向の配線には上
記下位層が使用され、 上記規則構造ブロックの上記ビットセル列、および、上
記ランダムブロックの上記標準セル列へ接続される電源
幹線には上記最上位層が使用されることを特徴とする多
層配線層を用いたことを特徴とする集積回路。 - 【請求項２】上記規則構造ブロックと上記制御回路とは
プロセッサの演算器と該演算器を制御する制御回路であ
ることを特徴とする請求項１に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988493A JPH06232262A (ja) | 1993-02-08 | 1993-02-08 | 多層配線層を用いた集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988493A JPH06232262A (ja) | 1993-02-08 | 1993-02-08 | 多層配線層を用いた集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232262A true JPH06232262A (ja) | 1994-08-19 |
Family
ID=12011636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988493A Pending JPH06232262A (ja) | 1993-02-08 | 1993-02-08 | 多層配線層を用いた集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232262A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001591A1 (fr) * | 2001-06-25 | 2003-01-03 | Hitachi, Ltd | Circuit integre semiconducteur, procede et systeme de fabrication de ce dernier |
| JP2011171415A (ja) * | 2010-02-17 | 2011-09-01 | Seiko Epson Corp | 半導体集積回路 |
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
-
1993
- 1993-02-08 JP JP1988493A patent/JPH06232262A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003001591A1 (fr) * | 2001-06-25 | 2003-01-03 | Hitachi, Ltd | Circuit integre semiconducteur, procede et systeme de fabrication de ce dernier |
| JP2011171415A (ja) * | 2010-02-17 | 2011-09-01 | Seiko Epson Corp | 半導体集積回路 |
| JP2012120110A (ja) * | 2010-12-03 | 2012-06-21 | Rohm Co Ltd | リコンフィギュラブルロジック装置 |
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