JP3262426B2 - 半導体集積回路装置のレイアウト方法 - Google Patents
半導体集積回路装置のレイアウト方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、クロックスキューを低
減させる半導体集積回路装置を形成するためのレイアウ
ト方法に関するものである。
減させる半導体集積回路装置を形成するためのレイアウ
ト方法に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の設計工程における
レイアウト設計を行う際には、設計に要する時間や労力
を削減したり各種検証を容易にするためにトランジスタ
やキャパシタなどの素子をチップ上に１つずつレイアウ
トするのではなく、ある程度の論理機能を持った機能ブ
ロックごとのレイアウト設計を予め完了しておいてから
機能ブロック間の配置・配線設計を行いながらチップ全
体のレイアウトを完成するのが一般的である。半導体チ
ップにデジタルシステムを構成する半導体集積回路装置
は、同期式順序回路で構成されている。同期式のシステ
ムにおいては、システム内に分配されたクロック信号を
基本にしてタイミングを動作させている。半導体集積回
路装置は、クロックを内部に分配する場合、一般に、半
導体集積回路装置の入力回路であるメインクロックバッ
ファから直接負荷となるフリップフロップ（Ｆ／Ｆ）な
どの素子に分配しているが、半導体集積回路装置は大規
模化する傾向にあり、１つのメインクロックバッファで
すべての負荷を駆動することは困難になってきている。
したがって、現在は、メインクロックバッファと負荷と
の間にサブクロックバッファを配置し、クロック信号を
複数のサブクロックバッファから供給するようにしてい
る。
レイアウト設計を行う際には、設計に要する時間や労力
を削減したり各種検証を容易にするためにトランジスタ
やキャパシタなどの素子をチップ上に１つずつレイアウ
トするのではなく、ある程度の論理機能を持った機能ブ
ロックごとのレイアウト設計を予め完了しておいてから
機能ブロック間の配置・配線設計を行いながらチップ全
体のレイアウトを完成するのが一般的である。半導体チ
ップにデジタルシステムを構成する半導体集積回路装置
は、同期式順序回路で構成されている。同期式のシステ
ムにおいては、システム内に分配されたクロック信号を
基本にしてタイミングを動作させている。半導体集積回
路装置は、クロックを内部に分配する場合、一般に、半
導体集積回路装置の入力回路であるメインクロックバッ
ファから直接負荷となるフリップフロップ（Ｆ／Ｆ）な
どの素子に分配しているが、半導体集積回路装置は大規
模化する傾向にあり、１つのメインクロックバッファで
すべての負荷を駆動することは困難になってきている。
したがって、現在は、メインクロックバッファと負荷と
の間にサブクロックバッファを配置し、クロック信号を
複数のサブクロックバッファから供給するようにしてい
る。
【０００３】しかし、ＣＰＵ(Central Processing Uni
t) などの論理半導体集積回路装置では、動作の高速化
が要求され、これにともなって高いクロック周波数で動
作する論理半導体集積回路装置が増えている。この様な
高いクロック周波数で動作する半導体集積回路装置など
では回路が大きくなり、１つのトリガ信号数多く負荷の
起動に用いる場合には、クロックの伝送路の遅延によっ
てクロックのズレが発生し、クロックのタイミングがシ
ステム内で時間差を持つクロックスキュー(ClockSkew)
が発生して誤動作を起こす原因となっていた。クロック
スキューのない理想的なクロック分配は、半導体チップ
のいずれの場所においても全く同じクロック信号が得ら
れることであるが、実際にはクロック信号を引き回す配
線或いは接続しているＦ／Ｆなどの素子によって遅れが
生じ、このため、クロック信号の入力から最も近い素子
で得られたクロック信号と入力から最も遠い素子で得ら
れたクロック信号との間には到達時間差（クロックスキ
ュー）が生じる。したがって、このクロックスキューを
抑えることが、大規模化、高速化する半導体集積回路装
置にとって重要な課題である。
t) などの論理半導体集積回路装置では、動作の高速化
が要求され、これにともなって高いクロック周波数で動
作する論理半導体集積回路装置が増えている。この様な
高いクロック周波数で動作する半導体集積回路装置など
では回路が大きくなり、１つのトリガ信号数多く負荷の
起動に用いる場合には、クロックの伝送路の遅延によっ
てクロックのズレが発生し、クロックのタイミングがシ
ステム内で時間差を持つクロックスキュー(ClockSkew)
が発生して誤動作を起こす原因となっていた。クロック
スキューのない理想的なクロック分配は、半導体チップ
のいずれの場所においても全く同じクロック信号が得ら
れることであるが、実際にはクロック信号を引き回す配
線或いは接続しているＦ／Ｆなどの素子によって遅れが
生じ、このため、クロック信号の入力から最も近い素子
で得られたクロック信号と入力から最も遠い素子で得ら
れたクロック信号との間には到達時間差（クロックスキ
ュー）が生じる。したがって、このクロックスキューを
抑えることが、大規模化、高速化する半導体集積回路装
置にとって重要な課題である。
【０００４】
【発明が解決しようとする課題】クロックスキューを抑
えたクロック分配方法としては、図８に示すＨ−トリー
が知られている。図は、半導体チップに形成されたクロ
ック信号の分配配線図である。メインクロックバッファ
１から供給されるクロック信号を分配するクロック信号
線３０は、Ｈ形に繰返し配線されている。クロック信号
によって駆動されるＦ／Ｆなどの素子２は、クロック信
号線３０によって対称形に等しい長さで２個ずつ結線さ
れている。このように配線することにより、全ての素子
又は素子群２が等ディレイを保ち、クロックスキュー最
小でクロック信号を供給している。しかし、この方法で
はＦ／Ｆなどの素子２が４の倍数個あり、かつ対称形に
素子２が配置されていて、素子２の容量が皆等しくなけ
れば、クロック信号が等しく供給されない。１例とし
て、図９のクロック信号の分配配線図を示すと、６個の
素子２が配置されている。この素子の配置でＨ−トリー
配線を保つと、図中左側のクロック信号線３０が増える
ために、目的とする等ディレイ及びスキュー最小化が崩
れる。また、素子の容量が異なっていても等ディレイで
は無くなる。
えたクロック分配方法としては、図８に示すＨ−トリー
が知られている。図は、半導体チップに形成されたクロ
ック信号の分配配線図である。メインクロックバッファ
１から供給されるクロック信号を分配するクロック信号
線３０は、Ｈ形に繰返し配線されている。クロック信号
によって駆動されるＦ／Ｆなどの素子２は、クロック信
号線３０によって対称形に等しい長さで２個ずつ結線さ
れている。このように配線することにより、全ての素子
又は素子群２が等ディレイを保ち、クロックスキュー最
小でクロック信号を供給している。しかし、この方法で
はＦ／Ｆなどの素子２が４の倍数個あり、かつ対称形に
素子２が配置されていて、素子２の容量が皆等しくなけ
れば、クロック信号が等しく供給されない。１例とし
て、図９のクロック信号の分配配線図を示すと、６個の
素子２が配置されている。この素子の配置でＨ−トリー
配線を保つと、図中左側のクロック信号線３０が増える
ために、目的とする等ディレイ及びスキュー最小化が崩
れる。また、素子の容量が異なっていても等ディレイで
は無くなる。
【０００５】図１０乃至図１２は、従来の別のクロック
配線方法であり、図１０は、メインクロックバッファ１
に接続したクロック信号線３０をメッシュ状に配線し、
その配線にサブクロックバッファ４を等間隔に配置す
る。各サブクロックバッファ４に所望の数のＦ／Ｆなど
の素子２を配置し、クロックを分割してこれら素子を駆
動する。図１１は、メインクロックバッファ１に接続し
たクロック信号線３０をツリー状に配線し、その配線に
サブクロックバッファ４をクロックスキューに注意しな
がら配置する。各サブクロックバッファ４に所望の数の
Ｆ／Ｆなどの素子２を配置し、クロックを分割してこれ
ら素子を駆動する。図１２は、半導体チップ１０上に形
成された多層配線の１層５０をクロック信号線の配線に
用いる構造になっている。これは、Ｆ／Ｆなどの素子２
が配置された半導体チップ１０上の多層配線のアルミニ
ウムなどの所定の金属配線層５０にクロックスキューを
抑えるのを考慮しながらクロック信号線を形成する。素
子と信号線の間は、層間絶縁膜に形成したコンタクト孔
７０を介して接続される。
配線方法であり、図１０は、メインクロックバッファ１
に接続したクロック信号線３０をメッシュ状に配線し、
その配線にサブクロックバッファ４を等間隔に配置す
る。各サブクロックバッファ４に所望の数のＦ／Ｆなど
の素子２を配置し、クロックを分割してこれら素子を駆
動する。図１１は、メインクロックバッファ１に接続し
たクロック信号線３０をツリー状に配線し、その配線に
サブクロックバッファ４をクロックスキューに注意しな
がら配置する。各サブクロックバッファ４に所望の数の
Ｆ／Ｆなどの素子２を配置し、クロックを分割してこれ
ら素子を駆動する。図１２は、半導体チップ１０上に形
成された多層配線の１層５０をクロック信号線の配線に
用いる構造になっている。これは、Ｆ／Ｆなどの素子２
が配置された半導体チップ１０上の多層配線のアルミニ
ウムなどの所定の金属配線層５０にクロックスキューを
抑えるのを考慮しながらクロック信号線を形成する。素
子と信号線の間は、層間絶縁膜に形成したコンタクト孔
７０を介して接続される。
【０００６】アルミニウム配線層５０は、全面クロック
となり、外部入力部６０からクロックを一括ドライブし
てＦ／Ｆなどの素子を駆動する。この図の配線では、配
線設計の自由度が高いのでクロックスキューは十分抑え
ることができる。いずれの例においても、論理設計が行
われてから、レイアウト設計時においてクロックスキュ
ーを低減するために、チップ全体に対してサブクロック
バッファを発生させ、そこにクロック配線を形成してい
る。これらの方法を用いて従来は半導体集積回路のクロ
ックスキューを低減させているが、この半導体集積回路
装置が大規模になり、その高速化、微細化が進む中で、
従来から知られている方法では、十分対応が出来なくな
っている。本発明は、このような事情により成されたも
のであり、クロックスキューを限りなく０に近ずけるこ
との出来るクロック信号配線を備えた半導体集積回路装
置のレイアウト方法を提供することを目的にしている。
となり、外部入力部６０からクロックを一括ドライブし
てＦ／Ｆなどの素子を駆動する。この図の配線では、配
線設計の自由度が高いのでクロックスキューは十分抑え
ることができる。いずれの例においても、論理設計が行
われてから、レイアウト設計時においてクロックスキュ
ーを低減するために、チップ全体に対してサブクロック
バッファを発生させ、そこにクロック配線を形成してい
る。これらの方法を用いて従来は半導体集積回路のクロ
ックスキューを低減させているが、この半導体集積回路
装置が大規模になり、その高速化、微細化が進む中で、
従来から知られている方法では、十分対応が出来なくな
っている。本発明は、このような事情により成されたも
のであり、クロックスキューを限りなく０に近ずけるこ
との出来るクロック信号配線を備えた半導体集積回路装
置のレイアウト方法を提供することを目的にしている。
【０００７】
【課題を解決するための手段】本発明は、１つのサブク
ロックバッファを核とした基本セルパネルを２ｎ個と、
基本配線パネル及び基本パネルを用いてメインクロック
バッファから各サブクロックバッファまでのクロック信
号線路の配線距離をどの経路においてもすべて同じ様に
レイアウトすることに特徴がある。
ロックバッファを核とした基本セルパネルを２ｎ個と、
基本配線パネル及び基本パネルを用いてメインクロック
バッファから各サブクロックバッファまでのクロック信
号線路の配線距離をどの経路においてもすべて同じ様に
レイアウトすることに特徴がある。
【０００８】すなわち、本発明の半導体集積回路装置の
レイアウト方法は、１つのサブクロックバッファを核と
する２個又は４個の基本セルパネルを用意し、これを半
導体チップの所定の位置に配置する手段と、前記サブク
ロックバッファ間に所定の配線長を有するＩ型又はＨ型
配線を備えた基本配線パネルを配置して前記基本セルパ
ネルと前記基本配線パネルを組合わせて前記サブクロッ
クバッファ間を接続するクロック信号線を形成する手段
と、前記半導体チップにメインクロックバッファを配置
し、このメインクロックバッファと前記基本配線パネル
の配線とを結線する手段とを備え、前記メインクロック
バッファから前記各サブクロックバッファまでの配線距
離をすべて等しくすることを第１の特徴としている。
レイアウト方法は、１つのサブクロックバッファを核と
する２個又は４個の基本セルパネルを用意し、これを半
導体チップの所定の位置に配置する手段と、前記サブク
ロックバッファ間に所定の配線長を有するＩ型又はＨ型
配線を備えた基本配線パネルを配置して前記基本セルパ
ネルと前記基本配線パネルを組合わせて前記サブクロッ
クバッファ間を接続するクロック信号線を形成する手段
と、前記半導体チップにメインクロックバッファを配置
し、このメインクロックバッファと前記基本配線パネル
の配線とを結線する手段とを備え、前記メインクロック
バッファから前記各サブクロックバッファまでの配線距
離をすべて等しくすることを第１の特徴としている。
【０００９】また、本発明の半導体集積回路装置のレイ
アウト方法は、１つのサブクロックバッファを核とする
２個又は４個の基本セルパネルを用意し、これを所定の
位置に配置する手段と、前記サブクロックバッファ間に
所定の配線長を有するＩ型又はＨ型配線を備えた基本配
線パネルを配置し、前記基本セルパネルと前記基本配線
パネルを組合わせて前記サブクロックバッファ間を接続
するクロック信号線を形成する配線を備えた基本パネル
を形成する手段と、半導体チップに複数個の前記基本パ
ネルを配置することによって２ｎ（ｎ＝１２、３・・
・）個のサブクロックバッファとその間に配置された配
線とを形成する手段と、前記基本パネル間に複数の基本
配線パネルを配置し、この基本パネルの前記配線間を前
記基本配線パネルに形成されている配線で結線する手段
と、前記半導体チップにメインクロックバッファを配置
し、このメインクロックバッファと前記基本配線パネル
の配線とを結線する手段とを備え、前記メインクロック
バッファから前記各サブクロックバッファまでの配線距
離はすべて等しくすることを第２の特徴としている。前
記基本セルパネルには、半導体集積回路の素子となる複
数のＣＭＯＳトランジスタをマトリクス状に配列しても
良い。
アウト方法は、１つのサブクロックバッファを核とする
２個又は４個の基本セルパネルを用意し、これを所定の
位置に配置する手段と、前記サブクロックバッファ間に
所定の配線長を有するＩ型又はＨ型配線を備えた基本配
線パネルを配置し、前記基本セルパネルと前記基本配線
パネルを組合わせて前記サブクロックバッファ間を接続
するクロック信号線を形成する配線を備えた基本パネル
を形成する手段と、半導体チップに複数個の前記基本パ
ネルを配置することによって２ｎ（ｎ＝１２、３・・
・）個のサブクロックバッファとその間に配置された配
線とを形成する手段と、前記基本パネル間に複数の基本
配線パネルを配置し、この基本パネルの前記配線間を前
記基本配線パネルに形成されている配線で結線する手段
と、前記半導体チップにメインクロックバッファを配置
し、このメインクロックバッファと前記基本配線パネル
の配線とを結線する手段とを備え、前記メインクロック
バッファから前記各サブクロックバッファまでの配線距
離はすべて等しくすることを第２の特徴としている。前
記基本セルパネルには、半導体集積回路の素子となる複
数のＣＭＯＳトランジスタをマトリクス状に配列しても
良い。
【００１０】
【作用】２ｎ個のサブクロックバッファは、その２個を
結線して基本パネルとするか、もしくは２個づつ所定の
配線長の配線で接続し、この配線で接続された２個のサ
ブクロックバッファの２組を前記所定の配線長の配線の
中心点で結線して基本パネルとする。本発明では、これ
ら基本パネルを用いて半導体チップにクロック信号線を
配線する。２個のサブクロックバッファを配線で結んで
形成した基本パネル及びこの配線で結ばれた２個のサブ
クロックバッファを結ぶ配線間を結んで形成された４つ
のサブクロックバッファからなる基本パネルのいずれか
１つのみを用いて半導体チップにクロック信号線を形成
するか、複数の基本パネルを繰り返し半導体チップに配
置し、これらを一定の長さの配線で結べばメインクロッ
クバッファから各サブクロックバッファまでの配線距離
は全て同じ長さにすることができる。
結線して基本パネルとするか、もしくは２個づつ所定の
配線長の配線で接続し、この配線で接続された２個のサ
ブクロックバッファの２組を前記所定の配線長の配線の
中心点で結線して基本パネルとする。本発明では、これ
ら基本パネルを用いて半導体チップにクロック信号線を
配線する。２個のサブクロックバッファを配線で結んで
形成した基本パネル及びこの配線で結ばれた２個のサブ
クロックバッファを結ぶ配線間を結んで形成された４つ
のサブクロックバッファからなる基本パネルのいずれか
１つのみを用いて半導体チップにクロック信号線を形成
するか、複数の基本パネルを繰り返し半導体チップに配
置し、これらを一定の長さの配線で結べばメインクロッ
クバッファから各サブクロックバッファまでの配線距離
は全て同じ長さにすることができる。
【００１１】
【実施例】以下、図１を参照して本発明の実施例を説明
する。図１は、この実施例によってレイアウトされた例
えばマスタスライス式の半導体集積回路装置のクロック
信号線を示した半導体チップの平面図である。半導体チ
ップ１０の集積回路が形成される表面には、サブクロッ
クバッファ４がマトリクス状に配置されており、各サブ
クロックバッファ４には、その周辺に形成されているフ
リップフロップ（以下、Ｆ／Ｆという）などの素子２に
接続されており、これら素子２はこのサブクロックバッ
ファ４を介してクロック信号によって駆動される。半導
体チップ１０に配置されるサブクロックバッファ４の数
は、２ｎ（ｎ＝１、２、３、・・・）個であり、この実
施例では、１６個（ｎ＝４）が配置されている。向い合
う１対のサブクロックバッファ４は、所定の配線長Ｌを
有する第１の配線３１によって接続されている。ここで
は、８つのサブクロックバッファ対が形成されるが、隣
接する２つの対は、第２の配線３２によって電気的に接
続される。この実施例では第２の配線３２の配線長は、
第１の配線長Ｌと同じであるが、この長さはとくに同じ
にする必要はない。２つの対を接続するには、第２の配
線３２は、各対の第２の配線３２の中心点に接続する。
する。図１は、この実施例によってレイアウトされた例
えばマスタスライス式の半導体集積回路装置のクロック
信号線を示した半導体チップの平面図である。半導体チ
ップ１０の集積回路が形成される表面には、サブクロッ
クバッファ４がマトリクス状に配置されており、各サブ
クロックバッファ４には、その周辺に形成されているフ
リップフロップ（以下、Ｆ／Ｆという）などの素子２に
接続されており、これら素子２はこのサブクロックバッ
ファ４を介してクロック信号によって駆動される。半導
体チップ１０に配置されるサブクロックバッファ４の数
は、２ｎ（ｎ＝１、２、３、・・・）個であり、この実
施例では、１６個（ｎ＝４）が配置されている。向い合
う１対のサブクロックバッファ４は、所定の配線長Ｌを
有する第１の配線３１によって接続されている。ここで
は、８つのサブクロックバッファ対が形成されるが、隣
接する２つの対は、第２の配線３２によって電気的に接
続される。この実施例では第２の配線３２の配線長は、
第１の配線長Ｌと同じであるが、この長さはとくに同じ
にする必要はない。２つの対を接続するには、第２の配
線３２は、各対の第２の配線３２の中心点に接続する。
【００１２】このように、サブクロックバッファ４は、
Ｈ型配線によって電気的に接続された４つのサブクロッ
クバッファ４を１組（第１のグループ）とする４組に分
けられる。各２組は、第２の配線３２の中心点を第３の
配線３３で結線し、８個のサブクロックバッファ４を電
気的に接続した第２のグループの２グループを形成す
る。第３の配線３３の配線長は、例えば、第１の配線の
配線長の２倍（２Ｌ）である。この２グループは、第３
の配線３３の中心点を第４の配線３４で結線して１６個
のサブクロックバッファ４を全て電気的に接続する。第
４の配線３４の配線長は、例えば、第３の配線の配線長
と同じである。半導体チップ１０には、外部から供給さ
れるクロック信号を半導体チップ内部の集積回路に分配
するメインクロックバッファ１が形成されている。この
メインクロックバッファ１と第４の配線の中心点とは、
配線９によって結線されている。前述のように、各サブ
クロックバッファ４から各素子２までは、信号線によっ
て接続されているので、クロック信号線路３は、メイン
クロックバッファ１から各素子２までの形成されてい
る。この信号線路は、図１に示されるように、大きさの
異なるＨ型配線を繰返し配線することによって形成して
いるので、メインクロックバッファ１からサブクロック
バッファ４までは、どの経路を通っても常に同じ配線長
を有することになる。
Ｈ型配線によって電気的に接続された４つのサブクロッ
クバッファ４を１組（第１のグループ）とする４組に分
けられる。各２組は、第２の配線３２の中心点を第３の
配線３３で結線し、８個のサブクロックバッファ４を電
気的に接続した第２のグループの２グループを形成す
る。第３の配線３３の配線長は、例えば、第１の配線の
配線長の２倍（２Ｌ）である。この２グループは、第３
の配線３３の中心点を第４の配線３４で結線して１６個
のサブクロックバッファ４を全て電気的に接続する。第
４の配線３４の配線長は、例えば、第３の配線の配線長
と同じである。半導体チップ１０には、外部から供給さ
れるクロック信号を半導体チップ内部の集積回路に分配
するメインクロックバッファ１が形成されている。この
メインクロックバッファ１と第４の配線の中心点とは、
配線９によって結線されている。前述のように、各サブ
クロックバッファ４から各素子２までは、信号線によっ
て接続されているので、クロック信号線路３は、メイン
クロックバッファ１から各素子２までの形成されてい
る。この信号線路は、図１に示されるように、大きさの
異なるＨ型配線を繰返し配線することによって形成して
いるので、メインクロックバッファ１からサブクロック
バッファ４までは、どの経路を通っても常に同じ配線長
を有することになる。
【００１３】したがって、そのクロックスキューは殆ど
０に抑えることができる。しかし、サブクロックバッフ
ァ４から素子２までは、配線長もそのサブクロックバッ
ファ４に接続される素子の数も種々であるので、クロッ
クスキューの発生は避けられないが、この配線長の違い
も１つのサブクロックバッファの周辺の狭い領域内に限
るのでその時間差は、０〜０．２ｎｓと非常に少ない。
次に、図２乃至図４を参照してこの実施例の半導体集積
回路装置のレイアウト方法を説明する。図２は、このレ
イアウトに必要なパネルの平面図、図３及び図４は、パ
ネルを用いたレイアウト方法を説明するパネルの平面図
である。本発明は、最小単位のパネルを組合わせて半導
体チップをレイアウトするか、最小単位のパネルを組合
わせてそれより上位のパネルを形成し、この上位のパネ
ルを半導体チップに繰返し配置することによって、その
レイアウトを行う。図２は、このレイアウトに用いる最
小パネルが示されている。最小パネルには、基本セルパ
ネル５、Ｉ型配線を有する基本配線パネル６１及びＨ型
配線を有する基本配線パネル６２がある。この基本セル
パネルと基本配線パネルから基本セルを形成する。図３
は、２個のサブクロックバッファからなる基本パネル７
１である。
０に抑えることができる。しかし、サブクロックバッフ
ァ４から素子２までは、配線長もそのサブクロックバッ
ファ４に接続される素子の数も種々であるので、クロッ
クスキューの発生は避けられないが、この配線長の違い
も１つのサブクロックバッファの周辺の狭い領域内に限
るのでその時間差は、０〜０．２ｎｓと非常に少ない。
次に、図２乃至図４を参照してこの実施例の半導体集積
回路装置のレイアウト方法を説明する。図２は、このレ
イアウトに必要なパネルの平面図、図３及び図４は、パ
ネルを用いたレイアウト方法を説明するパネルの平面図
である。本発明は、最小単位のパネルを組合わせて半導
体チップをレイアウトするか、最小単位のパネルを組合
わせてそれより上位のパネルを形成し、この上位のパネ
ルを半導体チップに繰返し配置することによって、その
レイアウトを行う。図２は、このレイアウトに用いる最
小パネルが示されている。最小パネルには、基本セルパ
ネル５、Ｉ型配線を有する基本配線パネル６１及びＨ型
配線を有する基本配線パネル６２がある。この基本セル
パネルと基本配線パネルから基本セルを形成する。図３
は、２個のサブクロックバッファからなる基本パネル７
１である。
【００１４】これは、１対の基本セルパネル５を配置
し、この間にＩ型配線を有する基本配線パネル６１を配
置して形成する。図４は、４個のサブクロックバッファ
からなる基本パネル７２（Ａ）である。これは、４個の
基本セルパネル５を配置し、その間にＨ型配線を有する
基本配線パネル６２を配置して形成する。図１に示す半
導体チップ１０のクロック信号線路３をレイアウトする
には、前記基本パネルＡを利用する。４個の基本パネル
Ａを半導体チップ１０に配置し、その間に配線長２Ｌの
第３の配線３３及び第４の配線３４からなるＨ型配線を
有する基本配線パネルを配置して基本パネルＡ間を配線
する。その後第４の配線３４の中心点とメインクロック
バッファ１とを配線９で結線してクロック信号線路３を
完成させる。また、図１の半導体チップのクロック信号
線路３は、図２に示す基本セルパネル５を配置し、その
間にＨ型配線を有する基本配線パネル６２を配置してサ
ブクロックバッファ４間を配線し、さらに、配線長２Ｌ
の第３の配線３３及び第４の配線３４からなるＨ型配線
を有する配線パネルを用いて全てのサブクロックバッフ
ァ４を電気的に接続する。その後、第４の配線３４の中
心点とメインクロックバッファ１とを配線９で結線して
クロック信号線路３を完成させる。
し、この間にＩ型配線を有する基本配線パネル６１を配
置して形成する。図４は、４個のサブクロックバッファ
からなる基本パネル７２（Ａ）である。これは、４個の
基本セルパネル５を配置し、その間にＨ型配線を有する
基本配線パネル６２を配置して形成する。図１に示す半
導体チップ１０のクロック信号線路３をレイアウトする
には、前記基本パネルＡを利用する。４個の基本パネル
Ａを半導体チップ１０に配置し、その間に配線長２Ｌの
第３の配線３３及び第４の配線３４からなるＨ型配線を
有する基本配線パネルを配置して基本パネルＡ間を配線
する。その後第４の配線３４の中心点とメインクロック
バッファ１とを配線９で結線してクロック信号線路３を
完成させる。また、図１の半導体チップのクロック信号
線路３は、図２に示す基本セルパネル５を配置し、その
間にＨ型配線を有する基本配線パネル６２を配置してサ
ブクロックバッファ４間を配線し、さらに、配線長２Ｌ
の第３の配線３３及び第４の配線３４からなるＨ型配線
を有する配線パネルを用いて全てのサブクロックバッフ
ァ４を電気的に接続する。その後、第４の配線３４の中
心点とメインクロックバッファ１とを配線９で結線して
クロック信号線路３を完成させる。
【００１５】本発明では、サブクロックバッファが最小
２個から２ｎ（ｎ＝１、２、３、・・・）個の半導体チ
ップに適用できる。図５乃至図７を参照してこの発明の
レイアウト方法に適用できる半導体チップを説明する。
図は、いずれもクロック信号線路３が示された半導体チ
ップの平面図である。図５（ａ）は、２個のサブクロッ
クバッファ４を有する半導体チップ１０である。これ
は、図２に示す２個の基本セルパネル５と基本配線パネ
ル６１を配置し、基本配線パネルの配線長Ｌの第１の配
線３１の中心点とメインクロックバッファ１を配線９で
結線してクロック信号線路３を形成する。或いは、図３
に示す基本パネル７１をそのまま半導体チップ１０に配
置して形成される。図５（ｂ）は、図２に示す４個の基
本セルパネル５と基本セルパネル６２を配置し、基本配
線パネルの配線長Ｌの第２の配線３２の中心点とメイン
クロックバッファ１を配線９で結線してクロック信号線
路３を形成する。或いは、図４に示す基本パネル７２を
そのまま半導体チップ１０に配置して形成される。図６
は、３２個のサブクロックバッファ４を用いて半導体チ
ップ１０にクロック信号線路３を形成する。
２個から２ｎ（ｎ＝１、２、３、・・・）個の半導体チ
ップに適用できる。図５乃至図７を参照してこの発明の
レイアウト方法に適用できる半導体チップを説明する。
図は、いずれもクロック信号線路３が示された半導体チ
ップの平面図である。図５（ａ）は、２個のサブクロッ
クバッファ４を有する半導体チップ１０である。これ
は、図２に示す２個の基本セルパネル５と基本配線パネ
ル６１を配置し、基本配線パネルの配線長Ｌの第１の配
線３１の中心点とメインクロックバッファ１を配線９で
結線してクロック信号線路３を形成する。或いは、図３
に示す基本パネル７１をそのまま半導体チップ１０に配
置して形成される。図５（ｂ）は、図２に示す４個の基
本セルパネル５と基本セルパネル６２を配置し、基本配
線パネルの配線長Ｌの第２の配線３２の中心点とメイン
クロックバッファ１を配線９で結線してクロック信号線
路３を形成する。或いは、図４に示す基本パネル７２を
そのまま半導体チップ１０に配置して形成される。図６
は、３２個のサブクロックバッファ４を用いて半導体チ
ップ１０にクロック信号線路３を形成する。
【００１６】これは、８個の基本パネルＡを配置し、こ
れらに基本配線パネルを配置し、配線長４Ｌの第５の配
線３５の中心点とメインクロックバッファ１を配線９で
結線してクロック信号線路３を形成する。図７は、６４
個のサブクロックバッファ４を用いて半導体チップ１０
にクロック信号線路３を形成する。これは、１６個の基
本パネルＡを配置し、配線長４Ｌの第６の配線３６の中
心点とメインクロックバッファ１を配線９で結線してク
ロック信号線路３を形成する。図６及び図７に半導体チ
ップの信号線路は、図１に示す半導体チップのクロック
信号線路３のパターンをパネルとして、これを２個又は
４個を半導体チップに配置してクロック信号線路をレイ
アウトすることができる。
れらに基本配線パネルを配置し、配線長４Ｌの第５の配
線３５の中心点とメインクロックバッファ１を配線９で
結線してクロック信号線路３を形成する。図７は、６４
個のサブクロックバッファ４を用いて半導体チップ１０
にクロック信号線路３を形成する。これは、１６個の基
本パネルＡを配置し、配線長４Ｌの第６の配線３６の中
心点とメインクロックバッファ１を配線９で結線してク
ロック信号線路３を形成する。図６及び図７に半導体チ
ップの信号線路は、図１に示す半導体チップのクロック
信号線路３のパターンをパネルとして、これを２個又は
４個を半導体チップに配置してクロック信号線路をレイ
アウトすることができる。
【００１７】
【発明の効果】本発明は、サブクロックバッファを核と
した基本セルパネル、基本配線パネル及び基本パネルを
用いて、メインクロックバッファとサブクロックバッフ
ァまでのクロック信号線路の配線距離をどの経路でも同
じに形成することにより、クロックスキューを０に近づ
けることができる。これにより、実配線長でのシュミレ
ーション時に素子のホールド不足によりディレイ素子を
入れるような修正やレイアウトのやり直しという事態に
陥ることを回避できるようになる。
した基本セルパネル、基本配線パネル及び基本パネルを
用いて、メインクロックバッファとサブクロックバッフ
ァまでのクロック信号線路の配線距離をどの経路でも同
じに形成することにより、クロックスキューを０に近づ
けることができる。これにより、実配線長でのシュミレ
ーション時に素子のホールド不足によりディレイ素子を
入れるような修正やレイアウトのやり直しという事態に
陥ることを回避できるようになる。
【図１】本発明の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図２】本発明に用いる基本セルパネル及び基本配線パ
ネルの平面図。
ネルの平面図。
【図３】本発明の基本パネルを形成する工程を説明する
パネル平面図。
パネル平面図。
【図４】本発明の基本パネルを形成する工程を説明する
パネル平面図。
パネル平面図。
【図５】本発明の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図６】本発明の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図７】本発明の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図８】従来の半導体集積回路装置の半導体チップの平
面図。
面図。
【図９】従来の半導体集積回路装置の半導体チップの平
面図。
面図。
【図１０】従来の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図１１】従来の半導体集積回路装置の半導体チップの
平面図。
平面図。
【図１２】従来の半導体集積回路装置の半導体チップの
平面図。
平面図。
１ メインクロックバッファ ２ 素子 ３ クロック信号線路 ４ サブクロックバッファ ５ 基本セルパネル ９、３１、３２、３３、３４、３５、３６ 配線 １０ 半導体チップ ６１、６２ 基本配線パネル ７１、７２ 基本パネル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辺見 秀二郎 東京都渋谷区千駄ヶ谷３丁目50番11号 明星ビル 東芝情報システム株式会社内 (56)参考文献 特開 平５−233092（ＪＰ，Ａ) 特開 平５−54100（ＪＰ，Ａ) 特開 平５−152438（ＪＰ，Ａ) 特開 平４−217345（ＪＰ，Ａ) 特開 平３−114257（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 １つのサブクロックバッファを核とする
２個又は４個の基本セルパネルを用意し、これを半導体
チップの所定の位置に配置する手段と、 前記サブクロックバッファ間に所定の配線長を有するＩ
型又はＨ型配線を備えた基本配線パネルを配置して前記
基本セルパネルと前記基本配線パネルを組合わせて前記
サブクロックバッファ間を接続するクロック信号線を形
成する手段と、 前記半導体チップにメインクロックバッファを配置し、
このメインクロックバッファと前記基本配線パネルの配
線とを結線する手段とを備え、 前記メインクロックバッファから前記各サブクロックバ
ッファまでの配線距離をすべて等しくすることを特徴と
する半導体集積回路装置のレイアウト方法。 - 【請求項２】 １つのサブクロックバッファを核とする
２個又は４個の基本セルパネルを用意し、これを所定の
位置に配置する手段と、 前記サブクロックバッファ間に所定の配線長を有するＩ
型又はＨ型配線を備えた基本配線パネルを配置し、前記
基本セルパネルと前記基本配線パネルを組合わせて前記
サブクロックバッファ間を接続するクロック信号線を形
成する配線を備えた基本パネルを形成する手段と、 半導体チップに複数個の前記基本パネルを配置すること
によって、２ｎ（ｎ＝１、２、３・・・）個のサブクロ
ックバッファとその間に配置された配線とを形成する手
段と、 前記基本パネル間に複数の他の基本配線パネルを配置
し、この基本パネルの前記配線間を前記他の基本配線パ
ネルに形成されている配線で結線する手段と、 前記半導体チップにメインクロックバッファを配置し、
このメインクロックバッファと前記基本配線パネルの配
線とを結線する手段とを備え、 前記メインクロックバッファから前記各サブクロックバ
ッファまでの前記クロック信号線の配線距離はどの経路
もすべて等しくすることを特徴とする半導体集積回路装
置のレイアウト方法。 - 【請求項３】 前記基本セルパネルには、半導体集積回
路の素子となる複数のＣＭＯＳトランジスタがマトリク
ス状に配列していることを特徴とする請求項１又は請求
項２に記載の半導体集積回路装置のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25233593A JP3262426B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25233593A JP3262426B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786416A JPH0786416A (ja) | 1995-03-31 |
| JP3262426B2 true JP3262426B2 (ja) | 2002-03-04 |
Family
ID=17235842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25233593A Expired - Lifetime JP3262426B2 (ja) | 1993-09-14 | 1993-09-14 | 半導体集積回路装置のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262426B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5104592B2 (ja) * | 2008-06-27 | 2012-12-19 | 日本電気株式会社 | データ処理装置、データ処理方法およびプログラム |
-
1993
- 1993-09-14 JP JP25233593A patent/JP3262426B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0786416A (ja) | 1995-03-31 |
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