JP3742230B2 - 電流発生回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置などにおいて使用される電流発生回路及び発振信号発生回路に関する。
【0002】
【従来の技術】
図23は、発振信号発生回路の一例を示している。
【0003】
この回路の動作時には、信号OSCが電源電位Vccの状態、信号VGPが接地電位(0V)の状態、信号VGNが電源電位Vccの状態となる。
【0004】
通常、インバータ回路の動作の遅延時間は、電源電位Vccが増加するに連れて短くなる。また、キャパシタC1,C2の充放電電流値は、電源電位Vccの増加に対して電源電位Vccの1乗より大きい割合で増加する。
【0005】
従って、この回路の発振周期Toscは、電源電位Vccが増加するに連れて短くなる。
【0006】
この発振信号発生回路をタイマ回路として用いる場合、上述のように、発振周期Toscが電源電位Vccに依存するため、例えば、電源電位Vccが上昇したときに動作時間が短くなり、チップ動作のマージンが低下したり、チップ動作可能な電源電位Vccの範囲が狭くなるなどの問題があった。
【0007】
次に、図27の昇圧回路の駆動信号RING,/RINGに、図23の回路の発振信号を用いる場合について検討する。
【0008】
信号/OSCは、昇圧回路の動作時に接地電位(0V)となり、非動作時に電源電位Vccとなる。Qdlは、ディプレッション型NチャネルMOSトランジスタであり、Qnは、エンハンスメント型NチャネルMOSトランジスタを示している。
【0009】
この昇圧回路は、電源電位Vcc及び駆動信号RING,/RINGに基づいて電源電位Vccよりも高い電位を生成し、この電位を出力信号Voutとして出力する。この昇圧回路の出力電流Ioutは、一般に、Vcc−Vthn(但し、Vthnは、MOSトランジスタQnの閾値)に比例し、駆動信号RING,/RINGの発振周期Toscに反比例する。
【0010】
出力電流Iout及び消費電流Iccを具体的に数式を用いて表すと、昇圧回路の段数(図27のキャパシタ数又はインバータ数に相当)をnとした場合、
Iout= k26×(Vcc−Vthn)/Tosc …(15−1)
Icc = k27×n×(Vcc−Vthn)/Tosc …(15−2)
(但し、k26,k27は、電源電位Vccに依存しない定数)
となる。
【0011】
チップの安定動作を実現するためには、出力電流Iout及び消費電流Iccは、電源電位Vccに対する依存性が小さいことが望ましい。
【0012】
しかし、発振周期が電源電位Vccに依存するような図23の回路の発振信号を図27の昇圧回路の駆動信号として用いると、図27の昇圧回路の出力電流Iout及び消費電流Iccは、電源電位Vccが増加すると、電源電位Vccの1乗より大きい割合で増加することになり、電源電位Vccの変動に対して安定した出力電流Iout及び消費電流Iccを得ることが不可能であった。
【0013】
【発明が解決しようとする課題】
このように、従来は、電源電位Vccの上昇時に発振周期が短くなる発振信号発生回路しか存在しなかったため、例えば、この回路の発振信号を用いる昇圧回路の出力電流Iout及び消費電流Iccの電源電位Vccに対する依存性が大きく、結果として、電源電位Vccの変動に対して安定した動作が実現できない、という問題があった。
【0014】
【課題を解決するための手段】
本発明の電流発生回路は、電源電圧端子とノードの間の第1電流経路と、前記第1電流経路に含まれる第1トランジスタと、前記電源電圧端子と前記ノードの間の第2電流経路と、前記第2電流経路に含まれる少なくとも1つの第1素子と、前記ノードと接地電圧端子の間の第3電流経路と、前記第3電流経路に含まれる少なくとも1つの第2素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記電源電圧端子に直接又は他の素子を介して接続され、前記第1トランジスタに流れる第1電流を基準とした第2電流を発生する第2トランジスタとを備え、前記第1電流経路と前記第2電流経路は異なる電流経路であり、アクティブ時には、前記第1トランジスタ、前記第1素子及び前記第2素子の全てにおいて電流が流れると共に、前記第1電流は電源電圧が高くなるほど小さくなる。
【0015】
本発明の電流発生回路は、接地電圧端子とノードの間の第1電流経路と、前記第1電流経路に含まれる第1トランジスタと、電源電圧端子と前記ノードの間の第2電流経路と、前記第2電流経路に含まれる少なくとも1つの第1素子と、前記ノードと前記接地電圧端子の間の第3電流経路と、前記第3電流経路に含まれる少なくとも1つの第2素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記接地電圧端子に直接又は他の素子を介して接続され、前記第1トランジスタに流れる第1電流を基準とした第2電流を発生する第2トランジスタとを備え、前記第1電流経路と前記第3電流経路は異なる電流経路であり、アクティブ時には、前記第1トランジスタ、前記第1素子及び前記第2素子の全てにおいて電流が流れると共に、前記第1電流は電源電圧が高くなるほど大きくなる。
【0027】
【発明の実施の形態】
以下、図面を参照しながら、本発明の電流発生回路について説明する。
【0028】
図1は、差動増幅回路のシンボルを示し、図2及び図3は、図1の差動増幅回路の構成例を示している。
【0029】
本例の差動増幅回路は、二つのPチャネルMOSトランジスタと二つのNチャネルMOSトランジスタから構成され、入力信号INR,INLは、PチャネルMOSトランジスタのゲート又はNチャネルMOSトランジスタのゲートに入力される。
【0030】
図4は、差動増幅回路を用いた電流発生回路の構成例を示している。
【0031】
この回路は、定電流発生回路である。
【0032】
電源端子と接地端子の間には、PチャネルMOSトランジスタP01,P03及び抵抗R1が直列接続される。同様に、電源端子と接地端子の間には、PチャネルMOSトランジスタP02,P04及びNチャネルMOSトランジスタN01が直列接続される。
【0033】
差動増幅回路cmp1のマイナス側入力端子には、基準電位Vrefが入力され、プラス側入力端子には、MOSトランジスタP01と抵抗R1の接続ノードaの電位in01が入力される。差動増幅回路cmp1の出力電位out01は、MOSトランジスタP01,P02のゲートに入力される。
【0034】
信号ACTは、MOSトランジスタN01のゲートに入力され、信号/ACTは、MOSトランジスタP03,P04のゲートに入力される。
【0035】
以下、この電流発生回路の動作原理について説明する。
【0036】
Vrefは、基準電位であり、通常、電源電位Vccと接地電位(0V)の間の電位に設定される。この基準電位Vrefは、電源電位Vccが変動した場合(例えば、Vcc=3V〜3.6V)でも、一定値をとる(例えば、Vref=1.5V)。
【0037】
この回路の動作時において、信号ACTは、電源電位Vcc、信号/ACTは、接地電位(0V)となり、非動作時において、信号ACTは、接地電位(0V)、信号/ACTは、電源電位Vccとなる。
【0038】
ゲートに信号ACT又は信号/ACTが入力されるトランジスタ、即ち、PチャネルMOSトランジスタP03,P04及びNチャネルMOSトランジスタN01は、非動作時における消費電流I01,I02を削減する目的で設置されている。
【0039】
よって、これらMOSトランジスタP03,P04,N01の動作時の抵抗値は、他の素子(MOSトランジスタP01,P02及び抵抗R1)の抵抗値に比べてずっと小さくなるように設定される。
【0040】
このため、回路中の各電流パスの電流値I01,I02は、MOSトランジスタP01,P02及び抵抗R1の抵抗値により決定される。
【0041】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。上述したように、基準電位Vrefは、電源電位Vccに依存しない値となるため、電流I01は、
I01 = Vref/R1
となり、この電流I01も、電源電位Vccに依存しない値となる。また、トランジスタP01に流れる電流がI01となるように、差動増幅回路の出力電位out01が設定される。
【0042】
また、MOSトランジスタP04,N01の抵抗は、MOSトランジスタP02に比べてずっと小さいため、電流I02は、MOSトランジスタP02のみに依存する。
【0043】
よって、電流I02は、
I02 = k1×I01 = k1×Vref/R1
(但し、k1は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
と表され、電源電位Vccに依存しない値を実現できる。
【0044】
ここで、MOSトランジスタP01,P02は、ソース側(電源電位Vcc側)のノードの電位が共に電源電位Vccであり、また、互いにゲートが同電位である。このため、MOSトランジスタP01,P02を流れる電流は、MOSトランジスタP01,P02が五極管の電流領域で動作する範囲内(out01の電位をV(out01)、MOSトランジスタP01,P02の閾値電圧を−Vthp(Vthp>0)とすると、MOSトランジスタP01,P02のドレイン側の電位VdがV(out01)+Vthp以下のとき)では、ドレイン側の電位に依存しない。
【0045】
従って、k1は、電源電位Vccに依存せず、同一条件下(MOSトランジスタP01,P02の各部に印加される電位が等しい状態)におけるMOSトランジスタP01,P02の電流駆動能力の比で決まるように設定可能である。つまり、電流I02は、電流I01のk1倍となる。
【0046】
このように、上述したような電流発生回路を用いれば、電源電位Vccに依存しない出力電流を発生させることができる。
【0047】
ところで、図4の電流発生回路において、安定した電流値I02を得るためには、ゲートが共通であるMOSトランジスタP01,P02は、互いにトランジスタ特性が同一であることが望ましい。よって、MOSトランジスタP01,P02のチャネル長などのパラメータを一致させ、MOSトランジスタP01,P02間の特性の相互バラツキを小さくすることは有効である。
【0048】
図5は、差動増幅回路を用いた電流発生回路の他の構成例を示している。
【0049】
この回路も、定電流発生回路である。
【0050】
電源端子と接地端子の間には、PチャネルMOSトランジスタP05、NチャネルMOSトランジスタN02及び抵抗R2が直列接続される。同様に、電源端子と接地端子の間には、PチャネルMOSトランジスタP06及びNチャネルMOSトランジスタN03が直列接続される。
【0051】
差動増幅回路cmp2のマイナス側入力端子には、基準電位Vrefが入力され、プラス側入力端子には、MOSトランジスタN02と抵抗R2の接続ノードbの電位in02が入力される。差動増幅回路cmp2の出力電位out02は、MOSトランジスタN02,N03のゲートに入力される。
【0052】
信号/ACTは、MOSトランジスタP05,P06のゲートに入力される。
【0053】
以下、この電流発生回路の動作原理について説明する。
【0054】
Vrefは、基準電位であり、通常、電源電位Vccと接地電位(0V)の間の電位に設定される。この基準電位Vrefは、電源電位Vccが変動した場合(例えば、Vcc=3V〜3.6V)でも、一定値をとる(例えば、Vref=1.5V)。
【0055】
この回路の動作時において、信号/ACTは、接地電位(0V)となり、非動作時において、信号/ACTは、電源電位Vccとなる。
【0056】
ゲートに信号/ACTが入力されるトランジスタ、即ち、PチャネルMOSトランジスタP05,P06は、非動作時における消費電流I03,I04を削減する目的で設置されている。
【0057】
よって、これらMOSトランジスタP05,P06の動作時の抵抗値は、他の素子(MOSトランジスタN02,N03及び抵抗R2)の抵抗値に比べてずっと小さくなるように設定される。
【0058】
このため、回路中の各電流パスの電流値I03,I04は、MOSトランジスタN02,N03及び抵抗R2の抵抗値により決定される。
【0059】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in02の状態が保たれる。従って、電流I03は、
I03 = (Vcc−Vref)/R2
となる。この場合、MOSトランジスタN02を流れる電流もI03となるように、差動増幅回路の出力電位out02が設定されるため、電流I04は、
I04 = k2×I03 = k2×(Vcc−Vref)/R2
(但し、k2は、ゲートが同電位のMOSトランジスタN02,N03の電流比[=I(N03)/I(N02)]であり、電源電位に依存しないように設定可能である。)
と表される。
【0060】
このように、上述したような電流発生回路を用いれば、(Vcc−Vref)に比例した出力電流を発生させることができる。
【0061】
ところで、図5の電流発生回路において、安定した電流値I04を得るためには、ゲートが共通であるMOSトランジスタN02,N03は、互いにトランジスタ特性が同一であることが望ましい。よって、MOSトランジスタN02,N03のチャネル長などのパラメータを一致させ、MOSトランジスタN02,N03間の特性の相互バラツキを小さくすることは有効である。
【0062】
図6は、図4の電流発生回路の変形例を示している。
【0063】
この電流発生回路は、図4の電流発生回路と比べると、電源端子とノードaの間に直列接続されたPチャネルMOSトランジスタP07と抵抗R3が新たに接続された点が異なり、その他の構成は、図4の電流発生回路と同じである。なお、MOSトランジスタP07のゲートには、信号/ACTが入力される。
【0064】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02及び抵抗R1、R3により決定される。
【0065】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。従って、電流I01,I11,I12は、
となる。従って、電流I1は、
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
と表される。
【0066】
このように、上述したような電流発生回路を用いれば、{Vref/R1 −(Vcc−Vref)/R3}に比例した出力電流を発生させることができる。
【0067】
ところで、図6の電流発生回路において、安定した電流値I1を得るためには、ゲートが共通であるMOSトランジスタP01,P02は、互いにトランジスタ特性が同一であることが望ましい。よって、MOSトランジスタP01,P02のチャネル長などのパラメータを一致させ、MOSトランジスタP01,P02間の特性の相互バラツキを小さくすることは有効である。
【0068】
図7は、図5の電流発生回路の変形例を示している。
【0069】
この電流発生回路は、図5の電流発生回路と比べると、ノードbと接地端子の間に抵抗R4が新たに接続された点が異なり、その他の構成は、図5の電流発生回路と同じである。
【0070】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号/ACTが入力されない素子(MOSトランジスタN02,N03及び抵抗R2、R4により決定される。
【0071】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in02の状態が保たれる。従って、電流I03,I21,I22は、
となる。従って、電流I2は、
(但し、k4は、ゲートが同電位のMOSトランジスタN02,N03の電流比[=I(N03)/I(N02)]であり、電源電位に依存しないように設定可能である。)
と表される。
【0072】
このように、上述したような電流発生回路を用いれば、(Vcc−Vref)に比例した出力電流を発生させることができる。
【0073】
ところで、図7の電流発生回路において、安定した電流値I2を得るためには、ゲートが共通であるMOSトランジスタN02,N03は、互いにトランジスタ特性が同一であることが望ましい。よって、MOSトランジスタN02,N03のチャネル長などのパラメータを一致させ、MOSトランジスタN02,N03間の特性の相互バラツキを小さくすることは有効である。
【0074】
図8は、二つの差動増幅回路を有する電流発生回路の例を示している。
【0075】
この電流発生回路は、図4の電流発生回路と図5の電流発生回路を組み合わせたものであり、図4及び図5の電流発生回路の素子に対応する素子には図4及び図5と同じ符号を付してある。
【0076】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,N02,N03及び抵抗R1、R2により決定される。
【0077】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01=in02の状態が保たれる。従って、電流I30,I33は、
I30 = Vref/R1
I33 = (Vcc−Vref)/R2
となる。また、電流I31は、
I31 = k5×I33 = k5×(Vcc−Vref)/R2
(但し、k5は、ゲートが同電位のMOSトランジスタN02,N03の電流比[=I(N03)/I(N02)]であり、電源電位に依存しないように設定可能である。)
となるため、電流I32は、
となる。従って、電流I3は、
(但し、k6は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0078】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0079】
ところで、図8の電流発生回路においても、安定した電流値I3を得るために、MOSトランジスタP01,P02の特性を互いに同一にし、同様に、MOSトランジスタN02,N03の特性を互いに同一にすることが望ましい。
【0080】
図9は、二つの差動増幅回路を有する電流発生回路の他の例を示している。
【0081】
この電流発生回路も、図4の電流発生回路と図5の電流発生回路を組み合わせたものであり、図4及び図5の電流発生回路の素子に対応する素子には図4及び図5と同じ符号を付してある。
【0082】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,N02,N03及び抵抗R1、R2)により決定される。
【0083】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01=in02の状態が保たれる。従って、電流I41,I43,I40は、
I41 = (Vcc−Vref)/R2
I43 = Vref/R1
I40 = k7×I43 = k7×Vref/R1
(但し、k7は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となるため、電流I42は、
となる。従って、電流I4は、
(但し、k8は、ゲートが同電位のMOSトランジスタN02,N03の電流比[=I(N03)/I(N02)]であり、電源電位に依存しないように設定可能である。)
となる。
【0084】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0085】
ところで、図9の電流発生回路においても、安定した電流値I4を得るために、MOSトランジスタP01,P02の特性を互いに同一にし、同様に、MOSトランジスタN02,N03の特性を互いに同一にすることが望ましい。
【0086】
図10は、ダイオード接続(ゲート・ドレインを接続)したMOSトランジスタを有する電流発生回路の例を示している。
【0087】
この電流発生回路は、図4の電流発生回路を基本としており、図4の電流発生回路の素子に対応する素子には図4と同じ符号を付してある。
【0088】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,N04,N05及び抵抗R1、R3)により決定される。
【0089】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。従って、電流I50は、
I50 = Vref/R1
となる。
【0090】
また、NチャネルMOSトランジスタN04の閾値(ここでは、電流値がI53となるときのゲート電位out03を閾値とする。)をVthn04とすると、out03=Vthn04に設定されるため、電流I53は、
I53 = (Vcc−Vthn04)/R3
となる。また、MOSトランジスタN04,N05のゲートは同電位であるから、電流I51は、
I51 = k9×I53 = k9×(Vcc−Vthn04)/R3
(但し、k9は、ゲートが同電位のMOSトランジスタN04,N05の電流比[=I(N05)/I(N04)]であり、電源電位に依存しないように設定可能である。)
となるため、電流I52は、
となる。従って、電流I5は、
(但し、k10は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0091】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0092】
ところで、図10の電流発生回路においても、安定した電流値I5を得るために、MOSトランジスタP01,P02の特性を互いに同一にし、同様に、MOSトランジスタN04,N05の特性を互いに同一にすることが望ましい。
【0093】
図11は、ダイオード接続(ゲート・ドレインを接続)したMOSトランジスタを有する電流発生回路の他の例を示している。
【0094】
この電流発生回路は、図4の電流発生回路を基本としており、図4の電流発生回路の素子に対応する素子には図4と同じ符号を付してある。
【0095】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,P08,P10及び抵抗R1、R5により決定される。
【0096】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。従って、電流I60は、
I60 = Vref/R1
となる。
【0097】
また、PチャネルMOSトランジスタP10の閾値(ここでは、電流値がI63となるときのゲート電位out04を閾値とする。)を−Vthp10(Vthp10>0)とすると、out04=Vcc−Vthp10に設定されるため、
I63 = (Vcc−Vthp10)/R5
となる。また、MOSトランジスタP08,P10のゲートが同電位であるから、電流I61は、
(但し、k11は、ゲートが同電位のMOSトランジスタP08,P10の電流比[=I(P08)/I(P10)]であり、電源電位に依存しないように設定可能である。)
となるから、電流I62は、
となる。従って、電流I6は、
(但し、k12は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0098】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0099】
ところで、図11の電流発生回路においても、安定した電流値I6を得るために、MOSトランジスタP01,P02の特性を互いに同一にし、同様に、MOSトランジスタP08,P10の特性を互いに同一にすることが望ましい。
【0100】
図12は、ダイオード接続(ゲート・ドレインを接続)したMOSトランジスタを有する電流発生回路の他の例を示している。
【0101】
この電流発生回路は、図10の電流発生回路と図11の電流発生回路を組み合わせたものであり、図10及び図11の電流発生回路の素子に対応する素子には図10及び図11と同じ符号を付してある。
【0102】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,P08,P10,N04,N05及び抵抗R1、R5)により決定される。
【0103】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。従って、電流I70は、
I70 = Vref/R1
となる。
【0104】
また、PチャネルMOSトランジスタP10の閾値(ここでは、電流値がI74となるときのゲート電位out04と電源電位Vccの差を閾値とする。)を−Vthp10(Vthp10>0)とすると、out04=Vcc−Vthp10に設定されるため、電流I74は、
I74 = (Vcc−Vthp10)/R5
となる。また、MOSトランジスタP08,P10のゲートは同電位であるから、電流I73は、
(但し、k13は、ゲートが同電位のMOSトランジスタP08,P10の電流比[=I(P08)/I(P10)]であり、電源電位に依存しないように設定可能である。)
となる。
【0105】
また、NチャネルMOSトランジスタN04の閾値(ここでは、電流値がI73となるときのゲート電位out03を閾値とする。)をVthn04とすると、out03=Vthn04に設定される。
【0106】
また、MOSトランジスタN04,N05のゲートは同電位であるから、電流I71は、
(但し、k14は、ゲートが同電位のMOSトランジスタN04,N05の電流比[=I(N05)/I(N04)]であり、電源電位に依存しないように設定可能である。)
となり、電流I72は、
となる。従って、電流I7は、
(但し、k15は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0107】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0108】
ところで、図12の電流発生回路においても、安定した電流値I7を得るために、MOSトランジスタP01,P02の特性を互いに同一にし、MOSトランジスタP08,P10の特性を互いに同一にし、MOSトランジスタN04,N05の特性を互いに同一にすることが望ましい。
【0109】
また、図12の電流発生回路では、破線内の回路を用いることにより、PチャネルMOSトランジスタP10と抵抗R5により発生させた電流に基づいて、NチャネルMOSトランジスタN04に電流を流すことができる。このように、本例では、基準電流を流すMOSトランジスタを、Nチャネル型からPチャネル型に変え、逆に、Pチャネル型からNチャネル型に変えることができる。
【0110】
図13は、図6の電流発生回路の変形例である。
【0111】
この電流発生回路は、図6の電流発生回路と比較すると、ダイオード接続(ゲート・ドレイン接続)されたPチャネルMOSトランジスタP11が追加された点、及びMOSトランジスタP02のゲートがMOSトランジスタP11のゲートに接続された点が異なっている。
【0112】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタP01,P02,P11及び抵抗R1、R3)により決定される。
【0113】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in01の状態が保たれる。
【0114】
ここで、電流I82は、
となる。また、MOSトランジスタP02,P11のゲートは同電位であるため、電流I8は、
(但し、k16は、ゲートが同電位のMOSトランジスタP02,P11の電流比[=I(P02)/I(P11)]であり、電源電位に依存しないように設定可能である。)
なお、この電流式は、図6の回路におけるI1の電流式に等価となる。
【0115】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0116】
ところで、図13の電流発生回路では、安定した電流値I8を得るため、MOSトランジスタP02,P11の特性を互いに同一にすることが望ましい。
【0117】
ここで、図6の回路と図13の回路の特性を、動作可能な電源電位Vccの範囲内で比較する。
【0118】
図6の回路では、動作時には、ノードAの電位は、電源電位Vccに概ね等しくなっている。一方、図13の回路では、MOSトランジスタP02,P11のゲート電位out05は、Vcc−Vthp11となっている。但し、電流値がI82となるときのゲート電位out05と電源電位Vccの差を、MOSトランジスタP11の閾値(−Vthp11(Vthp11>0))とする。つまり、図13の回路のノードAの電位は、図6の回路のノードAの電位よりもMOSトランジスタP11の閾値Vthp11分だけ低くなっている。
【0119】
よって、動作可能な電源電位Vccの下限値は、図6の回路の方が図13の回路よりも低くなる。
【0120】
図14は、図7の電流発生回路の変形例である。
【0121】
この電流発生回路は、図7の電流発生回路と比較すると、ダイオード接続(ゲート・ドレイン接続)されたNチャネルMOSトランジスタN06が追加された点、及びMOSトランジスタN03のゲートがMOSトランジスタN06のゲートに接続された点が異なっている。
【0122】
本例の電流発生回路においても、回路中の各電流パスの電流値は、信号ACT,/ACTが入力されない素子(MOSトランジスタN02,N03,N06及び抵抗R2、R4)により決定される。
【0123】
この電流発生回路では、動作時には、差動増幅回路により、Vref=in02の状態が保たれる。
【0124】
ここで、電流I91は、
となる。従って、電流I9は、
(但し、k17は、ゲートが同電位のMOSトランジスタN03,N06の電流比[=I(N03)/I(N06)]であり、電源電位に依存しないように設定可能である。)
となる。
【0125】
なお、この電流式は、図7の回路におけるI2の電流式に等価となる。
【0126】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0127】
ところで、図14の電流発生回路では、安定した電流値I9を得るため、MOSトランジスタN03,N06の特性を互いに同一にすることが望ましい。
【0128】
ここで、図7の回路と図14の回路の特性(動作可能な電源電位Vccの範囲)について比較する。
【0129】
図7の回路では、MOSトランジスタN02のソース電位が接地電位(0V)であるのに対し、図14の回路では、MOSトランジスタN02のソース電位は、接地電位(0V)よりもMOSトランジスタN06の閾値Vthn06分だけ高くなる。但し、電流値がI91となるときのゲート電位out06をMOSトランジスタN06の閾値Vthn06(>0)とする。
【0130】
よって、動作可能な電源電位Vccの下限値は、図7の回路の方が図14の回路よりも低くなる。
【0131】
図15は、図6の電流発生回路の変形例を示している。
【0132】
図6の回路では、非動作時(信号ACTが接地電位、信号/ACTが電源電位Vccの時)に消費電流を低減するために設けられ、ゲートに信号ACT又は信号/ACTが入力されるMOSトランジスタを4つ(PチャネルMOSトランジスタP03,P04,P07及びNチャネルMOSトランジスタN01)用意したが、図15の回路では、ゲートにACTが入力されるMOSトランジスタを2つ(NチャネルMOSトランジスタN01,N07)用意している。
【0133】
本例のように、消費電流を低減するためのMOSトランジスタとしてNチャネル型MOSトランジスタのみを用いる場合など、消費電流を低減するための手段としては、種々の変更が可能である。
【0134】
図16乃至図18は、差動増幅回路を用いた電流発生回路の他の例を示している。
【0135】
いままでの例(図4乃至図15の例)では、差動増幅回路の基準電位として、Vref(接地電位に対する電位差が電源電位に依存しない電位)を用いた場合について説明したが、本発明は、図17及び図18に示すように、差動増幅回路の基準電圧としてVcc−Vref(電源電位に対する電位差が電源電位に依存しない電位)を用いた場合にも適用できる。
【0136】
図16は、Vcc−Vrefを発生する回路の構成例を示している。
【0137】
PチャネルMOSトランジスタP20,P21は、ゲートが共通接続され、同一のゲート電位に対して電流値が等しくなるように設定されている。同様に、NチャネルMOSトランジスタN14,N15も、ゲートが共通接続され、同一のゲート電位に対して電流値が等しくなるように設定されている。
【0138】
この時、MOSトランジスタP20,P21,N14,N15に流れる電流は、全て同じ値をとり、その電流値I100は、
I100 = Vref/R0
となる。
【0139】
また、R=R0の場合には、抵抗Rの両端の電位差はVrefとなるため、抵抗Rの接地電位側のノードの電位は、Vcc−Vrefとなる。
【0140】
図17は、Vcc−Vrefを基準電位とする差動増幅回路を有する電流発生回路の例を示している。
【0141】
本回路においては、in11=Vcc−Vrefであるため、電流I10,I11,I12は、
となる。従って、電流I1は、
(但し、k3は、ゲートが同電位のMOSトランジスタN16,N17の電流比[=I(N17)/I(N16)]であり、電源電位に依存しないように設定可能である。)
となる。
【0142】
図6中の各部の電流I10,I11,I12,I1は、図17中の電流I10,I11,I12,I1と同じ値になる。なお、k3=I(P02)/I(P01)=I(N17)/I(N16)として上記計算式を作成した。
【0143】
図18は、Vcc−Vrefを基準電位とする差動増幅回路を有する電流発生回路の他の例を示している。
【0144】
本回路においては、in21=Vcc−Vrefであるため、電流I20,I21,I22は、
I20 = Vref/R20
となる。従って、電流I2は、
(但し、k4は、ゲートが同電位のMOSトランジスタP22,P23の電流比[=I(P23)/I(P22)]であり、電源電位に依存しないように設定可能である。)
となる。
【0145】
図7中の各部の電流I20,I21,I22,I2は、図18中の電流I20,I21,I22,I2と同じ値になる。なお、k4=I(N03)/I(N02)=I(P23)/I(P22)として上記計算式を作成した。
【0146】
以上、図16乃至図18では、基準電圧として、[Vcc−Vref]を用いる場合を例にとって本発明の説明を行ったが、例えば、基準電圧として、[Vcc−Vref]の代わりに[Vcc−2×Vref]を用いる場合など、基準電位を変更した場合にも本発明は有効であり、容易に実現可能である。
【0147】
例えば、[Vcc−2×Vref]を発生するためには、図16に示す[Vcc−Vref]を発生する回路を利用し、この回路において、R=2×R0の関係を持たせるか、又は、MOSトランジスタP20、P21の電流駆動能力をP20:P21=1:2にするか、又は、MOSトランジスタN14,N15の電流駆動能力をN14:N15=1:2にすればよい。
【0148】
図19は、差動増幅回路を用いた電流発生回路の他の例を示している。
【0149】
この電流発生回路は、図4の電流発生回路の変形例であり、差動増幅回路cmp1の基準電位として、電源電位に比例する電位Va(=α×Vcc)を用いた点に特徴を有している。
【0150】
本例では、基準電位Vaを発生させるために、抵抗分割による方法を利用している。即ち、破線Xで囲んだ領域に示すように、電源端子と接地端子の間に直列接続された抵抗R110,R111の接続点の電位を基準電位Vaとしている。なお、破線X内において、信号/ACTが入力されるMOSトランジスタP110は、非動作時における消費電流を低減するためのものである。
【0151】
この回路によれば、in01=Va=α×Vccとなるため、電流I110,I111は、
I110 = Va/R1 = α×Vcc/R1
I111 = k18×I110 =k18×α×Vcc/R1
(但し、k18は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0152】
図20は、差動増幅回路を用いた電流発生回路の他の例を示している。
【0153】
この電流発生回路は、図5の電流発生回路の変形例であり、差動増幅回路cmp2の基準電位として、電源電位に比例する電位Va(=α×Vcc)を用いた点に特徴を有している。
【0154】
本例では、基準電位Vaを発生させるために、例えば、図19の例と同じように、抵抗分割による方法を利用することができる。
【0155】
この回路によれば、in111=Va=α×Vccとなるため、電流I112,I113は、
I112 = (Vcc−Va)/R2 =(1−α)×Vcc/R2
I113 = k19×I112 = k19×(1−α)×Vcc/R2
(但し、k19は、ゲートが同電位のMOSトランジスタN02,N03の電流比[=I(N03)/I(N02)]であり、電源電位に依存しないように設定可能である。)
となる。
【0156】
図21は、二つの差動増幅回路を用いた電流発生回路の他の例を示している。
【0157】
この電流発生回路は、図4の回路と図19の回路を組みあわせたものである。
【0158】
本例では、in121=Vref、in122=Va=α×Vccとなるため、電流I120,I123,I122は、
I120 = Vref/R120
I123 = Va/R121 = α×Vcc/R121
I122 = k20×I123 = k20×α×Vcc/R121
(但し、k20は、ゲートが同電位のMOSトランジスタP27,P28の電流比[=I(P27)/I(P28)]であり、電源電位に依存しないように設定可能である。)
となる。また、電流I121は、
となる。従って、電流I124は、
(但し、k21は、ゲートが同電位のMOSトランジスタP26,P29の電流比[=I(P29)/I(P26)]であり、電源電位に依存しないように設定可能である。)
となる。
【0159】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0160】
図22は、二つの差動増幅回路を用いた電流発生回路の他の例を示している。
【0161】
この電流発生回路は、図5の回路と図20の回路を組みあわせたものである。
【0162】
本例では、in131=Vref、in132=Va=α×Vccとなるため、電流I130,I133,I131は、
(但し、k22は、ゲートが同電位のMOSトランジスタN20,N21の電流比[=I(N20)/I(N21)]であり、電源電位に依存しないように設定可能である。)
となる。また、電流I132は、
となる。従って、電流I134は、
(但し、k23は、ゲートが同電位のMOSトランジスタP30,P31の電流比[=I(P31)/I(P30)]であり、電源電位に依存しないように設定可能である。)
となる。
【0163】
このように、上述したような電流発生回路を用いれば、電源電位Vccに対して上式に示すような関係を有する出力電流を発生させることができる。
【0164】
以上、説明したように、上述の図4乃至図22の回路を用いることにより、電源電位Vccに対して様々な依存性を持つ電流を発生させることができる。
【0165】
なお、上述の回路のうち図10乃至図12の回路以外に関しては、電流値が抵抗素子の抵抗値で決定されるため、MOSトランジスタの閾値に依存しないという長所がある。
【0166】
これらの電流発生回路により発生した電流を利用することにより、様々な特性の回路を作ることができる。
【0167】
以下では、上述した電流発生回路により発生した電流を利用した回路例について説明する。
【0168】
図23は、発振信号発生回路の回路例を示している。
【0169】
この回路の発振信号RING,/RINGは、信号OSCが電源電位Vccのときに発生し、その波形は、図24に示すようになる。
【0170】
信号VGP,VGNは、それぞれ他の回路にて生成される。
【0171】
この回路では、MOSトランジスタQp1,Qp2,Qn1,Qn2により構成されるインバータによるキャパシタC1の充放電時間、及び、MOSトランジスタQp5,Qp6,Qn5,Qn6により構成されるインバータによるキャパシタC2の充放電時間が、発振周期に大きく影響する。即ち、この二つのインバータ以外のインバータやNANDゲートの動作速度は、比較的高速であり、発振周期に大きな影響を与えない。
【0172】
この回路においては、信号VGPのレベルを制御することで、MOSトランジスタQp2,Qp6の抵抗に対してMOSトランジスタQp1,Qp5の抵抗を十分に高く設定することができる。つまり、キャパシタC1,C2の放電時間は、信号VGPのレベルにより制御できることになる。
【0173】
同様に、キャパシタC1,C2の放電時間も、信号VGNのレベルにより制御可能である。
【0174】
このように、キャパシタC1,C2の充放電時間が信号VGP,VGNのレベルにより制御できるため、この回路の発振周期は、信号VGP,VGNのレベルにより制御できる。
【0175】
MOSトランジスタQp3,Qn3により構成されるインバータ及びMOSトランジスタQp7,Qn7により構成されるインバータの閾値がVcc/2の場合を例にとって考える。
【0176】
C1=C2=C0の場合に、ノードNode1が0VからVccに変化してからノードNode3が0VからVccに変化するまでの所要時間は、
となる。
【0177】
また、ノードNode1がVccから0Vに変化してからノードNode3がVccから0Vに変化するまでの所要時間は、
= C0×(Vcc/2)/I(VGN) …(11−2)
となる。
【0178】
この場合、発振周期Toscは、
と表される。
【0179】
但し、I(VGP)は、VGPがゲートに印加されているPチャネルMOSトランジスタQp1,Qp5に流れる電流を表しており、I(VGN)は、VGNがゲートに印加されているNチャネルMOSトランジスタQn2,Qn6に流れる電流を表している。
【0180】
図25は、信号VGP,VGNを発生する回路の構成例を示している。
【0181】
この回路は、図19の回路に基づいて作成されたものであり、図19の素子に相当する素子には図19と同じ符号を付してある。
【0182】
差動増幅回路cmp1の応答時間を短縮するためには、差動増幅回路cmp1の出力ノードの負荷容量を小さくする必要がある。
【0183】
よって、差動増幅回路cmp1の出力ノードをVGPノードとして直接使用することなく、破線内の回路により信号VGNを作成した後、この信号VGNを基準として信号VGPを発生させている。
【0184】
この破線内の回路は、図12の破線内の回路を二つ組み合わせたものであり、動作原理も、図12の破線内の回路と同じである。
【0185】
よって、電流I110は、
I110 = Va/R1 = α×Vcc/R1
となり、電流I110は、電源電位Vccに比例する特性を持つことがわかる。
【0186】
また、電流I140,I141は、
I140 = k24×α×Vcc/R1
(但し、k24は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
I141 = k25×k24×α×Vcc/R1
(但し、k25は、ゲートが同電位のMOSトランジスタN22,N23の電流比[=I(N23)/I(N22)]であり、電源電位に依存しないように設定可能である。)
となる。
【0187】
このように、電流I140,I141は、共に、電源電位Vccに比例する特性を持つことになるため、電流I(VGP),I(VGN)も、共に、電源電位Vccに比例する特性を持つことになる。
【0188】
この場合には、上式(11−3)から明らかなように、図23の回路の発振周期は、電源電位Vccに依存することなく、一定となる。
【0189】
即ち、図23及び図25の回路を用いることにより、電源電位Vccに存在しない一定の周期を持つ発振信号を発生させることができる。
【0190】
このような回路は、例えば、メモリチップ内のタイマに使用する場合に非常に有効である。このタイマを、例えば、読み出し動作時の動作時間やメモリの各動作タイミングの制御に用いれば、電源電位Vccに依存しない極めて安定したメモリ動作を実現できる。
【0191】
また、各回路の動作時間や動作タイミングが電源電位Vccに依存しなくなるため、広範囲の電源電位(電源電位の変動)に対して十分に動作可能なチップを実現できる。
【0192】
図26は、信号VGP,VGNを発生する回路の他の構成例を示している。
【0193】
この回路は、図4の回路に基づいて作成されたものであり、図4の素子に相当する素子には図4と同じ符号を付してある。
【0194】
この回路では、電流I01は、
I01 = Vref/R1
となるため、電流I150,I151も、電流I01と同様に、電源電位Vccに依存しない特性を持つ。
【0195】
従って、図23の発振信号発生回路のVGP,VGNに図26の回路の出力信号VGP,VGNを用いた場合には、図23の回路において、電流I(VGP),I(VGN)も、電源電位Vccに依存しなくなる。
【0196】
つまり、上式(11−3)から明らかなように、図23の回路の発振周期は、電源電位Vccに比例する特性を持つようになる。このような特性を持つ発振信号RING,/RINGは、例えば、半導体メモリにおける昇圧回路の駆動用信号として大変有効となる。
【0197】
図27は、昇圧回路の構成例を示している。
【0198】
信号/OSCは、昇圧回路の動作時に、接地電位(0V)、非動作時に、電源電位Vccとなる。Qdlは、デプレッション型NチャネルMOSトランジスタ、Qnは、エンハンスメント型NチャネルMOSトランジスタを表している。
【0199】
この昇圧回路は、電源電位Vcc及び駆動信号RING,/RINGに基づいて、電源電位Vccより高い電位を発生し、この電位を出力電位Voutとして出力する。
【0200】
この昇圧回路の出力電流は、一般に、Vcc−Vthn(但し、Vthnは、MOSトランジスタQnの閾値である。)に比例し、発振信号RING,/RINGの発振周期Toscに反比例する。このため、出力電流Iout及び消費電流Iccは、昇圧回路の段数(キャパシタ又はインバータの数に相当)をnとすると、
Iout= k26×(Vcc−Vthn)/Tosc …(15−1)
Icc = k27×n×(Vcc−Vthn)/Tosc…(15−2)
(但し、k26及びk27は、電源電位Vccに依存しない定数である。)
と表される。
【0201】
電源電位Vccに対する依存性が小さい安定したチップ動作を実現するためには、出力電流Iout及び消費電流Iccは、電源電位Vccに対する依存性が小さいことが望ましい。つまり、上式(15−1)及び(15−2)により、発振周期Toscは、Vcc−Vthnに比例する特性、又はこの特性に近い特性を持っていることが望ましい。
【0202】
図23の回路と図25の回路を組み合わせたシステム(ア)の場合、発振周期Toscは、電源電位Vccに依存することなく、一定となる。また、従来の回路方式(イ)では、発振周期Toscは、電源電位Vccの増加につれて小さくなる(VGPを0V、VGNをVccに固定した場合)。
【0203】
これに対し、図23の回路と図26の回路を組み合わせたシステムの場合、発振周期Toscは、電源電位Vccに比例するため、電源電位Vccに比例する発振信号RING,/RINGを実現できる。このシステムの場合、上述の(ア)及び(イ)のシステムに比べて、Vcc−Vthnに比例する特性に近い特性を実現することができる。
【0204】
つまり、図23の回路と図26の回路を組み合わせたシステムを用いることにより、電源電位Vccに対する依存性の小さい安定したチップ動作の実現が可能となる。
【0205】
また、図23の回路と図25の回路を組合わせたシステムにおいて、上記(ア)の発振周期Toscが電源電位Vccに依存せず一定の場合、上記(イ)の発振周期Toscが電源電位Vccの増加につれて小さくなる(VGP=0V、VGN=Vcc)場合に比べると、上式(15−1)及び(15−2)から明らかなように、出力電流Iout及び消費電流Iccの電源電電位Vccに対する依存性を小さくすることができる。
【0206】
図28は、信号VGP,VGNを発生する回路の他の構成例を示している。
【0207】
この回路は、図26の回路の変形例であり、図26の素子又は領域に相当する素子又は領域には図26と同じ符号を付してある。
【0208】
本例の回路は、図26の回路と比べると、PチャネルMOSトランジスタP11及び抵抗R11が新規に加わっている点に特徴があり、破線部以外の構成は、図6と同じである。
【0209】
よって、電流I12は、
となる。
【0210】
また、電流I(VGP),I(VGN)も、電流I12と同様に、電源電位Vccが増加するにつれて小さくなる。
【0211】
図23の発振信号発生回路と図28の回路を組み合わせたシステムの場合、図23の回路の発振周期Toscは、1/[Vref×{1/R1+1/R11}−Vcc/R11]に比例する。つまり、このシステムは、電源電位Vccの増加につれて発振周期Toscが長くなるような特性を有することになる。
【0212】
この場合、図28の抵抗R1、R11及び基準電位Vrefの値を調節することにより、図23の回路の発振周期Toscの特性を、Vcc−Vthnに比例する特性に一致させる、若しくはこれに極めて近い特性に設定することも可能である。
【0213】
従って、図23の回路と図28の回路を組合わせたシステムを用いれば、図23の回路と図26の回路を組合わせたシステムを用いる場合(ToscがVccに比例する場合)よりも、出力電流Iout及び消費電流Iccの電源電位Vccに対する依存性を小さくでき、安定した動作を持つチップを実現できる。
【0214】
以上、図23に示す発振信号発生回路と図25、図26又は図28に示す制御信号VGP,VGNを生成する回路の組み合わせについて説明してきたが、例えば、図23の回路の代わりに図29の回路を用いることもできる。
【0215】
即ち、図29に示す発振信号発生回路と図25、図26又は図28に示す制御信号VGP,VGNを生成する回路を組合わせた場合にも、上述の特性と同様の特性を有するシステムが実現できる。
【0216】
図29の発振信号発生回路は、図23の回路と比べると、キャパシタC1,C2が削除されている点に特徴を有している。
【0217】
このような構成においても、電流I(VGP),I(VGN)を制御することにより、図23の回路と同じ特性を実現できる。
【0218】
また、図23及び図29の回路においては、MOSトランジスタQp3,Qn3により構成されるインバータ及びMOSトランジスタQp7,Qn7により構成されるインバータの閾値は、発振周期Toscに大きく影響する。このため、製造バラツキに起因するトランジスタ特性のバラツキによるインバータの閾値の変動を小さくするため、MOSトランジスタQp3,Qn3,Qp7,Qn7のゲート長を他のMOSトランジスタに比べて大きくすることが有効となる。
【0219】
また、トランジスタ特性の製造バラツキに起因する図23及び図29中の電流I(VGP),I(VGN)の値を安定させるためには、電流I(VGP),I(VGN)を流すMOSトランジスタの特性のバラツキが小さくなることが望ましい。そこで、MOSトランジスタQp1,Qn2,Qp5,Qn6のゲート長を他のMOSトランジスタに比べて大きくすることが有効である。
【0220】
また、図25、図26又は図28の回路のMOSトランジスタP33,P35と図23又は図29の回路のMOSトランジスタQp1,Qp5のチャネル長などのパラメータを一致させることにより、トランジスタ間の特性の相互バラツキを小さくすることも有効である。
【0221】
同様に、図25、図26又は図28の回路のMOSトランジスタN22,N24と図23又は図29の回路のMOSトランジスタQn2,Qn6のチャネル長などのパラメータを一致させることにより、トランジスタ間の特性の相互バラツキを小さくすることも有効である。
【0222】
また、図23及び図29の発振信号発生回路に限られず、例えば、図30及び図31に示すような発振信号発生回路に関しても、図25、図26又は図28の回路を組み合わせることが可能であり、かつ、上述した数々の有効な手段を採用することができることは言うまでもない。
【0223】
なお、図30の発振信号発生回路の出力信号RING1,/RING1,RING2,/RING2は、図32に示すような波形となり、図31の発振信号発生回路の出力信号RINGA,/RINGA,RINGB,/RINGB,RINGC,/RINGC,RINGD,/RINGDは、図33に示すような波形となる。
【0224】
このような安定した波形を有する出力信号は、例えば、メモリチップ内のタイマや昇圧回路に供給されることになる。
【0225】
以上、図23、図29、図30及び図31の回路に、図25、図26及び図28の回路を適用した場合の利点について述べてきたが、本発明の特長・利点は、上述の各例に限定されるものではなく、種々変更可能である。即ち、図4乃至図22の回路を適用することにより、電源電位Vccに対する様々な依存性をもつ電流の生成を実現でき、この電流を用いることにより、図23、図29、図30及び図31の回路に様々な特長を持たせることができる。
【0226】
上述した例のうちの幾つかにおいては、2つの電流の和や差を基準とした電流を発生させる場合について説明したが、3つ以上の電流の和や差を基準とした電流を発生させる場合にも本発明は有効である。
【0227】
図34は、n個の電流の和や差を基準とした電流を発生させる電流発生回路の例を示している。
【0228】
本例では、抵抗素子を含む電流パスのうち、i個の電流パスがノードinNの充電電流In1〜Iniとなり、j個の電流パスがノードinNの放電電流In(k+1)〜In(k+j)となり、また、抵抗素子を介さない電流パスのうち、(k−i)個の電流パスがノードinNの充電電流In(i+1)〜Inkとなり、(n−k−j)個の電流パスがノードinNの放電電流In(k+j+1)〜Innとなる。
【0229】
即ち、電流In0は、
(但し、I(Pn)/I(Pn0)は、ゲートが同電位のMOSトランジスタPn,Pn0の電流比に相当する。)
と表せる。
【0230】
なお、図34の回路において、破線Z内の回路を図35に示すような回路に置き換えることもできる。
【0231】
この場合、電流I’n0は、
(但し、I(Nn)/I(Nn0)は、ゲートが同電位のMOSトランジスタNn,Nn0の電流比に相当する。)
と表せる。
【0232】
図34及び図35の例では、ゲートに差動増幅回路の出力信号が印加されるMOSトランジスタのドレインを直接差動増幅回路のプラス側入力端子に接続しているが、本発明はこのような例に限定されるものではない。
【0233】
例えば、図36に示すように、MOSトランジスタPn0と差動増幅回路cmp1のプラス側入力端子の間に、非動作時の消費電流を低減するためのPチャネルMOSトランジスタPxを接続してもよい。また、図37に示すように、MOSトランジスタPn0と接地点の間に、非動作時の消費電流を低減するためのNチャネルMOSトランジスタNxと抵抗Rxを直列接続してもよい。
【0234】
なお、上述した全ての例において、差動増幅回路の具体的な構成としては、図2及び図3に示したものに限られることはなく、他の構成でも全く構わない。
【0235】
また、上述の各例では、MOSトランジスタと抵抗素子を用いて数々の回路を構成したが、抵抗素子については、これをMOSトランジスタ、ダイオード、バイポーラトランジスタなどの素子に置き換えることもできる。
【0236】
また、差動増幅回路の出力信号が入力される素子としては、MOSトランジスタに限定されず、これに代えて、例えば、バイポーラトランジスタを用いてもよい。
【0237】
非動作時における消費電流を低減するために、各例に示す電流発生回路は、ゲートに信号ACT,/ACTが入力されるMOSトランジスタを有している。しかし、本発明は、このMOSトランジスタをバイポーラトランジスタに代えた場合や、このMOSトランジスタが存在しないような場合においても有効となる。例えば、非動作時の消費電流が、動作時におけるチップ全体の消費電流に比べて無視できる程に小さい場合には、ゲートに信号ACT,/ACTが入力されるMOSトランジスタを設ける必要はない。
【0238】
図38乃至図47は、図6に示した電流発生回路の変形例を示している。
【0239】
これらの図においては、図6に示す素子に相当する素子には図6と同一の符号を付してある。
【0240】
図38の例は、図6の回路と比較すると、差動増幅回路cmp1の出力端子とプラス側入力端子の間にキャパシタCを新たに接続した点に特徴を有する。このキャパシタCは、電流発生回路の動作の応答性や収束性を向上させる機能を持っている。
【0241】
本例において、電流I1−2は、
I1−2 = k3×{Vref/R1−(Vcc−Vref)/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0242】
図39の例は、図6の回路と比較すると、MOSトランジスタP01とノードaの間に抵抗R’を新たに接続した点に特徴を有する。即ち、MOSトランジスタP01と接地端子の間に抵抗R’,R1を直列接続し、これら抵抗R’,R1の接続点(ノードa)を差動増幅回路cmp1のプラス側入力端子に接続している。
【0243】
本例において、電流I1−3は、
I1−3 = k3×{Vref/R1−(Vcc−Vref)/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0244】
なお、抵抗R’は、MOSトランジスタやダイオードなどの素子であっても構わない。
【0245】
図40の例は、図6の回路と比較すると、抵抗R1と接地端子の間にダイオード接続(ゲート・ドレイン接続)されたNチャネルMOSトランジスタNddを新たに接続した点に特徴を有する。
【0246】
本例において、電流I1−4は、
I1−4 = k3×{(Vref−Vthn)/R1−(Vcc−Vref)/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。また、Vthnは、NチャネルMOSトランジスタNddの閾値である。)
となる。
【0247】
図41及び図42の例は、図40の破線W内を変更した例である。即ち、図41の例では、抵抗R1と接地端子の間にダイオードDを接続している。図42の例は、図40と図41を組み合わせた例であり、MOSトランジスタNdd、ダイオードD及び抵抗R1’が新たに追加されている。
【0248】
本例において、電流I1−4’(図41)、電流I1−4”(図42)は、
I1−4’ = k3×{(Vref−Vb)/R1−(Vcc−Vref)/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。また、Vbは、ダイオードの両端の電位差である。)
I1−4” = k3×{(Vref−Vthn)/R1+(Vref−Vb)/R1’−(Vcc−Vref)/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。また、Vthnは、NチャネルMOSトランジスタNddの閾値、Vbは、ダイオードの両端の電位差である。)
となる。
【0249】
図43の例は、図6の回路と比較すると、MOSトランジスタP01と接地端子の間に抵抗R1,R1”を直列接続し、抵抗R1,R1”の接続点(ノードa)を差動増幅回路cmp1のプラス側入力端子に接続し、抵抗R3を、MOSトランジスタP01と抵抗R1”の接続ノードに接続した点に特徴を有する。
【0250】
本例の場合、入力電位in01が基準電位Vrefに等しくなるように制御されるため、mid01は、{Vref×(R1”+R1)/R1}となるように制御される。この場合、電流I1−5は、
I1−5 = k3×{Vref/R1−(Vcc−(Vref×(R1”+R1)/R1))/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0251】
図44及び図45の例は、図43の破線S内を変更した例である。即ち、図44の例では、図43の破線S内の抵抗R1”をダイオード接続(ゲート・ドレイン接続)されたNチャネルMOSトランジスタNddに代えている。図45の例では、図43の破線S内の抵抗R1”をダイオードDに代えている。
【0252】
本例において、電流I1−5’(図44)、電流I1−5”(図45)は、
I1−5’ = k3×{Vref/R1−(Vcc−(Vref+Vthn))/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。また、Vthnは、NチャネルMOSトランジスタNddの閾値である。)
I1−5” = k3×{Vref/R1−(Vcc−(Vref+Vb))/R3}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。また、Vbは、ダイオードの両端の電位差である。)
となる。
【0253】
図46の例は、図6の回路と比較すると、抵抗R1,R3の間に新たに抵抗R11’を接続し、抵抗R3,R11’の接続ノードを差動増幅回路cmp1のプラス側入力端子に接続した点に特徴を有する。
【0254】
本例の場合、電流I1−6は、
I1−6 = k3×{Vref/R1−(Vcc−Vref)×(R11’/(R1×R3)+1/R3)}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0255】
図47の例は、図6の回路と比較すると、MOSトランジスタP01と抵抗R1の間に新たに抵抗R”を接続し、MOSトランジスタP01と抵抗R”の接続点(ノードa)を差動増幅回路cmp1のプラス側入力端子に接続し、抵抗R3を抵抗R1,R”の接続ノードに接続した点に特徴を有する。
【0256】
本例の場合、電流I1−7は、
I1−7 = k3×Vref/{Vcc×(R1/R3−R1×R1/(R3×(R3+R1)))+R”+R1−R1×R1/(R3+R1)}
(但し、k3は、ゲートが同電位のMOSトランジスタP01,P02の電流比[=I(P02)/I(P01)]であり、電源電位に依存しないように設定可能である。)
となる。
【0257】
なお、図6の回路の変形例について説明してきたが、当然に、これら変形例においても、図6の回路と同様に、さらなる変形や、発振信号発生回路との組み合わせなどが可能である。
【0258】
以上、本発明の説明を行ったが、本発明は、その要旨を逸脱しない範囲で種々の変更が可能である。
【0259】
【発明の効果】
以上、説明したように、本発明によれば、電源電位に対して様々な依存性を持つ電流を発生する回路を実現できる。従って、従来に比べて、動作特性の電源電圧に対する依存性を小さくすることができ、広範囲の電源電位(電源電位の変動)に対して安定した動作が可能なチップを実現できる。
【図面の簡単な説明】
【図1】差動増幅回路のシンボルを示す図。
【図2】図1の差動増幅回路の構成例を示す図。
【図3】図1の差動増幅回路の他の構成例を示す図。
【図4】本発明の電流発生回路の構成例を示す図。
【図5】本発明の電流発生回路の他の構成例を示す図。
【図6】図4の電流発生回路の変形例を示す図。
【図7】図5の電流発生回路の変形例を示す図。
【図8】本発明の電流発生回路の他の構成例を示す図。
【図9】本発明の電流発生回路の他の構成例を示す図。
【図10】本発明の電流発生回路の他の構成例を示す図。
【図11】本発明の電流発生回路の他の構成例を示す図。
【図12】本発明の電流発生回路の他の構成例を示す図。
【図13】本発明の電流発生回路の他の構成例を示す図。
【図14】本発明の電流発生回路の他の構成例を示す図。
【図15】本発明の電流発生回路の他の構成例を示す図。
【図16】Vcc−Vrefを発生する回路の構成例を示す図。
【図17】本発明の電流発生回路の他の構成例を示す図。
【図18】本発明の電流発生回路の他の構成例を示す図。
【図19】本発明の電流発生回路の他の構成例を示す図。
【図20】本発明の電流発生回路の他の構成例を示す図。
【図21】本発明の電流発生回路の他の構成例を示す図。
【図22】本発明の電流発生回路の他の構成例を示す図。
【図23】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図24】図23の回路の出力波形を示す図。
【図25】図23の回路に与える信号を発生する回路の構成例を示す図。
【図26】図23の回路に与える信号を発生する回路の構成例を示す図。
【図27】図23の回路の出力を用いた昇圧回路の構成例を示す図。
【図28】図23の回路に与える信号を発生する回路の構成例を示す図。
【図29】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図30】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図31】本発明の電流発生回路の出力を用いた発振信号発生回路の構成例を示す図。
【図32】図30の回路の出力波形を示す図。
【図33】図31の回路の出力波形を示す図。
【図34】本発明の電流発生回路の他の構成例を示す図。
【図35】図34の破線Z内の変形例を示す図。
【図36】本発明の電流発生回路の他の構成例を示す図。
【図37】本発明の電流発生回路の他の構成例を示す図。
【図38】本発明の電流発生回路の他の構成例を示す図。
【図39】本発明の電流発生回路の他の構成例を示す図。
【図40】本発明の電流発生回路の他の構成例を示す図。
【図41】図40の破線W内の変形例を示す図。
【図42】図40の破線W内の変形例を示す図。
【図43】本発明の電流発生回路の他の構成例を示す図。
【図44】図43の破線S内の変形例を示す図。
【図45】図43の破線S内の変形例を示す図。
【図46】本発明の電流発生回路の他の構成例を示す図。
【図47】本発明の電流発生回路の他の構成例を示す図。
【符号の説明】
P01〜P07 :PチャネルMOSトランジスタ、
N01〜N07 :NチャネルMOSトランジスタ、
R1〜R3 :抵抗、
cmp1,cmp2 :差動増幅回路。
Claims (14)
- 電源電圧端子とノードの間の第1電流経路と、前記第1電流経路に含まれる第1トランジスタと、前記電源電圧端子と前記ノードの間の第2電流経路と、前記第2電流経路に含まれる少なくとも1つの第1素子と、前記ノードと接地電圧端子の間の第3電流経路と、前記第3電流経路に含まれる少なくとも1つの第2素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記電源電圧端子に直接又は他の素子を介して接続され、前記第1トランジスタに流れる第1電流を基準とした第2電流を発生する第2トランジスタとを具備し、前記第1電流経路と前記第2電流経路は異なる電流経路であり、アクティブ時には、前記第1トランジスタ、前記第1素子及び前記第2素子の全てにおいて電流が流れると共に、前記第1電流は電源電圧が高くなるほど小さくなることを特徴とする電流発生回路。
- 接地電圧端子とノードの間の第1電流経路と、前記第1電流経路に含まれる第1トランジスタと、電源電圧端子と前記ノードの間の第2電流経路と、前記第2電流経路に含まれる少なくとも1つの第1素子と、前記ノードと前記接地電圧端子の間の第3電流経路と、前記第3電流経路に含まれる少なくとも1つの第2素子と、前記ノードの電位を所定値に設定する制御回路と、ソースが前記接地電圧端子に直接又は他の素子を介して接続され、前記第1トランジスタに流れる第1電流を基準とした第2電流を発生する第2トランジスタとを具備し、前記第1電流経路と前記第3電流経路は異なる電流経路であり、アクティブ時には、前記第1トランジスタ、前記第1素子及び前記第2素子の全てにおいて電流が流れると共に、前記第1電流は電源電圧が高くなるほど大きくなることを特徴とする電流発生回路。
- 前記第1トランジスタはPチャネル型トランジスタであることを特徴とする請求項1に記載の電流発生回路。
- 前記第1トランジスタはNチャネル型トランジスタであることを特徴とする請求項2に記載の電流発生回路。
- 請求項1乃至4のいずれか1項に記載の電流発生回路において、さらに、差動電圧増幅回路を具備し、前記差動電圧増幅回路の出力が前記第1トランジスタのゲートに入力されることを特徴とする電流発生回路。
- 前記ノードが前記差動電圧増幅回路の入力に接続されることを特徴とする請求項5に記載の電流発生回路。
- アクティブ時に、前記ノードの電圧が固定された基準電圧に設定されることを特徴とする請求項1乃至6のいずれか1項に記載の電流発生回路。
- 前記第1素子及び前記第2素子は共に抵抗素子であることを特徴とする請求項1乃至7のいずれか1項に記載の電流発生回路。
- 前記第1素子及び前記第2素子は抵抗素子若しくは前記第1トランジスタと同極性のトランジスタであることを特徴とする請求項1乃至7のいずれか1項に記載の電流発生回路。
- 前記第1電流は、前記第1素子を流れる電流と前記第2素子を流れる電流の差であることを特徴とする1乃至9のいずれか1項に記載の電流発生回路。
- 前記第2トランジスタは前記第1トランジスタと同極性であることを特徴とする1乃至10のいずれか1項に記載の電流発生回路。
- 前記第1トランジスタのゲートと前記第2トランジスタのゲートが接続されることを特徴とする請求項11に記載の電流発生回路。
- 請求項1乃至10のいずれか1項に記載の電流発生回路を具備し、前記第2電流に基づいて発振周期が制御されることを特徴とする発振信号発生回路。
- 請求項13に記載の発振信号発生回路を具備し、前記発振信号発生回路の出力信号が駆動信号として用いられることを特徴とする昇圧回路。
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