JP4215254B2 - 比較回路 - Google Patents
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Description
従来の比較回路は、NMOS型FET;MN101、NMOS型FET;MN102、NMOS型FET;MN103からなる差動増幅回路によって構成される。図に示すように保護回路の役目を果たすPMOS型FET;MP100を介して、NMOS型FET;MN101のドレインに電源電位VDDが印加され、NMOS型FET;MN101のソースとNMOS型FET;MN102のソースとが、定電流源の役目を果たすNMOS型FET;MN103のドレインに接続されている。このNMOS型FET;MN103のソースは、接地されている。
図に示すように、本発明による比較回路は、第一のボルテージフォロワ部1と、第一の電位・電流変換部2と、第二のボルテージフォロワ部3と、第二の電位・電流変換部4と、電流減算部5とを備える。
(a)は、ボルテージフォロワ回路の基本回路構成であり、(b)は、本発明に於いて用いられるボルテージフォロワ回路の回路構成である。
第一のボルテージフォロワ部1は、図2(b)を用いて説明したボルテージフォロワ回路(b)と同様に、オペアンプOP1の(−)端子に入力電位Vinを入力し、その出力電位Vout1が、NMOS型FET;MN1のゲート端子に供給される。又、このNMOS型FET;MN1のドレイン端子は、抵抗R1を介して電源電位VDDに接続され、ソース端子は接地されている。従って、抵抗R1を流れる電流量Iは、
I=((Vdd−Vin)/R1)・・・・・・・・・・・・(1式)
となる。
I1=((Vdd−Vin)/R1)−I2・・・・・・・(2式)
となる。
更に、第一のボルテージフォロワ部1の出力電位Vout1は、第一の電位・電流変換部2に供給される。
第二のボルテージフォロワ部3は、図2(b)を用いて説明したボルテージフォロワ回路(b)と同様に、オペアンプOP2の(−)端子に基準電位Vrefを入力し、その出力電位Vout2が、NMOS型FET;MN2のゲート端子に供給される。このNMOS型FET;MN2のドレイン端子は、抵抗R2を介して電源電位VDDに接続され、ソース端子は接地されている。従って、そのドレイン端子とソース端子の間に流れるドレイン電流量I3は、
I3=((Vdd−Vref)/R2)・・・・・・・・・・(3式)
となる。更に、第二のボルテージフォロワ部3の出力電位Vout2は、第二の電位・電流変換部4に供給される。
この電流減算部5は、NMOS型FET;MN1のドレイン端子とNMOS型FET;MN4のドレイン端子とを接続することによって自ずと構成される。電流減算部5が構成されることによって、第二の電位・電流変換部4を流れる電流量I3はI2に等しくり
I=I1+I3・・・・・・・・・・・・・・・・・・・・・(4式)
となる。
I1=((Vdd−Vin)/R1)−((Vdd−Vref)/R2)・・(4式)
となる。
(4式)に於いて、R1=R2とすると、
I1=(Vref−Vin)/R1・・・・・・・・・・・・・・・・・(5式)
を得る。
即ち、本発明では、ボルテージフォロワ回路を介して入力電位Vin、及び基準電位Vrefを受け入れるので、その出力は、電源電位VDDや、バイアス電位BIASの変動の影響を受けにくく、電源電位VDDや、バイアス電位BIASが変動しても、出力変動は抑制され、比較結果に与える影響が少なくなるという効果を得る。
2 第一の電位・電流変換部
3 第二のボルテージフォロワ部
4 第二の電位・電流変換部
5 電流減算部
VDD 電源電位
Vin 入力電位
Vref 基準電位
Iout 電流出力
OP1 オペアンプ
OP2 オペアンプ
MN1 NMOS型FET
MN2 NMOS型FET
MN3 NMOS型FET
MN4 NMOS型FET
Vout1 オペアンプOP1の出力電位
Vout2 オペアンプOP2の出力電位
Vnear1 NMOS型FET・MN1のドレイン電位
Vnear2 NMOS型FET・MN2のドレイン電位
Claims (3)
- 二信号を受け入れて、該二信号の電位差を電流量に変換し、前記二信号の比較結果として出力する比較回路であって、
前記二信号の何れか一方の信号を受け入れて、該一方の信号の入力電位に追随する電位を出力する第一のボルテージフォロワ部と、
前記二信号の他方の信号を受け入れて、該他方の信号の入力電位に追随する電位を出力する第二のボルテージフォロワ部と、
と、
前記比較回路の電源電位と前記第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量から、前記比較回路の電源電位と前記第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量を減算した値を前記比較結果として出力する電流減算部とを備えることを特徴とする比較回路。 - 請求項1に記載の比較回路に於いて、
前記比較回路の電源電位と前記第一のボルテージフォロワ部の出力電位との電位差によって流れる電流量を設定する抵抗値と、
前記比較回路の電源電位と前記第二のボルテージフォロワ部の出力電位との電位差によって流れる電流量を設定する抵抗値とが等しいことを特徴とする比較回路。 - 請求項項1に記載の比較回路に於いて、
前記第一のボルテージフォロワ部は、
被比較電位を受け入れるマイナス極性端子と、帰還電位を受け入れるプラス極性端子とを有するオペアンプと、
該オペアンプの出力を極性反転させて、前記プラス極性端子に出力する帰還反転部とを有し、
前記第二のボルテージフォロワ部は、
基準電位を受け入れるマイナス極性端子と、帰還電位を受け入れるプラス極性端子とを有するオペアンプと、
該オペアンプの出力を極性反転させて、前記プラス極性端子に出力する帰還反転部とを有することを特徴とする比較回路。
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