JP5370030B2

JP5370030B2 - 検出回路

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Publication number: JP5370030B2
Application number: JP2009210974A
Authority: JP
Inventors: 大二郎角野
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2009-09-11
Filing date: 2009-09-11
Publication date: 2013-12-18
Anticipated expiration: 2029-09-11
Also published as: JP2011061629A

Description

本発明は、信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う検出回路に関する。

近年、製品のインタフェースが高速化され高速シリアル通信を使用したシステムの開発が進んでおり、例えばこのような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としてはＵＳＢ１.１規格があったが、該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２.０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を信号の振幅レベルの値で判定するようにしている。

図１は、ＵＳＢ２.０規格に準拠した切断検出回路の従来例を示す回路図である。図１に示す切断検出回路１は、シリアル伝送線路ＤＰ及びＤＭから伝送された、相反する信号レベルを有する１対のシリアルデータ信号を受信し、該シリアルデータ信号の振幅レベルによってケーブル等の伝送媒体が接続されているか否かの検出を行う切断検出用レシーバ２及び３を備えている。切断検出用レシーバ２及び３には、受信した差動信号の振幅レベルが所定の値よりも大きくなったときのみ動作するように閾値にオフセットが設けられている。更に、切断検出回路１は、切断検出用レシーバ２及び３の各出力信号ＯＵＴ１及びＯＵＴ２を積分して出力する積分回路４と、積分回路４から出力された信号Ｓ１を波形整形して出力するシュミット回路５を備えている。

図２は、図１に示す各部の信号の例を示すタイミングチャートである。切断検出用レシーバ２及び３は、それぞれ閾値にオフセットが設けられたレシーバをなし、シリアル伝送線路ＤＰ及びＤＭから検出電圧レベルＶ_{ＨＳＤＩＳＣ}よりも大きい振幅レベルのシリアルデータ信号を受信すると、該受信したシリアルデータ信号に応じたパルス信号をそれぞれ生成して出力信号ＯＵＴ１及びＯＵＴ２として出力する。一方、シリアル伝送線路ＤＰ及びＤＭから検出電圧レベルＶ_{ＨＳＤＩＳＣ}よりも小さい振幅レベルのシリアルデータ信号を受信しても、切断検出用レシーバ２及び３はそれぞれ反応せず、出力信号ＯＵＴ１及びＯＵＴ２はそれぞれハイ（Ｈｉｇｈ）レベルのままである。

出力信号ＯＵＴ１及びＯＵＴ２は、積分回路４で積分された後、シュミット回路５で波形整形されて２値の切断検出信号ＨＳＤＩＳＣＯＮとして出力される。すなわち、切断検出回路１は、入力されたシリアルデータ信号の振幅レベルの違いによってケーブル等の伝送媒体が接続されているか否かの検出を行う。

図３は、図１に示す切断検出用レシーバの内部回路を例示する回路図である。図３の切断検出用レシーバ２では、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ９及び１０は、同じサイズのＰＭＯＳトランジスタであって差動対をなしている。ＰＭＯＳトランジスタ９とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１との接続部に、定電流ｉ１がＰＭＯＳトランジスタ１３によって加えられて、閾値にオフセットが設けられている。なお、ＰＭＯＳトランジスタ１３のゲートにはオフセット制御信号ｏｆｆｃｎｔが入力されている。

図３の切断検出用レシーバ２において、ＰＭＯＳトランジスタ９のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続され、ＰＭＯＳトランジスタ１０のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続されている。ＰＭＯＳトランジスタ１０とＮＭＯＳトランジスタ１２の接続部から出力信号Ｖ２が出力されＮＭＯＳトランジスタ１８のゲートに入力される。ＰＭＯＳトランジスタ９とＮＭＯＳトランジスタ１１の接続部から出力信号Ｖ１が出力されＮＭＯＳトランジスタ１５のゲートに入力される。ＰＭＯＳトランジスタ１６とＮＭＯＳトランジスタ１５の接続部がＰＭＯＳトランジスタ１７のゲートに入力される。ＰＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８の接続部から出力信号が出力されインバータ１９及び２０を通して出力信号ＯＵＴ１が出力される。図示していないが、切断検出用レシーバ３における切断検出用レシーバ２との相違点は、ＰＭＯＳトランジスタ９のゲートにシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ１０のゲートにシリアル伝送線路ＤＭが接続されていることのみであり、回路構成は切断検出用レシーバ２と同じである。

図４は、図１に示すリファレンスレシーバの内部回路を例示する図である。図４において、図３と同一部分には同一符号を付し、その説明を省略する場合がある。図４のリファレンスレシーバ７は、出力が１対の出力電圧Ｖｏ１とＶｏ２であることと、ＰＭＯＳトランジスタ９のゲートとＰＭＯＳトランジスタ１０のゲートにそれぞれ異なる所定のオフセット電圧ＶｒｐとＶｒｍが対応して入力されていること以外は図３の切断検出用レシーバ２と同じ回路構成をなしている。

オフセット電圧生成回路６から出力される、異なる所定のオフセット電圧Ｖｒｐ及びＶｒｍが入力されたリファレンスレシーバ７の１対の出力電圧Ｖｏ１及びＶｏ２が同じ電圧になるように、オペアンプ８を用いてオフセット制御信号ｏｆｆｃｎｔを調整し、リファレンスレシーバ７の差動増幅回路部２１に対するオフセット調整をオフセット制御回路部２２に行わせると共に、リファレンスレシーバ７に対して行わせるオフセット調整と同じオフセット調整を切断検出用レシーバ２と３に対してもそれぞれ行わせて、切断検出用レシーバ２と３のオフセットが一定になるようにしている。

このように、従来ではオフセット用の電流量を、プロセス、温度等に応じてフィードバックして調整することにより、検出電圧レベルのばらつきを低減し精度の高い切断検出回路を得ている。

又、他の従来例としては、差動信号のシリアルデータの信号が入力される第１及び第２の各トランジスタからなる差動回路と、オフセット信号が入力される第３及び第４の各トランジスタからなる差動回路を設けると共に、第１のトランジスタのドレインと第３のトランジスタのドレインとの接続点の電圧と、第２のトランジスタのドレインと第４のトランジスタのドレインとの接続点の電圧とを比較するコンパレータが設けられ、該コンパレータは、シリアルデータ信号が与えられていないときには出力レベルが一定となり、シリアルデータ信号が与えられると、入力データに応じてレベルが変化するような出力が得られるシリアルデータ信号の検出回路が開示されている（例えば、特許文献１又は２参照）。

しかしながら、図４に示す構成ではオフセット電圧生成回路６から出力される、異なる所定のオフセット電圧ＶｒｐとＶｒｍの差電圧（Ｖｒｐ−Ｖｒｍ）が大きく、リファレンスレシーバ７に設けられた閾値のオフセットが大きい場合に、入力トランジスタ９と１０の各ゲート電圧の差が大きくなり、入力トランジスタ９と１０に流れる電流ｉ５とｉ６の差が非常に大きくなる。このため、ＰＭＯＳトランジスタ１３によって加えられるオフセット電流ｉ１が大きくなり、オフセット電流ｉ１が差動増幅回路部２１のＰＭＯＳトランジスタ１４を流れるテール電流（バイアス電流）ｉ４に相当する電流量になってしまう。加えて、図３に示す切断検出用レシーバ２の差動増幅回路部２１のような構成では負荷トランジスタ１１と１２がそれぞれゲートとドレインが共通のダイオード接続を形成しているため、入力トランジスタ９と１０の各ゲート電圧の差が変動した時の各出力電圧Ｖ１とＶ２の変動は微小となる、つまり差動増幅回路部２１の直流電圧利得は小さくなってしまう。

このような状況下で、プロセスミスマッチにより負荷トランジスタ１１と１２の閾値電圧に差が生じた場合、差動増幅回路２１の出力電圧Ｖ１とＶ２を反転させるのに必要な入力電圧ＤＰとＤＭの差に大きなずれが発生し切断検出電圧レベルが設計値に対して大きくずれてしまうという問題があった。

実際に、ＵＳＢ２.０規格において、切断検出回路の閾値のオフセットはシリアルデータ検出回路の場合と比較すると５倍程度と非常に大きいため、このような問題が発生する可能性があった。差動増幅回路部２１の直流電圧利得を大きくするには入力トランジスタ９及び１０の相互コンダクタンス(ｇｍ)を大きくすることや、負荷トランジスタ１１及び１２のゲート長に対するゲート幅の比を小さくし相互コンダクタンス(ｇｍ)を小さくする方法が考えられる。しかし、前者の方法はゲート面積が大きくなり切断検出用レシーバ２及び３の動作スピードを低下させるという問題が発生し、後者の方法は切断検出用レシーバ２及び３の同相入力電圧範囲の下限値が制限されてしまうという問題が発生する。

本発明は、上記の点に鑑みて、プロセスミスマッチ等によるサンプルごとの検出電圧レベルのばらつきを低減させることができ、高速動作を行うことが可能な検出回路を提供することを課題とする。

本検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出の少なくとも一方を行う検出回路であって、前記１対のシリアルデータ信号の一方が反転入力端に入力され、他方が非反転入力端に入力される第１検出用レシーバ回路部と、前記１対のシリアルデータ信号の前記一方が非反転入力端に入力され、前記他方が反転入力端に入力される第２検出用レシーバ回路部と、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各出力信号に基づいて、前記入力検出及び前記切断検出の少なくとも一方を行う検出回路部と、各入力端に入力された電圧にそれぞれオフセット電圧を加えて出力するリファレンスレシーバ回路部と、該リファレンスレシーバ回路部から出力された各出力電圧の電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、前記リファレンスレシーバ回路部から出力された各出力電圧の平均電位を測定する平均電位測定回路と、該平均電位測定回路による前記平均電位の測定結果と所定のコモン・モード電圧と電圧比較を行い、該比較結果に応じたコモン・モード制御信号を生成し出力するコモン・モード制御信号生成回路部と、各入力端に入力された電圧に応じたコモン・モード電圧を生成するコモン・モード電圧生成回路部と、を備え、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部は、それぞれ第１差動入力回路部及び該第１差動入力回路部の負荷となる第１負荷回路部を含む差動増幅回路部と、前記差動増幅回路部の閾値に設けるオフセット電圧を制御する第１オフセット制御回路部と、を有し、前記第１負荷回路部は、ドレインが独立でゲートを共通とし、該ゲートに所定の電圧が印加される１対のＭＯＳトランジスタを含んで構成され、前記第１オフセット制御回路部は、前記オフセット制御信号に応じた第１バイアス電流を生成し前記オフセット電圧を制御し、前記コモン・モード制御信号は、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各第１負荷回路部を構成する前記１対のＭＯＳトランジスタの前記ゲートに入力され、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路部の出力コモン・モード電圧を制御し、前記コモン・モード電圧生成回路部で生成された前記コモン・モード電圧は、前記コモン・モード制御信号生成回路部に入力されることを要件とする。

開示の技術によれば、プロセスミスマッチ等によるサンプルごとの検出電圧レベルのばらつきを低減させることができ、高速動作を行うことが可能な検出回路を提供することができる。

ＵＳＢ２.０規格に準拠した切断検出回路の従来例を示す回路図である。図１に示す各部の信号の例を示すタイミングチャートである。図１に示す切断検出用レシーバの内部回路を例示する回路図である。図１に示すリファレンスレシーバの内部回路を例示する図である。本実施の形態に係る検出回路の回路例を示す回路図である。図５に示す第１検出用レシーバの内部回路を例示する回路図である。図５に示すリファレンスレシーバの内部回路を例示する回路図である。図５に示す平均電位測定回路の内部回路を例示する回路図である。図５に示すコモン・モード電圧生成回路の内部回路を例示する回路図である。図５に示す積分回路の内部回路を例示する回路図である。

以下、図面を参照して、実施の形態の説明を行う。

図５は、本実施の形態に係る検出回路の回路例を示す回路図である。図５の検出回路２３は、ＵＳＢ等を使用した高速シリアル通信システムに使用するシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行うものである。

検出回路２３は、シリアル伝送線路ＤＰ及びＤＭが対応する入力端に接続されて１対のシリアルデータ信号が入力される差動増幅回路を含んで構成された第１検出用レシーバ２４と、第１検出用レシーバ２４と同じ回路構成である第２検出用レシーバ２５とを備えている。又、検出回路２３は、第１検出用レシーバ２４及び第２検出用レシーバ２５の各出力信号ＯＵＴ１及びＯＵＴ２を積分する積分回路２６と、積分回路２６から出力された信号Ｓ１の波形整形を行って２値の検出信号として出力するシュミット回路２７と、シュミット回路２７から出力された２値の検出信号を反転し、２値の検出信号ＨＳＤＩＳＣＯＮとして出力するインバータ５４とを備えている。

更に、検出回路２３は、所定の基準電圧Ｖｒｐ及びＶｒｍをそれぞれ生成して出力するオフセット電圧生成回路２８と、差動増幅回路の非反転入力端と反転入力端に入力された信号に対してオフセットを加えて出力するリファレンスレシーバ２９と、リファレンスレシーバ２９から出力された１対の出力電圧Ｖｏ１及びＶｏ２の電圧比較を行い、該比較結果に応じたオフセット制御信号ｏｆｆｃｎｔを生成して第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９にそれぞれ出力するオペアンプ３０とを備えている。

なお、第１検出用レシーバ２４は本発明における第１検出用レシーバ回路部の代表的な一例であり、第２検出用レシーバ２５は本発明における第２検出用レシーバ回路部の代表的な一例である。又、積分回路２６及びシュミット回路２７は本発明における検出回路部の代表的な一例である。更に、リファレンスレシーバ２９は本発明におけるリファレンスレシーバ回路部の代表的な一例であり、オペアンプ３０は本発明におけるオフセット制御信号生成回路部の代表的な一例である。

第１検出用レシーバ２４の非反転入力端と第２検出用レシーバ２５の反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、第１検出用レシーバ２４の反転入力端と第２検出用レシーバ２５の非反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続されている。又、リファレンスレシーバ２９において、非反転入力端には基準電圧Ｖｒｐが、反転入力端には基準電圧Ｖｒｍがそれぞれ入力され、リファレンスレシーバ２９は、基準電圧ＶｒｐとＶｒｍに所定のオフセット値（Ｖｒｐ−Ｖｒｍ）を加えて出力電圧Ｖｏ１及びＶｏ２としてオペアンプ３０に出力する。オペアンプ３０の出力信号は、オフセットを制御する制御信号ｏｆｆｃｎｔとして第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９にそれぞれ出力される。

更に、検出回路２３は、リファレンスレシーバ２９から出力された出力電圧Ｖｏ１及びＶｏ２の平均電位を測定する平均電位測定回路３１と、平均電位測定回路３１で測定された出力電圧Ｖｏ１及びＶｏ２の平均電位である平均電位測定結果Ｖａｖと所定のコモン・モード電圧Ｖｃｍと電圧比較を行い、該比較結果に応じたコモン・モード制御信号ｃｍｃｎｔを生成し出力するオペアンプ３２とを備え、オペアンプ３２の出力信号はコモン・モード制御信号ｃｍｃｎｔとして第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９にそれぞれ出力され、第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各差動増幅回路の出力コモン・モード電圧を制御する。

差動増幅回路を含んで構成されたコモン・モード電圧生成回路３３は、非反転入力端には基準電圧Ｖｒｐが、反転入力端には基準電圧Ｖｒｍがそれぞれ入力され、そのオフセット値（Ｖｒｐ−Ｖｒｍ）に応じた出力信号がコモン・モード電圧Ｖｃｍとして前記オペアンプ３２に入力される。なお、図５において、オペアンプ３２は本発明におけるコモン・モード制御信号生成回路部の代表的な一例である。

図６は、図５に示す第１検出用レシーバの内部回路を例示する回路図である。図６において、第１検出用レシーバ２４は、差動増幅回路部４７と、オフセット制御回路部４６とを有する。

差動増幅回路部４７は、差動対をなすＰＭＯＳトランジスタ３４と３５、電流源負荷を形成して該差動対の負荷をなすＮＭＯＳトランジスタ３６と３７、差動増幅回路部４７のバイアス電流であるテール電流を生成するＰＭＯＳトランジスタ３９とを含んで構成されている。差動増幅回路部４７において、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６が直列に接続され、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７が直列に接続されている。又、ＮＭＯＳトランジスタ３６と３７の各ゲートは接続され、該接続部にはコモン・モード制御信号ｃｍｃｎｔが入力されており、ＮＭＯＳトランジスタ３６及び３７の各ソースは接続され、該接続部は接地電圧ＶＳＳに接続されている。ＰＭＯＳトランジスタ３４のゲートは反転入力端をなしており、シリアル伝送線路ＤＭが接続されている。又、ＰＭＯＳトランジスタ３５のゲートは非反転入力端をなしており、シリアル伝送線路ＤＰが接続されている。

ＰＭＯＳトランジスタ３４と３５の各サブストレートゲート（基板端子ともいう）は電源電圧ＶＤＤに接続されており、ＮＭＯＳトランジスタ３６と３７の各サブストレートゲートはそれぞれ接地電圧ＶＳＳに接続されている。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７との接続部が差動増幅回路部４７の出力としてＮＭＯＳトランジスタ４３のゲートに接続されており、同様にＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６との接続部が差動増幅回路部４７のもう一方の出力としてＮＭＯＳトランジスタ４０のゲートに接続されている。ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４０が直列に接続され、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３が直列に接続されている。

ＰＭＯＳトランジスタ４１はドレインとゲートが接続されたカレントミラー回路を形成しており、ＰＭＯＳトランジスタ４１とＮＭＯＳトランジスタ４０の接続部はＰＭＯＳトランジスタ４２のゲートに接続される。ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３の接続部はインバータ４４と４５を通って出力され、その出力端が第１検出用レシーバ２４の出力端をなし、該出力端から出力信号ＯＵＴ１が出力される。

オフセット制御回路部４６は、オフセット制御信号ｏｆｆｃｎｔに応じた第１バイアス電流を生成するＰＭＯＳトランジスタ３８を含んで構成され、ＰＭＯＳトランジスタ３８において、ゲートにはオフセット制御信号ｏｆｆｃｎｔが入力され、サブストレートゲート及びソースは電源電圧ＶＤＤに接続されている。

以上、図６を参照しながら、図５に示す第１検出用レシーバ２４の内部回路例について説明したが、図５に示す第２検出用レシーバ２５の内部回路も第１検出用レシーバ２４の内部回路と同様の回路構成とすることができる。ただし、第２検出用レシーバ２５は、ＰＭＯＳトランジスタ３４のゲートにシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３５のゲートにシリアル伝送線路ＤＭが接続されている点のみが、第１検出用レシーバ２４と相違する。

なお、第１検出用レシーバ２４及び第２検出用レシーバ２５のＰＭＯＳトランジスタ３４及び３５は本発明における第１差動入力回路部の代表的な一例であり、第１検出用レシーバ２４及び第２検出用レシーバ２５のＮＭＯＳトランジスタ３６及び３７は本発明における第１負荷回路部の代表的な一例である。又、第１検出用レシーバ２４及び第２検出用レシーバ２５のオフセット制御回路部４６は、本発明における第１オフセット制御回路部の代表的な一例である。

図６に示す回路構成において、ＰＭＯＳトランジスタ３９のドレイン電流をｉ１０、ＰＭＯＳトランジスタ３４のドレイン電流をｉ８とし、ＰＭＯＳトランジスタ３５のドレイン電流をｉ９とする。更に、オフセット制御回路部４６からＮＭＯＳトランジスタ３６に流れるＰＭＯＳトランジスタ３８のドレイン電流をｉ７とする。なお、電流ｉ７は本発明における第１バイアス電流の代表的な一例である。電流ｉ１０は、電流ｉ８とｉ９との和であり、電流ｉ７は、第１検出用レシーバ２４の閾値にオフセットを設けるためのものである。ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６の接続部の電圧をＶ５、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７の接続部の電圧をＶ６とする。

電流ｉ８及びｉ９は、シリアル伝送線路ＤＰ及びＤＭからの入力電圧の電圧値で決まる。入力電圧がＤＰ＞ＤＭの時には電流ｉ８＞電流ｉ９、入力電圧がＤＰ＜ＤＭの時には電流ｉ８＜電流ｉ９、入力電圧がＤＰ＝ＤＭの時には電流ｉ８＝電流ｉ９となる。入力電圧がＤＰ＝ＤＭの時、電流ｉ７が０［Ａ］ならばＮＭＯＳトランジスタ３６のドレインに流れる電流ｉ８とＮＭＯＳトランジスタ３７のドレインに流れる電流ｉ９は等しくなるため、電圧Ｖ５は電圧Ｖ６と等しくなる。入力電圧がＤＰ＝ＤＭの時、電流ｉ７が０［Ａ］より大きいならば、ＮＭＯＳトランジスタ３６のドレインに流れる電流（ｉ７＋ｉ８）と、ＮＭＯＳトランジスタ３７のドレインに流れる電流ｉ９との関係は、電流（ｉ７＋ｉ８）＞電流ｉ９となるため、電圧Ｖ５はＶ６より大きくなる。

すなわち、電流ｉ７の電流値に比例して第１検出用レシーバ２４の閾値のオフセットが大きくなり、該オフセット値はオペアンプ３０から入力されるオフセット制御信号ｏｆｆｃｎｔの電圧で調整することができる。具体的には、オペアンプ３０からのオフセット制御信号ｏｆｆｃｎｔの電圧が小さくなるほど電流ｉ７は大きくなって電圧Ｖ５が大きくなる。このとき電圧Ｖ６は一定であるため、第１検出用レシーバ２４の閾値のオフセットは大きくなる。

一方、オペアンプ３０からのオフセット制御信号ｏｆｆｃｎｔの電圧が大きくなるほど電流ｉ７は小さくなって電圧Ｖ５が小さくなる。このとき電圧Ｖ６は一定であるため、第１検出用レシーバ２４のきい値のオフセットは小さくなる。このように、オペアンプ３０の出力信号であるオフセット制御信号ｏｆｆｃｎｔに応じて、第１検出用レシーバ２４のオフセットを調整することができる。

又、ＮＭＯＳトランジスタ３６と３７のゲート端子の電圧値に応じて差動増幅回路部４７の出力する電圧Ｖ５と電圧Ｖ６のコモン・モード電圧を調整することができる。具体的には、オペアンプ３２からのコモン・モード制御信号ｃｍｃｎｔの電圧が小さくなるほど電圧Ｖ５と電圧Ｖ６は大きくなる。一方、コモン・モード制御信号ｃｍｃｎｔの電圧が大きくなるほど電圧Ｖ５と電圧Ｖ６は小さくなる。このように、オペアンプ３２の出力信号であるコモン・モード制御信号ｃｍｃｎｔに応じて、第１検出用レシーバ２４における差動増幅回路部４７の出力コモン・モード電圧を調整することができる。

図７は、図５に示すリファレンスレシーバの内部回路を例示する回路図である。なお、図７において、図６と同一構成部分については同一符号を付し、その説明を省略する場合がある。図７に例示するリファレンスレシーバ２９の内部回路において、ＰＭＯＳトランジスタ３４のドレイン電流をｉ１１とし、ＰＭＯＳトランジスタ３５のドレイン電流をｉ１２とする。

図７において、リファレンスレシーバ２９は、差動増幅回路部４７と、オフセット制御回路部４６とを有する。なお、リファレンスレシーバ２９のＰＭＯＳトランジスタ３４及び３５は本発明における第２差動入力回路部の代表的な一例であり、リファレンスレシーバ２９のＮＭＯＳトランジスタ３６及び３７は本発明における第２負荷回路部の代表的な一例である。又、リファレンスレシーバ２９のオフセット制御回路部４６は、本発明における第２オフセット制御回路部の代表的な一例である。

差動増幅回路部４７において、ＰＭＯＳトランジスタ３４のゲートには基準電圧Ｖｒｐが、ＰＭＯＳトランジスタ３５のゲートには基準電圧Ｖｒｍがそれぞれ入力され、入力された基準電圧ＶｒｐとＶｒｍは所定のオフセット値（Ｖｒｐ−Ｖｒｍ）が与えられてリファレンスレシーバ２９から出力される。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７との接続部から出力電圧Ｖｏ１が出力され、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６との接続部からは出力電圧Ｖｏ２が出力される。

リファレンスレシーバ２９から出力された差動の出力電圧Ｖｏ１及びＶｏ２はオペアンプ３０の対応する入力端にそれぞれ入力され、リファレンスレシーバ２９には、オペアンプ３０からの比較結果を示す電圧がフィードバックされ、オフセット制御信号ｏｆｆｃｎｔによりオフセットの調整が行われる。

オペアンプ３０は、リファレンスレシーバ２９の出力電圧Ｖｏ１と出力電圧Ｖｏ２が同じ値になるように、すなわち、電流（ｉ７＋ｉ１１）と電流ｉ１２が同じになるようにリファレンスレシーバ２９のオフセットを調整する。このとき、第１検出用レシーバ２４及び第２検出用レシーバ２５も、リファレンスレシーバ２９と同様のオフセット調整がなされるため、第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各閾値は一定になる。

このように、第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９は、基準電圧ＶｒｐとＶｒｍとの差であるオフセット値（Ｖｒｐ−Ｖｒｍ）に応じた閾値となり、プロセス、温度、電源電圧等が変化しても第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各閾値は一定になる。

図８は、図５に示す平均電位測定回路の内部回路を例示する回路図である。図８に示す平均電位測定回路３１にはリファレンスレシーバ２９の出力電圧Ｖｏ１及びＶｏ２が入力され、平均電位測定回路３１からは平均電位測定結果Ｖａｖが出力される。具体的には、平均電位測定回路３１において、リファレンスレシーバ２９の出力電圧Ｖｏ１及びＶｏ２を同じ抵抗値を持つ２つの抵抗４８と４９で直列接続している。２つの抵抗４８と４９の接続部の電圧はリファレンスレシーバ２９の出力電圧Ｖｏ１と出力電圧Ｖｏ２の平均電圧となり、この電圧が平均電位測定結果Ｖａｖとして出力される。

図９は、図５に示すコモン・モード電圧生成回路の内部回路を例示する回路図である。図９において、図６と同一構成部分については同一符号を付し、その説明を省略する場合がある。図９に示すコモン・モード電圧生成回路３３は、差動増幅回路を含んで構成されている。コモン・モード電圧生成回路３３のＰＭＯＳトランジスタ３４及び３５は本発明における第３差動入力回路部の代表的な一例であり、コモン・モード電圧生成回路３３のＮＭＯＳトランジスタ３６及び３７は本発明における第３負荷回路部の代表的な一例である。

コモン・モード電圧生成回路３３において、ＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３６が直列に接続され、ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７が直列に接続されている。又、ＮＭＯＳトランジスタ３６と３７はそれぞれゲートとドレインが接続されており、ＮＭＯＳトランジスタ３６と３７お互いはゲートとドレインともに独立している。ＮＭＯＳトランジスタ３６及び３７の各ソースは接続され、該接続部は接地電圧ＶＳＳに接続されている。

コモン・モード電圧生成回路３３において、ＰＭＯＳトランジスタ３４のドレイン電流をｉ１１とし、ＰＭＯＳトランジスタ３５のドレイン電流をｉ１２とする。電流ｉ１０は、電流ｉ１１と電流ｉ１２との和である。ＮＭＯＳトランジスタ３６のゲートとドレインの接続部の電圧をＶ９、ＮＭＯＳトランジスタ３７のゲートとドレインの接続部の電圧をＶｃｍとする。

ＰＭＯＳトランジスタ３４のゲートには基準電圧Ｖｒｐが、ＰＭＯＳトランジスタ３５のゲートには基準電圧Ｖｒｍがそれぞれ入力され、入力された基準電圧Ｖｒｐ及びＶｒｍは所定のオフセット値（Ｖｒｐ−Ｖｒｍ）が与えられてコモン・モード電圧生成回路３３から出力される。具体的には、所定のオフセット値として（Ｖｒｐ−Ｖｒｍ）＞０を与えた場合、電流ｉ１１＜（電流ｉ１０／２）、電流ｉ１２＞（電流ｉ１０／２）となり、ＮＭＯＳトランジスタ３７には電流ｉ１２が流れ込み、出力端ＶｃｍにはＮＭＯＳトランジスタ３７が電流ｉ１２を流すのに必要なゲート電圧又はドレイン電圧が出力される。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３７との接続部からオフセット値（Ｖｒｐ−Ｖｒｍ）に応じた出力電圧としてコモン・モード電圧Ｖｃｍが出力される。

このように、平均電位測定回路３１から出力された電圧である平均電位測定結果Ｖａｖとコモン・モード電圧生成回路３３から出力された電圧であるコモン・モード電圧Ｖｃｍはオペアンプ３２の対応する入力端にそれぞれ入力され、第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各差動増幅回路４７には、オペアンプ３２からの比較結果を示す電圧がフィードバックされ、コモン・モード制御信号ｃｍｃｎｔにより出力コモン・モード電圧の制御が行われる。このため、第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各差動増幅回路４７の出力は、基準電圧ＶｒｐとＶｒｍとの差であるオフセット値（Ｖｒｐ−Ｖｒｍ）に応じたコモン・モード電圧となり、プロセス、温度、電源電圧等が変化しても第１検出用レシーバ２４、第２検出用レシーバ２５及びリファレンスレシーバ２９の各差動増幅回路４７の出力コモン・モード電圧は一定になる。

更に、第１検出用レシーバ２４及び第２検出用レシーバ２５の各差動増幅回路４７のＮＭＯＳトランジスタ３６及び３７は、従来のようなゲートとドレインが接続された構成ではなくゲートとドレインが分離し、お互いのゲートは接続され所定の電圧を加えられるような構成となっている。そのため、ＵＳＢ２.０規格における切断検出回路のように閾値のオフセットが大きい場合でも差動増幅回路４７の直流電圧利得は大きくなり、結果として、検出回路２３はプロセスミスマッチ等により負荷トランジスタ３６と３７の閾値電圧に差が生じた場合でも、サンプルごとの検出電圧レベルのばらつきを低減させることができる。

又、検出回路２３は従来のように第１検出用レシーバ２４及び第２検出用レシーバ２５の各差動増幅回路部４７の直流電圧利得を大きくするため入力トランジスタ３４と３５の相互コンダクタンス(ｇｍ)を大きくし、かつ負荷トランジスタ３６と３７のゲート長に対するゲート幅の比を小さくし相互コンダクタンス(ｇｍ)を小さくする必要がない。そのため、第１検出用レシーバ２４及び第２検出用レシーバ２５の動作スピードは低下せず、かつ同相入力電圧範囲の下限値が制限されることもなく、高速動作を行うことができる。

ＵＳＢ２.０規格で規定されたシリアルデータ信号の振幅は、シリアル伝送線路ＤＰ，ＤＭが接続されているときで４００ｍＶ、シリアル伝送線路ＤＰ，ＤＭが切断されているときで８００ｍＶであり、ＵＳＢ１.１規格で規定された３.３Ｖよりもかなり小さい値になっている。

このように、シリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図５で示した検出回路２３は、シリアル伝送線路ＤＰ及びＤＭからの１対のシリアルデータ信号の振幅判定を正確に行うことができ、該１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又は該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を正確に行うことができる。

ここで、図１０は、図５に示す積分回路の内部回路を例示する回路図である。図１０において、積分回路２６は、ＰＭＯＳトランジスタ５０と５１、ＮＭＯＳトランジスタ５２及びローパスフィルタ５３を有する。電源電圧ＶＤＤと接地電圧ＶＳＳとの間には、ＰＭＯＳトランジスタ５０とＮＭＯＳトランジスタ５２が直列に接続され、ＰＭＯＳトランジスタ５０と並列にＰＭＯＳトランジスタ５１が接続されている。ＮＭＯＳトランジスタ５２のゲートは電源電圧ＶＤＤに接続され、ＰＭＯＳトランジスタ５０のゲートには第１検出用レシーバ２４からの出力信号ＯＵＴ１が入力され、ＰＭＯＳトランジスタ５１のゲートには第２検出用レシーバ２５からの出力信号ＯＵＴ２が入力されている。ＮＭＯＳトランジスタ５２、ＰＭＯＳトランジスタ５０と５１の接続部がローパスフィルタ５３の入力端に接続されている。ローパスフィルタ５３の出力信号が積分回路２６の出力信号Ｓ１をなしている。

ここで、ＰＭＯＳトランジスタ５０と５１の各電流駆動能力は、ＮＭＯＳトランジスタ５２よりもそれぞれ大きくし、ＮＭＯＳトランジスタ５２のオン抵抗に対してＰＭＯＳトランジスタ５０と５１の各オン抵抗は十分に小さいものとする。このようにすることにより、ＰＭＯＳトランジスタ５０と５１の各ゲートに対応して入力された出力信号ＯＵＴ１及びＯＵＴ２は、信号レベルが反転されてローパスフィルタ５３に入力され、ローパスフィルタ５３で積分されてシュミット回路２７に出力される。

又、出力信号ＯＵＴ１が立ち上がると共に出力信号ＯＵＴ２が立ち下がるとき、又は出力信号ＯＵＴ１が立ち下がると共に出力信号ＯＵＴ２が立ち上がるときに、出力信号ＯＵＴ１と出力信号ＯＵＴ２が同じ電圧になることがある。このように、出力信号ＯＵＴ１と出力信号ＯＵＴ２の信号レベルが遷移する短い期間、積分回路２６の出力信号Ｓ１には小さいパルスが発生する可能性がある。シュミット回路２７は、入力された２値の信号Ｓ１の立ち上がりと立ち下がりに対して、それぞれ異なる閾値を有しており、これによって前記小さいパルスを有する２値の信号を波形整形して出力することができる。

本実施の形態に係る検出回路２３において、第１検出用レシーバ２４及び第２検出用レシーバ２５は、閾値にオフセットが設けられたレシーバをなしており、シリアル伝送線路ＤＰ及びＤＭから閾値Ｖ_{ＨＳＤＩＳＣ}よりも大きい振幅レベルのシリアルデータ信号を受信すると、該データ信号に応じたパルス信号を生成して出力信号ＯＵＴ１及びＯＵＴ２として出力する。一方、シリアル伝送線路ＤＰ及びＤＭから閾値Ｖ_{ＨＳＤＩＳＣ}より小さい振幅レベルのシリアルデータ信号を受信しても、第１検出用レシーバ２４及び第２検出用レシーバ２５は反応せず、出力信号ＯＵＴ１及びＯＵＴ２はそれぞれハイ（Ｈｉｇｈ）レベルのままである。

出力信号ＯＵＴ１及びＯＵＴ２は、積分回路２６で積分された後、シュミット回路２７で波形整形され、インバータ５４を通り２値の検出信号ＨＳＤＩＳＣＯＮとして出力される。すなわち、本実施の形態に係る検出回路２３は、入力されたシリアルデータ信号の振幅レベルの違いによって、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又はケーブル等の伝送媒体が接続されているか否かの切断検出を行う。本実施の形態に係る検出回路２３の基本動作は図２に示すタイミングチャートのとおりである。

以上のように、本実施の形態に係る検出回路は、従来とは異なり、検出用レシーバの差動増幅回路部における一対の負荷トランジスタのゲートとドレインを分離し、お互いのゲートを接続し所定の電圧を加えられるような構成としている。これにより、ＵＳＢ２.０規格における切断検出回路のように閾値のオフセットが大きい場合でも差動増幅回路の直流電圧利得は大きくなり、結果として、検出回路はプロセスミスマッチ等により一対の負荷トランジスタの閾値電圧に差が生じた場合でも、サンプルごとの検出電圧レベルのばらつきを低減させることができる。

又、本実施の形態に係る検出回路は、従来のように検出用レシーバの差動増幅回路の直流電圧利得を大きくするため差動入力トランジスタの相互コンダクタンス(ｇｍ)を大きくし、かつ負荷トランジスタの相互コンダクタンス(ｇｍ)を小さくする必要がないため、検出用レシーバの動作スピードが低下せず、かつ同相入力電圧範囲の下限値が制限されることもなく、高速動作を行うことができる。

更に、本実施の形態に係る検出回路は、シリアル伝送線路ＤＰ及びＤＭからの１対のシリアルデータ信号の振幅判定を正確に行うことができる。その結果、該１対のシリアルデータ信号が入力されたか否かの入力検出、及び／又は該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出を正確かつ高速に行うことができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができる。

以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

２３検出回路
２４第１検出用レシーバ
２５第２検出用レシーバ
２６積分回路
２７シュミット回路
２８オフセット電圧生成回路
２９リファレンスレシーバ
３０、３２オペアンプ
３１平均電位測定回路
３３コモン・モード電圧生成回路
３４、３５、３８、３９、４１、４２、５０、５１ＰＭＯＳトランジスタ
３６、３７、４０、４３、５２ＮＭＯＳトランジスタ
４４、４５、５４インバータ
４６オフセット制御回路部
４７差動増幅回路部
４８、４９抵抗
５３ローパスフィルタ
ＤＰ、ＤＭシリアル伝送線路
ＨＳＤＩＳＣＯＮ検出信号
ＯＵＴ１、ＯＵＴ２出力信号
Ｓ１信号
Ｖ５、Ｖ６電圧
Ｖａｖ平均電位測定結果
Ｖｃｍコモン・モード電圧
Ｖ_{ＨＳＤＩＳＣ} 検出電圧レベル
Ｖｏ１、Ｖｏ２出力電圧
Ｖｒｐ、Ｖｒｍ基準電圧
ＶＤＤ電源電圧
ＶＳＳ接地電圧
ｃｍｃｎｔコモン・モード制御信号
ｉ７、ｉ８、ｉ９、ｉ１０、ｉ１１、ｉ１２ドレイン電流
ｏｆｆｃｎｔオフセット制御信号

特開２００１−１０２８７８号公報特開２００１−１０３０９８号公報

Claims

相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出の少なくとも一方を行う検出回路であって、
前記１対のシリアルデータ信号の一方が反転入力端に入力され、他方が非反転入力端に入力される第１検出用レシーバ回路部と、
前記１対のシリアルデータ信号の前記一方が非反転入力端に入力され、前記他方が反転入力端に入力される第２検出用レシーバ回路部と、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各出力信号に基づいて、前記入力検出及び前記切断検出の少なくとも一方を行う検出回路部と、
各入力端に入力された電圧にそれぞれオフセット電圧を加えて出力するリファレンスレシーバ回路部と、
該リファレンスレシーバ回路部から出力された各出力電圧の電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部と、
前記リファレンスレシーバ回路部から出力された各出力電圧の平均電位を測定する平均電位測定回路と、
該平均電位測定回路による前記平均電位の測定結果と所定のコモン・モード電圧と電圧比較を行い、該比較結果に応じたコモン・モード制御信号を生成し出力するコモン・モード制御信号生成回路部と、
各入力端に入力された電圧に応じたコモン・モード電圧を生成するコモン・モード電圧生成回路部と、を備え、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部は、
それぞれ第１差動入力回路部及び該第１差動入力回路部の負荷となる第１負荷回路部を含む差動増幅回路部と、
前記差動増幅回路部の閾値に設けるオフセット電圧を制御する第１オフセット制御回路部と、を有し、
前記第１負荷回路部は、ドレインが独立でゲートを共通とし、該ゲートに所定の電圧が印加される１対のＭＯＳトランジスタを含んで構成され、
前記第１オフセット制御回路部は、前記オフセット制御信号に応じた第１バイアス電流を生成し前記オフセット電圧を制御し、
前記コモン・モード制御信号は、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各第１負荷回路部を構成する前記１対のＭＯＳトランジスタの前記ゲートに入力され、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路部の出力コモン・モード電圧を制御し、
前記コモン・モード電圧生成回路部で生成された前記コモン・モード電圧は、前記コモン・モード制御信号生成回路部に入力されることを特徴とする検出回路。
相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの入力検出、及び該１対のシリアルデータ信号が伝送されるケーブル等の伝送媒体が接続されているか否かの切断検出の少なくとも一方を行う検出回路であって、
前記１対のシリアルデータ信号の一方が反転入力端に入力され、他方が非反転入力端に入力される第１検出用レシーバ回路部と、
前記１対のシリアルデータ信号の前記一方が非反転入力端に入力され、前記他方が反転入力端に入力される第２検出用レシーバ回路部と、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各出力信号に基づいて、前記入力検出及び前記切断検出の少なくとも一方を行う検出回路部と、
各入力端に入力された電圧にそれぞれオフセット電圧を加えて出力するリファレンスレシーバ回路部と、
前記リファレンスレシーバ回路部から出力された各出力電圧の平均電位を測定する平均電位測定回路と、
該平均電位測定回路による前記平均電位の測定結果と前記リファレンスレシーバ回路部の前記各入力端に入力された電圧の差に応じた出力信号であるコモン・モード電圧と電圧比較を行い、該比較結果に応じたコモン・モード制御信号を生成し出力するコモン・モード制御信号生成回路部と、を備え、
前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部は、
それぞれ第１差動入力回路部及び該第１差動入力回路部の負荷となる第１負荷回路部を含む差動増幅回路部と、
前記差動増幅回路部の閾値に設けるオフセット電圧を制御する第１オフセット制御回路部と、を有し、
前記第１負荷回路部は、ドレインが独立でゲートを共通とし、該ゲートに所定の電圧が印加される１対のＭＯＳトランジスタを含んで構成され、
前記コモン・モード制御信号は、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各第１負荷回路部を構成する前記１対のＭＯＳトランジスタの前記ゲートに入力され、前記第１検出用レシーバ回路部及び前記第２検出用レシーバ回路部の各差動増幅回路部の出力コモン・モード電圧を制御することを特徴とする検出回路。
前記リファレンスレシーバ回路部から出力された各出力電圧の電圧比較を行い、該比較結果に応じたオフセット制御信号を生成し出力するオフセット制御信号生成回路部を備え、
前記第１オフセット制御回路部は、前記オフセット制御信号に応じた第１バイアス電流を生成し前記オフセット電圧を制御することを特徴とする請求項２記載の検出回路。
各入力端に入力された電圧に応じたコモン・モード電圧を生成するコモン・モード電圧生成回路部を備え、
前記コモン・モード電圧生成回路部で生成された前記コモン・モード電圧は、前記コモン・モード制御信号生成回路部に入力されることを特徴とする請求項２又は３記載の検出回路。
前記コモン・モード電圧生成回路部は、
第３差動入力回路部及び該第３差動入力回路部の負荷となる第３負荷回路部を有し、
前記第３負荷回路部は、ドレインとゲートが共通のＭＯＳトランジスタを２つ含んで構成されることを特徴とする請求項１又は４記載の検出回路。
前記リファレンスレシーバ回路部は、
第２差動入力回路部及び該第２差動入力回路部の負荷となる第２負荷回路部を含む差動増幅回路部と、
該第２差動入力回路部の各入力端に入力された電圧にそれぞれオフセットを加えて出力するように制御する第２オフセット制御回路部と、を有し、
前記第２負荷回路部は、ドレインが独立でゲートを共通とし、該ゲートに所定の電圧が印加される１対のＭＯＳトランジスタを含んで構成されることを特徴とする請求項１乃至５の何れか一項記載の検出回路。
前記第２オフセット制御回路部は、前記オフセット制御信号に応じた第２バイアス電流を生成することを特徴とする請求項６記載の検出回路。
前記コモン・モード制御信号は、前記リファレンスレシーバ回路部の前記第２負荷回路部を構成する前記１対のＭＯＳトランジスタの前記ゲートに入力され、前記リファレンスレシーバ回路部の前記差動増幅回路部の出力コモン・モード電圧を制御することを特徴とする請求項６又は７記載の検出回路。
前記平均電位測定回路は２つの入力と１つの出力を有し、前記２つの入力同士を同じ抵抗値を持つ２つの抵抗で直列接続し、前記２つの抵抗間の電圧を前記２つの入力の平均電圧として出力することを特徴とする請求項１乃至８の何れか一項記載の検出回路。