CN103873044A - 低压差分信号lvds结构电路 - Google Patents

Abstract

本发明提出一种低压差分信号LVDS结构电路，包括：LVDS模块；第一电流镜模块和第二电流镜模块；采样模块，用于采样LVDS模块输出的共模电平；反馈控制网络模块，用于根据采样的共模电平分别生成第一反馈信号和第二反馈信号并分别发送至第一电流镜模块和第二电流镜模块，并对第一电流镜模块和第二电流镜模块的输出电流进行调整，其中，当共模电平大于第一预设值时，减小第一电流镜模块的输出电流并增加第二电流镜模块的输出电流，当共模电平小于第二预设值时，增加第一电流镜模块的输出电流并减小第二电流镜模块的输出电流，第一预设值大于第二预设值。该LVDS结构电路满足了高速状态下的正常工作，以及较大范围内PVT的适应能力。

Description

低压差分信号LVDS结构电路

技术领域

本发明涉及集成电路技术领域，特别涉及一种低压差分信号LVDS结构电路。

背景技术

CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）集成电路的迅速发展使得传输数据不断增大，传输速度不断增快。过去的高速数据通常用并口传输，但是这消耗了更多的面积和功耗。LVDS（Low Voltage Differential Signal，低压差分信号）标准的提出提供了快速低耗的数据传输方式，LVDS的设计涉及的领域是低压差差分输出应用于高速领域。

其中，图1为LVDS的基本结构示意图，图中开关101，104和102，103交替打开，outp和outn交替输出低压差高低电平，实现数据传输。

LVDS的基本结构通过电路实现时，电流源由普通电流镜提供，整个信号通路上加上相应电阻，用以满足所需的输出低压差电平。如图2所示，开关201，202，203，204与图1中的开关顺序相同，R1’=R2’，R3’=R4’。通过设计R1’，R2’，R3’，R4’的阻值达到需要的输出电平要求。

现有技术的缺点是，一方面，由于工作速度快，通用的共模反馈有时无法达到所要求的速度，造成了LVDS输出的共模电平偏离了相应的要求范围，无法正确传输数据。另一方面，由于LVDS的输出压差较小，例如MIPI（Mobile Industry ProcessorInterface，移动产业处理器接口）协议中为200毫伏，其中典型值高电平为300毫伏，低电平为100毫伏），在这样的低压差条件下，LVDS往往无法适应工艺PVT（Process，Voltage，Temperature）的改变，导致输出的数据出现误差。

发明内容

本发明的目的旨在至少解决上述的技术缺陷之一。

为此，本发明的目的在于提出一种低压差分信号LVDS结构电路，满足了高速状态下的正常工作，以及较大范围内PVT的适应能力。

为达到上述目的，本发明的实施例提出了一种低压差分信号LVDS结构电路，包括：LVDS模块，所述LVDS模块具有第一输出端和第二输出端；第一电流镜模块和第二电流镜模块，其中，所述第一电流镜模块连接在所述LVDS模块和电源之间，所述第二电流镜模块连接在所述LVDS模块和地之间，且所述第一电流镜模块和第二电流镜模块的输出电流可调；采样模块，用于采样所述第一输出端和第二输出端之间的共模电平；以及反馈控制网络模块，用于根据采样的所述共模电平分别生成第一反馈信号和第二反馈信号并分别发送至所述第一电流镜模块和第二电流镜模块，并对所述第一电流镜模块和第二电流镜模块的输出电流进行调整，其中，当所述共模电平大于第一预设值时，减小所述第一电流镜模块的输出电流并增加所述第二电流镜模块的输出电流，当所述共模电平小于第二预设值时，增加所述第一电流镜模块的输出电流并减小所述第二电流镜模块的输出电流，所述第一预设值大于所述第二预设值。

根据本发明实施例的LVDS结构电路，能够满足共模反馈所要求的速度，共模电平不会偏离相应的要求范围，从而能够正确传输数据，并且减少传输数据时出现的误差。因此，本发明实施例提出的LVDS结构电路满足了高速状态下的正常工作，以及较大范围内PVT的适应能力。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为现有的一种LVDS的基本结构示意图；

图2为现有的另一种LVDS的基本结构示意图；

图3为根据本发明实施例的低压差分信号LVDS结构电路的原理图；

图4为根据本发明一个实施例的低压差分信号LVDS结构电路的原理图；以及

图5为适合于本发明实施例低压差分信号LVDS结构电路的运放原理图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

在本发明的描述中，需要说明的是，除非另有规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

参照下面的描述和附图，将清楚本发明的实施例的这些和其他方面。在这些描述和附图中，具体公开了本发明的实施例中的一些特定实施方式，来表示实施本发明的实施例的原理的一些方式，但是应当理解，本发明的实施例的范围不受此限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

下面参照附图来描述根据本发明实施例提出的低压差分信号LVDS结构电路。

如图3所示，该LVDS结构电路包括LVDS模块301、第一电流镜模块302、第二电流镜模块303、采样模块304和反馈控制网络模块305。

其中，LVDS模块301具有第一输出端1（outn）和第二输出端2（outp）。第一电流镜模块302连接在LVDS模块301和电源VDD之间，第二电流镜模块303连接在LVDS模块301和地VSS之间，并且第一电流镜模块302和第二电流镜模块303的输出电流可调。采样模块304用于采样第一输出端1和第二输出端2之间的共模电平VCM。反馈控制网络模块305具有两路反馈网络，用于根据采样的共模电平VCM分别生成第一反馈信号和第二反馈信号并分别发送至第一电流镜模块302和第二电流镜模块303，并对第一电流镜模块302和第二电流镜模块303的输出电流进行调整。进一步地，当共模电平VCM大于第一预设值时，减小第一电流镜模块302的输出电流并增加第二电流镜模块303的输出电流，当共模电平VCM小于第二预设值时，增加第一电流镜模块302的输出电流并减小第二电流镜模块303的输出电流，其中，第一预设值大于第二预设值。

进一步地，如图3所示，采样模块304包括第一采样电阻R1、第二采样电阻R2和第三输出端3。其中，第一采样电阻R1和第二采样电阻R2串联在第一输出端1和第二输出端2之间，第三输出端3连接在第一采样电阻R1和第二采样电阻R2之间，并且第三输出端用于输出共模电平VCM。

在本发明实施例中，如图3所示，反馈控制网络模块305进一步包括第一恒流源306、第一电流支路307、第二电流支路308、第四输出端4（VFB）和第五输出端5。其中，第一恒流源306包括第六PMOS管（P沟道金属氧化物半导体场效应晶体管）MP6，第六PMOS管MP6的源极接电源VDD，栅极与VBP相连，漏极分别与第一电流支路307和第二电流支路308相连，其中，VBP为第一恒流源306的偏置电压，可以根据需要给出合适的恒定电流。第一电流支路307和第二电流支路308的电流之和等于第一恒流源306的输出电流。第四输出端4分别与第一电流支路307和第一电流镜模块302相连，第五输出端5分别与第二电流支路308和第二电流镜模块303相连。

进一步地，第一电流支路307与采样模块304相连，第一电流支路307用于在共模电平VCM大于第一预设值时减小第一电流支路307的输出电流，并且通过第四输出端4控制第一电流镜模块302减小第一电流镜模块302的输出电流，以及在共模电平VCM小于第二预设值时增加第一电流支路307的输出电流，并且通过第四输出端4控制第一电流镜模块302增加第一电流镜模块302的输出电流。第二电流支路308用于在共模电平VCM大于第一预设值时增加第二电流支路308的输出电流，并通过第五输出端5控制第二电流镜模块303以增加第二电流镜模块303的输出电流，以及在共模电平VCM小于第二预设值时减小第二电流支路308的输出电流，并通过第五输出端5控制第二电流镜模块303以减小第二电流镜模块303的输出电流。

具体地，如图3所示，第一电流支路307包括第一PMOS管MP1和第一NMOS管MN1（N沟道金属氧化物半导体场效应晶体管）。其中，第一PMOS管MP1的栅极与采样模块304的输出端3相连，第一PMOS管MP1的源极与第一恒流源306相连。第一NMOS管MN1的漏极分别与第一PMOS管MP1的漏极和第四输出端4相连，第一NMOS管MN1的漏极与栅极相连，第一NMOS管MN1的源极接地VSS。

如图3所示，第二电流支路308进一步包括第二PMOS管MP2和第二NMOS管MN2。其中，第二PMOS管MP2的栅极与第一基准电压CMR相连，第二PMOS管MP2的源极与第一恒流源306相连。第一基准电压CMR由Bandgap Reference（带隙基准）提供，共模电平VCM与第一基准电压CMR进行比较。第二NMOS管MN2的漏极分别与第二PMOS管MP2的漏极和第五输出端5相连，第二NMOS管MN2的漏极与栅极相连，第二NMOS管MN2的源极接地VSS。

此外，在本发明实施例中，如图3所示，上述LVDS结构电路还包括连接在第五输出端5与第二电流镜模块303之间的补偿电容C1和调零电阻R3。补偿电容C1和调零电阻R3起到了增强整个环路稳定性的作用。

在本发明实施例中，如图3所示，第一电流镜模块302进一步包括第二恒流源IBP、第一电流镜309和第二电流镜310。其中，第一电流镜309与第二恒流源IBP相连，第二电流镜310分别与第一电流镜309、第四输出端4和LVDS模块301相连，第二电流镜310的输出电流可根据第四输出端4的输出VFB进行调整。

具体地，如图3所示，第二电流镜310包括第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6。

其中，第三PMOS管MP3的源极接电源VDD，第三PMOS管MP3的栅极和漏极相连。第四PMOS管MP4的源极也接电源VDD，第四PMOS管MP4的栅极与第三PMOS管MP3的栅极相连，第四PMOS管MP4的漏极与LVDS模块301相连。第五NMOS管MN5的漏极与第三PMOS管MP3的漏极相连，第五NMOS管MN5的栅极与第一电流镜309相连，其中，第一电流镜309由三个MOSFET组成，第一电流镜309为第五NMOS管MN5提供偏置，第五NMOS管MN5的存在使第二电流镜310电路成了一个共源共栅的放大器，共源共栅结构提高了放大器的增益，使反馈信号VFB更好的调节MP4的电流。第六NMOS管MN6的栅极与第四输出端4相连，第六NMOS管MN6的源极接地VSS，第六NMOS管MN6的漏极与第五NMOS管MN5的源极相连。

在本发明的实施例中，具体地，如图3所示，第二电流镜模块303进一步包括第三NMOS管MN3和第四NMOS管MN4。其中，第三NMOS管MN3的栅极与电压VBN相连，第三NMOS管MN3的源极接地VSS，其中，VBN为第三NMOS管MN3的偏置电压，可以根据需求使MN3产生合适的电流值。第四NMOS管MN4的栅极与第五输出端5相连，第四NMOS管MN4的源极接地VSS，第四NMOS管MN4的漏极分别与第三NMOS管MN3的漏极和LVDS模块301相连。

也就是说，在本发明实施例中，通过反馈控制网络模块305的两路反馈，共模误差由第五输出端5反馈回第四NMOS管MN4，同时还由第四输出端4反馈回第四PMOS管MP4，进而控制共模电平VCM。

其中，第三NMOS管MN3为一固定电流偏置，提供固定电流，无共模反馈作用。并且第三NMOS管MN3和第四NMOS管MN4的比例选择是关系到LVDS模块301的灵敏度和稳定性的问题。

综上所述，当LVDS模块301输出的共模电平VCM偏高即大于第一预设值时，第一PMOS管MP1的栅极电压升高，漏电流减小，导致第二PMOS管MP2的漏电流增加，导致MN2的栅极电压升高，从而MN4的栅极电压也随之升高，MN4的漏电流增加即MN4的漏极电压下降，最终反馈回VCM，使得VCM降低。同时，MP1的栅极电压升高，漏电流减小，导致MN1的栅极电压降低，即VFB的电压降低，MN6的漏极电压升高，MN5的漏极电压升高，则MP3、MP4的栅极电压升高，MP4的漏电流减小即MP4的漏极电压降低，最终导致VCM下降，由此两路反馈网络，共模电平VCM得以快速降低到预设值。

反之，当LVDS模块301的共模电平VCM偏低即小于第二预设值时，MP1的栅极电压降低，导致MN2的栅极电压降低，从而MN4的栅极电压降低，MN4的漏极电压上升，最终反馈回VCM，使得VCM升高。同时，MP1的栅极电压降低，导致MN1的栅极电压升高，即VFB的电压升高，MN6的漏极电压降低，MN5的漏极电压也降低，则MP3、MP4的栅极电压降低，MP4的漏极电压升高，最终导致VCM上升，由此两路反馈网络，共模电平VCM得以快速升高到预设值。

另外，因为要满足LVDS模块301的单端输出低电平要求，致使MN4工作在线性区，从而MN4的漏电流变化相对于MP4的漏电变化不敏感，即由MN1、MN6、MP3和MP4这个镜像网络引起的调节更加灵敏。

在本发明的一个实施例中，如图4所示，上述LVDS结构电路还包括箝位模块401，用于对第二电流镜310的输出电压进行箝位。

其中，箝位模块401进一步包括放大器A1、第五PMOS管MP5、第四电阻R4和第五电阻R5。放大器A1的正向输入端（+）与第二基准电压VREF相连，放大器A1的反向输入端（-）与LVDS模块301相连。第五PMOS管MP5的栅极与放大器A1的输出端相连，第五PMOS管MP5的漏极与放大器A1的反向输入端（-）相连。第四电阻R4的一端与电源VDD相连，第四电阻R4的另一端与第五PMOS管MP5的源极相连。第五电阻R5的一端分别与第五PMOS管MP5的漏极和放大器A1的反向输入端（-）相连，第五电阻R5的另一端接地VSS。

并且，在本实施例中，放大器A1起到负反馈作用，用以稳定输出电平，配合MP5、R4和R5控制该路的电流大小，进而控制LVDS模块301的准确输出，第二基准电压VREF来自Bandgap Reference，该电压的值与期望输出的LVDS电平有一定关系，在MIPI应用中为输出高电平，即VDP（例如300mv）加上I*R0的值。其中，I指当开关201和204闭合，开关202和203断开时，流过通路的电流，R0包含开关201的导通电阻和电阻R1’的阻值，VDP是指LVDS单端输出的高电平幅度。

借助放大器A1的调节作用，使得MP5的漏极电压基本等于VREF，因为VREF为随PVT变化很弱的Bandgap Reference提供，最终使得LVDS的输出不会随着PVT的变化而剧烈改变。针对此应用的要求，放大器A1需要具备高增益，且输入输出工作范围需要在适合MIPI应用的LVDS工作范围内。

其中，可以理解的是，Bandgap Reference的作用是可以提供一个不随着外界条件变化的恒定电压。

此外，一种适合的但不局限于此结构的运放原理图如图5所示，其中，INP与VREF相连，INM与图4中MP5的栅极相连，形成负反馈网络。

根据本发明实施例的LVDS结构电路，能够满足共模反馈所要求的速度，共模电平不会偏离相应的要求范围，从而能够正确传输数据，并且减少传输数据时出现的误差。因此，本发明实施例提出的LVDS结构电路满足了高速状态下的正常工作，以及较大范围内PVT的适应能力。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (11)

1.一种低压差分信号LVDS结构电路，其特征在于，包括：

LVDS模块，所述LVDS模块具有第一输出端和第二输出端；

第一电流镜模块和第二电流镜模块，其中，所述第一电流镜模块连接在所述LVDS模块和电源之间，所述第二电流镜模块连接在所述LVDS模块和地之间，且所述第一电流镜模块和第二电流镜模块的输出电流可调；

采样模块，用于采样所述第一输出端和第二输出端之间的共模电平；以及

反馈控制网络模块，用于根据采样的所述共模电平分别生成第一反馈信号和第二反馈信号并分别发送至所述第一电流镜模块和第二电流镜模块，并对所述第一电流镜模块和第二电流镜模块的输出电流进行调整，其中，当所述共模电平大于第一预设值时，减小所述第一电流镜模块的输出电流并增加所述第二电流镜模块的输出电流，当所述共模电平小于第二预设值时，增加所述第一电流镜模块的输出电流并减小所述第二电流镜模块的输出电流，所述第一预设值大于所述第二预设值。

2.如权利要求1所述的LVDS结构电路，其特征在于，所述采样模块进一步包括：

串联在所述第一输出端和第二输出端之间的第一采样电阻和第二采样电阻；

第三输出端，所述第三输出端连接在所述第一采样电阻和第二采样电阻之间，所述第三输出端用于输出所述共模电平。

3.如权利要求1或2所述的LVDS结构电路，其特征在于，所述反馈控制网络模块进一步包括：

第一恒流源；

与所述第一恒流源分别相连的第一电流支路和第二电流支路，且所述第一电流支路和第二电流支路的电流之和等于所述第一恒流源的输出电流；

第四输出端和第五输出端，所述第四输出端分别与所述第一电流支路和第一电流镜模块相连，所述第五输出端分别与所述第二电流支路和第二电流镜模块相连，

其中，所述第一电流支路与所述采样模块相连，所述第一电流支路用于在所述共模电平大于所述第一预设值时减小所述第一电流支路的输出电流，并且通过所述第四输出端控制所述第一电流镜模块减小所述第一电流镜模块的输出电流，以及在所述共模电平小于所述第二预设值时增加所述第一电流支路的输出电流，并且通过所述第四输出端控制所述第一电流镜模块增加所述第一电流镜模块的输出电流，所述第二电流支路用于在所述共模电平大于所述第一预设值时增加所述第二电流支路的输出电流，并通过所述第五输出端控制所述第二电流镜模块增加所述第二电流镜模块的输出电流，以及在所述共模电平小于所述第二预设值时减小所述第二电流支路的输出电流，并通过所述第五输出端控制所述第二电流镜模块减小所述第二电流镜模块的输出电流。

4.如权利要求3所述的LVDS结构电路，其特征在于，所述第一电流支路进一步包括：

第一PMOS管，所述第一PMOS管的栅极与所述采样模块的输出端相连，所述第一PMOS管的源极与所述第一恒流源相连；

第一NMOS管，所述第一NMOS管的漏极分别与所述第一PMOS管的漏极和所述第四输出端相连，所述第一NMOS管的漏极与栅极相连，所述第一NMOS管的源极接地。

5.如权利要求3所述的LVDS结构电路，其特征在于，所述第二电流支路进一步包括：

第二PMOS管，所述第二PMOS管的栅极与第一基准电压相连，所述第二PMOS管的源极与所述第一恒流源相连；

第二NMOS管，所述第二NMOS管的漏极分别与所述第二PMOS管的漏极和所述第五输出端相连，所述第二NMOS管的漏极与栅极相连，所述第二NMOS管的源极接地。

6.如权利要求5所述的LVDS结构电路，其特征在于，还包括：

连接在所述第五输出端与所述第二电流镜模块之间的补偿电容和调零电阻。

7.如权利要求3所述的LVDS结构电路，其特征在于，所述第二电流镜模块进一步包括：

第三NMOS管，所述第三NMOS管的栅极与VBN相连，所述第三NMOS管的源极接地；

第四NMOS管，所述第四NMOS管的栅极与所述第五输出端相连，所述第四NMOS管的源极接地，所述第四NMOS管的漏极分别与所述第三NMOS管的漏极和所述LVDS模块相连。

8.如权利要求3所述的LVDS结构电路，其特征在于，所述第一电流镜模块进一步包括：

第二恒流源IBP；

第一电流镜，所述第一电流镜与所述第二恒流源IBP相连；

第二电流镜，所述第二电流镜分别与所述第一电流镜、所述第四输出端和所述LVDS模块相连，所述第二电流镜的输出电流可根据所述第四输出端的输出进行调整。

9.如权利要求8所述的LVDS结构电路，其特征在于，所述第二电流镜具体包括：

第三PMOS管，所述第三PMOS管的源极接所述电源，所述第三PMOS管的栅极和漏极相连；

第四PMOS管，所述第四PMOS管的源极接所述电源，所述第四PMOS管的栅极与所述第三PMOS管的栅极相连，所述第四PMOS管的漏极与所述LVDS模块相连；

第五NMOS管，所述第五NMOS管的漏极与所述第三PMOS管的漏极相连，所述第五NMOS管的栅极与所述第一电流镜相连；

第六NMOS管，所述第六NMOS管的栅极与所述第四输出端相连，所述第六NMOS管的源极接地，所述第六NMOS管的漏极与所述第五NMOS管的源极相连。

10.如权利要求9所述的LVDS结构电路，其特征在于，还包括：

箝位模块，用于对所述第二电流镜的输出电压进行箝位。

11.如权利要求10所述的LVDS结构电路，其特征在于，所述箝位模块进一步包括：

放大器，所述放大器的正向输入端与所述第二基准电压相连，所述放大器的反向输入端与所述LVDS模块相连；

第五PMOS管，所述第五PMOS管的栅极与所述放大器的输出端相连，所述第五PMOS管的漏极与所述放大器的反向输入端相连；

第四电阻，所述第四电阻的一端与所述电源相连，所述第四电阻的另一端与所述第五PMOS管的源极相连；

第五电阻，所述第五电阻的一端分别与所述第五PMOS管的漏极和所述放大器的反向输入端相连，所述第五电阻的另一端接地。

Images